JP4952004B2 - 半導体装置 - Google Patents

Description

本発明は、ＳＯＩ層に形成された互いに絶縁分離されてなる複数個のＭＯＳトランジスタが直列接続されてなる半導体装置に関するもので、特に、インバータ駆動用等の高電圧ＩＣに適用することのできる高耐圧の半導体装置に関する。

インバータ駆動用等の高電圧ＩＣが、例えば、特許第３３８４３９９号公報（特許文献１）およびＰｒｏｃ．ｏｆ ＩＳＰＳＤ’０４（非特許文献１）に開示されている。

図１５に、ＳＯＩ基板とトレンチ分離を用いた、従来の高電圧ＩＣ９０の模式的な断面図を示す。

図１５に示す高電圧ＩＣ９０には、埋め込み酸化膜３を有するＳＯＩ基板１のＳＯＩ層１ａに、低電位（ＧＮＤ）基準回路、高電位（浮遊）基準回路およびレベルシフト回路が、それぞれ設けられている。また、ＧＮＤ基準回路、浮遊基準回路およびレベルシフト回路の各形成領域は、ＳＯＩ基板１の埋め込み酸化膜３とトレンチ４の側壁酸化膜４ｓにより、絶縁（誘電体）分離されている。尚、ＳＯＩ基板１は、基板の貼り合わせによって形成されたものであり、埋め込み酸化膜３の下は、シリコン（Ｓｉ）からなる厚い支持基板２となっている。

高電圧ＩＣ９０のレベルシフト回路においては、低電位基準回路と高電位基準回路を繋ぐため、高耐圧の回路素子が必要である。図１５に示したレベルシフト回路形成領域の横型ＭＯＳトランジスタ（ＬＤＭＯＳ）９は、耐圧を確保するために、いわゆるＳＯＩ−ＲＥＳＵＲＦ構造が採用されている。

レベルシフト回路における高電圧は、図中に示すように、ＬＤＭＯＳ９のドレインＤに印加される。図１５のＬＤＭＯＳ９では、断面の横方向の耐圧を、表面ｐ型不純物層と埋め込み酸化膜３によって形成されるＳＯＩ−ＲＥＳＵＲＦ構造で確保する。また、断面の縦方向の耐圧については、非特許文献１に開示されているように、ドレインＤとグランド（ＧＮＤ）間にかかる高電圧を、低濃度のＳＯＩ層１ａと埋め込み酸化膜３で分圧して、ＳＯＩ層１ａにおける電界を緩和させる。
特許第３３８４３９９号公報 Proc. of ISPSD' 04, p385, H. Akiyama, et al（三菱電機）

図１５のＬＤＭＯＳ９のように、埋め込み酸化膜上のＳＯＩ層に絶縁分離されたＬＤＭＯＳが形成されてなる半導体装置では、断面の縦方向における耐圧を確保するために、ＳＯＩ層の不純物濃度と厚さ及び埋め込み酸化膜の厚さを最適設計する必要がある。

しかしながら、この方法で１０００Ｖ以上の高耐圧を得ようとすると、５μｍより厚い埋め込み酸化膜と、５０μｍより厚いＳＯＩ層が必要となる。一方、ＳＯＩ基板の反り等の関係で、達成できる埋め込み酸化膜の上限膜厚は、４μｍ程度である。また、ＳＯＩ層の厚さは、通常数μｍ〜２０μｍ程度であり、ＳＯＩ層の厚さを厚くすると、トレンチ加工負荷が増大する。このため、図１５のレベルシフト回路形成領域におけるＬＤＭＯＳ９では、６００Ｖ程度の耐圧確保が限界で、４００Ｖ電源系やＥＶ車等で要求される１２００Ｖの耐圧は確保することができない。

上記問題を解決するため、以下に示す新規な半導体装置１０が発明された。

図１６は、半導体装置１０の基本的な等価回路図である。

図１６に示す半導体装置１０では、互いに絶縁分離されたｎ個（ｎ≧２）のトランジスタ素子Ｔｒ_１〜Ｔｒ_ｎが、グランド（ＧＮＤ）電位と所定電位Ｖｓとの間で、ＧＮＤ電位側を第１段、所定電位Ｖｓ側を第ｎ段として、順次直列接続されている。第１段のトランジスタ素子Ｔｒ_１のゲート端子は、半導体装置１０の入力端子となっている。半導体装置１０の出力は、第ｎ段のトランジスタ素子Ｔｒ_ｎにおける所定電位Ｖｓ側の端子から、所定の抵抗値を有する負荷抵抗（図示省略）を介して取り出される。尚、出力信号は、基準電位が入力信号のＧＮＤ電位から所定電位Ｖｓに変換（レベルシフト）され、入力信号に対して反転した状態で取り出される。

図１６の半導体装置１０の動作においては、ＧＮＤ電位と所定電位Ｖｓの間の電圧がｎ個のトランジスタ素子Ｔｒ_１〜Ｔｒ_ｎにより分割され、第１段から第ｎ段の各トランジスタ素子Ｔｒ_１〜Ｔｒ_ｎが、それぞれの電圧範囲を分担している。従って、ＧＮＤ電位と所定電位Ｖｓの間の電圧を１個のトランジスタ素子で分担する場合に較べて、各トランジスタ素子Ｔｒ_１〜Ｔｒ_ｎに要求される耐圧は、略ｎ分の１となる。従って、一般的な製造方法を用いて安価に製造できる通常の耐圧を有するトランジスタ素子であっても、図１６の半導体装置１０においてトランジスタ素子の個数ｎを適宜設定することにより、全体として必要とされる高い耐圧を確保した半導体装置とすることができる。尚、図１６の半導体装置１０においては、ｎ個のトランジスタ素子Ｔｒ_１〜Ｔｒ_ｎが同じ耐圧を有することが好ましい。これにより、ＧＮＤ電位と所定電位の間に挿入された各トランジスタ素子Ｔｒ_１〜Ｔｒ_ｎの分担する電圧（耐圧）を均等にして、最小化することができる。

具体的には、例えば、１５０Ｖ程度の耐圧を有するＭＯＳ型トランジスタ素子は、厚さ２μｍ程度の埋め込み酸化膜を有するＳＯＩ基板を用いて、一般的な製造方法により容易に形成することができる。従って、絶縁分離トレンチによって互いに絶縁分離されたｎ個のトランジスタ素子Ｔｒ_１〜Ｔｒ_ｎを上記ＳＯＩ基板に形成し、直列接続されたｎ段のトランジスタ素子からなる半導体装置１０とすることで、高耐圧の半導体装置を実現することができる。例えば、耐圧１５０Ｖのトランジスタ素子を、図１６のように２段、４段、８段直列接続することで、それぞれ、耐圧３００Ｖ、６００Ｖ、１２００Ｖの半導体装置１０とすることができる。従って、耐圧に応じて、ウエハ構造（ＳＯＩ層や埋め込み酸化膜の厚さ、ＳＯＩ層の不純物濃度等）を変更する必要が無い。また、絶縁分離トレンチの加工深さも一定であり、必要耐圧が１０００Ｖ以上であっても、容易に実現することができる。

以上のようにして、図１６に示す半導体装置１０は、必要とする任意の耐圧を確保することができ、一般的な半導体装置の製造方法を用いて安価に製造することのできる半導体装置とすることができる。

図１７は、高電圧ＩＣ１００におけるレベルシフト回路部と浮遊基準ゲート駆動回路部を詳細に示す図で、レベルシフト回路に適用された図１６の基本的な等価回路図で示した半導体装置１０の各回路素子の配置を示す図である。図１８は、図１７の一点鎖線Ａ−Ａにおける断面図で、各トランジスタ素子の構造を示す図である。

図１８の断面図に示すように、高電圧ＩＣ１００では、レベルシフト回路に適用された図１６の半導体装置１０におけるｎ個のトランジスタ素子Ｔｒ_１〜Ｔｒ_ｎが、埋め込み酸化膜３を有するＳＯＩ構造半導体基板１のｎ導電型ＳＯＩ層１ａに形成されている。尚、ＳＯＩ基板１は基板の貼り合わせによって形成されたものであり、埋め込み酸化膜３の下はシリコン（Ｓｉ）からなる厚い支持基板２となっている。

ｎ個のトランジスタ素子Ｔｒ_１〜Ｔｒ_ｎは、ＬＤＭＯＳ（Lateral Double−diffused ＭＯＳ）型トランジスタ素子で、埋め込み酸化膜３に達する絶縁分離トレンチ４により、互いに絶縁分離されている。尚、図１８に示す半導体装置１０においては、浮遊基準ゲート駆動回路でのスイッチングに伴う高周波電位干渉をシールドするために、図１５に示す高電圧ＩＣ９０と異なり、ＳＯＩ層１ａにおける埋め込み酸化膜３上に高濃度不純物層１ｂが形成されている。

図１７に示すように、高電圧ＩＣ１００の半導体装置１０においては、ｎ重の絶縁分離トレンチＴ_１〜Ｔ_ｎが形成され、互いに絶縁分離されたｎ個のトランジスタ素子Ｔｒ_１〜Ｔｒ_ｎが、ｎ重の絶縁分離トレンチＴ_１〜Ｔ_ｎにより囲まれた各フィールド領域に、高段のトランジスタ素子を内に含むようにして、一個ずつ順次配置されている。これにより、ＧＮＤ電位から所定電位までの電圧増加に応じて、ｎ重の絶縁分離トレンチにより囲まれた各フィールド領域に加わる電圧を均等化し、ｎ個のトランジスタ素子Ｔｒ_１〜Ｔｒ_ｎの担当電圧範囲をＧＮＤ電位から所定電位に向かって順番に移行させることができる。尚、隣り合うトランジスタ素子同士の間には、ｎ重の絶縁分離トレンチＴ_１〜Ｔ_ｎが一つ存在するだけであり、ｎ個のトランジスタ素子Ｔｒ_１〜Ｔｒ_ｎの接続配線が容易になると共に、占有面積を低減して半導体装置１０を小型化することができる。

上記したように、半導体装置１０においては、ｎ個のトランジスタ素子Ｔｒ_１〜Ｔｒ_ｎが、通常の耐圧を有するトランジスタ素子であってよい。これによって、図１７に示す高電圧ＩＣ１００は、１２００Ｖの耐圧を確保することができ、車載モータのインバータ駆動用や車載エアコンのインバータ駆動用に好適なの高電圧ＩＣとなっている。尚、上記発明については、すでに特許出願済み（出願番号２００５−２２７０５８、出願番号２００５−３１８６７９）である。

一方、図１８の半導体装置１０（高電圧ＩＣ１００）は、支持基板２がフローティング状態（浮遊電位）となっており、ＳＯＩ層１ａに形成された各トランジスタ素子Ｔｒ_１〜Ｔｒ_ｎは、埋め込み酸化膜３を介して支持基板２の電位の影響を受けると考えられる。すなわち、支持基板２がフローティング状態にある場合には、その電位が埋め込み酸化膜３を介して容量結合されているＳＯＩ層１ａの各フィールド領域の電位に影響を与え、それがＳＯＩ層１ａに形成された各トランジスタ素子Ｔｒ_１〜Ｔｒ_ｎの耐圧特性にも影響を受けると考えられる。

そこで本発明は、ＳＯＩ層に形成された互いに絶縁分離されてなる複数個のＭＯＳトランジスタが直列接続されてなる半導体装置であって、埋め込み酸化膜下の支持基板電位の影響を軽減でき、ＧＮＤ電位と所定電位の間の電圧がＭＯＳトランジスタに均等に分配されて、全体として高い耐圧を確保することのできる半導体装置を提供することを目的としている。

請求項１〜７に記載の半導体装置は、複数個のＮチャネルＭＯＳトランジスタが直列接続されてなる半導体装置である。

請求項１に記載の半導体装置は、互いに絶縁分離されたｎ個（ｎ≧２）のＮチャネルＭＯＳトランジスタ素子が、グランド（ＧＮＤ）電位と所定電位の間で、ＧＮＤ電位側を第１段、所定電位側を第ｎ段として、順次直列接続されてなり、前記第１段のＮチャネルＭＯＳトランジスタ素子におけるゲート端子を入力端子とし、ｎ個の抵抗素子および／または容量素子が、前記ＧＮＤ電位と前記所定電位の間で、ＧＮＤ電位側を第１段、所定電位側を第ｎ段として、順次直列接続されてなり、前記第１段のＮチャネルＭＯＳトランジスタ素子を除いた各段のＮチャネルＭＯＳトランジスタ素子におけるゲート端子が、前記直列接続された各段の抵抗素子および／または容量素子の間の接続点に、それぞれ、順次接続されてなり、前記第ｎ段のＮチャネルＭＯＳトランジスタ素子における前記所定電位側の端子から、出力が取り出されてなる半導体装置であって、前記ｎ個のＮチャネルＭＯＳトランジスタ素子が、埋め込み酸化膜を有するＳＯＩ構造半導体基板のＳＯＩ層に形成され、前記埋め込み酸化膜に達する第１絶縁分離トレンチにより、互いに絶縁分離されてなり、前記埋め込み酸化膜に達する第２絶縁分離トレンチが、（ｎ＋２）重に形成され、前記（ｎ＋２）重の第２絶縁分離トレンチにより囲まれた（ｎ＋２）個の各ＳＯＩ層からなるフィールド領域のうち、最内周の前記第２絶縁分離トレンチにより囲まれたフィールド領域の電位が、前記所定電位に固定され、前記（ｎ＋２）重の第２絶縁分離トレンチにより囲まれた（ｎ＋２）個の各ＳＯＩ層からなるフィールド領域のうち、最外周の前記第２絶縁分離トレンチにより囲まれたフィールド領域の電位が、ＧＮＤ電位に固定され、前記最内周と前記最外周を除く第２絶縁分離トレンチにより囲まれたｎ個のＳＯＩ層からなる各フィールド領域に、前記第１絶縁分離トレンチにより絶縁分離されたＮチャネルＭＯＳトランジスタ素子が、それぞれ一個ずつ配置されてなり、前記埋め込み酸化膜下の支持基板が、当該半導体装置の動作中において、前記所定電位の０．８倍以下の電位に設定されてなることを特徴としている。

上記半導体装置では、ｎ個のＮチャネルＭＯＳトランジスタが、ＧＮＤ電位と所定電位の間で順次直列接続されている。従って、上記半導体装置では、ＧＮＤ電位と所定電位の間の電圧がｎ個のＮチャネルＭＯＳトランジスタにより分割され、第１段から第ｎ段の各ＮチャネルＭＯＳトランジスタが、それぞれの電圧範囲を分担している。従って、ＧＮＤ電位と所定電位の間の電圧を１個のＮチャネルＭＯＳトランジスタで分担する場合に較べて、各ＮチャネルＭＯＳトランジスタに要求されるＤＣ耐圧を低減することができる。

また、シミュレーション結果に基づいて、複数個のＮチャネルＭＯＳトランジスタ素子が形成された上記半導体装置では、動作中において、埋め込み酸化膜下の支持基板が、所定電位の０．８倍以下の電位に設定されている。これによって、上記半導体装置では、支持基板電位によらず、ＧＮＤ電位と所定電位の間の電圧が各ＮチャネルＭＯＳトランジスタに均等に分配されて、全体として高い耐圧を確保することができる。
さらに、上記半導体装置は、前記埋め込み酸化膜に達する第２絶縁分離トレンチが、（ｎ＋２）重に形成され、前記（ｎ＋２）重の第２絶縁分離トレンチにより囲まれた（ｎ＋２）個の各ＳＯＩ層からなるフィールド領域のうち、最内周の前記第２絶縁分離トレンチにより囲まれたフィールド領域の電位が、前記所定電位に固定され、前記（ｎ＋２）重の第２絶縁分離トレンチにより囲まれた（ｎ＋２）個の各ＳＯＩ層からなるフィールド領域のうち、最外周の前記第２絶縁分離トレンチにより囲まれたフィールド領域の電位が、ＧＮＤ電位に固定され、前記最内周と前記最外周を除く第２絶縁分離トレンチにより囲まれたｎ個のＳＯＩ層からなる各フィールド領域に、前記第１絶縁分離トレンチにより絶縁分離されたＮチャネルＭＯＳトランジスタが、それぞれ一個ずつ配置されてなるように、構成されている。
これにより、ＧＮＤ電位から所定電位までの電圧増加に応じて、（ｎ＋２）重の第２絶縁分離トレンチにより囲まれた各フィールド領域に加わる電圧を均等化し、ｎ個のＮチャネルＭＯＳトランジスタ素子の担当電圧範囲をＧＮＤ電位から所定電位に向かって順番に移行させることができる。尚、隣り合う絶縁分離されたＮチャネルＭＯＳトランジスタ素子同士の間には、ｎ重の絶縁分離トレンチが一つ存在するだけであるため、ｎ個のトランジスタ素子の接続配線が容易になると共に、占有面積を低減して、当該半導体装置を小型化することができる。

以上のようにして、複数個のＮチャネルＭＯＳトランジスタが形成された上記半導体装置は、ＳＯＩ層に形成された互いに絶縁分離されてなるＭＯＳトランジスタが直列接続されてなる半導体装置であって、埋め込み酸化膜下の支持基板電位の影響を軽減でき、ＧＮＤ電位と所定電位の間の電圧がＭＯＳトランジスタに均等に分配されて、全体として高い耐圧を確保することのできる半導体装置とすることができる。
上記半導体装置においては、請求項２に記載のように、前記支持基板の電位を、電位設定のための新たな直流電源が必要ない、浮遊電位とすることが好ましく、この場合には、前記支持基板の電位が、略、前記最内周の第２絶縁分離トレンチにより囲まれたフィールド領域の占有面積と前記最外周の第２絶縁分離トレンチにより囲まれたフィールド領域の占有面積の比により設定されてなるように構成することができる。
また、請求項３に記載のように、前記支持基板の電位が、略、前記最内周の第２絶縁分離トレンチにより囲まれたフィールド領域の直下における前記埋め込み酸化膜の膜厚と前記最外周の第２絶縁分離トレンチにより囲まれたフィールド領域の直下における前記埋め込み酸化膜の膜厚の比により設定されてなるように構成してもよい。

請求項４に記載のように、上記半導体装置においては、前記ｎ個のＮチャネルＭＯＳトランジスタ素子が、同じ耐圧を有してなることが好ましい。

これにより、ＧＮＤ電位と所定電位の間に挿入される各ＮチャネルＭＯＳトランジスタの分担する電圧（耐圧）を均等にして、最小化することができる。

請求項５に記載のように、上記半導体装置においては、前記ＮチャネルＭＯＳトランジスタ素子の耐圧が、２００Ｖ以下であることが好ましい。これによれば、上記半導体装置（ＮチャネルＭＯＳトランジスタ素子）を、一般的な製造方法を用いて、安価に製造することができる。

シミュレーション結果によれば、請求項６に記載のように、支持基板電位を所定電位の０．８倍以下に設する上記半導体装置においては、ＮチャネルＭＯＳトランジスタの直列接続個数である前記ｎが、６以下であることが好ましい。

また、請求項７に記載のように、前記ｎが、１２以下である場合には、前記埋め込み酸化膜下の支持基板が、当該半導体装置の動作中において、前記所定電位の０．２５倍以下の電位に設定されてなることが好ましい。

請求項８〜１３に記載の半導体装置は、複数個のＰチャネルＭＯＳトランジスタが直列接続されてなる半導体装置である。

請求項８に記載の半導体装置は、互いに絶縁分離されたｍ個（ｍ≧２）のＰチャネルＭＯＳトランジスタ素子が、所定電位とグランド（ＧＮＤ）電位の間で、所定電位側を第１段、ＧＮＤ電位側を第ｍ段として、順次直列接続されてなり、前記第１段のＰチャネルＭＯＳトランジスタ素子におけるゲート端子を入力端子とし、ｍ個の抵抗素子および／または容量素子が、前記所定電位と前記ＧＮＤ電位の間で、所定電位側を第１段、ＧＮＤ電位側を第ｍ段として、順次直列接続されてなり、前記第１段のＰチャネルＭＯＳトランジスタ素子を除いた各段のＰチャネルＭＯＳトランジスタ素子におけるゲート端子が、前記直列接続された各段の抵抗素子および／または容量素子の間の接続点に、それぞれ、順次接続されてなり、前記第ｍ段のＰチャネルＭＯＳトランジスタ素子における前記ＧＮＤ電位側の端子から、出力が取り出されてなる半導体装置であって、
前記ｍ個のＰチャネルＭＯＳトランジスタ素子が、埋め込み酸化膜を有するＳＯＩ構造半導体基板のＳＯＩ層に形成され、前記埋め込み酸化膜に達する第３絶縁分離トレンチにより、互いに絶縁分離されてなり、前記埋め込み酸化膜に達する第４絶縁分離トレンチが、（ｍ＋２）重に形成され、前記（ｍ＋２）重の第４絶縁分離トレンチにより囲まれた（ｍ＋２）個の各ＳＯＩ層からなるフィールド領域のうち、最内周の前記第４絶縁分離トレンチにより囲まれたフィールド領域の電位が、前記所定電位に固定され、前記（ｍ＋２）重の第４絶縁分離トレンチにより囲まれた（ｍ＋２）個の各ＳＯＩ層からなるフィールド領域のうち、最外周の前記第４絶縁分離トレンチにより囲まれたフィールド領域の電位が、ＧＮＤ電位に固定され、前記最内周と前記最外周を除く第４絶縁分離トレンチにより囲まれたｍ個のＳＯＩ層からなる各フィールド領域に、前記第３絶縁分離トレンチにより絶縁分離されたＰチャネルＭＯＳトランジスタ素子が、それぞれ一個ずつ配置されてなり、前記埋め込み酸化膜下の支持基板が、当該半導体装置の動作中において、前記所定電位の０．８倍以上の電位に設定されてなることを特徴としている。

上記半導体装置では、ｍ個のＰチャネルＭＯＳトランジスタが、所定電位とＧＮＤ電位の間で順次直列接続されている。従って、上記半導体装置では、所定電位とＧＮＤ電位の間の電圧がｍ個のＰチャネルＭＯＳトランジスタにより分割され、第１段から第ｍ段の各ＰチャネルＭＯＳトランジスタが、それぞれの電圧範囲を分担している。従って、複数個のＰチャネルＭＯＳトランジスタが直列接続された上記半導体装置についても、所定電位とＧＮＤ電位の間の電圧を１個のＰチャネルＭＯＳトランジスタで分担する場合に較べて、各ＰチャネルＭＯＳトランジスタに要求されるＤＣ耐圧を低減することができる。

また、シミュレーション結果に基づいて、複数個のＰチャネルＭＯＳトランジスタが形成された上記半導体装置では、動作中において、埋め込み酸化膜下の支持基板が、所定電位の０．８倍以上の電位に設定されている。これによって、上記半導体装置では、支持基板電位によらず、所定電位とＧＮＤ電位の間の電圧が各ＰチャネルＭＯＳトランジスタに均等に分配されて、全体として高い耐圧を確保することができる。
さらに、上記半導体装置は、前記埋め込み酸化膜に達する第４絶縁分離トレンチが、（ｍ＋２）重に形成され、前記（ｍ＋２）重の第４絶縁分離トレンチにより囲まれた（ｍ＋２）個の各ＳＯＩ層からなるフィールド領域のうち、最内周の前記第４絶縁分離トレンチにより囲まれたフィールド領域の電位が、前記所定電位に固定され、前記（ｍ＋２）重の第４絶縁分離トレンチにより囲まれた（ｍ＋２）個の各ＳＯＩ層からなるフィールド領域のうち、最外周の前記第４絶縁分離トレンチにより囲まれたフィールド領域の電位が、ＧＮＤ電位に固定され、前記最内周と前記最外周を除く第４絶縁分離トレンチにより囲まれたｍ個のＳＯＩ層からなる各フィールド領域に、前記第３絶縁分離トレンチにより絶縁分離されたＰチャネルＭＯＳトランジスタ素子が、それぞれ一個ずつ配置されている。
これにより、（ｍ＋２）重の第４絶縁分離トレンチにより囲まれた各フィールド領域に加わる電圧を均等化し、ｍ個のＰチャネルＭＯＳトランジスタ素子の担当電圧範囲を順番に移行させることができる。尚、隣り合う絶縁分離されたＰチャネルＭＯＳトランジスタ素子同士の間には、ｍ重の絶縁分離トレンチが一つ存在するだけであるため、ｍ個のトランジスタ素子の接続配線が容易になると共に、占有面積を低減して、当該半導体装置を小型化することができる。

以上のようにして、複数個のＰチャネルＭＯＳトランジスタが形成された上記半導体装置も、ＳＯＩ層に形成された互いに絶縁分離されてなるＭＯＳトランジスタが直列接続されてなる半導体装置であって、埋め込み酸化膜下の支持基板電位の影響を軽減でき、ＧＮＤ電位と所定電位の間の電圧がＭＯＳトランジスタに均等に分配されて、全体として高い耐圧を確保することのできる半導体装置とすることができる。

尚、請求項９〜１３に記載の上記半導体装置の効果については、請求項２〜７において説明したＮチャネルＭＯＳトランジスタが形成された半導体装置の効果と同様であり、その説明は省略する。

請求項１４〜２０に記載の半導体装置は、直列接続された複数個のＮチャネルＭＯＳトランジスタと直列接続された複数個のＰチャネルＭＯＳトランジスタとが、同じＳＯＩ基板に形成されてなる半導体装置である。

請求項１４に記載の半導体装置は、互いに絶縁分離されたｎ個（ｎ≧２）のＮチャネルＭＯＳトランジスタ素子が、グランド（ＧＮＤ）電位と所定電位の間で、ＧＮＤ電位側を第１段、所定電位側を第ｎ段として、順次直列接続されてなり、前記第１段のＮチャネルＭＯＳトランジスタ素子におけるゲート端子を入力端子とし、ｎ個の抵抗素子および／または容量素子が、前記ＧＮＤ電位と前記所定電位の間で、ＧＮＤ電位側を第１段、所定電位側を第ｎ段として、順次直列接続されてなり、前記第１段のＮチャネルＭＯＳトランジスタ素子を除いた各段のＮチャネルＭＯＳトランジスタ素子におけるゲート端子が、前記直列接続された各段の抵抗素子および／または容量素子の間の接続点に、それぞれ、順次接続されてなり、前記第ｎ段のＮチャネルＭＯＳトランジスタ素子における前記所定電位側の端子から、出力が取り出されてなり、互いに絶縁分離されたｍ個（ｍ≧２）のＰチャネルＭＯＳトランジスタ素子が、前記所定電位とグランド（ＧＮＤ）電位の間で、所定電位側を第１段、ＧＮＤ電位側を第ｍ段として、順次直列接続されてなり、前記第１段のＰチャネルＭＯＳトランジスタ素子におけるゲート端子を入力端子とし、ｍ個の抵抗素子および／または容量素子が、前記所定電位と前記ＧＮＤ電位の間で、所定電位側を第１段、ＧＮＤ電位側を第ｍ段として、順次直列接続されてなり、前記第１段のＰチャネルＭＯＳトランジスタ素子を除いた各段のＰチャネルＭＯＳトランジスタ素子におけるゲート端子が、前記直列接続された各段の抵抗素子および／または容量素子の間の接続点に、それぞれ、順次接続されてなり、前記第ｍ段のＰチャネルＭＯＳトランジスタ素子における前記ＧＮＤ電位側の端子から、出力が取り出されてなり、前記ｎ個のＮチャネルＭＯＳトランジスタ素子と前記ｍ個のＰチャネルＭＯＳトランジスタ素子が、それぞれ、埋め込み酸化膜を有するＳＯＩ構造半導体基板のＳＯＩ層に形成され、前記ｎ個のＮチャネルＭＯＳトランジスタ素子が、前記埋め込み酸化膜に達する第１絶縁分離トレンチにより、互いに絶縁分離されてなり、前記ｍ個のＰチャネルＭＯＳトランジスタ素子が、前記埋め込み酸化膜に達する第３絶縁分離トレンチにより、互いに絶縁分離されてなり、前記埋め込み酸化膜下の支持基板が、当該半導体装置の動作中において、前記所定電位の０．７倍以上、０．９倍以下の電位に設定されてなることを特徴としている。

上記半導体装置においても、所定電位とＧＮＤ電位の間で直列接続されたｎ個のＮチャネルＭＯＳトランジスタおよびｍ個のＰチャネルＭＯＳトランジスタについて、それぞれ、所定電位とＧＮＤ電位の間の電圧を１個のＭＯＳトランジスタで分担する場合に較べて、各ＭＯＳトランジスタに要求されるＤＣ耐圧を低減できることは言うまでもない。

また、シミュレーション結果に基づいて、直列接続された複数個のＮチャネルＭＯＳトランジスタと直列接続された複数個のＰチャネルＭＯＳトランジスタとが同じＳＯＩ基板に形成されてなる上記半導体装置では、動作中において、埋め込み酸化膜下の支持基板が、所定電位の０．７倍以上、０．９倍以下の電位に設定されている。これによって、上記半導体装置においても、支持基板電位によらず、所定電位とＧＮＤ電位の間の電圧が各ＮチャネルＭＯＳトランジスタおよび各ＰチャネルＭＯＳトランジスタに均等に分配されて、全体として高い耐圧を確保することができる。

以上のようにして、複数個のＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタが同じＳＯＩ基板に形成された上記半導体装置も、ＳＯＩ層に形成された互いに絶縁分離されてなるＭＯＳトランジスタが直列接続されてなる半導体装置であって、埋め込み酸化膜下の支持基板電位の影響を軽減でき、ＧＮＤ電位と所定電位の間の電圧がＭＯＳトランジスタに均等に分配されて、全体として高い耐圧を確保することのできる半導体装置とすることができる。

特に、請求項１７に記載のように、上記半導体装置における前記ｎと前記ｍが、６以下である場合には、前記埋め込み酸化膜下の支持基板が、当該半導体装置の動作中において、前記所定電位の略０．８倍の電位に設定されてなることが好ましい。

尚、請求項１５〜１６，１８〜２０に記載の上記半導体装置の効果については、請求項２〜７において説明したＮチャネルＭＯＳトランジスタが形成された半導体装置の効果と同様であり、その説明は省略する。

請求項２１に記載のように、前記半導体装置は、ＧＮＤ電位を基準とするＧＮＤ基準ゲート駆動回路、浮遊電位を基準とする浮遊基準ゲート駆動回路、および前記ＧＮＤ電位と浮遊電位の間で入出力信号をレベルシフトさせるレベルシフト回路を有してなるインバータ駆動用の高電圧ＩＣにおいて、前記所定の電源電位を浮遊電位として、前記レベルシフト回路に好適である。

前記高電圧ＩＣは、例えば、請求項２２に記載のように、車載モータのインバータ駆動用の高電圧ＩＣであってもよいし、請求項２３に記載のように、車載エアコンのインバータ駆動用の高電圧ＩＣであってもよい。

以下、本発明を実施するための最良の形態を、図に基づいて説明する。

図１は、本発明の半導体装置の一例で、半導体装置１１の概略構成を示した図である。

図１に示す半導体装置１１は、図１７に示す半導体装置１０を簡略化した構成となっている。

図１に示す半導体装置１１の断面構造は、図１８に示す半導体装置１０の断面構造と同様である。すなわち、図１に示す半導体装置１１では、図１８に示すＳＯＩ基板１と同様の、基板の貼り合わせによって形成された埋め込み酸化膜を有するＳＯＩ基板が用いられている。また、図１に示す半導体装置１１の第１絶縁分離トレンチＺ１は、図１８に示した半導体装置１０の絶縁分離トレンチ４に対応しており、図１に示す半導体装置１１の第２絶縁分離トレンチＺ２は、図１８に示した半導体装置１０の絶縁分離トレンチＴ_１〜Ｔ_ｎに対応している。以下に示す図１の半導体装置１１の説明においては、図１８に示した断面の各部の符号と同じ符号を用いて説明する。

図１に示す半導体装置１１には、埋め込み酸化膜３を有するＳＯＩ基板１が用いられており、ｎ個（ｎ≧２）のＮチャネル横型ＭＯＳトランジスタ（ＬＤＭＯＳ）１１ｔが、埋め込み酸化膜３上のＳＯＩ層１ａに形成されている。各ＬＤＭＯＳ１１ｔは、ドレインＤ、ゲートＧおよびソースＳが図１に示すように同心円状に配置されたパターンとなっている。また、各ＬＤＭＯＳ１１ｔは、図１中に太い実線の円で示した、埋め込み酸化膜３に達する第１絶縁分離トレンチＺ１により取り囲まれて、周りから絶縁分離されている。

図１に示す半導体装置１１では、同じく埋め込み酸化膜３に達する図中に太い実線の四角で示した第２絶縁分離トレンチＺ２が、多重に形成されている。第１絶縁分離トレンチＺ１により絶縁分離された各ＬＤＭＯＳ１１ｔは、多重の第２絶縁分離トレンチＺ２により囲まれた各フィールド領域Ｆ１〜Ｆｎに、それぞれ一個ずつ配置されている。尚、フィールド領域Ｆｎの内側にあるフィールド領域Ｆｈは、高電圧（ＨＶ）回路および電源パッドや出力パッド等が形成されている領域であり、フィールド領域Ｆ１の外側にあるフィールド領域Ｆｇは、接地（ＧＮＤ）パッドや入力パッド等が形成されている領域である。

図１の半導体装置１１では、ｎ個のＬＤＭＯＳ１１ｔが、グランド（ＧＮＤ）電位と所定の電源電位との間で、ｎ重の第２絶縁分離トレンチＺ２の外周側をＧＮＤ電位側の第１段、内周側を電源電位側の第ｎ段として、順次直列接続されている。尚、符号Ｒ_ｉｎは入力抵抗であり、符号Ｒ_ｏｕｔは出力抵抗である。半導体装置１１では、第１段ＬＤＭＯＳ１１ｔにおけるゲート端子を入力端子としている。また、第ｎ段ＬＤＭＯＳ１１ｔと電源パッドの間に出力抵抗Ｒ_ｏｕｔが接続され、第ｎ段ＬＤＭＯＳ１１ｔの電源電位側の端子と出力抵抗Ｒ_ｏｕｔの間から、出力が取り出される。半導体装置１１では、並列に接続された抵抗素子Ｒと容量素子Ｃの組み合わせが多段に直列接続されて、ＧＮＤ電位と電源電位が分割され、２段目以降のＬＤＭＯＳ１１ｔのゲートが、上記直列接続の各分岐点に接続されている。尚、図１の半導体装置１１では、抵抗素子Ｒと容量素子Ｃの組み合わせが多段に直列接続されているが、抵抗素子Ｒもしくは容量素子Ｃのみが多段に直列接続されていてもよい。

図１の半導体装置１１では、ＧＮＤ電位から所定電位までの電圧増加に応じて、（ｎ＋２）重の第２絶縁分離トレンチにより囲まれた各フィールド領域Ｆｇ，Ｆ１〜Ｆｎ，Ｆｈに加わる電圧を均等化し、ｎ個のＮチャネルＭＯＳトランジスタ素子（ＬＤＭＯＳ１１ｔ）の担当電圧範囲を、ＧＮＤ電位から所定電位に向かって順番に移行させることができる。言い換えれば、図１に示す半導体装置１１では、ＧＮＤ電位と電源電位の間の電圧がｎ個のＬＤＭＯＳ１１ｔにより分割され、第１段から第ｎ段の各ＬＤＭＯＳ１１ｔが、それぞれの電圧範囲を分担している。従って、ＧＮＤ電位と電源電位の間の電圧を１個のＭＯＳトランジスタ素子で分担する場合に較べて、各ＬＤＭＯＳ１１ｔに要求されるＤＣ耐圧を低減することができる。尚、隣り合う絶縁分離されたＮチャネルＭＯＳトランジスタ素子同士の間には、ｎ重の絶縁分離トレンチが一つ存在するだけであるため、ｎ個のトランジスタ素子の接続配線が容易になると共に、占有面積を低減して、半導体装置１１を小型化することができる。

尚、図１に示す半導体装置１１においては、ｎ個のＬＤＭＯＳ１１ｔが、同じ耐圧を有してなることが好ましい。これにより、ＧＮＤ電位と電源電位の間に挿入されるＬＤＭＯＳ１１ｔの分担する電圧（耐圧）を均等にして、最小化することができる。また、各ＬＤＭＯＳ１１ｔの耐圧は、２００Ｖ以下であることが好ましい。これによって、半導体装置１１（ＬＤＭＯＳ１１ｔ）を、一般的な製造方法を用いて、安価に製造することができる。

次に、図１に示す半導体装置１１は、図１８の半導体装置１０（高電圧ＩＣ１００）において指摘したように、支持基板２がフローティング状態（浮遊電位）となっており、ＳＯＩ層１ａに形成された各ＬＤＭＯＳ１１ｔは、埋め込み酸化膜３を介して支持基板２の電位の影響を受けると考えられる。そこで、シミュレーションにより、図１の半導体装置１１における各ＬＤＭＯＳ１１ｔに悪影響を与えない、支持基板２の電位の好適設定範囲を調査した。

図２は、上記シミュレーションの一例で、シミュレーションに用いた図１に示す半導体装置１１の等価回路を示す図である。図２のモデルでは、各トランジスタＭ１〜Ｍｎに対して、これらが配置されるフィールド領域Ｆ１〜Ｆｎと支持基板２の間の埋め込み酸化膜３を介した寄生容量Ｃ１〜Ｃｎを挿入している。図２では、各トランジスタＭ１〜Ｍｎが配置されるフィールド領域Ｆ１〜Ｆｎの面積を２００μｍ□、埋め込み酸化膜の膜厚を３μｍとして、各寄生容量Ｃ１〜Ｃｎの寄生容量Ｃ＿ｂｏｘ＝０．５ｐＦとしている。

図３と図４は、図２の等価回路を用いたシミュレーション結果の例で、電源電位Ｖ_Ｅと半導体装置１１を構成する各ＮチャネルＭＯＳトランジスタＭ１〜Ｍｎのドレイン・ソース間電圧の関係を示した図である。図３（ａ），（ｂ）では、支持基板の設定電位を電源電位の１／２とし、直列接続するＮチャネルＭＯＳトランジスタの個数を変えている。図４（ａ），（ｂ）では、直列接続するＮチャネルＭＯＳトランジスタの個数を１２個とし、支持基板の設定電位を変えている。

図３（ａ）は、図２の等価回路において４個のＮチャネルＭＯＳトランジスタＭ１〜Ｍ４を直列接続して得られた結果であり、図３（ｂ）は、１２個のＮチャネルＭＯＳトランジスタＭ１〜Ｍ１２を直列接続して得られた結果である。尚、図３（ａ），（ｂ）では、いずれも、図２の等価回路において、支持基板２の電位Ｖ_ｓｕｂを電源電位Ｖ_Ｅの１／２に設定している。

図３（ａ）は、耐圧２００ＶのＮチャネルＭＯＳトランジスタを４個直列接続した場合を想定したもので、全体の耐圧が８００Ｖになる系を設計した例である。図３（ａ）では、電源電位Ｖ_Ｅを０Ｖから１０秒かけて８００Ｖまで直線的に電位上昇させた場合の各トランジスタＭ１〜Ｍ４のソース・ドレイン電圧をシミュレートしている。

図３（ａ）に示すように、４個のＮチャネルＭＯＳトランジスタＭ１〜Ｍ４を直列接続する場合には、支持基板２の電位Ｖ_ｓｕｂを電源電位Ｖ_Ｅの１／２に設定することで、電源電位Ｖ_Ｅを各ＮチャネルＭＯＳトランジスタＭ１〜Ｍ４に均等に分担させることができる。

一方、図３（ｂ）は、耐圧２００ＶのＮチャネルＭＯＳトランジスタを１２個直列接続した場合を想定したもので、全体の耐圧が２４００Ｖになる系を設計した例である。

図３（ｂ）に示すように、１２個のトランジスタＭ１〜Ｍ１２を直列接続する場合には、電圧上昇時間を１０秒かけたとしても、各トランジスタＭ１〜Ｍ１２のソース・ドレイン間電圧は、必ずしも同じ値にならない。特に、低電位側のトランジスタについてはソース・ドレイン間電圧が２００Ｖを超えため、ブレークダウンしてしまう。このように、直列接続するトランジスタの個数を増やして１２個とした場合には、支持基板２の電位Ｖ_ｓｕｂを４個の場合と同じ電源電位Ｖ_Ｅの１／２に設定しても、電源電位Ｖ_Ｅを各ＮチャネルＭＯＳトランジスタＭ１〜Ｍ１２に均等に分担させることはできず、ばらつきが発生する。

次に示す図４（ａ），（ｂ）は、いずれも、図２の等価回路において、１２個のＮチャネルＭＯＳトランジスタＭ１〜Ｍ１２を直列接続して得られた結果である。図４（ａ）は、図２の等価回路において、支持基板２の電位Ｖ_ｓｕｂを、電源電位Ｖ_Ｅの３／４に設定している。図４（ｂ）は、支持基板２の電位Ｖ_ｓｕｂを、電源電位Ｖ_Ｅの１／４に設定している。

図３（ｂ）および図４（ａ）に示すように、ＮチャネルＭＯＳトランジスタＭ１〜Ｍ１２を直列接続する場合には、支持基板２の電位Ｖ_ｓｕｂを電源電位Ｖ_Ｅに近づけるほど、電源電位Ｖ_Ｅを各ＮチャネルＭＯＳトランジスタＭ１〜Ｍ１２に均等に分担させることはできず、ばらつきが発生する。一方、図４（ｂ）に示すように、１２個のＮチャネルＭＯＳトランジスタＭ１〜Ｍ１２を直列接続する場合には、支持基板２の電位Ｖ_ｓｕｂを電源電位Ｖ_Ｅの１／４に設定することで、電源電位Ｖ_Ｅを各ＮチャネルＭＯＳトランジスタＭ１〜Ｍ１２に均等に分担させることができる。

このように、直列接続するＭＯＳトランジスタの段数や支持基板の電位によって全体の耐圧が変動し、全体耐圧は、かならずしも各ＭＯＳトランジスタの耐圧の段数倍にはならない。従って、全体耐圧を上げるためには、支持基板２の電位を制御して、直列接続する各ＭＯＳトランジスタの分担する電圧を均等にする必要がある。

図５は、別のシミュレーションの例で、シミュレーションに用いた図１に示す半導体装置１１の等価回路を示す図である。図５の等価回路では、６個のＮチャネルＭＯＳトランジスタＭ１〜Ｍ６を直列接続している。尚、図５の等価回路において各ＮチャネルＭＯＳトランジスタＭ１〜Ｍ６に並列接続されているダイオードは、各ＮチャネルＭＯＳトランジスタＭ１〜Ｍ６の耐圧を２００Ｖに設定するため、当該ダイオードの逆方向耐圧としてモデル化して挿入したものである。

図６〜図８は、図５の等価回路を用いたシミュレーション結果の例で、支持基板の設定電位Ｖ_ｓｕｂを変えた場合について、電源電位Ｖ_Ｅと半導体装置１１を構成する各ＮチャネルＭＯＳトランジスタＭ１〜Ｍ６のドレイン・ソース間電圧の関係を示した図である。尚、図６〜図８のシミュレーションにおいては、図５に示す各パラメータ（各段の埋め込み酸化膜容量：Ｃ＿ｂｏｘ＝０．３５ｐＦ、入力抵抗：Ｒｉｎ＝１００ｋΩ、分割抵抗：Ｒ＿ｄｉｖ＝１ＭΩ、出力抵抗：Ｒｏｕｔ＝１００ｋΩ）が用いられている。各段の埋め込み酸化膜容量：Ｃ＿ｂｏｘ＝０．３５ｐＦは、デバイスサイズを１００μｍ□、埋め込み酸化膜厚を１μｍとしたときに得られる代表値である。

図６（ａ）は、図５の等価回路において、支持基板２の電位Ｖ_ｓｕｂを、ＧＮＤ電位（０Ｖ）に設定して得られた結果であり、図６（ｂ）は、支持基板２の電位Ｖ_ｓｕｂを、電源電位Ｖ_Ｅの０．５倍に設定して得られた結果である。図７（ａ）は、支持基板２の電位Ｖ_ｓｕｂを、電源電位Ｖ_Ｅの０．７倍に設定して得られた結果であり、図７（ｂ）は、支持基板２の電位Ｖ_ｓｕｂを、電源電位Ｖ_Ｅの０．８倍に設定して得られた結果である。また、図８（ａ）は、支持基板２の電位Ｖ_ｓｕｂを、電源電位Ｖ_Ｅの０．９倍に設定して得られた結果であり、図８（ｂ）は、支持基板２の電位Ｖ_ｓｕｂを、電源電位Ｖ_Ｅと同じ電位に設定して得られた結果である。尚、本例ではＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）上で図５に示す簡単な容量結合の等価回路により支持基板２に電源電位Ｖ_Ｅを接続したモデルを用いてシミュレートしたが、より精密なデバイスシミュレーションを行った解析においても、以下に示す結果と同様な結果が得られる。

図６〜図８に示す６個のＮチャネルＭＯＳトランジスタを直列接続した場合のシミュレーション結果も、図３（ｂ）および図４（ａ），（ｂ）に示す１２個の場合と同様に、支持基板２の電位Ｖ_ｓｕｂを電源電位Ｖ_Ｅに近づけるほど、各ＮチャネルＭＯＳトランジスタＭ１〜Ｍ６に均等に分担させることはできず、ばらつきが発生する。

また、図６〜図８の結果と図３（ｂ）および図４（ａ），（ｂ）の結果を比較してわかるように、直列接続するＮチャネルＭＯＳトランジスタの個数を多くするほど、電源電位Ｖ_Ｅを各ＮチャネルＭＯＳトランジスタに均等に分担させることができる支持基板２の設定電位Ｖ_ｓｕｂの範囲は、狭くなっていく。

特に、図６〜図８の結果からわかるように、ＮチャネルＭＯＳトランジスタを直列接続した回路では、支持基板２の電位Ｖ_ｓｕｂが高くなるほど最低電位（ＧＮＤ電位）側のＭＯＳトランジスタのドレイン電位が高くなり易い。従って、このトランジスタでは、ソース・ドレイン間に電界が集中しやすくなる。これは以下のことが要因と考えられる。まず、支持基板２の電位Ｖ_ｓｕｂが高いと、支持基板２とＧＮＤ電位側のフィールド領域Ｆ１との間の寄生容量で、蓄積しようとする電荷量が多くなる。しかしながら、ＤＣ電圧といっても実際には無限時間かけるわけでなく有限の時間で支持基板２の電位Ｖ_ｓｕｂが上昇しているため、上記寄生容量が充電するまでにタイムラグが発生し、その間にＧＮＤ電位側に近いＭＯＳトランジスタの電位が過渡的に上昇する。また、電荷の移動による電流はこれらＭＯＳトランジスタ内を通過して吸収されるため、段数を増やすほど電荷がＭＯＳトランジスタ間を移動しにくくなるために、その傾向は大きくなると考えられる。

以上に示した図３，図４および図６〜図８のシミュレーション結果によれば、複数個のＮチャネルＭＯＳトランジスタ素子（ＬＤＭＯＳ１１ｔ）が形成された図１の半導体装置１１では、動作中において、埋め込み酸化膜３下の支持基板２の電位Ｖ_ｓｕｂが、所定電位（電源電位Ｖ_Ｅ）の０．８倍以下に設定されていることが好ましい。
これによって、図１の半導体装置１１では、支持基板電位によらず、ＧＮＤ電位と所定電位の間の電圧が各ＮチャネルＭＯＳトランジスタ素子（ＬＤＭＯＳ１１ｔ）に均等に分配されて、全体として高い耐圧を確保することができる。

特に、支持基板電位を所定電位の０．８倍以下に設定した図１の半導体装置１１においては、図６と図７のシミュレーション結果からわかるように、ＮチャネルＭＯＳトランジスタの直列接続個数である前記ｎが、６以下であることが好ましい。また、図４（ｂ）のシミュレーション結果からわかるように、前記ｎが、１２以下である場合には、埋め込み酸化膜３下の支持基板２が、半導体装置１１の動作中において、所定電位の０．２５倍以下の電位に設定されてなることが好ましい。

以上のようにして、複数個のＮチャネルＭＯＳトランジスタが形成された上記半導体装置は、ＳＯＩ層に形成された互いに絶縁分離されてなるＭＯＳトランジスタが直列接続されてなる半導体装置であって、埋め込み酸化膜下の支持基板電位の影響を軽減でき、ＧＮＤ電位と所定電位の間の電圧がＭＯＳトランジスタに均等に分配されて、全体として高い耐圧を確保することのできる半導体装置となっている。

以上の半導体装置は、複数個のＮチャネルＭＯＳトランジスタが形成された半導体装置であったが、次に、複数個のＰチャネルＭＯＳトランジスタが形成された半導体装置について説明する。

図９は、複数個のＰチャネルＭＯＳトランジスタが形成された半導体装置のシミュレーションの例で、シミュレーションに用いた等価回路を示す図である。図９の等価回路では、図５と同じ個数の６個のＰチャネルＭＯＳトランジスタＭ１〜Ｍ６を直列接続している。尚、図９の等価回路において各ＮチャネルＭＯＳトランジスタＭ１〜Ｍ６に並列接続されているダイオードも、各ＰチャネルＭＯＳトランジスタＭ１〜Ｍ６の耐圧を２００Ｖに設定するためのものである。また、図９に示す各パラメータ値（各段の埋め込み酸化膜容量：Ｃ＿ｂｏｘ＝０．３５ｐＦ、入力抵抗：Ｒｉｎ＝１００ｋΩ、分割抵抗：Ｒ＿ｄｉｖ＝１ＭΩ、出力抵抗：Ｒｏｕｔ＝１００ｋΩ）は、図５のＮチャネルＭＯＳトランジスタの場合と同じ値が用いられている。

図１０〜図１２は、図９の等価回路を用いたシミュレーション結果の例で、支持基板の設定電位を変えた場合について、電源電位Ｖ_Ｅと各ＰチャネルＭＯＳトランジスタＭ１〜Ｍ６のドレイン・ソース間電圧の関係を示した図である。

図１０（ａ）は、図９の等価回路において、支持基板２の電位Ｖ_ｓｕｂを、ＧＮＤ電位（０Ｖ）に設定して得られた結果であり、図１０（ｂ）は、支持基板２の電位Ｖ_ｓｕｂを、電源電位Ｖ_Ｅの０．５倍に設定して得られた結果である。図１１（ａ）は、支持基板２の電位Ｖ_ｓｕｂを、電源電位Ｖ_Ｅの０．７倍に設定して得られた結果であり、図１１（ｂ）は、支持基板２の電位Ｖ_ｓｕｂを、電源電位Ｖ_Ｅの０．８倍に設定して得られた結果である。また、図１２（ａ）は、支持基板２の電位Ｖ_ｓｕｂを、電源電位Ｖ_Ｅの０．９倍に設定して得られた結果であり、図１２（ｂ）は、支持基板２の電位Ｖ_ｓｕｂを、電源電位Ｖ_Ｅと同じ電位に設定して得られた結果である。

図１０〜図１２に示すＰチャネルＭＯＳトランジスタを直列接続した場合のシミュレーション結果は、図６〜図８に示すＮチャネルＭＯＳトランジスタを直列接続した場合と逆に、支持基板２の電位Ｖ_ｓｕｂを電源電位Ｖ_Ｅに近づけるほど、電源電位Ｖ_Ｅを各ＰチャネルＭＯＳトランジスタＭ１〜Ｍ６に均等に分担させることができる。

以上に示した図１０〜図１２のシミュレーション結果によれば、複数個のＰチャネルＭＯＳトランジスタ素子が形成された半導体装置では、動作中において、図１８に示す埋め込み酸化膜３下の支持基板２の電位Ｖ_ｓｕｂが、所定電位（電源電位Ｖ_Ｅ）の０．８倍以上に設定されていることが好ましい。
これによって、上記半導体装置では、支持基板電位によらず、ＧＮＤ電位と所定電位の間の電圧が各ＰチャネルＭＯＳトランジスタ素子に均等に分配されて、全体として高い耐圧を確保することができる。特に、支持基板電位を所定電位の０．８倍以上に設定した上記半導体装置においては、図１１（ｂ）と図１２のシミュレーション結果からわかるように、ＰチャネルＭＯＳトランジスタの直列接続個数であるｍ（ｍ≧２）が、６以下であることが好ましい。

以上のようにして、複数個のＰチャネルＭＯＳトランジスタが形成された上記半導体装置も、ＳＯＩ層に形成された互いに絶縁分離されてなるＭＯＳトランジスタが直列接続されてなる半導体装置であって、埋め込み酸化膜下の支持基板電位の影響を軽減でき、ＧＮＤ電位と所定電位の間の電圧がＭＯＳトランジスタに均等に分配されて、全体として高い耐圧を確保することのできる半導体装置とすることができる。

さらに、直列接続された複数個のＮチャネルＭＯＳトランジスタと直列接続された複数個のＰチャネルＭＯＳトランジスタとが同じＳＯＩ基板に形成されてなる半導体装置についても、同様である。

上記半導体装置においても、所定電位とＧＮＤ電位の間で直列接続されたｎ個（ｎ≧２）のＮチャネルＭＯＳトランジスタおよびｍ個（ｍ≧２）のＰチャネルＭＯＳトランジスタについて、それぞれ、所定電位とＧＮＤ電位の間の電圧を１個のＭＯＳトランジスタで分担する場合に較べて、各ＭＯＳトランジスタに要求されるＤＣ耐圧を低減できることは言うまでもない。

また、図６〜図９と図１０〜図１２のシミュレーション結果を合わせればわかるように、直列接続された複数個のＮチャネルＭＯＳトランジスタと直列接続された複数個のＰチャネルＭＯＳトランジスタとが同じＳＯＩ基板に形成されてなる上記半導体装置では、動作中において、埋め込み酸化膜下の支持基板が、所定電位の０．７倍以上、０．９倍以下の電位に設定されることが好ましい。これによって、上記半導体装置においても、支持基板電位によらず、所定電位とＧＮＤ電位の間の電圧が各ＮチャネルＭＯＳトランジスタおよび各ＰチャネルＭＯＳトランジスタに均等に分配されて、全体として高い耐圧を確保することができる。特に、図７（ｂ）と図１１（ｂ）のシミュレーション結果からわかるように、ＮチャネルＭＯＳトランジスタの直列接続個数であるｎとＰチャネルＭＯＳトランジスタの直列接続個数であるｍが、６以下である場合には、埋め込み酸化膜下の支持基板が、当該半導体装置の動作中において、所定電位の略０．８倍の電位に設定されてなることが好ましい。

以上のようにして、複数個のＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタが同じＳＯＩ基板に形成された上記半導体装置も、ＳＯＩ層に形成された互いに絶縁分離されてなるＭＯＳトランジスタが直列接続されてなる半導体装置であって、埋め込み酸化膜下の支持基板電位の影響を軽減でき、ＧＮＤ電位と所定電位の間の電圧がＭＯＳトランジスタに均等に分配されて、全体として高い耐圧を確保することのできる半導体装置とすることができる。

次に、図１に示す半導体装置１１を例にして、上記した半導体装置に関する支持基板の電位の設定方法について説明する。

上記した半導体装置においては、支持基板の電位を、電位設定のための新たな直流電源が必要ない、浮遊電位とすることが好ましい。

図１の半導体装置１１の場合には、図１８に示す支持基板２の電位を、略、最内周の第２絶縁分離トレンＺ２により囲まれたフィールド領域Ｆｈの占有面積と最外周の第２絶縁分離トレンチＺ２により囲まれたフィールド領域Ｆｇの占有面積の比により設定することができる。

図１３は、上記支持基板電位の設定方法を模式的に示した図である。図１３の高電位領域Ｆｈは、図１のフィールド領域Ｆｈに対応すると共に、図１７に示した高電圧ＩＣ１００においては、浮遊基準ゲート駆動回路部が形成された領域に対応する。この領域では、インバータ駆動用トランジスタ等が電源電位にあるＳＯＩ領域に形成される。図１３の低電位領域Ｆｇは、図１のフィールド領域Ｆｇに対応すると共に、図１７に示した高電圧ＩＣ１００においては、絶縁分離トレンチＴ_１の外側の領域に対応する。この領域では、信号入力パッドや保護回路等が接地電位にあるＳＯＩ領域に形成される。図１３のトランジスタ領域Ｆ１〜Ｆｎは、図１のフィールド領域Ｆ１〜Ｆｎに対応すると共に、図１７に示した高電圧ＩＣ１００においては、レベルシフト回路部の各トランジスタＴｒ_１〜Ｔｒ_ｎが配置されているそれぞれｎ重の絶縁分離トレンチＴ_１〜Ｔ_ｎに囲まれた領域に対応する。このトランジスタ領域Ｆ１〜Ｆｎは、直列接続された各ＭＯＳトランジスタのそれぞれの分担した電位付近で、所定の面積をもって設けられる。

図１３には、埋め込み酸化膜３の厚さを一定として各フィールド領域Ｆｇ，Ｆ１〜Ｆｎ，Ｆｈの占有面積比（Ｓ１：Ｓ２：Ｓ３）を変えた場合について、フィールド領域Ｆｈの電源電位Ｖｅとフィールド領域ＦｇのＧＮＤ電位から誘導される、支持基板２の電位に関する計算結果の一例を示した。

図１３の系における支持基板２の電位は、電源電位Ｖ_Ｅに連動し、ほぼ比例した電位となる。例えば、ＧＮＤ電位にある手電位領域Ｆｇと電源電位Ｖ_Ｅにある高電位領域Ｆｈが１:１の面積比である場合には、支持基板２の電位は電源電位Ｖ_Ｅのおよそ１／２となる。

一般的には、高電位側のフィールド領域Ｆｈに較べて低電位側のフィールド領域Ｆｇの面積が大きくなるため、支持基板２の電位は、高電位側のフィールド領域Ｆｈの電位と低電位側のフィールド領域Ｆｇの電位の平均電位より極めて低い電位になる。そこで、各ＭＯＳトランジスタが形成されたフィールド領域Ｆ１〜Ｆｎの電位が下がり、均等に電位を分配することが困難となるため、全体の耐圧が低下する。そこで、支持基板２の電位を高電位に制御するため、高電位側のフィールド領域Ｆｈと支持基板２の容量結合が大きくなる構造とすることで、耐圧を改善する。

図１３に示す支持基板電位の設定方法を用いた半導体装置では、まず各フィールド領域のレイアウトを工夫し、より高い電位のフィールド領域ほど面積が大きくなるようにする。例えば、配線やパッド等を、極力電源電位のフィールド領域Ｆｈの上部にレイアウトする。逆に、配線やパッド等を、ＧＮＤ電位のフィールド領域Ｆｇには、レイアウトしないようにする。あるいは、ダミーフィールド領域を配することにより、電源電位側の面積比率を大きくなるようにする。更に各トランジスタを配置したフィールド領域Ｆ１〜Ｆｎについても、電源電位に近く高電位となる予定のフィールド領域の面積を大きくし、逆にＧＮＤ電位に近い側の面積を小さくなるように配置する。

図１３の計算結果からわかるように、図１の半導体装置１１では、支持基板２の電位が、埋め込み酸化膜３を介した、各フィールド領域Ｆｇ，Ｆ１〜Ｆｎ，Ｆｈと支持基板２の間の容量比によって決定される。すなわち、フローティング状態にある支持基板２の電位は、埋め込み酸化膜３を介した、支持基板２と各フィールド領域Ｆｇ，Ｆ１〜Ｆｎ，Ｆｈとの容量結合により決定される。従って、図１の半導体装置１１の場合には、図１８に示す支持基板２の電位を、略、最内周の第２絶縁分離トレンＺ２により囲まれたフィールド領域Ｆｈの直下における埋め込み酸化膜３の膜厚と最外周の第２絶縁分離トレンチＺ２により囲まれたフィールド領域Ｆｇの直下における埋め込み酸化膜３の膜厚の比により設定することもできる。

図１４は、上記支持基板電位の設定方法を模式的に示した図である。これによっても、各フィールド領域Ｆｇ，Ｆ１〜Ｆｎ，Ｆｈの占有面積比を一定として埋め込み酸化膜３の厚さを変えた場合について、図１３に示した容量比（Ｃ１：Ｃ２：Ｃ３）による支持基板２の電位に関する計算結果と同様の結果となる。

埋め込み酸化膜３の膜厚を変えるには、例えば、以下に示す手段を用いることができる。

最小に、シリコン（Ｓｉ）ウエハ上に、熱酸化あるいは膜堆積等の手段で、一定膜厚の埋め込み酸化膜を形成する。次に、あらかじめ膜厚を薄くしたいフィールド領域の埋め込み酸化膜をエッチング除去し、再酸化をおこなうことで、各フィールド領域毎に酸化膜厚に差異をつける。次に、エピタキシャル成長により、活性層となるＳＯＩ（シリコン）層を形成する。ＳＯＩ層の形成は、必要な膜厚までエピタキシャル成長させてもよいし、平坦なエピタキシャル層の場合には、さらにウエハ接合によりシリコン基板を貼り付け、その後必要な膜厚までエッチング除去してもよい。

また、別の手段として、最初に、厚い埋め込み酸化膜を形成したフィールド領域においてＳｉウエハを増加したい膜厚分だけエッチング除去し、そこに酸化膜を埋め込むようにしてもよい。または、全面熱酸化した後、凹部に酸化膜を埋め込むことにより埋め込み酸化膜厚に差異つける。この場合は、加工途中の埋め込み酸化膜表面が平坦になる（またはそうなるよう加工できる）ため、その後、通常のウエハ接合技術によりＳＯＩ層を形成することができる。

尚、埋め込み酸化膜の厚さを変える代わりに、ＯＮＯ膜等の高誘電率膜を用いて、高電位側のフィールド領域の容量比を高くしてもよい。高誘電率膜を導入する方法は、耐圧上、特に安全である。また、同様の効果を得る別の方法としては、高電位側のフィールド領域の埋め込み酸化膜に凹凸を設け、容量の面積を稼ぐようにしてもよい。

埋め込み酸化膜の容量制御のため、埋め込み酸化膜材料の比誘電率を変える手段としては、上記埋め込み酸化膜形成工程時に各フィールド領域において異なる膜厚構成のＯＮＯ膜を形成する他、窒化シリコン（ＳｉＮ）等を埋めるなど、種々の誘電体材料を用いることができる。また、埋め込み酸化膜に凹凸をつける手段としては、例えば、最初にシリコンウエハに細かく凹凸をつけた後、熱酸化により埋め込み酸化膜を形成するようにすればよい。

また、各フィールド領域Ｆｇ，Ｆ１〜Ｆｎ，Ｆｈの占有面積比と、各フィールド領域Ｆｇ，Ｆ１〜Ｆｎ，Ｆｈの直下における埋め込み酸化膜の膜厚比と共に変えてもよい。例えば、図１３に示すように、低電位領域の面積Ｓ１：トランジスタ領域の面積Ｓ２：高電位領域の面積Ｓ３＝１：１：１の系においては、支持基板２電位は、電源電位Ｖ_Ｅに対して、１／２の０．５倍となる。ここで、低電位領域の直下の埋め込み酸化膜厚を倍にして容量を１／２倍とし、高電位領域の直下の埋め込み酸化膜厚を１／２として容量を２倍とすることにより、支持基板電位は０．８倍とすることができる（Ｃ１：Ｃ２：Ｃ３＝０．５：１：２の系）。

以上のように、上記半導体装置は、ＳＯＩ層に形成された互いに絶縁分離されてなる複数個のＭＯＳトランジスタが直列接続されてなる半導体装置であって、埋め込み酸化膜下の支持基板電位の影響を軽減でき、ＧＮＤ電位と所定電位の間の電圧がＭＯＳトランジスタに均等に分配されて、全体として高い耐圧を確保することのできる半導体装置となっている。

従って、上記半導体装置は、例えば、ＧＮＤ電位を基準とするＧＮＤ基準ゲート駆動回路、浮遊電位を基準とする浮遊基準ゲート駆動回路、およびＧＮＤ電位と浮遊電位の間で入出力信号をレベルシフトさせるレベルシフト回路を有してなるインバータ駆動用の高電圧ＩＣにおいて、所定の電源電位を浮遊電位とする、前記レベルシフト回路に好適である。前記高電圧ＩＣは、例えば、車載モータのインバータ駆動用の高電圧ＩＣであってもよいし、車載エアコンのインバータ駆動用の高電圧ＩＣであってもよい。また、これに限らず、民生・産業用モータ制御分野にも適用することができる。

本発明の半導体装置の一例で、半導体装置１１の概略構成を示した図である。 シミュレーションの一例で、シミュレーションに用いた図１に示す半導体装置１１の等価回路を示す図である。 （ａ），（ｂ）は、図２の等価回路を用いたシミュレーション結果の例で、直列接続するＮチャネルＭＯＳトランジスタの個数を変えた場合について、電源電位と各トランジスタのドレイン・ソース間電圧の関係を示した図である。 （ａ），（ｂ）は、図２の等価回路を用いたシミュレーション結果の例で、支持基板の設定電位を変えた場合について、電源電位と各トランジスタのドレイン・ソース間電圧の関係を示した図である。 別のシミュレーションの例で、シミュレーションに用いた図１に示す半導体装置１１の等価回路を示す図である。 （ａ），（ｂ）は、図５の等価回路を用いたシミュレーション結果の例で、支持基板の設定電位を変えた場合について、電源電位と各ＮチャネルＭＯＳトランジスタのドレイン・ソース間電圧の関係を示した図である。 （ａ），（ｂ）は、図５の等価回路を用いたシミュレーション結果の例で、支持基板の設定電位を変えた場合について、電源電位と各ＮチャネルＭＯＳトランジスタのドレイン・ソース間電圧の関係を示した図である。 （ａ），（ｂ）は、図５の等価回路を用いたシミュレーション結果の例で、支持基板の設定電位を変えた場合について、電源電位と各ＮチャネルＭＯＳトランジスタのドレイン・ソース間電圧の関係を示した図である。 複数個のＰチャネルＭＯＳトランジスタが形成された半導体装置のシミュレーションの例で、シミュレーションに用いた等価回路を示す図である。 （ａ），（ｂ）は、図９の等価回路を用いたシミュレーション結果の例で、支持基板の設定電位Ｖ_ｓｕｂを変えた場合について、電源電位と各ＮチャネルＭＯＳトランジスタのドレイン・ソース間電圧の関係を示した図である。 （ａ），（ｂ）は、図９の等価回路を用いたシミュレーション結果の例で、支持基板の設定電位Ｖ_ｓｕｂを変えた場合について、電源電位と各ＮチャネルＭＯＳトランジスタのドレイン・ソース間電圧の関係を示した図である。 （ａ），（ｂ）は、図９の等価回路を用いたシミュレーション結果の例で、支持基板の設定電位Ｖ_ｓｕｂを変えた場合について、電源電位と各ＮチャネルＭＯＳトランジスタのドレイン・ソース間電圧の関係を示した図である。 支持基板電位の設定方法を模式的に示した図である。 別の支持基板電位の設定方法を模式的に示した図である。 ＳＯＩ基板とトレンチ分離を用いた、従来の高電圧ＩＣ９０の模式的な断面図である。 新規な半導体装置１０の基本的な等価回路図である。 高電圧ＩＣ１００におけるレベルシフト回路部と浮遊基準ゲート駆動回路部を詳細に示す図で、レベルシフト回路に適用された図１６の半導体装置１０の各回路素子の配置を示す図である。 図１７の一点鎖線Ａ−Ａにおける断面図で、各トランジスタ素子の構造を示す図である。

符号の説明

１０，１１ 半導体装置
１１ｔ ＭＯＳトランジスタ（ＬＤＭＯＳ）
Ｓ ソース
Ｄ ドレイン
Ｇ ゲート
Ｚ１ 第１絶縁分離トレンチ
Ｚ２ 第２絶縁分離トレンチ
Ｆｇ，Ｆ１〜Ｆ６，Ｆｈ フィールド領域
Ｖ_Ｅ 電源電位
Ｖ_ｓｕｂ 支持基板の電位
Ｒ_ｉｎ 入力抵抗
Ｒ_ｏｕｔ 出力抵抗
Ｒ 抵抗素子
１ ＳＯＩ基板
１ａ ＳＯＩ層
２ 支持基板
３ 埋め込み酸化膜
９０，１００ 高電圧ＩＣ

Claims (23)

1. 互いに絶縁分離されたｎ個（ｎ≧２）のＮチャネルＭＯＳトランジスタ素子が、グランド（ＧＮＤ）電位と所定電位の間で、ＧＮＤ電位側を第１段、所定電位側を第ｎ段として、順次直列接続されてなり、
   前記第１段のＮチャネルＭＯＳトランジスタ素子におけるゲート端子を入力端子とし、
   ｎ個の抵抗素子および／または容量素子が、前記ＧＮＤ電位と前記所定電位の間で、ＧＮＤ電位側を第１段、所定電位側を第ｎ段として、順次直列接続されてなり、
   前記第１段のＮチャネルＭＯＳトランジスタ素子を除いた各段のＮチャネルＭＯＳトランジスタ素子におけるゲート端子が、前記直列接続された各段の抵抗素子および／または容量素子の間の接続点に、それぞれ、順次接続されてなり、
   前記第ｎ段のＮチャネルＭＯＳトランジスタ素子における前記所定電位側の端子から、出力が取り出されてなる半導体装置であって、
   前記ｎ個のＮチャネルＭＯＳトランジスタ素子が、埋め込み酸化膜を有するＳＯＩ構造半導体基板のＳＯＩ層に形成され、
   前記埋め込み酸化膜に達する第１絶縁分離トレンチにより、互いに絶縁分離されてなり、
   前記埋め込み酸化膜に達する第２絶縁分離トレンチが、（ｎ＋２）重に形成され、
   前記（ｎ＋２）重の第２絶縁分離トレンチにより囲まれた（ｎ＋２）個の各ＳＯＩ層からなるフィールド領域のうち、最内周の前記第２絶縁分離トレンチにより囲まれたフィールド領域の電位が、前記所定電位に固定され、
   前記（ｎ＋２）重の第２絶縁分離トレンチにより囲まれた（ｎ＋２）個の各ＳＯＩ層からなるフィールド領域のうち、最外周の前記第２絶縁分離トレンチにより囲まれたフィールド領域の電位が、ＧＮＤ電位に固定され、
   前記最内周と前記最外周を除く第２絶縁分離トレンチにより囲まれたｎ個のＳＯＩ層からなる各フィールド領域に、前記第１絶縁分離トレンチにより絶縁分離されたＮチャネルＭＯＳトランジスタ素子が、それぞれ一個ずつ配置されてなり、
   前記埋め込み酸化膜下の支持基板が、当該半導体装置の動作中において、前記所定電位の０．８倍以下の電位に設定されてなることを特徴とする半導体装置。
2. 前記支持基板の電位が、浮遊電位であり、
   前記支持基板の電位が、前記最内周の第２絶縁分離トレンチにより囲まれたフィールド領域の占有面積と前記最外周の第２絶縁分離トレンチにより囲まれたフィールド領域の占有面積の比により設定されてなることを特徴とする請求項１に記載の半導体装置。
3. 前記支持基板の電位が、浮遊電位であり、
   前記支持基板の電位が、前記最内周の第２絶縁分離トレンチにより囲まれたフィールド領域の直下における前記埋め込み酸化膜の膜厚と前記最外周の第２絶縁分離トレンチにより囲まれたフィールド領域の直下における前記埋め込み酸化膜の膜厚の比により設定されてなることを特徴とする請求項１に記載の半導体装置。
4. 前記ｎ個のＮチャネルＭＯＳトランジスタ素子が、同じ耐圧を有してなることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
5. 前記ＮチャネルＭＯＳトランジスタ素子の耐圧が、２００Ｖ以下であることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
6. 前記ｎが、６以下であることを特徴とする請求項５に記載の半導体装置。
7. 前記ｎが、１２以下であり、
   前記埋め込み酸化膜下の支持基板が、当該半導体装置の動作中において、前記所定電位の０．２５倍以下の電位に設定されてなることを特徴とする請求項５に記載の半導体装置。
8. 互いに絶縁分離されたｍ個（ｍ≧２）のＰチャネルＭＯＳトランジスタ素子が、所定電位とグランド（ＧＮＤ）電位の間で、所定電位側を第１段、ＧＮＤ電位側を第ｍ段として、順次直列接続されてなり、
   前記第１段のＰチャネルＭＯＳトランジスタ素子におけるゲート端子を入力端子とし、
   ｍ個の抵抗素子および／または容量素子が、前記所定電位と前記ＧＮＤ電位の間で、所定電位側を第１段、ＧＮＤ電位側を第ｍ段として、順次直列接続されてなり、
   前記第１段のＰチャネルＭＯＳトランジスタ素子を除いた各段のＰチャネルＭＯＳトランジスタ素子におけるゲート端子が、前記直列接続された各段の抵抗素子および／または容量素子の間の接続点に、それぞれ、順次接続されてなり、
   前記第ｍ段のＰチャネルＭＯＳトランジスタ素子における前記ＧＮＤ電位側の端子から、出力が取り出されてなる半導体装置であって、
   前記ｍ個のＰチャネルＭＯＳトランジスタ素子が、埋め込み酸化膜を有するＳＯＩ構造半導体基板のＳＯＩ層に形成され、
   前記埋め込み酸化膜に達する第３絶縁分離トレンチにより、互いに絶縁分離されてなり、
   前記埋め込み酸化膜に達する第４絶縁分離トレンチが、（ｍ＋２）重に形成され、
   前記（ｍ＋２）重の第４絶縁分離トレンチにより囲まれた（ｍ＋２）個の各ＳＯＩ層からなるフィールド領域のうち、最内周の前記第４絶縁分離トレンチにより囲まれたフィールド領域の電位が、前記所定電位に固定され、
   前記（ｍ＋２）重の第４絶縁分離トレンチにより囲まれた（ｍ＋２）個の各ＳＯＩ層からなるフィールド領域のうち、最外周の前記第４絶縁分離トレンチにより囲まれたフィールド領域の電位が、ＧＮＤ電位に固定され、
   前記最内周と前記最外周を除く第４絶縁分離トレンチにより囲まれたｍ個のＳＯＩ層からなる各フィールド領域に、前記第３絶縁分離トレンチにより絶縁分離されたＰチャネルＭＯＳトランジスタ素子が、それぞれ一個ずつ配置されてなり、
   前記埋め込み酸化膜下の支持基板が、当該半導体装置の動作中において、前記所定電位の０．８倍以上の電位に設定されてなることを特徴とする半導体装置。
9. 前記支持基板の電位が、浮遊電位であり、
   前記支持基板の電位が、前記最内周の第４絶縁分離トレンチにより囲まれたフィールド領域の占有面積と前記最外周の第４絶縁分離トレンチにより囲まれたフィールド領域の占有面積の比により設定されてなることを特徴とする請求項８に記載の半導体装置。
10. 前記支持基板の電位が、浮遊電位であり、
    前記支持基板の電位が、前記最内周の第４絶縁分離トレンチにより囲まれたフィールド領域の直下における前記埋め込み酸化膜の膜厚と前記最外周の第４絶縁分離トレンチにより囲まれたフィールド領域の直下における前記埋め込み酸化膜の膜厚の比により設定されてなることを特徴とする請求項８に記載の半導体装置。
11. 前記ｍ個のＰチャネルＭＯＳトランジスタ素子が、同じ耐圧を有してなることを特徴とする請求項８乃至１０のいずれか一項に記載の半導体装置。
12. 前記ＰチャネルＭＯＳトランジスタ素子の耐圧が、２００Ｖ以下であることを特徴とする請求項８乃至１１のいずれか一項に記載の半導体装置。
13. 前記ｍが、６以下であることを特徴とする請求項１２に記載の半導体装置。
14. 互いに絶縁分離されたｎ個（ｎ≧２）のＮチャネルＭＯＳトランジスタ素子が、グランド（ＧＮＤ）電位と所定電位の間で、ＧＮＤ電位側を第１段、所定電位側を第ｎ段として、順次直列接続されてなり、
    前記第１段のＮチャネルＭＯＳトランジスタ素子におけるゲート端子を入力端子とし、
    ｎ個の抵抗素子および／または容量素子が、前記ＧＮＤ電位と前記所定電位の間で、ＧＮＤ電位側を第１段、所定電位側を第ｎ段として、順次直列接続されてなり、
    前記第１段のＮチャネルＭＯＳトランジスタ素子を除いた各段のＮチャネルＭＯＳトランジスタ素子におけるゲート端子が、前記直列接続された各段の抵抗素子および／または容量素子の間の接続点に、それぞれ、順次接続されてなり、
    前記第ｎ段のＮチャネルＭＯＳトランジスタ素子における前記所定電位側の端子から、出力が取り出されてなり、
    互いに絶縁分離されたｍ個（ｍ≧２）のＰチャネルＭＯＳトランジスタ素子が、前記所定電位とグランド（ＧＮＤ）電位の間で、所定電位側を第１段、ＧＮＤ電位側を第ｍ段として、順次直列接続されてなり、
    前記第１段のＰチャネルＭＯＳトランジスタ素子におけるゲート端子を入力端子とし、
    ｍ個の抵抗素子および／または容量素子が、前記所定電位と前記ＧＮＤ電位の間で、所定電位側を第１段、ＧＮＤ電位側を第ｍ段として、順次直列接続されてなり、
    前記第１段のＰチャネルＭＯＳトランジスタ素子を除いた各段のＰチャネルＭＯＳトランジスタ素子におけるゲート端子が、前記直列接続された各段の抵抗素子および／または容量素子の間の接続点に、それぞれ、順次接続されてなり、
    前記第ｍ段のＰチャネルＭＯＳトランジスタ素子における前記ＧＮＤ電位側の端子から、出力が取り出されてなり、
    前記ｎ個のＮチャネルＭＯＳトランジスタ素子と前記ｍ個のＰチャネルＭＯＳトランジスタ素子が、それぞれ、埋め込み酸化膜を有するＳＯＩ構造半導体基板のＳＯＩ層に形成され、
    前記ｎ個のＮチャネルＭＯＳトランジスタ素子が、前記埋め込み酸化膜に達する第１絶縁分離トレンチにより、互いに絶縁分離されてなり、
    前記ｍ個のＰチャネルＭＯＳトランジスタ素子が、前記埋め込み酸化膜に達する第３絶縁分離トレンチにより、互いに絶縁分離されてなり、
    前記埋め込み酸化膜下の支持基板が、当該半導体装置の動作中において、前記所定電位の０．７倍以上、０．９倍以下の電位に設定されてなることを特徴とする半導体装置。
15. 前記ｎ個のＮチャネルＭＯＳトランジスタ素子が、同じ耐圧を有してなり、
    前記ｍ個のＰチャネルＭＯＳトランジスタ素子が、同じ耐圧を有してなることを特徴とする請求項１４に記載の半導体装置。
16. 前記ＮチャネルＭＯＳトランジスタ素子と前記ＰチャネルＭＯＳトランジスタ素子の耐圧が、２００Ｖ以下であることを特徴とする請求項１４または１５に記載の半導体装置。
17. 前記ｎと前記ｍが、６以下であり、
    前記埋め込み酸化膜下の支持基板が、当該半導体装置の動作中において、前記所定電位の０．８倍の電位に設定されてなることを特徴とする請求項１６に記載の半導体装置。
18. 前記埋め込み酸化膜に達する第２絶縁分離トレンチが、（ｎ＋２）重に形成され、
    前記（ｎ＋２）重の第２絶縁分離トレンチにより囲まれた（ｎ＋２）個の各ＳＯＩ層からなるフィールド領域のうち、最内周の前記第２絶縁分離トレンチにより囲まれたフィールド領域の電位が、前記所定電位に固定され、
    前記（ｎ＋２）重の第２絶縁分離トレンチにより囲まれた（ｎ＋２）個の各ＯＩ層からなるフィールド領域のうち、最外周の前記第２絶縁分離トレンチにより囲まれたフィールド領域の電位が、ＧＮＤ電位に固定され、
    前記最内周と前記最外周を除く第２絶縁分離トレンチにより囲まれたｎ個のＳＯＩ層からなる各フィールド領域に、前記第１絶縁分離トレンチにより絶縁分離されたＮチャネルＭＯＳトランジスタ素子が、それぞれ一個ずつ配置されてなり、
    前記埋め込み酸化膜に達する第４絶縁分離トレンチが、（ｍ＋２）重に形成され、
    前記（ｍ＋２）重の第４絶縁分離トレンチにより囲まれた（ｍ＋２）個の各ＳＯＩ層からなるフィールド領域のうち、最内周の前記第４絶縁分離トレンチにより囲まれたフィールド領域の電位が、前記所定電位に固定され、
    前記（ｍ＋２）重の第４絶縁分離トレンチにより囲まれた（ｍ＋２）個の各ＳＯＩ層からなるフィールド領域のうち、最外周の前記第４絶縁分離トレンチにより囲まれたフィールド領域の電位が、ＧＮＤ電位に固定され、
    前記最内周と前記最外周を除く第４絶縁分離トレンチにより囲まれたｍ個のＳＯＩ層からなる各フィールド領域に、前記第３絶縁分離トレンチにより絶縁分離されたＰチャネルＭＯＳトランジスタ素子が、それぞれ一個ずつ配置されてなることを特徴とする請求項１４乃至１７のいずれか一項に記載の半導体装置。
19. 前記支持基板の電位が、浮遊電位であり、
    前記支持基板の電位が、前記最内周の第２絶縁分離トレンチにより囲まれたフィールド領域の占有面積と前記最内周の第４絶縁分離トレンチにより囲まれたフィールド領域の占有面積の和と、前記最外周の第２絶縁分離トレンチにより囲まれたフィールド領域の占有面積と前記最外周の第４絶縁分離トレンチにより囲まれたフィールド領域の占有面積の和との比により設定されてなることを特徴とする請求項１８に記載の半導体装置。
20. 前記支持基板の電位が、浮遊電位であり、
    前記支持基板の電位が、前記最内周の第２絶縁分離トレンチにより囲まれたフィールド領域の直下における前記埋め込み酸化膜の膜厚および前記最内周の第４絶縁分離トレンチにより囲まれたフィールド領域の直下における前記埋め込み酸化膜の膜厚と、前記最外周の第２絶縁分離トレンチにより囲まれたフィールド領域の直下における前記埋め込み酸化膜の膜厚および前記最外周の第４絶縁分離トレンチにより囲まれたフィールド領域の直下における前記埋め込み酸化膜の膜厚の比により設定されてなることを特徴とする請求項１８に記載の半導体装置。
21. 前記半導体装置が、
    ＧＮＤ電位を基準とするＧＮＤ基準ゲート駆動回路、浮遊電位を基準とする浮遊基準ゲート駆動回路、および前記ＧＮＤ電位と浮遊電位の間で入出力信号をレベルシフトさせるレベルシフト回路を有してなるインバータ駆動用の高電圧ＩＣにおいて、
    前記所定電位を浮遊電位として、前記レベルシフト回路に適用されることを特徴とする請求項１乃至２０のいずれか一項に記載の半導体装置。
22. 前記高電圧ＩＣが、車載モータのインバータ駆動用の高電圧ＩＣであることを特徴とする請求項２１に記載の半導体装置。
23. 前記高電圧ＩＣが、車載エアコンのインバータ駆動用の高電圧ＩＣであることを特徴とする請求項２１に記載の半導体装置。

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