JP4952042B2 - 半導体装置 - Google Patents

Description

本発明は、ソース領域とドレイン領域とが半導体基板の横方向に並べられた、横型ＭＯＳトランジスタ（ＬＤＭＯＳ，Lateral Diffused Metal Oxide Semiconductor）が形成されてなる半導体装置に関する。

ソース領域とドレイン領域とが半導体基板の横方向に並べられた、横型ＭＯＳトランジスタが形成されてなる半導体装置が、例えば、特開２００１−３５２０７０号公報（特許文献１）、特開平１１−３５４７７９号公報（特許文献２）に開示されている。

図７は、特許文献１に開示されたＬＤＭＯＳと同じ断面構造を有する、従来の半導体装置９０の模式的な断面図である。また、図８は、図７の半導体装置９０について、不純物の濃度分布の一例を示した図である。

図７に示す半導体装置９０では、半導体基板１０の表層部に、Ｎ導電型チャネルの横型ＭＯＳトランジスタが形成されている。半導体基板１０は、埋め込み酸化膜３を有するＳＯＩ（Silicon On Insulator）基板で、埋め込み酸化膜３の下は、Ｐ導電型（ｐ）の支持基板２である。埋め込み酸化膜３の上のＳＯＩ層１は、上方にあるＮ導電型（ｎ−）の第１半導体層１ａを上記横型ＭＯＳトランジスタの形成層とし、第１半導体層１ａの下方には、埋め込み酸化膜３に当接して、Ｎ導電型で第１半導体層１ａより高濃度（ｎ＋）の第３半導体層１ｂが形成されている。

半導体装置９０では、Ｐ導電型（ｐ）のベース領域７が、第１半導体層１ａの表層部に形成されている。

半導体装置９０のソース側では、Ｐ導電型でベース領域７より高濃度（ｐ）の追加ベース領域７ａが、基板断面においてベース領域７より深く、基板面内でベース領域７内に含まれるように、第１半導体層１ａの表層部に配置されている。また、Ｎ導電型（ｎ＋）のソース領域８が、ベース領域７の表層部に形成されている。尚、ソース領域８とそれに隣接して追加ベース領域７ａ内に含まれるように配置されているＰ導電型（Ｐ＋）の領域９は、ソース電極（図示省略）のコンタクト領域となっている。

半導体装置９０のドレイン側では、Ｎ導電型で第１半導体層１ａより高濃度（ｎ）の追加ドレイン領域６が、基板面内でベース領域７から離間するように配置されている。また、Ｎ導電型で追加ドレイン領域６より高濃度（ｎ＋）のドレイン領域５が、追加ドレイン領域６の表層部に形成されている。尚、追加ドレイン領域６は、ドレイン領域５に近づくほど高濃度となるように形成されている。また、ドレイン領域５は、ドレイン電極（図示省略）のコンタクト領域となっている。

半導体装置９０では、ＳＯＩ層１の表面近くのソース領域８とドレイン領域５の間に位置するベース領域７を、キャリアのチャネル領域としている。また、ＳＯＩ層１の表面近くのソース領域８とドレイン領域５の間に位置する第１半導体層１ａは、キャリアのドリフト領域となっている。尚、符号４の部分は、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜で、符号１１の部分は、ゲート絶縁膜（図示省略）上に形成されたゲート電極１１である。
特開２００１−３５２０７０号公報 特開平１１−３５４７７９号公報

図７に示す半導体装置９０では、ドレイン側に配置されたドレイン領域５に近づくほど高濃度となる追加ドレイン領域６により、ＥＳＤ（Electro Static Discharge）等の電界が緩和され、追加ドレイン領域６を形成しない場合に較べてＥＳＤ耐量を向上することができる。一方、半導体装置９０において高耐圧化を図っていくためには、ベース領域７と追加ドレイン領域６の間隔、すなわち、ドリフト領域であるＳＯＩ層１の表面近くのソース領域８とドレイン領域５の間に位置する第１半導体層１ａの幅を拡大する必要がある。しかしながら、ベース領域７と追加ドレイン領域６の間隔を拡大していくと、キャリアのドリフト抵抗が増大し、半導体装置９０の動作抵抗（オン抵抗）が増大してしまう。従って、図７に示す従来の半導体装置９０の構造では、高耐圧化と動作抵抗の低減を両立させることは困難である。

そこで本発明は、横型ＭＯＳトランジスタが形成されてなる半導体装置であって、高耐圧かつ低い動作抵抗の半導体装置を提供することを目的としている。

請求項１に記載の発明は、第１導電型の半導体基板の表層部に、第１導電型チャネルの横型ＭＯＳトランジスタが形成されてなる半導体装置であって、前記横型ＭＯＳトランジスタのソース領域とドレイン領域の間において、前記半導体基板からなる第１半導体層に、基板表面から所定の深さで、第１導電型で前記第１半導体層より高濃度の第２半導体層が形成されてなり、前記第１半導体層の表層部において、第２導電型のベース領域が形成され、前記第１半導体層の表層部において、基板面内で前記ベース領域内に含まれるように配置され、基板断面において前記ベース領域より深い、第２導電型で前記ベース領域より高濃度の追加ベース領域が形成され、前記ベース領域の表層部において、第１導電型の前記ソース領域が形成され、前記第１半導体層の表層部において、基板面内で前記ベース領域から離間するように配置され、第１導電型で前記第２半導体層より高濃度の追加ドレイン領域が形成され、前記追加ドレイン領域内に含まれるように、追加ドレイン領域の表層部において、第１導電型で追加ドレイン領域より高濃度の前記ドレイン領域が形成されてなり、第２導電型で前記ベース領域より低濃度の第２追加ベース領域が、基板面内で前記ベース領域を取り囲み前記追加ドレイン領域から離間するように、基板断面において前記ベース領域より深い位置で前記半導体基板中に形成されてなることを特徴としている。

上記半導体装置においては、ソース領域とドレイン領域の間に位置する第２半導体層が、横型ＭＯＳトランジスタのキャリアのドリフト領域として機能する。従って、この第２半導体層の不純物濃度および基板表面からの深さを適宜設定することにより、耐圧の低下を抑制しつつ、ドリフト抵抗を低減することができる。これによって、上記半導体装置を、高耐圧かつ低い動作抵抗の半導体装置とすることができる。
すなわち、上記半導体装置における横型ＭＯＳトランジスタは、前記第１半導体層の表層部において、第２導電型のベース領域が形成され、前記第１半導体層の表層部において、基板面内で前記ベース領域内に含まれるように配置され、基板断面において前記ベース領域より深い、第２導電型で前記ベース領域より高濃度の追加ベース領域が形成され、前記ベース領域の表層部において、第１導電型の前記ソース領域が形成され、前記第１半導体層の表層部において、基板面内で前記ベース領域から離間するように配置され、第１導電型で前記第２半導体層より高濃度の追加ドレイン領域が形成され、前記追加ドレイン領域内に含まれるように、追加ドレイン領域の表層部において、第１導電型で追加ドレイン領域より高濃度の前記ドレイン領域が形成されてなるように構成されている。
また、上記半導体装置においては、第２導電型で前記ベース領域より低濃度の第２追加ベース領域が、基板面内で前記ベース領域を取り囲み前記追加ドレイン領域から離間するように、基板断面において前記ベース領域より深い位置で前記半導体基板中に形成されている。
当該半導体装置の横型ＭＯＳトランジスタにおいては、上記第２導電型の第２追加ベース領域とドリフト領域として機能する第１導電型の上記第２半導体層とで、ＲＥＳＵＲＦ（Reduced Surface electric field）効果をもたせることができる。このため、第２半導体層の濃度を比較的高く設定しても、ＲＥＳＵＲＦ効果により耐圧低下を防止することができ、同時に動作抵抗の低減を図ることができる。尚、通常のＲＥＳＵＲＦ構造を持つ横型ＭＯＳトランジスタでは、深いｐウエル層の上に比較的濃度の濃いｎウエル層を形成するので、ドリフト域の抵抗が下がる反面、基板断面の縦方向に寄生ＮＰＮバイポーラトランジスタが形成され、サージに弱いという欠点がある。しかしながら、当該半導体装置における横型ＭＯＳトランジスタでは、第２導電型の第２追加ベース領域をソース側に形成し、ドレイン側の下方には第２追加ベース領域が存在しないため、寄生バイポーラトランジスタは形成されない。従って、当該半導体装置のサージに対する耐性が低下することもない。

上記半導体装置においては、例えば請求項２に記載のように、前記半導体基板が、埋め込み酸化膜を有するＳＯＩ基板であって、前記第１半導体層が、前記埋め込み酸化膜上のＳＯＩ層であってよい。

請求項３に記載のように、上記半導体装置においては、前記第２半導体層が、前記追加ベース領域より浅く形成されてなることが好ましい。これにより、基板の比較的深い部分にまで流れ込むサージ電流に対する耐圧の低下を抑制しつつ、基板表面近くを流れる横型ＭＯＳトランジスタのキャリアのドリフト抵抗を低減することができる。

上記半導体装置のシミュレーション結果によれば、請求項４に記載のように、前記第１導電型が、Ｎ導電型である場合には、前記第２半導体層の濃度が、１．５×１０^１６ ［１／ｃｍ^３］以上、３．５×１０^１６ ［１／ｃｍ^３］以下であることが好ましい。また、請求項５に記載のように、前記第２追加ベース領域の濃度は、１．０×１０ ^１６ ［１／ｃｍ ^３ ］以上、３．０×１０ ^１６ ［１／ｃｍ ^３ ］以下であることが好ましい。これにより、上記半導体装置において、高耐圧を確保しつつ、低オン抵抗を実現することができる。

上記半導体装置においては、請求項６に記載のように、前記ソース領域とドレイン領域が、基板面内において市松模様の格子状に配置されてなる構成とすることができる。

また、請求項７に記載のように、前記ソース領域とドレイン領域が、基板面内においてストライプ状に配置されてなる構成であってもよい。

以下、本発明を実施するための最良の形態を、図に基づいて説明する。

図１は、本発明の基礎とする半導体装置の一例で、半導体装置１００の模式的な断面図である。また、図２は、図１の半導体装置１００について、不純物の濃度分布の一例を示した図である。尚、図１の半導体装置１００において、図７の半導体装置９０と同様の部分については、同じ符号を付した。

図１の半導体装置１００は、図７の半導体装置９０に対して、基板１０表面から所定の深さで、Ｎ導電型で第１半導体層１ａより高濃度（ｎ）の第２半導体層６ａを追加形成した構造となっている。

すなわち、図７に示す半導体装置９０と同様に、図１に示す半導体装置１００では、半導体基板１０の表層部に、Ｎ導電型チャネルの横型ＭＯＳトランジスタが形成されている。半導体装置１００における半導体基板１０は、埋め込み酸化膜３を有するＳＯＩ（Silicon On Insulator）基板で、埋め込み酸化膜３の下は、Ｐ導電型（ｐ）の支持基板２である。埋め込み酸化膜３の上のＳＯＩ層１は、上方にあるＮ導電型（ｎ−）の第１半導体層１ａを上記横型ＭＯＳトランジスタの形成層とし、第１半導体層１ａの下方には、埋め込み酸化膜３に当接して、Ｎ導電型で第１半導体層１ａより高濃度（ｎ＋）の第３半導体層１ｂが形成されている。

また、半導体装置１００では、Ｐ導電型（ｐ）のベース領域７が、第１半導体層１ａの表層部に形成されている。半導体装置１００のソース側では、Ｐ導電型でベース領域７より高濃度（ｐ）の追加ベース領域７ａが、基板断面においてベース領域７より深く、基板面内でベース領域７内に含まれるように、第１半導体層１ａの表層部に配置されている。また、Ｎ導電型（ｎ＋）のソース領域８が、ベース領域７の表層部に形成されている。尚、ソース領域８とそれに隣接して追加ベース領域７ａ内に含まれるように配置されているＰ導電型（Ｐ＋）の領域９は、ソース電極（図示省略）のコンタクト領域となっている。

半導体装置１００のドレイン側では、Ｎ導電型で第１半導体層１ａ（および第２半導体層６ａ）より高濃度（ｎ）の追加ドレイン領域６が、基板面内でベース領域７から離間するように配置されている。また、Ｎ導電型で追加ドレイン領域６より高濃度（ｎ＋）のドレイン領域５が、追加ドレイン領域６の表層部に形成されている。尚、追加ドレイン領域６は、ドレイン領域５に近づくほど高濃度となるように形成されている。また、ドレイン領域５は、ドレイン電極（図示省略）のコンタクト領域となっている。

半導体装置１００では、ＳＯＩ層１の表面近くのソース領域８とドレイン領域５の間に位置するベース領域７を、キャリアのチャネル領域としている。また、ＳＯＩ層１の表面近くのソース領域８とドレイン領域５の間に位置する第１半導体層１ａは、キャリアのドリフト領域となっている。尚、符号４の部分は、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜で、符号１１の部分は、ゲート絶縁膜（図示省略）上に形成されたポリシリコンからなるゲート電極１１である。

以上が、図１の半導体装置１００と図７の半導体装置９０の等しい部分である。

一方、図１の半導体装置１００では、図７の半導体装置９０と異なり、横型ＭＯＳトランジスタのソース領域８とドレイン領域５の間において、半導体基板１０のＳＯＩ層１を構成する第１半導体層１ａに、基板１０表面から所定の深さで、Ｎ導電型で第１半導体層１ａより高濃度（ｎ）の第２半導体層６ａが形成されている。第２半導体層６ａは、後述するように耐圧低下が起きないように浅く形成する必要があり、ＳＯＩ層１に横型ＭＯＳトランジスタの内部構造を形成する前に、図１中に破線で示したように基板表面全体にＮ導電型不純物を浅く拡散させて形成する。このため、横型ＭＯＳトランジスタの内部構造の形成後には、図１中に実線で示したように、ゲート電極１１およびＬＯＣＯＳ酸化膜４の直下のソース領域８（より詳しくは、ベース領域７）とドレイン領域５（より詳しくは、追加ドレイン領域６）の間において、ＳＯＩ層１の表面のごく近傍に第２半導体層６ａが所定の設定不純物濃度で残る。例えば、第２半導体層６ａは、ＬＯＣＯＳ酸化膜４とポリシリコンからなるゲート電極１１の形成後に、砒素（Ａｓ）等のＮ導電型不純物を高加速イオン注入した後、熱処理して形成する。また、ＬＯＣＯＳ酸化膜４の形成前にイオン注入を行い、ＬＯＣＯＳ酸化時の熱処理で注入イオンを拡散させて形成するようにしてもよい。

図１の半導体装置１００においては、上記したソース領域８とドレイン領域５の間に位置する第２半導体層６ａが、横型ＭＯＳトランジスタのキャリアのドリフト領域として機能する。第２半導体層６ａは、第１半導体層１ａに較べて、Ｎ導電型の不純物濃度が高い。このため、半導体装置１００では、第２半導体層６ａの形成によって横型ＭＯＳトランジスタのキャリアである電子の導通経路がＳＯＩ層１の表面のごく近傍に形成されることとなり、キャリアのドリフト抵抗を低減することができる。特に、半導体装置１００においては、第２半導体層２ａが、追加ベース領域７ａより浅く形成されていることが好ましい。これにより、ＳＯＩ層１の比較的深い部分にまで流れ込むサージ電流に対する耐圧の低下を抑制しつつ、ＳＯＩ層１表面近くを流れる横型ＭＯＳトランジスタのキャリアのドリフト抵抗を低減することができる。

図３は、図１に示す半導体装置１００のシミュレーション結果の一例で、第２半導体層６ａの不純物濃度に対する半導体装置１００の耐圧とオン抵抗を示す図である。

シミュレーションでは、図２に示したように、ＳＯＩ層１の厚さを１６［μｍ］、第１半導体層１ａの不純物濃度を１×１０^１５［１／ｃｍ^３］、第２半導体層２ａの拡散深さを約２［μｍ］としている。また、シミュレーションは、ソース領域８とドレイン領域５を基板面内においてストライプ状に配置した場合と、ソース領域８とドレイン領域５を基板面内において市松模様の格子状に配置した場合の両方で実施している。尚、耐圧については、ストライプ状に配置した場合の結果のみが示されているが、格子状に配置した場合の結果はストライプ状の場合とほぼ同じである。

図３に示す半導体装置１００のシミュレーション結果によれば、第２半導体層６ａの濃度は、３×１０^１５［１／ｃｍ^３］以上、１０×１０^１５［１／ｃｍ^３］以下であることが好ましい。これにより、半導体装置１００において、８０［Ｖ］以上の高耐圧を確保しつつ、０．４［Ω・ｍｍ^２］以下の低オン抵抗を実現することができる。特に、ソース領域８とドレイン領域５を格子状に配置した場合には、上記第２半導体層６ａの濃度範囲において、０．３［Ω・ｍｍ^２］以下の低オン抵抗を実現することができる。これは、ソース領域８とドレイン領域５を格子状に配置した場合には、実効的なチャネル幅がストライプ状に配置した場合に較べて増えるためである。尚、ソース領域８とドレイン領域５をストライプ状に配置した場合には、第２半導体層６ａの濃度を、６×１０^１５［１／ｃｍ^３］以上、１０×１０^１５［１／ｃｍ^３］以下の範囲に設定することで、８０［Ｖ］以上の高耐圧を確保しつつ、０．３［Ω・ｍｍ^２］以下の低オン抵抗を実現することができる。

以上のようにして、図１の半導体装置１００では、第２半導体層６ａの不純物濃度および基板表面からの深さを適宜設定することにより、耐圧の低下を抑制しつつ、ドリフト抵抗を低減し、これによって高耐圧かつ低い動作抵抗（オン抵抗）の半導体装置とすることができる。

図４は、本発明に係る半導体装置の例で、半導体装置１０１の模式的な断面図である。また、図５は、図４の半導体装置１０１について、不純物の濃度分布の一例を示した図である。尚、図４の半導体装置１０１において、図１の半導体装置１００と同様の部分については、同じ符号を付した。

図４の半導体装置１０１は、図１の半導体装置１００に対して、Ｐ導電型でベース領域７より低濃度（ｐ）の第２追加ベース領域７ｂが、基板面内ではベース領域７を取り囲み追加ドレイン領域６から離間するように、基板断面においてはベース領域７より深い位置でＳＯＩ層１中に形成されている。

図４に示す半導体装置１０１の横型ＭＯＳトランジスタにおいては、ＬＯＣＯＳ酸化膜４の下方にまで延びたＰ導電型の第２追加ベース領域７ｂとドリフト領域として機能するＮ導電型の第２半導体層６ａとで、ＲＥＳＵＲＦ（Reduced Surface electric field）効果をもたせることができる。このため、第２半導体層６ａの濃度を比較的高く設定しても、ＲＥＳＵＲＦ効果により耐圧低下を防止することができ、同時に動作抵抗の低減を図ることができる。尚、通常のＲＥＳＵＲＦ構造を持つ横型ＭＯＳトランジスタでは、深いｐウエル層の上に比較的濃度の濃いｎウエル層を形成するので、ドリフト域の抵抗が下がる反面、基板断面の縦方向に寄生ＮＰＮバイポーラトランジスタが形成され、サージに弱いという欠点がある。しかしながら、図４の半導体装置１０１における横型ＭＯＳトランジスタでは、Ｐ導電型の第２追加ベース領域７ｂをソース側に形成し、ドレイン側の下方には第２追加ベース領域７ｂが存在しないため、寄生バイポーラトランジスタは形成されない。従って、図４の半導体装置１０１では、サージに対する耐性が低下することもない。

図６は、図４に示す半導体装置１０１のシミュレーション結果の一例で、図中に示した各水準の不純物濃度に対する半導体装置１０１の耐圧とオン抵抗を示す図である。

シミュレーションでは、図５に示したように、第２追加ベース領域７ｂの幅（図の左端から右先端までの距離）を約６［μｍ］、第２追加ベース領域７ｂの拡散深さを５．５［μｍ］、第２半導体層２ａの拡散深さを約２．５［μｍ］としている。特に、図６の半導体装置１０１のシミュレーションにおいては、図３の半導体装置１００のシミュレーションに較べて、図中の水準表に示したように、第２半導体層２ａの不純物濃度を１．５〜３．５×１０^１６［１／ｃｍ^３］の高い値に設定している。

図６と図３を比較してわかるように、第２半導体層２ａの不純物濃度を高い値に設定した図４の半導体装置１０１においても、第２半導体層２ａの不純物濃度を低い値に設定した図１の半導体装置１００と同等の耐圧およびオン抵抗を得ることができる。

以上のようにして、図１と図４に示した半導体装置１００，１０１は、横型ＭＯＳトランジスタが形成されてなる半導体装置であって、高耐圧かつ低い動作抵抗の半導体装置となっている。

尚、図１と図４に示した半導体装置１００，１０１は、いずれも、ＳＯＩ基板１０に形成されていた。しかしながらこれに限らず、本発明の半導体装置は、任意の半導体基板（例えば、バルクのシリコンウエハ）に形成されていてよい。また、図１と図４に示した半導体装置１００，１０１は、いずれも、Ｎ導電型の半導体基板１０の表層部に、Ｎ導電型チャネルの横型ＭＯＳトランジスタが形成されてなる半導体装置であった。しかしながら、本発明の半導体装置はこれに限らず、半導体装置１００，１０１の各部の導電型を全て逆転した半導体装置についても同様の効果が得られることは言うまでもない。

本発明の基礎とする半導体装置の一例で、半導体装置１００の模式的な断面図である。 図１の半導体装置１００について、不純物の濃度分布の一例を示した図である。 図１に示す半導体装置１００のシミュレーション結果の一例で、第２半導体層６ａの不純物濃度に対する半導体装置１００の耐圧とオン抵抗を示す図である。 本発明に係る半導体装置の例で、半導体装置１０１の模式的な断面図である。 図４の半導体装置１０１について、不純物の濃度分布の一例を示した図である。 図４に示す半導体装置１０１のシミュレーション結果の一例で、図中に示した各水準の不純物濃度に対する半導体装置１０１の耐圧とオン抵抗を示す図である。 従来の半導体装置９０の模式的な断面図である。 図７の半導体装置９０について、不純物の濃度分布の一例を示した図である。

符号の説明

９０，１００，１０１ 半導体装置
１０ 半導体基板（ＳＯＩ基板）
１ ＳＯＩ層
１ａ 第１半導体層
１ｂ 第３半導体層
２ 支持基板
３ 埋め込み酸化膜
４ ＬＯＣＯＳ酸化膜
５ ドレイン領域
６ 追加ドレイン領域
６ａ 第２半導体層
７ ベース領域
７ａ 追加ベース領域
７ｂ 第２追加ベース領域
８ ソース領域

Claims (7)

1. 第１導電型の半導体基板の表層部に、第１導電型チャネルの横型ＭＯＳトランジスタが形成されてなる半導体装置であって、
   前記横型ＭＯＳトランジスタのソース領域とドレイン領域の間において、前記半導体基板からなる第１半導体層に、基板表面から所定の深さで、第１導電型で前記第１半導体層より高濃度の第２半導体層が形成されてなり、
   前記第１半導体層の表層部において、第２導電型のベース領域が形成され、
   前記第１半導体層の表層部において、基板面内で前記ベース領域内に含まれるように配置され、基板断面において前記ベース領域より深い、第２導電型で前記ベース領域より高濃度の追加ベース領域が形成され、
   前記ベース領域の表層部において、第１導電型の前記ソース領域が形成され、
   前記第１半導体層の表層部において、基板面内で前記ベース領域から離間するように配置され、第１導電型で前記第２半導体層より高濃度の追加ドレイン領域が形成され、
   前記追加ドレイン領域内に含まれるように、追加ドレイン領域の表層部において、第１導電型で追加ドレイン領域より高濃度の前記ドレイン領域が形成されてなり、
   第２導電型で前記ベース領域より低濃度の第２追加ベース領域が、基板面内で前記ベース領域を取り囲み前記追加ドレイン領域から離間するように、基板断面において前記ベース領域より深い位置で前記半導体基板中に形成されてなることを特徴とする半導体装置。
2. 前記半導体基板が、埋め込み酸化膜を有するＳＯＩ基板であって、
   前記第１半導体層が、前記埋め込み酸化膜上のＳＯＩ層であることを特徴とする請求項１に記載の半導体装置。
3. 前記第２半導体層が、前記追加ベース領域より浅く形成されてなることを特徴とする請求項１または２に記載の半導体装置。
4. 前記第１導電型が、Ｎ導電型であり、
   前記第２半導体層の濃度が、１．５×１０ ^１６ ［１／ｃｍ ^３ ］以上、３．５×１０ ^１６ ［１／ｃｍ ^３ ］以下であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
5. 前記第２追加ベース領域の濃度が、１．０×１０ ^１６ ［１／ｃｍ ^３ ］以上、３．０×１０ ^１６ ［１／ｃｍ ^３ ］以下であることを特徴とする請求項４に記載の半導体装置。
6. 前記ソース領域とドレイン領域が、基板面内において市松模様の格子状に配置されてなることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
7. 前記ソース領域とドレイン領域が、基板面内においてストライプ状に配置されてなることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。

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