JP4953580B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造方法に係り、特に、強誘電体キャパシタを有する半導体装置の製造方法に関する。

コンピュータの主記憶装置には、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）及びスタティックランダムアクセスメモリ（ＳＲＡＭ）等の揮発性メモリが使用されている。揮発性メモリは、電源が供給されている期間のみデータを保持することができ、電源の供給が停止されると記憶されているデータは消失してしまう。これに対して、自由に書換えが可能で、かつ、電源の供給を停止してもデータが消失しない不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（ＦｅＲＡＭ）が知られている。

フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中に埋め込まれたフローティングゲートを有し、このフローティングゲートに電荷を蓄積することによって情報を記憶するものである。フラッシュメモリでは、情報の書き込み及び消去には絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧が必要となる。

一方、強誘電体メモリは、強誘電体膜を一対の電極間に狭持してなる強誘電体キャパシタを有し、強誘電体のヒステリシス特性を利用して情報を記憶するものである。強誘電体キャパシタは、電極間に印加する電圧に応じて分極を生じ、印加電圧を取り去った後も自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。したがって、自発分極の向きと記憶情報とを対応づけることにより記憶装置として機能し、自発分極の向きを検出することによって記憶情報を読み出すことができる。強誘電体メモリは、フラッシュメモリに比べて低電圧動作が可能であり、省電力で高速の書き込みができる点で極めて有望である。

ところで、半導体装置の製造プロセスには、層間絶縁膜の成長工程など、水素が発生する工程が存在する。この点、強誘電体材料は水素により還元しやすい材料であるため、強誘電体メモリとして良品を得るためには、強誘電体膜を覆うように水素バリアとして機能するキャパシタ保護膜を形成する必要がある。

特許文献１には、強誘電体キャパシタ上を覆うように、２．７ｇ／ｃｍ^３を越える膜密度を有するアルミニウム酸化膜（Ａｌ_２Ｏ_３）よりなるキャパシタ保護膜を形成することにより、水素等の還元性ガスによる強誘電体膜の還元を防止することが記載されている。特許文献１では、アルミニウム酸化物ターゲットを用いたＲＦスパッタ法を適用することにより、パーティクルの発生を抑えつつ、アモルファスのアルミニウム酸化膜の成膜を可能としている。

しかし、次世代の強誘電体メモリでは、ＣＶＤ法によりキャパシタ保護膜を成膜することが望まれている。これは、現状のスパッタ法による成膜はＣＶＤ法による成膜と比較してステップカバレッジに劣るため、アスペクト比が増大する次世代のスタックキャパシタ構造では、キャパシタ保護膜による被覆性が劣化する虞があるからである。

通常、ＣＶＤ法によるアルミニウム酸化膜の成膜には、有機アルミニウム化合物としてのトリメチルアルミニウム（ＴＭＡ：Tri-Methyl Aluminum、Ａｌ（ＣＨ_３）_３）と、酸化剤としての水（Ｈ_２Ｏ）とが用いられ、原子層堆積法（ＡＬＤ：Atomic Layer Deposition）と呼ばれる成膜方法により、膜形成が行われる。

但し、実際に強誘電体メモリのキャパシタ保護膜としてＴＭＡとＨ_２Ｏとを用いたＣＶＤ法によりアルミニウム酸化膜を形成すると強誘電体膜が劣化してしまい、強誘電体メモリとして機能しなくなってしまう。これは、上記成膜ではＨ_２Ｏを大量に使用することから、アルミニウム酸化膜の成膜時に強誘電体膜へ水素又は水分が吸着され、或いはアルミニウム酸化膜中に水素が残留してしまい、後工程の熱処理時に強誘電体膜の還元を引き起こすためである。

そこで、特許文献２には、強誘電体メモリのキャパシタ保護膜として、ＴＭＡとオゾン（Ｏ_３）とを用いたＣＶＤ法によりアルミニウム酸化膜を成膜する方法が開示されている。すなわち、水素フリーな酸化剤であるＯ_３を使用することにより、アルミニウム酸化膜の成膜時に強誘電体膜中へ水素又は水分が吸着する虞や、アルミニウム酸化膜中に水素が残留することが防止される。これにより、後工程の熱処理における水素の活性化を抑制することができ、強誘電体膜の特性劣化を防止することができる。
特開２００１−０４４３７５号公報 特開２００４−１９３２８０号公報

しかしながら、強誘電体メモリのキャパシタ保護膜としてＴＭＡとＯ _３ とを用いたＣＶＤ法によりアルミニウム酸化膜を成膜した場合においても、強誘電体キャパシタに水素或いは水分の影響と認められる特性劣化が生じることがあった。

本発明の目的は、強誘電体キャパシタを有する半導体装置において、製造工程中に導入される水素や水分の影響による強誘電体キャパシタの特性劣化を抑制しうる半導体装置の製造方法を提供することにある。

本発明の一観点によれば、半導体基板上に強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタを覆うようにアルミニウム酸化膜よりなる第１のキャパシタ保護膜を形成する工程と、前記第１のキャパシタ保護膜上に、絶縁膜を形成する工程と、前記絶縁膜の表面に付着し又は膜中に吸蔵する水素及び／又は水分を脱離する加熱処理を行う工程と、前記加熱処理を行う工程の後に、前記絶縁膜上に、アルミニウム酸化膜よりなる第２のキャパシタ保護膜を形成する工程とを有し、前記第１のキャパシタ保護膜は、有機アルミニウム化合物及びオゾンを含む酸化性ガスを原料とする原子層堆積法により形成し、前記加熱処理を行う工程と前記第２のキャパシタ保護膜を形成する工程とは、同一装置内において大気開放せずに連続して行うことを特徴とする半導体装置の製造方法が提供される。

本発明によれば、強誘電体キャパシタを覆う絶縁膜の表面に吸着し或いは膜中に吸蔵された水素や水分を脱離するための加熱処理を行うので、後工程の熱処理の際に絶縁膜から放出される水素による強誘電体キャパシタの特性劣化を防止することができる。

また、強誘電体キャパシタを覆う絶縁膜の加熱処理と、この絶縁膜上に形成するキャパシタ保護膜の形成とを、大気開放せずに連続して行うことにより、キャパシタ保護膜の形成までの間に水素や水分が絶縁膜の表面に吸着し或いは膜中に吸蔵されることを防止することができる。これにより、強誘電体キャパシタの特性劣化を更に効果的に防止することができる。

また、第１層金属配線層よりも上層に形成する層間絶縁膜等を、高密度プラズマＣＶＤ法など、原料ガスにＳｉＨ_４，Ａｒ，Ｏ_２などを用いる成膜方法を用いて形成する場合にも、キャパシタ保護膜が水素をブロックするので、強誘電体キャパシタの特性劣化を防止することができる。

［第１実施形態］
本発明の第１実施形態による半導体装置の製造方法について図１乃至図９を用いて説明する。

図１は本実施形態による半導体装置の構造を示す概略断面図、図２及び図３はシリコン酸化膜から放出されるＨ_２Ｏのイオン強度と温度との関係を示すグラフ、図４乃至図７は本実施形態による半導体装置の製造方法を示す工程断面図、図８はＴＭＡ及びＯ_３を用いた原子層堆積法によるアルミニウム酸化膜の成膜メカニズムを説明する図、図９はマルチチャンバスパッタ装置の構造を示す概略図である。

はじめに、本実施形態による半導体装置の構造について図１を用いて説明する。

シリコン基板１０には、活性領域を画定する素子分離領域１２が形成されている。シリコン基板１０内には、Ｐ型ウェル１４が形成されている。Ｐ型ウェル１４が形成された活性領域の表面には、ゲート電極１６及びソース／ドレイン領域１８，２０を有するＭＯＳトランジスタが形成されている。

ＭＯＳトランジスタが形成されたシリコン基板１０上には、層間絶縁膜２６が形成されている。層間絶縁膜２６には、ソース／ドレイン領域１８，２０に接続されたタングステンプラグ３６，３８が埋め込まれている。

タングステンプラグ３６，３８が埋め込まれた層間絶縁膜２６上には、下部電極４６と、強誘電体膜４８と、上部電極５０とを有する強誘電体キャパシタが形成されている。

強誘電キャパシタが形成された層間絶縁膜２６上には、アルミニウム酸化膜よりなるキャパシタ保護膜５２と、ＴＥＯＳを用いたプラズマＣＶＤにより成膜されたシリコン酸化膜５４と、アルミニウム酸化膜よりなるキャパシタ保護膜５６と、シリコン酸化膜５８とを有する層間絶縁膜６０が形成されている。層間絶縁膜６０には、タングステンプラグ３６に接続されたタングステンプラグ６８が埋め込まれている。

層間絶縁膜６０上には、コンタクトプラグ６８，３６を介してＭＯＳトランジスタのソース／ドレイン領域１８に電気的に接続されたビット線８０と、強誘電体キャパシタの上部電極５０に電気的に接続された配線層８２とが形成されている。

こうして、ＭＯＳトランジスタ及び強誘電体キャパシタを有する強誘電体メモリが構成されている。

図１に示すように、本実施形態による半導体装置では、強誘電体キャパシタ上を覆う絶縁膜（シリコン酸化膜５４）上にも、キャパシタ保護膜５６を設けている。シリコン酸化膜５４は表面が平坦化されているため、その上層に形成するキャパシタ保護膜５６は、スパッタ法により形成することができる。これにより、Ｈ_２Ｏ、Ｈ_２ブロック性が向上する。

しかしながら、強誘電体キャパシタを覆うシリコン酸化膜５４上に単にキャパシタ保護膜５６を設けただけでは、強誘電体キャパシタの特性劣化を引き起こしてしまう。この原因について、以下に説明する。

一般に、ＴＥＯＳを用いたプラズマＣＶＤにより成膜されるシリコン酸化膜は吸湿することが知られている。本願発明者等は、ＴＥＯＳを用いたプラズマＣＶＤにより成膜したシリコン酸化膜中のＨ_２Ｏ含有量について調査する実験を行った。具体的には、ＴＥＯＳを用いたプラズマＣＶＤにより膜厚５００ｎｍのシリコン酸化膜をシリコン基板上に堆積し、昇温脱離分析（ＴＤＳ）法を用いて評価した。

図２は、Ｈ_２Ｏに相当するＭ／ｅ＝１８のスペクトルのみをプロットしたグラフである。６５０℃以降の高温側のピークは、シリコン酸化膜中に少なからず存在するＳｉ−ＯＨ結合のＯＨ基同士が脱水反応することにより生じたＨ_２Ｏによるものであると推測される。

図３は、図２のグラフを部分的に拡大したグラフである。図３に示すように、２５０℃及び４００℃の近傍の温度においてもピークが確認できる。これらピークは、シリコン酸化膜中のマクロ細孔に吸蔵されたＨ_２Ｏが放出されたためであると推測される。つまり、ＴＥＯＳを用いたプラズマＣＶＤにより成膜したシリコン酸化膜は、多孔質状の膜であると考えられる。

吸湿したシリコン酸化膜５４上にアルミニウム酸化膜よりなるキャパシタ保護膜５６を形成すると、アルミニウム酸化膜はＨ_２Ｏに対するブロック性が高いためシリコン酸化膜５４中のＨ_２Ｏが逃げ場を失う。このため、アルミニウム酸化膜よりなるキャパシタ保護膜５８を形成した後に２５０℃以上の熱処理を行うと、強誘電体キャパシタにとっては蒸し焼きの状態となる。この結果、強誘電体キャパシタ上にキャパシタ保護膜５２が形成されているにもかかわらずその効果が低減し、強誘電体膜の特性劣化を引き起こしてスイッチング電荷量Ｑ_ＳＷが低下してしまう。

そこで、本実施形態による半導体装置の製造方法では、シリコン酸化膜５４中の水素や水分を脱離させるための脱水アニールを行った後、キャパシタ保護膜５６を形成する。この脱水アニールは、図３に示すような２５０℃及び４００℃の近傍の温度における水素や水の脱離を促進させるためのものであり、３５０℃程度以上のアニール温度が必要である。但し、アニール温度が高すぎると、Ｓｉ−ＯＨ結合のＯＨ基同士が脱水反応することにより生じたＨ_２Ｏが多量に放出され、却ってキャパシタ特性を劣化する。したがって、アニール温度は、高くても６５０℃程度以下にする必要がある。

また、脱水アニールを行った後、一度基板を大気開放してからキャパシタ保護膜５８を形成するための成膜装置内に導入すると、大気中の水素や水がシリコン酸化膜５６に吸着するため、脱水アニールの効果を十分に得ることができない。このため、脱水アニールを行う工程とキャパシタ保護膜５６を形成する工程との間では、基板を大気開放せずに連続して処理を行うことが望ましい。

脱水アニールを行う工程とキャパシタ保護膜５６を形成する工程とを連続して行う方法としては、マルチチャンバ構成の成膜装置を用いる方法（本実施形態）や、同一の炉内において連続処理を行う方法（第２実施形態）等が挙げられる。

次に、本実施形態による半導体装置の製造方法について図４乃至図９を用いて具体的に説明する。

まず、シリコン基板１０に、例えばＳＴＩ（Shallow Trench Isolation）法により、活性領域を画定する素子分離膜１２を形成する。

次いで、イオン注入により、シリコン基板１０内にＰ型ウェル１４を形成する（図４（ａ））。

次いで、Ｐ型ウェル１４が形成された活性領域内に、通常のＭＯＳトランジスタの製造方法と同様にして、ゲート電極１６及びソース／ドレイン領域１８，２０を有するＭＯＳトランジスタを形成する（図４（ｂ））。

次いで、ＭＯＳトランジスタが形成されたシリコン基板１０上に、例えばＣＶＤ法により、シリコン窒化酸化膜２２及びシリコン酸化膜２４を堆積する。シリコン窒化酸化膜２２は、コンタクトホールエッチングの際のストッパ層、かつ耐湿性向上のための膜である。

次いで、ＣＭＰ法によりシリコン酸化膜２４の表面を研磨し、シリコン窒化酸化膜２２及びシリコン酸化膜２４よりなり、表面が平坦化された層間絶縁膜２６を形成する。

次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜２６に、ソース／ドレイン領域１８，２０に達するコンタクトホール２８，３０を形成する（図４（ｃ））。

次いで、例えばスパッタ法により、グルー膜３２として、例えば膜厚３０ｎｍのチタン（Ｔｉ）膜と、例えば膜厚５０ｎｍの窒化チタン（ＴｉＮ）膜とを順次堆積する。

次いで、グルー膜３２上に、例えばＣＶＤ法により、タングステン（Ｗ）膜３４を堆積する。

次いで、例えばＣＭＰ法によりタングステン膜３４及びグルー膜３２をポリッシュバックし、コンタクトホール２８，３０内に埋め込まれ、タングステン膜３４及びグルー膜３２よりなるタングステンプラグ３６，３８を形成する（図４（ｄ））。

次いで、タングステンプラグ３６，３８が埋め込まれた層間絶縁膜２６上に、例えばスパッタ法により例えば膜厚２００ｎｍのイリジウム（Ｉｒ）膜４０を堆積する。イリジウム膜４０の成膜条件は、例えば、アルゴンガス圧を０．１１Ｐａ、ＤＣパワーを０．５ｋＷ、時間を３３５秒、温度を５００℃とする。

次いで、イリジウム膜４０上に、例えば溶液気化型のＭＯＣＶＤ法により、例えば膜厚１２０ｎｍのＰＺＴ膜４２を堆積する。

ＰＺＴ膜４２は、固体原料のＰｂ，Ｚｒ，Ｔｉをそれぞれ有機化合物溶液に溶かし、この溶かした溶液を気化して原料ガスを発生させ、この原料ガスを反応容器に導入することにより成膜する。各原料及び流量は、例えば、テトラヒドロフラン（ＴＨＦ：Tetra-Hydro Furan、Ｃ_４Ｈ_８Ｏ）の流量を０．４７４ｍｌ／ｍｉｎ、Ｐｂ原料として、０．３ｍｏｌ／ｌの濃度でＰｂ（ＤＰＭ）_２をＴＨＦ中に溶解した溶液の流量を０．３２６ｍｌ／ｍｉｎ、Ｚｒ原料として、０．３ｍｏｌ／ｌの濃度でＺｒ（ｄｍｈｄ）_４をＴＨＦ中に溶解した溶液の流量を０．２００ｍｌ／ｍｉｎ、Ｔｉの原料として、０．３ｍｏｌ／ｌの濃度でＴｉ（Ｏ−ｉＰｒ）_２（ＤＰＭ）_２をＴＨＦ中に溶解した溶液の流量を０．２００ｍｌ／ｍｉｎとする。また、成膜圧力は例えば５Ｔｏｒｒ、成膜温度は例えば６２０℃、時間は例えば６２０秒とする。

次いで、ＰＺＴ膜４２上に、例えばスパッタ法により、例えば膜厚２００ｎｍの酸化イリジウム（ＩｒＯ_２）膜４４を堆積する（図５（ａ））。

次いで、酸化イリジウム膜４４を成膜する際に導入されるＰＺＴ膜４２の損傷を回復するために、例えば５００℃、６０分間のファーネスアニールを行う。

次いで、フォトリソグラフィ及びドライエッチングにより、酸化イリジウム膜４４、ＰＺＴ膜４２及びイリジウム膜４０をパターニングし、イリジウム膜４０よりなる下部電極４６、ＰＺＴ膜４２よりなるキャパシタ誘電体膜４８及び酸化イリジウム膜４４よりなる上部電極５０により構成されるスタック構造の強誘電体キャパシタを形成する（図５（ｂ））。この際、例えばプラズマＴＥＯＳ酸化膜／ＴｉＮをハードマスクとして用いることにより、上部電極５０、キャパシタ誘電体膜４８及び下部電極４６を一括してパターニングすることができる。

ここで、上部電極５０としてプラチナ（Ｐｔ）の代わりに酸化イリジウムを用いているのは、水素劣化耐性を向上するためである。プラチナの場合、水素分子に対して触媒作用があるため、水素ラジカルを発生してキャパシタ誘電体膜４８を劣化しやすい。これに対し、酸化イリジウムは触媒作用を持たないため、水素ラジカルを発生しにくく、キャパシタ誘電体膜４８の水素劣化を抑制することができる。

次いで、強誘電体キャパシタの上面及び側面並びに層間絶縁膜２４上に、例えばＴＭＡとＯ_３とを原料に用いた原子層堆積法（ＡＬＤ：Atomic Layer Deposition）により、例えば膜厚２０ｎｍのアルミニウム酸化膜を堆積し、アルミニウム酸化膜よりなるキャパシタ保護膜５２を形成する（図５（ｃ））。

原子層堆積法によるアルミニウム酸化膜の成膜メカニズムは、図８に示す通りである。まず、反応炉内にＯ_３を導入して基板表面全体を覆うように酸素を吸着させる（図８（ａ））。次いで、反応炉内の余分なＯ_３を真空排気し、窒素ガスでパージする。次いで、反応炉内にＴＭＡを導入し、基板に吸着している酸素と反応させて原子層レベルのＡｌ_２Ｏ_３を形成する（図８（ｂ）〜（ｃ））。次いで、反応炉内の余分なＴＭＡを真空排気し、窒素ガスでパージする。次いで、反応炉内にＯ_３を導入し、基板上に残存する有機基を解離させるとともに、基板表面全体を覆うように酸素を吸着させる（図８（ｄ））。次いで、反応炉内にＴＭＡを導入する堆積ステップと、成膜室内にＯ_３を導入する酸化ステップとを、真空パージステップを挟んで交互に切り換え、所望の膜厚を得るに必要なサイクル数、例えば２２０サイクルを繰り返し実施する。

堆積ステップでの成膜条件は、例えば、基板温度を２５０℃、ガス圧力を０．２Ｔｏｒｒ、ＴＭＡガス流量を１００ｓｃｃｍ、Ｏ_３ガス流量を０ｓｃｃｍ、時間を３秒とする。また、酸化ステップでの成膜条件は、例えば、基板温度を２５０℃、ガス圧力を１．０Ｔｏｒｒ、ＴＭＡガス流量を０ｓｃｃｍ、Ｏ_３ガス流量を１０００ｓｃｃｍ、時間を６秒とする。

なお、ＴＭＡとＯ_３とを原料に用いた原子層堆積法では、成膜温度を３５０℃以下にすることが望ましい。３５０℃より高温で成膜を行うと、ＴＭＡに含まれるＣＨ_３中の水素によるキャパシタ誘電体膜４８の劣化が生じるからである。

次いで、例えば酸素（Ｏ_２）雰囲気中で、例えば６５０℃のファーネスアニールを行う。

次いで、キャパシタ保護膜５２上に、例えばＴＥＯＳを用いたプラズマＣＶＤ法により、例えばシリコン酸化膜５４を堆積する。

次いで、例えばＣＭＰ法によりシリコン酸化膜５４の表面を研磨し、シリコン酸化膜５４の表面を平坦化する（図６（ａ））。このとき、上部電極５０上のシリコン酸化膜５４の膜厚が例えば３００ｎｍとなるように、シリコン酸化膜５４の研磨膜厚を制御する。

次いで、シリコン酸化膜５４の脱水のための加熱処理（脱水アニール）及びキャパシタ保護膜５６の形成を行う。ここで、脱水アニールを行った後、基板を一度大気開放してからキャパシタ保護膜５６を形成すると、大気中の水素や水がシリコン酸化膜５６に吸着するため好ましくない。そこで、脱水アニール及びキャパシタ保護膜５６の形成は、脱水アニール後に大気開放を必要としない装置、例えばマルチチャンバ構成のスパッタ装置を用いて連続して行うことが望ましい。

図９はマルチチャンバ構成のスパッタ装置の一例を示す概略図である。図９に示すスパッタ装置は、ロードロックチャンバ１００と、５つの処理チャンバ１０２，１０４，１０６，１０８，１１０とが、真空搬送系１１２を介して接続されたものである。各チャンバ間への基板の移動は、真空搬送系１１２に設けられたアーム１１４により行うことができる。

図９に示すようなマルチチャンバ構成のスパッタ装置を用いる場合、まず、ロードロックチャンバ１００に基板を装填し、ロードロックチャンバ１００を真空引きする。

次いで、ロードロックチャンバ１００から真空搬送系１１２を介して脱水アニール用のチャンバ（例えば処理チャンバ１０２）に基板を搬送し、このチャンバ内で加熱処理（脱水アニール）を行う。脱水アニールの条件は、例えば、温度を５００℃、時間を２分とする。なお、脱水アニールは、前述の通り３５０℃〜６５０℃の温度範囲で行う。

次いで、脱水アニール後の基板を、処理チャンバ１０２から真空搬送系１１２を介して成膜用のチャンバ（例えば処理チャンバ１０４）に搬送する。こうすることで、脱水アニール後の基板を大気に曝すことなく、成膜用のチャンバに搬送することができる。

次いで、成膜用のチャンバ内において、例えば高周波スパッタ法により、例えば膜厚５０ｎｍのアルミニウム酸化膜よりなるキャパシタ保護膜５６を形成する（図６（ｂ））。シリコン酸化膜５４の表面は平坦化されているため、キャパシタ保護膜５６の形成にはスパッタ法を用いることが可能である。アルミニウム酸化膜よりなるキャパシタ保護膜５６の成膜条件は、酸化アルミニウムターゲットを用い、例えば、ガス圧を０．７Ｐａ、Ａｒガス流量を２０ｓｃｃｍ、ＲＦパワーを２．０ｋＷ、時間を１００秒とする。

なお、アルミニウム酸化膜をスパッタ法により成膜する場合には、酸化アルミニウムターゲットを用いた高周波スパッタを適用することが望ましい。アルミニウムターゲットを用いて酸素を含むガスを用いたＤＣスパッタではダストが増加し、良質な膜を得ることが困難であるからである。

次いで、キャパシタ保護膜５６上に、例えばＴＥＯＳを用いたプラズマＣＶＤ法により、例えば膜厚２００ｎｍのシリコン酸化膜５８を堆積する。

こうして、強誘電体キャパシタが形成された層間絶縁膜２６上に、キャパシタ保護膜５２、シリコン酸化膜５４、キャパシタ保護膜５６及びシリコン酸化膜５８よりなる層間絶縁膜６０を形成する（図６（ｃ））。

次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜６０に、タングステンプラグ３６に達するコンタクトホール６２を形成する。

次いで、例えばスパッタ法により、グルー膜６４として、例えば膜厚５０ｎｍの窒化チタン（ＴｉＮ）膜とを堆積する。

次いで、グルー膜６４上に、例えばＣＶＤ法により、タングステン（Ｗ）膜６６を堆積する。

次いで、例えばＣＭＰ法によりタングステン膜６６及びグルー膜６４をポリッシュバックし、コンタクトホール６２内に埋め込まれ、タングステン膜６６及びグルー膜６４よりなるタングステンプラグ６８を形成する（図７（ａ））。

これにより、２つのタングステンプラグ３６，６８を介してソース／ドレイン領域１８に接続するコンタクトを実現することができる。通常のロジックデバイスに比較して強誘電体メモリは強誘電体キャパシタの分だけ段差があるため、基板へのコンタクトのアスペクト比が大きくなる。これを一括エッチングで形成しようとすると、エッチング自体が難しいことに加えてグルー膜の埋め込みも厳しくなるため、最新設備が必要となる。本実施形態のように２つのタングステンプラグ３６，６８を介してソース／ドレイン領域１８に接続するコンタクトを構成することにより、製造歩留まりを向上できるに留まらず、既存装置を使用することができ、開発費及び製造コストの削減が実現できる。

次いで、例えばＮ_２プラズマ中において、３５０℃、１２０秒間の熱処理を行う。

次いで、全面にタングステン酸化防止膜（図示せず）を形成する。タングステン酸化防止膜としては、例えば膜厚１００ｎｍのシリコン窒化酸化（ＳｉＯＮ）膜を使用することができる。

次いで、フォトリソグラフィ及びドライエッチングにより、タングステン酸化防止膜、シリコン酸化膜５８、キャパシタ保護膜５６及びシリコン酸化膜５４をパターニングし、強誘電体キャパシタの上部電極５０に達するコンタクトホール７０を形成する。

次いで、コンタクトホール７０のエッチングの際に導入される損傷を回復するための熱処理を行う。例えば、酸素（Ｏ_２）雰囲気中で、例えば５５０℃、６０分間のファーネスアニールを行う。この際、シリコン酸化膜５４中の水素や水分はより高温の脱水アニールにより脱離されているので、シリコン酸化膜５４から水素や水分はほとんど放出されず、強誘電体キャパシタの特性劣化が生じることはない。

次いで、例えばエッチバックにより、タングステン酸化防止膜を除去する。

次いで、コンタクトホール７０が形成された層間絶縁膜７０上に、例えばスパッタ法により、グルー膜７２として例えば膜厚６０ｎｍのＴｉ膜及び膜厚３０ｎｍのＴｉＮ膜を、主配線層７４として例えば膜厚４００ｎｍのＡｌ−Ｃｕ膜を、グルー膜７６として例えば膜厚５ｎｍのＴｉ膜及び膜厚７０ｎｍのＴｉＮ膜を、順次堆積する。

次いで、グルー膜７６上に反射防止膜として例えば膜厚３０ｎｍのＳｉＯＮ膜（図示せず）を形成後、フォトリソグラフィ及びドライエッチングにより、反射防止膜、グルー膜７６、主配線層７４及びグルー膜７２をパターニングし、コンタクトプラグ６８，３６を介してソース／ドレイン領域１８に電気的に接続されたビット線８０及び強誘電体キャパシタの上部電極５０に電気的に接続された配線層８２を形成する（図７（ｂ））。

この後、更に、層間絶縁膜及び第２層目以降の金属配線層の形成を行う。そして、例えばシリコン酸化膜及びシリコン窒化膜からなるカバー膜を形成する。この際、高密度プラズマＣＶＤ法など、原料ガスにＳｉＨ_４，Ａｒ，Ｏ_２などを用いる成膜方法を用いてシリコン酸化膜等を形成する場合にも、キャパシタ保護膜５２，５６が水素をブロックするので、強誘電体キャパシタの特性劣化を防止することができる。

このように、本実施形態によれば、強誘電体キャパシタを覆う絶縁膜の表面に吸着し或いは膜中に吸蔵された水素や水分を脱離するための加熱処理を行うので、後工程の熱処理の際に絶縁膜から放出される水素による強誘電体キャパシタの特性劣化を防止することができる。

また、絶縁膜の加熱処理と、この絶縁膜上に形成するキャパシタ保護膜の形成とを、大気開放せずに連続して行うことにより、キャパシタ保護膜の形成までの間に水素や水分が絶縁膜の表面に吸着し或いは膜中に吸蔵されることを防止することができる。これにより、強誘電体キャパシタの特性劣化を更に効果的に防止することができる。

また、第１層金属配線層よりも上層に形成する層間絶縁膜等を、高密度プラズマＣＶＤ法など、原料ガスに水素を用いる成膜方法を用いて形成する場合にも、キャパシタ保護膜が水素をブロックするので、強誘電体キャパシタの特性劣化を防止することができる。

［第２実施形態］
本発明の第２実施形態による半導体装置の製造方法について説明する。なお、図１乃至図９に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。

第１実施形態による半導体装置の製造方法では、強誘電体キャパシタを覆うシリコン酸化膜５４の脱水アニールと、シリコン酸化膜５４上へのキャパシタ保護膜５６の堆積とを、マルチチャンバ構成のスパッタ装置を用いて連続して行ったが、ＡＬＤ装置を用いて行うこともできる。ＡＬＤ装置としては、例えばバッチ式のＡＬＤ装置を用いることができる。バッチ式の成膜装置では複数の基板を一括して炉内に搬入して処理を行うため、スループットを向上することができる。

ＡＬＤ装置を用いた場合の半導体装置の製造方法について以下に説明する。

まず、例えば図４（ａ）乃至図６（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、ＭＯＳトランジスタ、強誘電体キャパシタ、キャパシタ保護膜５２及びシリコン酸化膜５４を形成する。

次いで、キャパシタ保護膜５６を形成するためのＡＬＤ装置の反応炉内に窒素を流し、炉内の温度を、脱水アニールの温度である３５０℃〜６５０℃、例えば４５０℃まで昇温する。

次いで、昇温した反応炉内に処理対象の基板を搬入し、例えば３０分間の加熱処理（脱水アニール）を行う。

次いで、反応炉から基板を取り出さずに、炉内の温度をキャパシタ保護膜５６の成膜温度、例えば２５０℃まで降温する。

次いで、図８に示す原子層堆積法によるアルミニウム酸化膜の成膜メカニズムに従い、例えば膜厚２０ｎｍのアルミニウム酸化膜を堆積し、アルミニウム酸化膜よりなるキャパシタ保護膜５６を形成する。

まず、成膜室内にＯ_３を導入して基板表面全体を覆うように酸素を吸着させる（図８（ａ））。次いで、成膜室内の余分なＯ_３を真空排気し、窒素ガスでパージする。次いで、成膜室内にＴＭＡを導入し、基板に吸着している酸素と反応させて原子層レベルのＡｌ_２Ｏ_３を形成する（図８（ｂ）〜（ｃ））。次いで、成膜室内の余分なＴＭＡを真空排気し、窒素ガスでパージする。次いで、成膜室内にＯ_３を導入し、基板上に残存する有機基を解離させるとともに、基板表面全体を覆うように酸素を吸着させる（図８（ｄ））。次いで、成膜室内にＴＭＡを導入する堆積ステップと、成膜室内にＯ_３を導入する酸化ステップとを、真空パージステップを挟んで交互に切り換え、所望の膜厚を得るに必要なサイクル数、例えば２２０サイクルを繰り返し実施する。

堆積ステップでの成膜条件は、例えば、基板温度を２５０℃、ガス圧力を０．２Ｔｏｒｒ、ＴＭＡガス流量を１００ｓｃｃｍ、Ｏ_３ガス流量を０ｓｃｃｍ、時間を３秒とする。また、酸化ステップでの成膜条件は、例えば、基板温度を２５０℃、ガス圧力を１．０Ｔｏｒｒ、ＴＭＡガス流量を０ｓｃｃｍ、Ｏ_３ガス流量を１０００ｓｃｃｍ、時間を６秒とする。

ＡＬＤ法を用いて形成したアルミニウム酸化膜は、スパッタ法により堆積したアルミニウム酸化膜よりも緻密な膜となる。したがって、スパッタ法により堆積したアルミニウム酸化膜と同等のＨ_２Ｏ、Ｈ_２ブロック性を得るために必要な膜厚を薄くすることができ、エッチング工程への負担を減らすことができる。また、ＡＬＤ法を用いた成膜はバッチ処理が容易であることから、スループットを向上することができる。

次いで、例えば図６（ｃ）乃至図７（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、半導体装置を完成する。

このように、本実施形態によれば、ＡＬＤ装置の炉内で下層絶縁膜の脱水アニールを行い、これに引き続いてＡＬＤ法によるキャパシタ保護膜の形成を行うので、後工程の熱処理の際に絶縁膜から放出される水素による強誘電体キャパシタの特性劣化を防止することができる。また、絶縁膜の加熱処理と、この絶縁膜上に形成するキャパシタ保護膜の形成とを、大気開放せずに連続して行うことにより、キャパシタ保護膜の形成までの間に水素や水分が絶縁膜の表面に吸着し或いは膜中に吸蔵されることを防止することができる。これにより、強誘電体キャパシタの特性劣化を更に効果的に防止することができる。

また、第１層金属配線層よりも上層に形成する層間絶縁膜等を、高密度プラズマＣＶＤ法など、原料ガスにＳｉＨ_４，Ａｒ，Ｏ_２などを用いる成膜方法を用いて形成する場合にも、キャパシタ保護膜が水素をブロックするので、強誘電体キャパシタの特性劣化を防止することができる。

また、ＡＬＤ法を用いてキャパシタ保護膜を形成することにより、スパッタ法により形成する場合と比較して緻密な膜を形成することができ、キャパシタ保護膜を薄くすることができる。これにより、エッチング工程への負担を減らすことができる。また、バッチ処理が容易となり、スループットを向上することができる。

［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。

例えば、上記実施形態では、ＴＥＯＳを用いたＣＶＤ法により成膜したシリコン酸化膜中の水素や水分を脱離させるための脱水アニールを行う場合を示したが、ＴＥＯＳを用いたＣＶＤ法により成膜したシリコン酸化膜に限らず、水素や水分を膜表面に吸着し或いは膜中に吸蔵しうる他の絶縁材料を用いた場合においても、本発明による効果を得ることができる。

また、上記実施形態では、キャパシタ保護膜を強誘電体キャパシタに接して及び強誘電体キャパシタと第１金属配線層との間に設けたが、１層又は２層以上のキャパシタ保護膜を更に設けてもよい。

また、上記第２実施形態では、バッチ式の原子層堆積装置によりキャパシタ保護膜を形成する方法を示したが、第１実施形態の場合のようにマルチチャンバ構成の原子堆積装置を用いて枚葉処理を行うようにしてもよい。

また、上記実施形態では、キャパシタ誘電体膜としてＰＺＴ膜を用いた強誘電体キャパシタを適用した半導体装置について説明したが、強誘電体キャパシタを構成する強誘電体材料はＰＺＴに限定されるものではない。本発明は、水素や水分の影響により特性劣化が認められる強誘電体材料、例えば、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ_３）、ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）、ＳＢＴＮ（ＳｒＢｉ_２（Ｔａ，Ｎｂ）_２Ｏ_９）、その他の強誘電体材料を用いた強誘電体キャパシタを適用した半導体装置に広く適用することができる。

また、上記実施形態では、強誘電体膜の成膜をＭＯＣＶＤ法により行う場合を説明したが、他の成膜方法、例えば、ゾルゲル法やスパッタ法等を用いることもできる。

また、上記実施形態では、強誘電体キャパシタの下部電極としてイリジウム膜を用い、上部電極として酸化イリジウム膜を用いたが、下部電極及び上部電極を構成する材料は強誘電体材料との相性に応じて適宜選択することができる。

その他、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。

本発明の第１実施形態による半導体装置の構造を示す概略断面図である。 シリコン酸化膜から放出されるＨ_２Ｏのイオン強度と温度との関係を示すグラフである。 シリコン酸化膜から放出されるＨ_２Ｏのイオン強度と温度との関係を示すグラフである。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 ＴＭＡ及びＯ_３を用いた原子層堆積法によるアルミニウム酸化膜の成膜メカニズムを説明する図である。 マルチチャンバスパッタ装置の構造を示す概略図である。

符号の説明

１０…シリコン基板
１２…素子分離膜
１４…Ｐ型ウェル
１６…ゲート電極
１８，２０…ソース／ドレイン領域
２２…シリコン窒化酸化膜
２４，５４，５８…シリコン酸化膜
２６，６０…層間絶縁膜
２８，３０，６２，７０…コンタクトホール
３２，６４、７２，７６…グルー膜
３４，６６…タングステン膜
３６，３８，６８…タングステンプラグ
４０…イリジウム膜
４２…ＰＺＴ膜
４４…酸化イリジウム膜
４６…下部電極
４８…キャパシタ誘電体膜
５０…上部電極
５２，５６…キャパシタ保護膜
７４…主配線層
８０…ビット線
８２…配線層
１００…ロードロックチャンバ
１０２，１０４，１０６，１０８，１１０…処理チャンバ
１１２…真空搬送系
１１４…アーム

Claims (7)

1. 半導体基板上に強誘電体キャパシタを形成する工程と、
   前記強誘電体キャパシタを覆うようにアルミニウム酸化膜よりなる第１のキャパシタ保護膜を形成する工程と、
   前記第１のキャパシタ保護膜上に、絶縁膜を形成する工程と、
   前記絶縁膜の表面に付着し又は膜中に吸蔵する水素及び／又は水分を脱離する加熱処理を行う工程と、
   前記加熱処理を行う工程の後に、前記絶縁膜上に、アルミニウム酸化膜よりなる第２のキャパシタ保護膜を形成する工程とを有し、
   前記第１のキャパシタ保護膜は、有機アルミニウム化合物及びオゾンを含む酸化性ガスを原料とする原子層堆積法により形成し、
   前記加熱処理を行う工程と前記第２のキャパシタ保護膜を形成する工程とは、同一装置内において大気開放せずに連続して行う
   ことを特徴とする半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、
   前記第２のキャパシタ保護膜は、高周波スパッタ法により形成する
   ことを特徴とする半導体装置の製造方法。
3. 請求項１記載の半導体装置の製造方法において、
   前記第２のキャパシタ保護膜は、有機アルミニウム化合物及びオゾンを含む酸化性ガスを原料とする原子層堆積法により形成する
   ことを特徴とする半導体装置の製造方法。
4. 請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
   前記加熱処理を行う工程と前記第２のキャパシタ保護膜を形成する工程とは、マルチチャンバ構成の成膜装置の異なる処理チャンバにおいてそれぞれ行う
   ことを特徴とする半導体装置の製造方法。
5. 請求項３記載の半導体装置の製造方法において、
   前記加熱処理を行う工程と前記第２のキャパシタ保護膜を形成する工程とは、バッチ式処理装置の同一の反応炉内において連続して行う
   ことを特徴とする半導体装置の製造方法。
6. 請求項１乃至５のいずれか１項に記載の半導体装置の製造方法において、
   前記加熱処理は、３５０〜６５０℃の温度で行う
   ことを特徴とする半導体装置の製造方法。
7. 請求項１乃至６のいずれか１項に記載の半導体装置の製造方法において、
   前記第２のキャパシタ保護膜を形成する工程は、３５０℃以下の温度で行う
   ことを特徴とする半導体装置の製造方法。

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