Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP4959931B2 - 半導体装置の製造方法 - Google Patents
[go: Go Back, main page]

JP4959931B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP4959931B2
JP4959931B2 JP2004285023A JP2004285023A JP4959931B2 JP 4959931 B2 JP4959931 B2 JP 4959931B2 JP 2004285023 A JP2004285023 A JP 2004285023A JP 2004285023 A JP2004285023 A JP 2004285023A JP 4959931 B2 JP4959931 B2 JP 4959931B2
Authority
JP
Japan
Prior art keywords
oxide film
film
diffusion layer
layer
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004285023A
Other languages
English (en)
Other versions
JP2006100578A (ja
Inventor
尚 小倉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
On Semiconductor Trading Ltd
Original Assignee
On Semiconductor Trading Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by On Semiconductor Trading Ltd filed Critical On Semiconductor Trading Ltd
Priority to JP2004285023A priority Critical patent/JP4959931B2/ja
Priority to TW094131061A priority patent/TWI278036B/zh
Priority to KR1020050085538A priority patent/KR100668542B1/ko
Priority to US11/233,637 priority patent/US7534665B2/en
Priority to CNB2005101076371A priority patent/CN100468658C/zh
Publication of JP2006100578A publication Critical patent/JP2006100578A/ja
Application granted granted Critical
Publication of JP4959931B2 publication Critical patent/JP4959931B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/157—Impurity concentrations or distributions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
    • H10D64/663—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a silicide layer contacting the layer of silicon, e.g. polycide gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0151—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
    • H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Description

本発明は、耐圧特性の向上及びＯＮ時の抵抗値の低減を実現するために、ドレイン領域を精度良く形成する技術に関する。
従来の半導体装置の製造方法では、二重拡散構造で形成するドレイン領域において、先ず、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化膜を形成する。このとき、ドレイン領域側に位置するＬＯＣＯＳ酸化膜のバーズビーク形状を緩やかな傾斜で、かつ、大きく形成する。そして、ＬＯＣＯＳ酸化膜のバーズビーク形状を利用し、ＬＯＣＯＳ酸化膜上面から不純物を高加速度電圧でイオン注入し、拡散する。この製造方法により、ドレイン領域の、深く拡散する低濃度拡散層を形成する。その後、ＬＯＣＯＳ酸化膜を用い自己整合技術により、低濃度拡散層表面から不純物を注入し、ドレイン領域の高濃度拡散層を形成する製法がある（例えば、特許文献１参照。）。
特開２００３−３０９２５８号公報（第８−１０頁、第５−９図）
上述したように、従来の半導体装置の製造方法では、ＬＯＣＯＳ酸化膜を形成する領域のエピタキシャル層表面に、シリコン酸化膜及びシリコン窒化膜を選択的に形成する。そして、ＬＯＣＯＳ酸化膜を形成した後、該ＬＯＣＯＳ酸化膜のバーズビーク上面からイオン注入により、ドレイン領域を形成する。そのため、ＬＯＣＯＳ酸化膜形成時のマスクずれやバーズビーク部の膜厚、形状等により、ドレイン領域の形成領域にずれが生じ、位置合わせ精度が悪いという問題がある。
また、ドレイン領域が、ソース領域と重畳して形成されるバックゲート領域の近傍まで形成されると、耐圧特性が劣化する問題が発生する。一方、ドレイン領域が、該バックゲート領域から遠方へと形成されると、ＯＮ時の抵抗値が増大する問題が発生する。つまり、ドレイン領域は、耐圧特性やＯＮ時の抵抗値等が考慮され、精度良く形成される必要がある。しかしながら、上述の如く、ドレイン領域位置合わせ精度が悪いために、所望の耐圧特性や所望のＯＮ時における抵抗値を実現し難いという問題がある。
また、エピタキシャル層表面には、先ず、ＬＯＣＯＳ酸化膜を形成する際のシリコン酸化膜及びシリコン窒化膜を堆積する。そして、ＬＯＣＯＳ酸化膜を形成した後、シリコン酸化膜及びシリコン窒化膜を除去し、ゲート酸化膜、ゲート電極用のポリシリコン膜を堆積する。この製造方法により、製造プロセスが煩雑となり、製造コストが掛かるという問題がある。
上述した各事情に鑑みて成されたものであり、本発明の半導体装置の製造方法では、半導体層表面に絶縁層を形成し、該半導体層にフィールド酸化膜が形成される領域に開口部が設けられるように、前記絶縁層を選択的に除去する工程と、前記半導体層表面にレジストを堆積した後、前記絶縁層の段差を位置合わせマークとして用いて前記レジストを選択的に除去し、前記レジストをマスクとしてドレイン拡散層を形成する工程と、前記絶縁層を用いて、前記半導体層表面から前記フィールド酸化膜を形成し、前記絶縁層の一部を除去した後、前記フィールド酸化膜上方に少なくともその一端側が配置されるようにゲート電極を形成する工程と、前記ゲート電極の他端側下方に一部が配置されるようにバックゲート拡散層を形成し、該バックゲート拡散層表面からソース拡散層を形成する工程とを有することを特徴とする。従って、本発明では、フィールド酸化膜を形成する前に、フィールド酸化膜形成用の絶縁層を位置合わせマークとして用いドレイン拡散層を形成する。この製造方法により、ドレイン拡散層を位置精度良く形成することができる。
また、本発明の半導体装置の製造方法では、前記バックゲート拡散層を形成する工程では、前記ゲート電極の他端を用い、自己整合技術により形成することを特徴とする。従って、本発明では、ゲート電極を用いて自己整合技術によりバックゲート拡散層を形成する。この製造方法により、ドレイン拡散層とバックゲート拡散層とを位置精度良く配置でき、所望の耐圧特性や所望のＯＮ時における抵抗値を実現できる。
また、本発明の半導体装置の製造方法では、前記絶縁層を選択的に除去する工程では、前記半導体層表面にゲート酸化膜、第１のシリコン膜及びシリコン窒化膜を、順次、堆積した後、前記第１のシリコン膜及び前記シリコン窒化膜を前記フィールド酸化膜の形成領域に合わせて除去することを特徴とする。従って、本発明では、ゲート酸化膜、ゲート電極として用いる第１のシリコン膜は、フィールド酸化膜を形成する際のマスクとして用いられる。この製造方法により、製造工程を簡略化することができ、製造コストを抑制することができる。
また、本発明の半導体装置の製造方法では、前記絶縁層の一部を除去する工程では、前記フィールド酸化膜を形成した後、前記シリコン窒化膜を除去することを特徴とする。従って、本発明では、ゲート酸化膜をシリコン膜で被覆した状態で、フィールド酸化膜を形成する際の絶縁層として用いる。この製造方法により、半導体層表面にゲート酸化膜を堆積する際に、所望の膜厚とすることで、ゲート酸化膜が余分に成長することを防止できる。
また、本発明の半導体装置の製造方法では、前記ゲート電極を形成する工程では、前記シリコン窒化膜を除去した後、前記半導体層上面に第２のシリコン膜を堆積し、前記フィールド酸化膜の段差を位置合わせマークとして用いることを特徴とする。従って、本発明では、ドレイン拡散層に対してゲート電極を位置精度良く形成できる。そして、ゲート電極を用いて自己整合技術により形成されるバックゲート拡散層をドレイン拡散層に対して位置精度良く形成できる。
本発明では、フィールド酸化膜を形成するマスクとして用いられる絶縁層の段差をアライメントマークとして利用し、ドレイン拡散層を形成する。このとき、フィールド酸化膜を形成する工程の前工程で、ドレイン拡散層を形成することができる。この製造方法により、フィールド酸化膜の形状等に影響されることなく、ドレイン拡散層を位置精度良く形成することができる。
また、本発明では、フィールド酸化膜の段差を利用して、ゲート電極をパターニングする。そして、該ゲート電極の他端を用い、バックゲート拡散層を自己整合技術により形成する。この製造方法により、ドレイン拡散層とバックゲート拡散層とを位置精度良く配置でき、所望の耐圧特性や所望のＯＮ時における抵抗値を実現できる。
また、本発明では、ゲート酸化膜、ゲート電極として用いるシリコン膜は、フィールド酸化膜を形成する際の絶縁層として用いる。その後、ゲート酸化膜及びシリコン膜を用い、ゲート電極を形成する。この製造方法により、製造工程を簡略化することができ、また、製造コストを抑制することができる。
また、本発明では、半導体層表面にゲート酸化膜を堆積した後、ゲート電極として用いるシリコン膜でゲート酸化膜を被覆する。その後、シリコン膜上面に、更に、シリコン膜を堆積し、ゲート電極が所望の膜厚となるようにする。この製造方法により、ゲート酸化膜が余分に成長することを防ぎ、ゲート酸化膜の膜厚を所望の厚さに維持することができる。
以下に、本発明の一実施の形態である半導体装置の製造方法について、図１から図７を参照し、詳細に説明する。
図１から図７は、本実施の形態における半導体装置の製造方法を説明するための断面図である。尚、以下の説明では、分離領域で区画された、１つの素子形成領域に、例えば、Ｎチャネル型のＭＯＳトランジスタを形成する場合に関し説明するが、この場合に限定するものではない。例えば、その他の素子形成領域に、Ｐチャネル型のＭＯＳトランジスタ、ＮＰＮ型のトランジスタ、縦型ＰＮＰトランジスタ等を形成し、半導体集積回路装置を形成する場合でも良い。
先ず、図１に示す如く、Ｐ型の単結晶シリコン基板１を準備する。基板１の表面から、公知のフォトリソグラフィ技術を用い、Ｎ型不純物、例えば、リン（Ｐ）をイオン注入し、Ｎ型の埋込拡散層２を形成する。次に、基板１の表面から、公知のフォトリソグラフィ技術を用い、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入し、Ｐ型の埋込拡散層３を形成する。その後、基板１をエピタキシャル成長装置のサセプタ上に配置する。そして、ランプ加熱によって基板１に、例えば、１２００℃程度の高温を与えると共に反応管内にＳｉＨＣｌ３ガスとＨ２ガスを導入する。この工程により、基板１上に、例えば、比抵抗０．１〜２．０Ω・ｃｍ、厚さ０．５〜１．５μｍ程度のエピタキシャル層４を成長させる。
尚、本実施の形態での基板１及びエピタキシャル層４が本発明の「半導体層」に対応する。そして、本実施の形態では、基板１上に１層のエピタキシャル層４が形成されている場合を示すが、この場合に限定するものではない。例えば、本発明の「半導体層」としては、基板のみの場合でも良く、基板上面に複数のエピタキシャル層が積層されている場合でも良い。また、基板は、Ｎ型の単結晶シリコン基板、化合物半導体基板でも良い。
次に、図２に示す如く、エピタキシャル層４の表面から、公知のフォトリソグラフィ技術を用い、Ｎ型不純物、例えば、リン（Ｐ）をイオン注入し、Ｎ型の拡散層５を形成する。次に、エピタキシャル層４の表面から、公知のフォトリソグラフィ技術を用い、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入し、Ｐ型の拡散層６を形成する。そして、Ｐ型の埋込拡散層３とＰ型の拡散層６とが連結することで、分離領域７が形成される。上述したように、分離領域７により、基板１及びエピタキシャル層４は、複数の島領域に区分される。その後、エピタキシャル層４表面に、シリコン酸化膜８、ポリシリコン膜９、シリコン窒化膜１０を、順次、堆積する。
尚、本実施の形態でのシリコン酸化膜８、ポリシリコン膜９及びシリコン窒化膜１０が本発明の「絶縁層」に対応する。また、本実施の形態でのポリシリコン膜１０が本発明の「第１のシリコン膜」に対応する。
次に、図３に示す如く、ＬＯＣＯＳ酸化膜１４（図４参照）を形成する部分に開口部が設けられるように、ポリシリコン膜９及びシリコン窒化膜１０を選択的に除去する。このとき、図示していないが、スクライブライン領域には、Ｎ型の埋込拡散層２形成時に、基板１表面に段差が形成される。そして、この段差がアライメントマークとして利用され、ポリシリコン膜９及びシリコン窒化膜１０は、選択的に除去される。その後、ドレイン領域として用いられるＮ型の拡散層１１を形成するためのフォトレジスト１２をエピタキシャル層４表面に堆積する。そして、公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層１１が形成される領域に開口部１３を形成する。
このとき、上述したように、ポリシリコン膜９及びシリコン窒化膜１０は、ＬＯＣＯＳ酸化膜１４の形成領域に合わせてパターン配置されている。そして、開口部１３は、アライメントマーク用としてスクライブライン領域に配置されたポリシリコン膜９及びシリコン窒化膜１０の段差を利用して、形成される。その後、フォトレジスト１２をマスクとして、Ｎ型不純物、例えば、リン（Ｐ）をイオン注入し、Ｎ型の拡散層１１を形成する。
この製造方法により、Ｎ型の拡散層１１は、ＬＯＣＯＳ酸化膜１４の形成前にイオン注入により形成することができる。つまり、ＬＯＣＯＳ酸化膜１４のバーズビーク上面からイオン注入を行うことなく、Ｎ型の拡散層１１を形成できるので、ＬＯＣＯＳ酸化膜のバーズビークの厚み、形状等に左右されることはない。その結果、Ｎ型の拡散層１１を所望の領域に位置精度良く、形成することができる。
尚、本実施の形態でのＮ型の拡散層１１が本発明の「ドレイン拡散層」に対応する。また、本実施の形態でのＬＯＣＯＳ酸化膜１４が本発明の「フィールド酸化膜」に対応するが、ＬＯＣＯＳ法により形成する場合に限定するものではない。本発明の「フィールド酸化膜」は、厚い熱酸化膜を形成できる製造方法により形成される場合でも良い。
次に、図４に示す如く、ポリシリコン膜９及びシリコン窒化膜１０をマスクとして用い、シリコン酸化膜８上から、例えば、８００〜１２００℃程度でスチーム酸化により、酸化膜付けを行う。そして、同時に、基板１全体に熱処理を与えＬＯＣＯＳ酸化膜１４を形成する。このとき、ポリシリコン膜９及びシリコン窒化膜１０が形成された部分の一部には、バーズビークが形成される。尚、ＬＯＣＯＳ酸化膜１４の平坦部では、その膜厚が、例えば、３０００〜５０００Å程度となる。特に、分離領域７上では、ＬＯＣＯＳ酸化膜１４が形成されることで、より素子間分離が成される。その後、ＬＯＣＯＳ酸化膜１４間に残存するシリコン窒化膜１０を除去する。
次に、残存したシリコン酸化膜８、ポリシリコン膜９上面を覆うように、エピタキシャル層４上面に、ポリシリコン膜１５、タングステンシリコン膜１６及びシリコン酸化膜１７を、順次、堆積する。このとき、エピタキシャル層４表面に残存したシリコン酸化膜８がゲート酸化膜として用いられる。また、残存したポリシリコン膜９上面に、更に、ポリシリコン膜１５及びタングステンシリコン膜１６を堆積し、ゲート電極として用いるための所望の膜厚とする。尚、図４では、ポリシリコン膜９とポリシリコン膜１５とを一体に示している。
つまり、本実施の形態では、ゲート酸化膜として用いるシリコン酸化膜８及びゲート電極として用いるポリシリコン膜９をＬＯＣＯＳ酸化膜１４形成時のマスクとして兼用する。この製造方法により、ＬＯＣＯＳ酸化膜１４形成時に用いるシリコン酸化膜を堆積し、除去する工程を省略でき、製造工程を簡略化し、製造コストを抑制できる。
また、シリコン酸化膜８形成後、その上面にポリシリコン膜９を堆積することで、シリコン酸化膜８をポリシリコン膜９で保護できる。そして、シリコン酸化膜８の膜厚は、ゲート酸化膜として用いるのに適した範囲で維持される。
尚、本実施の形態でのポリシリコン膜１５及びタングステンシリコン膜１６が本発明の「第２のシリコン膜」に対応する。しかしながら、「第２のシリコン膜」は、ポリシリコン膜１５、あるいは、タングステンシリコン膜１６のみの場合でも良く、その他、ゲート電極を構成できる膜であれば良い。
次に、図５に示す如く、ゲート電極１８として用いられる領域のポリシリコン膜１５、タングステンシリコン膜１６及びシリコン酸化膜１７を残すように、ポリシリコン膜１５等を選択的に除去する。このとき、ゲート電極１８の一端１８１側が、ＬＯＣＯＳ酸化膜１４上面に配置される。
その後、エピタキシャル層４上面にＴＥＯＳ膜１９を堆積し、ＴＥＯＳ膜１９上面にフォトレジスト２０を堆積する。公知のフォトリソグラフィ技術を用い、フォトレジスト２０には、バックゲート領域として用いられるＰ型の拡散層２１が形成される領域に開口部２２を形成する。そして、フォトレジスト２０をマスクとして、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入し、Ｐ型の拡散層２１を形成する。このとき、図示したように、ゲート電極１８の他端１８２側を用いて、自己整合技術によりＰ型の拡散層２１を形成する。
上述したように、Ｎ型の拡散層１１は、ＬＯＣＯＳ酸化膜１４の形成時のポリシリコン膜９及びシリコン窒化膜１０の段差を利用して、ＬＯＣＯＳ酸化膜１４形成前に形成される。ゲート電極１８は、アライメントマーク用として形成されたＬＯＣＯＳ酸化膜の段差を利用して、形成される。そして、Ｐ型の拡散層２１は、ゲート電極１８の他端１８２を用いて、自己整合技術により形成される。この製造方法により、ドレイン領域として用いられるＮ型の拡散層１１に対して、Ｐ型の拡散層２１を位置精度良く形成することができる。
尚、本実施の形態でのＰ型の拡散層２１が本発明の「バックゲート拡散層」に対応する。
次に、図６に示す如く、エピタキシャル層４の表面から、公知のフォトリソグラフィ技術を用い、Ｎ型不純物、例えば、リン（Ｐ）をイオン注入し、Ｎ型の拡散層２３、２４を形成する。Ｎ型の拡散層２３はソース領域として用いられ、Ｎ型の拡散層２４はドレイン取り出し領域として用いられる。図示したように、Ｎ型の拡散層２３、２４は、ＬＯＣＯＳ酸化膜１４を用いて、自己整合技術により形成される。
最後に、図７に示す如く、エピタキシャル層４に、例えば、全面に絶縁層２５としてＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜等を堆積する。そして、公知のフォトリソグラフィ技術により、例えば、ＣＨＦ３＋Ｏ２系のガスを用いたドライエッチングで、絶縁層２５にコンタクトホール２６、２７を形成する。
次に、コンタクトホール２６、２７内壁等にバリアメタル膜２８を形成する。コンタクトホール２６、２７内をタングステン（Ｗ）膜２９で埋設する。そして、Ｗ膜２９上面に、ＣＶＤ法により、アルミ銅（ＡｌＣｕ）膜、バリアメタル膜を堆積する。その後、公知のフォトリソグラフィ技術を用い、ＡｌＣｕ膜及びバリアメタル膜を選択的に除去し、ドレイン電極３０及びソース電極３１を形成する。尚、図７に示した断面では、ゲート電極への配線層は図示していないが、その他の領域で配線層と接続している。
次に、図７及び図８を用いて、上述した製造方法により形成されるＮチャネル型ＭＯＳトランジスタの耐圧特性及びＯＮ抵抗値について説明する。図８（Ａ）は、ドレイン−ソース間の耐圧とドレイン領域−バックゲート領域の離間距離のずれ量との関係を示す図である。図８（Ｂ）は、ＯＮ抵抗値とドレイン領域−バックゲート領域の離間距離のずれ量との関係を示す図である。
図７に示す如く、Ｎチャネル型ＭＯＳトランジスタの耐圧特性及びＯＮ抵抗値は、主に、ドレイン領域としてのＮ型の拡散層１１とバックゲート領域としてのＰ型の拡散層２１との離間距離Ｗに起因する。例えば、離間距離Ｗが狭くなるように拡散層１１、２１が配置された場合には、ＯＮ抵抗値は低減するが、耐圧特性は劣化する。一方、離間距離Ｗが広くなるように拡散層１１、２１が配置された場合には、耐圧特性は向上するが、ＯＮ抵抗値は大きくなる。つまり、Ｎチャネル型ＭＯＳトランジスタの耐圧特性とＯＮ抵抗値はトレード・オフの関係にあり、両特性が考慮され、所望の離間距離Ｗが決められる。
先ず、図８（Ａ）では、縦軸にはドレイン−ソース間の耐圧を示し、横軸にはＮ型の拡散層１１とＰ型の拡散層２１との離間距離Ｗのずれ量Ｘ（μｍ）を示している。そして、横軸において、所望の離間距離Ｗを０．０で示し、離間距離Ｗが狭まる場合を正の値、離間距離Ｗが広がる場合を負の値で示している。また、実線では、Ｎ型の拡散層１１の不純物導入量が、２．０×１０１２（／ｃｍ２）の場合を示す。一点鎖線では、Ｎ型の拡散層１１の不純物導入量が、５．０×１０１２（／ｃｍ２）の場合を示す。
実線で示すように、不純物導入量が、２．０×１０１２（／ｃｍ２）の場合には、離間距離Ｗのずれ量Ｘ（μｍ）を、例えば、−０．８＜Ｘ＜０．１の範囲とすることで、ドレイン−ソース間の耐圧は６０〜６５（Ｖ）の範囲の特性値を示している。一方、一点鎖線で示すように、不純物導入量が、５．０×１０１２（／ｃｍ２）の場合には、離間距離Ｗのずれ量Ｘを、例えば、−０．２＜Ｘ＜０．１の範囲とすることで、ドレイン−ソース間の耐圧は５３〜６０（Ｖ）の範囲の特性値を示している。つまり、実線と一点鎖線の比較により、Ｎ型の拡散層１１を形成する際の不純物導入量が多くなる程、空乏層形成領域が狭くなり、耐圧特性が劣化することがわかる。また、Ｎ型の拡散層１１を形成する際に、耐圧特性のみを考慮すると、離間距離Ｗを広げる程、耐圧特性が向上することがわかる。
次に、図８（Ｂ）では、縦軸にはＯＮ抵抗値を示し、横軸にはＮ型の拡散層１１とＰ型の拡散層２１との離間距離Ｗのずれ量Ｘ（μｍ）を示している。そして、横軸において、所望の離間距離Ｗを０．０で示し、離間距離Ｗが狭まる場合を正の値、離間距離Ｗが広がる場合を負の値で示している。また、実線では、Ｎ型の拡散層１１の不純物導入量が、２．０×１０１２（／ｃｍ２）の場合を示す。一点鎖線では、Ｎ型の拡散層１１の不純物導入量が、５．０×１０１２（／ｃｍ２）の場合を示す。
実線及び一点鎖線で示すように、Ｎ型の拡散層１１を形成する際の不純物導入量が多くなる程、ドレイン領域での抵抗値が低減し、ＯＮ抵抗値も低減することがわかる。また、Ｎ型の拡散層１１を形成する際に、ＯＮ抵抗値のみを考慮すると、離間距離Ｗが狭まる程、ＯＮ抵抗値が低減することがわかる。
図７及び図８を用いて上述したように、耐圧特性及びＯＮ抵抗値の両者を考慮すると、不純物導入量が、２．０×１０１２（／ｃｍ２）の場合には、離間距離Ｗのずれ量Ｘを−０．２＜Ｘ＜０．１の範囲とすることで、所望の耐圧特性値を維持しつつ、ＯＮ抵抗値の増大を防ぐことができる。一方、不純物導入量が、５．０×１０１２（／ｃｍ２）の場合には、離間距離Ｗのずれ量Ｘを−０．２＜Ｘ＜０．１の範囲とすることで、所望耐圧特性を維持しつつ、ＯＮ抵抗値の増大を防ぐことができる。つまり、Ｎ型の拡散層１１とＰ型の拡散層２１とは、離間距離Ｗのずれ量Ｘが、−０．２＜Ｘ＜０．１の範囲で形成されることが望ましい。そして、上述した半導体装置の製造方法により、実現することができる。
尚、本実施の形態では、離間距離Ｗのずれ量Ｘが、−０．２＜Ｘ＜０．１の範囲に限定するものではない。例えば、ＯＮ抵抗値よりも耐圧特性が求められる場合には、意図的に離間距離Ｗのずれ量Ｘを負の値となるように形成することも可能である。また、その逆に、ＯＮ抵抗値が求められる場合には、意図的に離間距離Ｗのずれ量Ｘを正の値となるように形成することも可能である。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における（Ａ）半導体装置の耐圧特性を説明する図、（Ｂ）半導体装置のＯＮ抵抗値を説明する図である。
符号の説明
１ Ｐ型の単結晶シリコン基板
２ Ｎ型の埋込拡散層
４ Ｎ型のエピタキシャル層
８ シリコン酸化膜
９ ポリシリコン膜
１０ シリコン窒化膜
１１ Ｎ型の拡散層
１２ フォトレジスト
１３ 開口部
１５ ポリシリコン膜
１６ タングステンシリコン膜
１７ シリコン酸化膜
１８ ゲート電極
２１ Ｐ型の拡散層

Claims (3)

  1. 半導体層表面にゲート酸化膜、第１のシリコン膜及びシリコン窒化膜を、順次、堆積した絶縁層を形成し、該半導体層にフィールド酸化膜が形成される領域に第１の開口部が設けられるように、前記絶縁層を選択的に除去する工程と、
    前記半導体層表面にレジストを堆積した後、前記絶縁層の段差を位置合わせマークとして用いて前記レジストを選択的に除去し、前記第１の開口部の一部が露出するように前記レジストに第２の開口部を形成し、前記レジストの第２の開口部をマスクとして前記半導体層に不純物を注入し、ドレイン拡散層を形成する工程と、
    前記絶縁層の第１の開口部を用いて、前記半導体層に少なくともその一部が前記ドレイン拡散層上に位置するように前記半導体層にフィールド酸化膜を形成し、前記絶縁層の前記シリコン窒化膜を除去し、前記第１のシリコン膜上面に第２のシリコン膜を堆積した後、前記第１及び第２のシリコン膜を選択的に除去することで、前記フィールド酸化膜上方に少なくともその一端側が配置されるようにゲート電極を形成する工程と、
    前記ゲート電極の他端側下方に一部が配置されるようにバックゲート拡散層を形成し、該バックゲート拡散層表面からソース拡散層を形成する工程とを有することを特徴とする半導体装置の製造方法。
  2. 前記バックゲート拡散層を形成する工程では、前記ゲート電極の他端を用い、自己整合技術により形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記ゲート電極を形成する工程では、前記フィールド酸化膜の段差を位置合わせマークとして用いることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
JP2004285023A 2004-09-29 2004-09-29 半導体装置の製造方法 Expired - Fee Related JP4959931B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2004285023A JP4959931B2 (ja) 2004-09-29 2004-09-29 半導体装置の製造方法
TW094131061A TWI278036B (en) 2004-09-29 2005-09-09 Method for making a semiconductor device
KR1020050085538A KR100668542B1 (ko) 2004-09-29 2005-09-14 반도체 장치의 제조 방법
US11/233,637 US7534665B2 (en) 2004-09-29 2005-09-23 Method of manufacturing semiconductor device
CNB2005101076371A CN100468658C (zh) 2004-09-29 2005-09-29 半导体装置的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004285023A JP4959931B2 (ja) 2004-09-29 2004-09-29 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2006100578A JP2006100578A (ja) 2006-04-13
JP4959931B2 true JP4959931B2 (ja) 2012-06-27

Family

ID=36099757

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004285023A Expired - Fee Related JP4959931B2 (ja) 2004-09-29 2004-09-29 半導体装置の製造方法

Country Status (5)

Country Link
US (1) US7534665B2 (ja)
JP (1) JP4959931B2 (ja)
KR (1) KR100668542B1 (ja)
CN (1) CN100468658C (ja)
TW (1) TWI278036B (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5525736B2 (ja) * 2009-02-18 2014-06-18 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
TWI830077B (zh) 2009-08-07 2024-01-21 日商半導體能源研究所股份有限公司 半導體裝置
US8304830B2 (en) * 2010-06-10 2012-11-06 Macronix International Co., Ltd. LDPMOS structure for enhancing breakdown voltage and specific on resistance in biCMOS-DMOS process
CN102456578B (zh) * 2010-11-03 2013-09-04 凹凸电子（武汉）有限公司 高压晶体管及其制造方法
US8629026B2 (en) * 2010-11-12 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Source tip optimization for high voltage transistor devices
US8962397B2 (en) * 2011-07-25 2015-02-24 Microchip Technology Incorporated Multiple well drain engineering for HV MOS devices
US10529812B1 (en) * 2018-10-10 2020-01-07 Texas Instruments Incorporated Locos with sidewall spacer for transistors and other devices

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5055896A (en) * 1988-12-15 1991-10-08 Siliconix Incorporated Self-aligned LDD lateral DMOS transistor with high-voltage interconnect capability
JPH05267336A (ja) * 1992-03-18 1993-10-15 Toshiba Corp 位置合わせマークを用いた配線層の形成方法
US5242841A (en) * 1992-03-25 1993-09-07 Texas Instruments Incorporated Method of making LDMOS transistor with self-aligned source/backgate and photo-aligned gate
US5322804A (en) * 1992-05-12 1994-06-21 Harris Corporation Integration of high voltage lateral MOS devices in low voltage CMOS architecture using CMOS-compatible process steps
US5559044A (en) * 1992-09-21 1996-09-24 Siliconix Incorporated BiCDMOS process technology
US5548147A (en) * 1994-04-08 1996-08-20 Texas Instruments Incorporated Extended drain resurf lateral DMOS devices
US5512495A (en) * 1994-04-08 1996-04-30 Texas Instruments Incorporated Method of manufacturing extended drain resurf lateral DMOS devices
US5498554A (en) * 1994-04-08 1996-03-12 Texas Instruments Incorporated Method of making extended drain resurf lateral DMOS devices
KR100267395B1 (ko) * 1997-12-19 2000-10-16 김덕중 이중-확산 모스 트랜지스터 및 그 제조방법
JP3762136B2 (ja) * 1998-04-24 2006-04-05 株式会社東芝 半導体装置
JP3191285B2 (ja) * 1998-06-25 2001-07-23 日本電気株式会社 半導体装置及びその製造方法
US6531355B2 (en) * 1999-01-25 2003-03-11 Texas Instruments Incorporated LDMOS device with self-aligned RESURF region and method of fabrication
JP2003168687A (ja) * 2001-11-30 2003-06-13 Nec Electronics Corp 目合わせパターンおよびその製造方法
JP2003257814A (ja) * 2002-02-28 2003-09-12 Mitsubishi Electric Corp 半導体装置のアライメントマーク形成方法
JP4166031B2 (ja) * 2002-04-17 2008-10-15 三洋電機株式会社 Ｍｏｓ半導体装置およびその製造方法
KR100867574B1 (ko) * 2002-05-09 2008-11-10 페어차일드코리아반도체 주식회사 고전압 디바이스 및 그 제조방법

Also Published As

Publication number Publication date
JP2006100578A (ja) 2006-04-13
CN100468658C (zh) 2009-03-11
TWI278036B (en) 2007-04-01
CN1767160A (zh) 2006-05-03
US7534665B2 (en) 2009-05-19
KR20060051276A (ko) 2006-05-19
TW200629409A (en) 2006-08-16
US20060068552A1 (en) 2006-03-30
KR100668542B1 (ko) 2007-01-16

Similar Documents

Publication Publication Date Title
JP2007095827A (ja) 半導体装置及びその製造方法
KR100661410B1 (ko) 반도체 장치 및 그 제조 방법
JP4959931B2 (ja) 半導体装置の製造方法
JP5261640B2 (ja) 半導体装置の製造方法
JP5073933B2 (ja) 半導体装置及びその製造方法
KR100751642B1 (ko) 반도체 장치의 제조 방법
KR100825601B1 (ko) 반도체 장치의 제조 방법
KR100778984B1 (ko) 반도체 장치 및 그 제조 방법
JP4804734B2 (ja) 半導体装置の製造方法
JP4979212B2 (ja) 半導体装置及びその製造方法
CN101097961B (zh) 半导体装置及其制造方法
CN101026189A (zh) 半导体装置及其制造方法
US20070148892A1 (en) Semiconductor device and method of manufacturing the same
US20070145529A1 (en) Semiconductor device and method of manufacturing the same
KR20070035435A (ko) 반도체 장치 및 그 제조 방법
JP5238940B2 (ja) 半導体装置の製造方法
JP2008010627A (ja) 半導体装置及びその製造方法
JP2005286090A (ja) 半導体装置の製造方法
JP2007227776A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070801

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090105

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20110602

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110725

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111021

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111121

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120215

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120306

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120322

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150330

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150330

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150330

Year of fee payment: 3

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150330

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150330

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees