JP4970518B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、レーザアブレーションにより切断しうるヒューズ回路を有する半導体装置及びその製造方法、並びに、このような半導体装置のヒューズを切断するに適したレーザ装置に関する。

ＤＲＡＭやＳＲＡＭなどのメモリデバイスやロジックデバイスなどの半導体装置は極めて多数の素子によって構成されているが、製造工程上の様々な要因によって一部の回路やメモリセルが正常動作しなくなることがある。この場合、一部の回路やメモリセルの不良により装置全体を不良として扱うとすれば製造歩留りを低下させ、ひいては製造コストの増加にも繋がることとなる。このため、近年の半導体装置においては、不良回路や不良メモリセルを、予め準備しておいた冗長回路や冗長メモリセルに切り換えて良品とすることにより不良品を救済することが行われている。また、異なる機能を有する複数の回路を一体として構成した後に装置機能の切り換えを行う半導体装置や、所定の回路を構成した後に装置特性の調整を行うようにしている半導体装置も存在する。このような装置の再構築は、通常、半導体装置上に予め複数のヒューズを備えたヒューズ回路を実装しておき、動作試験等の後、当該ヒューズをレーザ照射によって切断することにより行われている。

ヒューズ回路を有する従来の半導体装置及びその製造方法について、図１１を用いて説明する。図１１（ａ）は従来の半導体装置の構造を示す概略断面図、図１１（ｂ）は従来の半導体装置の構造を示す平面図、図１１（ｃ）はヒューズ切断後の従来の半導体装置の構造を示す概略断面図である。

下地基板上２００には、所定の回路に接続され、回路の切り換えを行うためのヒューズ２０２が形成されている。ヒューズ２０２上には、ヒューズ２０２を覆う層間絶縁膜２０４が形成されている。層間絶縁膜２０４上には、層間絶縁膜２０４を介してヒューズ２０２に接続された配線層２０６が形成されている。配線層２０６上には、パッシベーション膜２１１が形成され、ヒューズ２０２上でパッシベーション膜２１１の一部は除去されている。ヒューズ２０２は、下地基板２００上に所定のピッチＰをもって複数形成される（図１１（ａ）、（ｂ））。

このようなヒューズ回路において、ヒューズ２０２の切断は、ヒューズが形成された領域にレーザ光２０８を照射し、その吸収エネルギーによってヒューズ２０２を急激に高温に加熱して溶融爆発（Laser Explosion）することにより行われていた（図１１（ｃ））。

ここで、半導体装置を微細化するためにはヒューズ２０２のピッチＰをより狭くすることが必要であるが、ヒューズ２０２のピッチＰは、レーザ光２０８のスポットサイズ２１０と、レーザ光２０８のアライメント精度とによって律則されることとなる。

レーザ光２０８のスポットサイズ２１０は、照射するレーザ光の波長によってその下限が決定されるため、レーザ光の波長を短くすればするほどにスポットサイズ２０８を小さくすることができる。しかしながら、レーザ光の波長が短すぎるとヒューズ２０２の形成されていない領域を透過したレーザ光が下地の半導体基板に達して吸収され、そこで加熱溶融爆発してしまう不都合がある。このため、半導体基板がシリコンの場合には、レーザ光の波長は、シリコン基板による吸収が少ない１μｍ程度、すなわち、スポットサイズにして約１．５〜２．０μｍが下限であった。

一方、アライメント精度は、隣接するヒューズ２０２の両方を切断する場合に、爆発領域が重なってしまうと下地の半導体基板に損傷が入る不都合を防止するため、及び、隣接するヒューズ２０２の一方を切断する場合に他方に損傷を与えたり切断してしまうのを防止するために必要であり、通常、約０．５μｍがその下限となっている。

したがって、上記従来のヒューズ切断方法では、ヒューズピッチの下限は２．０〜２．５μｍであった。

ヒューズのピッチＰを狭める方法としては、フォトレジストを用いる方法が本出願人の一部において提案されている。

フォトレジストを用いる方法では、図１１（ａ）に示す半導体装置上にフォトレジスト２１２を形成し（図１２（ａ））、溶融爆発の生じない十分に低いパワーでレーザ光２０８を照射してフォトレジスト２１２を露光し（図１２（ｂ））、露光したフォトレジスト２１２を現像して露光された領域２１４のフォトレジスト２１２を除去し（図１２（ｃ））、このフォトレジスト２１２をマスクとしてヒューズ２０２を通常のエッチングプロセスにて除去する（図１２（ｄ））。

この方法によれば、レーザ光２０８のパワーはフォトレジスト２１２を感光させるに十分であれば足りるので、ヒューズ２０２や半導体基板を溶融爆発するほどに高く設定する必要はない。したがって、レーザ光２０８の波長は容易に短波長化することができるので、レーザ光２０８のスポットサイズ２１０もレーザ光の波長に応じていくらでも小さくすることができる。したがって、レーザ光のスポットサイズ２１０に律則されるヒューズピッチＰをも狭めることができる。

しかしながら、フォトレジストを用いる方法では、フォトレジストの塗布工程及び現像工程、ヒューズのエッチング工程、フォトレジストの剥離工程を更に設けなければならない。従来、ウェーハプロセス完了後に行う試験工程はウェーハプロセスクリーンルームに比べて清浄度が劣っていても支障がなかったが、エッチング等のプロセスを試験後に行う場合には、試験工程を清浄度の高いクリーンルーム内で行いウェーハに付着したゴミがエッチング装置を汚さないようにするか、ヒューズ切断専用のエッチング装置を配備する必要が生じるため、単なる工程増加以上に製造コストが増加することとなる。

このように、従来のヒューズ切断方法では、半導体装置の高集積化に応じてヒューズピッチを狭め、且つ、製造工程や製造コストの増加を抑えることは困難であった。

本発明の目的は、高集積化が容易で製造コストが増加しないヒューズ回路を有する半導体装置の構造及びその製造方法、並びに、このようなヒューズの切断に適したレーザ装置を提供することにある。

本発明は、レーザアブレーション（Laser Ablation）を用いてヒューズを切断しうる半導体装置及びその製造方法、並びに、このような半導体装置のヒューズを切断するに好適なレーザ装置を提供するのもである。レーザアブレーションとは、高強度のレーザ光を照射し、照射したレーザ光のエネルギーによって物質の結合を解き、被照射物を瞬時に昇華する現象をいうものである。

レーザ光の吸収による溶融爆発を用いる従来のヒューズ切断方法が、光エネルギーを一旦物質の結合の伸縮等の振動、すなわち、熱エネルギーに変換し、この後に溶融爆発するものであるのに対し、レーザアブレーションは、光エネルギーによって直接物質の結合を解離するものであり、溶融爆発とレーザアブレーションとは全く異なる現象に基づくものである。

かかるメカニズムの違いから、レーザアブレーションの場合にはレーザ光を照射した部分のみが消失し、未照射部との境界は極めて奇麗な切断面として残る。一方、従来の溶融爆発では、レーザ照射部近傍まで溶融爆発し、多数の飛散物が生じるとともに、レーザ照射部と未照射部との境界は極めて不鮮明となる。

このように、レーザアブレーションではレーザ照射部を奇麗に除去することができるが、ほとんど全ての物質を瞬時にして除去してしまうため制御性に欠け、ヒューズのみならず、その下層の半導体基板の一部までもが除去されてしまうという欠点がある。

上記欠点に鑑み本願発明者等が鋭意検討を行った結果、本願発明者等は、レーザアブレーションにより昇華されにくい材料を見出した。そして、レーザアブレーションにより昇華されにくい所定の材料からなるブロック層をヒューズの下層部に設けておくことにより、このブロック層上でレーザアブレーションを制御性よく停止することができることが初めて明らかとなった。

レーザアブレーションによりヒューズを切断する場合であっても、ブロック層によりレーザアブレーションを抑制することができればレーザ光の波長を短くしても従来の溶融爆発のように半導体基板に損傷を与える虞もない。したがって、レーザ光のスポットサイズは、レーザ光の波長に応じていくらでも小さくすることができる。

また、互いに隣接する２本のヒューズの両方を切断した場合でも、ブロック層が十分に厚ければ両方のレーザスポットが重なり合っても半導体基板に損傷を与える虞がない。すなわち、ヒューズピッチは、レーザ光の波長を短くすることによっていくらでも縮小することができる。

また、レーザアブレーションでは、ヒューズを切断するために必要とされる装置はレーザ装置のみであり、エッチング装置等を付加する必要はなく、また、製造工程数や製造コストが増加することもない。

レーザアブレーションを抑制するためのブロック層としては、例えばＷ（タングステン）膜を用いることができる。

すなわち、上記目的は、下地基板上にブロック層を形成するブロック層形成工程と、前記ブロック層上に絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜上にヒューズを形成するヒューズ形成工程と、次いで、前記ヒューズを覆うカバー膜を形成するカバー膜形成工程と、レーザアブレーションにより前記ヒューズを切断するヒューズ切断工程とを有し、前記ヒューズ切断工程では、前記カバー膜と前記ヒューズとを連続して切断するとともに、前記ブロック層でレーザアブレーションを停止することを特徴とする半導体装置の製造方法によって達成される。上記の半導体装置の製造方法によれば、レーザアブレーションによりヒューズを切断しうる半導体装置を製造することができる。また、レーザアブレーションにより切断しうるヒューズは極めて狭いピッチで配置できるので、ヒューズ回路の集積度を向上することができる。

また、レーザアブレーションによりヒューズを切断すれば、製造工程を複雑にせず、且つ、新たな製造装置を配備する必要がないので、製造コストを増加せずにヒューズのピッチを狭めることができる。

また、レーザアブレーションにより昇華されにくい材料よりなるブロック層をヒューズ下層部に形成しておくことにより、ブロック層で制御性よくレーザアブレーションを停止することができる。

また、上記の半導体装置の製造方法において、前記ヒューズ切断工程では、波長が５００ｎｍ以下のレーザ光により前記ヒューズを切断することが望ましい。レーザアブレーションでは下地基板のレーザ光の吸収を考慮する必要がないので、基板の吸収帯である１μｍ以下の波長帯のレーザ光を用いることができる。また、このような短波長レーザ光を用いることによりレーザ光のスポットサイズを縮小することができるので、ヒューズピッチを狭めてヒューズを配置することができる。

また、上記の半導体装置の製造方法において、前記レーザ光は、Ｎｄ：ＹＡＧレーザの第３高調波又はＮｄ：ＹＬＦレーザの第３高調波であることが望ましい。

また、上記の半導体装置の製造方法において、前記ヒューズ形成工程の後に、前記ヒューズ上を覆うカバー膜を形成するカバー膜形成工程を更に有することが望ましい。レーザアブレーションでは、上層部から順次昇華していくので、ヒューズ上にカバー膜が形成されている場合であってもカバー膜上からヒューズを切断することができる。

また、上記の半導体装置の製造方法において、前記カバー膜形成工程の後に、組立の際のストレスを緩和するためのポリイミド膜を形成するポリイミド膜形成工程を更に有することが望ましい。また、カバー膜上にポリイミド膜が形成されている場合であっても、同様に、ポリイミド膜上からヒューズを切断することができる。

また、上記の半導体装置の製造方法において、前記ブロック層形成工程では、タングステン膜を含む前記ブロック層を形成することが望ましい。

また、上記の半導体装置の製造方法において、前記ヒューズ形成工程では、アルミ膜又はアルミ合金膜を含む前記ヒューズを形成するようにしてもよい。

以上の通り、本発明によれば、下地基板上に形成されたブロック層と、ブロック層上に形成された絶縁膜と、絶縁膜上に形成されたヒューズとにより半導体装置を構成するので、下地基板に損傷を与えることなく制御性よくレーザアブレーションによりヒューズを切断することができる。また、レーザアブレーションにより切断しうるヒューズは極めて狭いピッチで配置できるので、ヒューズ回路の集積度を向上することができる。

また、複数のメモリセルが形成されたメモリセル領域と、不良メモリセルを冗長メモリセルに切り換えるヒューズ回路が形成されたヒューズ回路領域とを有する半導体装置であって、ヒューズ回路領域に形成されたブロック層と、ブロック層上に形成された絶縁膜と、絶縁膜上に形成され、メモリセルを構成する導電層又はメモリセル領域に形成された配線層と同一の導電層よりなるヒューズとを有することを特徴とする半導体装置によっても達成される。このように半導体装置を構成することにより、レーザアブレーションにより制御性よく切断しうるヒューズをメモリデバイスにおける冗長回路への切り換え回路に適用することができる。また、レーザアブレーションにより切断しうるヒューズは極めて狭いピッチで配置できるので、メモリデバイスの集積度を向上することができる。

また、下地基板上にブロック層を形成するブロック層形成工程と、ブロック層上に絶縁膜を形成する絶縁膜形成工程と、絶縁膜上にヒューズを形成するヒューズ形成工程とにより半導体装置を製造することにより、レーザアブレーションにより切断しうるヒューズを有する半導体装置を製造することができる。また、レーザアブレーションにより切断しうるヒューズは極めて狭いピッチで配置できるので、ヒューズ回路の集積度を向上することができるまた、レーザアブレーションによりヒューズを切断すれば、製造工程を複雑にせず、且つ、新たな製造装置を配備する必要がないので、製造コストを増加せずにヒューズのピッチを狭めることができる。

また、下地基板上に形成されたブロック層と、ブロック層上に形成された絶縁膜と、絶縁膜上に形成されたヒューズとを有する半導体装置のヒューズをレーザアブレーションにより切断するためのレーザ装置であって、５００ｎｍ以下の発振波長を有し、ヒューズをレーザアブレーションにより切断するために十分なエネルギー密度を有するレーザ光を発振するレーザ共振器と、レーザ共振器により出力されたレーザ光を所定のスポットサイズに集光するレンズ機構と、レーザ共振器により出力されたレーザ光を半導体装置の所定の位置に照射するための位置合わせ機構とによりレーザ装置を構成することにより、ウェーハの任意の位置にレーザ光を照射し、レーザアブレーションによりヒューズを切断することができる。

本発明の第１実施形態による半導体装置の構造を示す平面図及び断面図である。 本発明の第１実施形態による半導体装置の製造方法を示す工程図である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 第１実施形態の変形例による半導体装置の製造方法を示す工程図（その１）である。 第１実施形態の変形例による半導体装置の製造方法を示す工程図（その２）である。 本発明の第２実施形態による半導体装置の構造を示す概略断面図である。 第２実施形態の変形例による半導体装置の構造を示す概略断面図（その１）である。 第２実施形態の変形例による半導体装置の構造を示す概略断面図（その２）である。 本発明の第３実施形態によるレーザ装置を示す概略図である。 従来の半導体装置の構造及び製造方法を示す概略図（その１）である。 従来の半導体装置の構造及び製造方法を示す概略図（その２）である。

［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図１乃至図４を用いて説明する。

図１は本実施形態による半導体装置の構造を示す平面図及び断面図、図２は本実施形態による半導体装置の製造方法を示す工程図、図３及び図４は本実施形態による半導体装置の製造方法を示す工程断面図である。

はじめに、本実施形態による半導体装置の構造について図１を用いて説明する。図１（ａ）は本実施形態による半導体装置の構造を示す平面図、図１（ｂ）は図１（ａ）のＸ−Ｘ′線断面図である。

下地基板１０上には、レーザアブレーションを抑制するブロック層１２が形成されている。下地基板１０及びブロック層１２上には、層間絶縁膜１４が形成されている。層間絶縁膜１４上には、例えばアルミや多結晶シリコンなどの導電膜よりなるヒューズ２２が複数形成されている。ヒューズ２２上には、カバー膜３０が形成されている。

このように、本実施形態による半導体装置では、ヒューズ２２が形成された領域の下層に、レーザアブレーションを抑制するブロック層１２が形成されていることに特徴がある。このようなブロック層１２を設けることにより、制御性に欠けるレーザアブレーションを用いてヒューズ２２を切断する場合にもブロック層１２で制御性よくレーザアブレーションを停止することができる。

ブロック層１２としては、レーザアブレーションにより昇華されにくい材料を適用することが望ましく、具体的には、Ｗ（タングステン）膜や、Ｗ／ＴｉＮ／Ｔｉなどの積層膜を用いることができる。これらの膜や積層膜は、従来より半導体装置の製造に広く用いられているものであり、プロセスの整合性にも優れている。

また、特別にブロック作用を有しなくても、ヒューズ２２と半導体基板間に配置される膜が厚ければ厚いほどよいので、半導体装置に用いられる全ての層をヒューズ２２下部に配置してもブロック層１２としての機能を発揮できる。

ヒューズ２２としては、ブロック層１２に比べて十分にレーザアブレーションされやすい材料であれば如何なる材料であっても適用することができる。実際に半導体装置に使用されている材料としては、例えば、多結晶シリコン、金属シリサイド、Ａｌ、Ａｌ−Ｓｉ−ＣｕやＡｌ−Ｃｕ−ＴｉなどのＡｌ合金、Ｔｉ、ＴｉＮ、又はこれらの積層膜を用いることができる。

ヒューズ２２のピッチは、レーザ光のスポットサイズと位置合わせ余裕とにより律則される。レーザ光の最小スポットサイズは、概略、レーザ光の波長の約２倍と見積もることができるので、例えばレーザ光の波長を０．３５５μｍ、位置合わせ余裕を０．５μｍとすると、ヒューズ２２のピッチは約１．２μｍとなる。したがって、従来の半導体装置と比較して、ヒューズ２２のピッチを極めて狭くすることができる。

また、２回のレーザアブレーションに耐えうる膜厚を有するブロック層を設けておけば、隣接するヒューズを切断するためのレーザ光のスポットが重なり合っても下地に損傷を与える虞がないので、位置合わせ余裕を確保する必要はない。したがって、ヒューズピッチは更に狭めることができる。

また、レーザアブレーションでは下地基板による吸収を考慮する必要がないので、レーザ光の波長を短くすることによりヒューズピッチを更に狭めることができる。したがって、半導体装置の微細化に極めて有効である。

このように、本実施形態によれば、ヒューズの下層部にレーザアブレーションにより昇華されにくい材料からなるブロック層を設けるので、レーザアブレーションにより制御性よくヒューズの切断をしうる半導体装置を構成することができる。

また、レーザアブレーションでは、レーザ光の波長を短くしても下地基板に影響を与えないので、レーザ光のスポットサイズをレーザ光の波長に応じて極めて小さくすることができる。これにより、ヒューズピッチを狭めることができるので、半導体装置の集積度を向上することができる。

次に、本実施形態による半導体装置の製造方法について図２乃至図４を用いて説明する。

本実施形態による半導体装置の製造方法は、図２に示すように、下地基板上にレーザアブレーションを抑制するブロック層を形成する工程（ステップＳ１１）と、ブロック層上に絶縁膜を介してヒューズを形成する工程（ステップＳ１２）と、ヒューズ上を覆うカバー膜を形成する工程（ステップＳ１３）と、回路の動作試験を行う試験工程（ステップＳ１４）と、レーザアブレーションによりヒューズを切断する工程（ステップＳ１５）とにより半導体装置を製造することに特徴がある。

以下、具体的な構造を例に本実施形態による半導体装置の製造方法を詳細に説明する。

まず、所定の素子が形成された下地基板１０上に、レーザアブレーションを抑制するためのブロック層１２を形成する（ステップＳ１１）。例えば、下地基板１０上にＣＶＤ法により膜厚約３５０ｎｍのＷ膜を堆積して所定の形状にパターニングし、ブロック層１２とする。

次いで、ブロック層１２を覆う層間絶縁膜１４を形成する。例えば、ＣＶＤ法により膜厚約１μｍのシリコン酸化膜を堆積し、層間絶縁膜１４とする（図３（ｂ））。

続いて、層間絶縁膜１４上に、ヒューズとなる導電膜を堆積する。例えば、スパッタ法により、膜厚約１００ｎｍのＴｉＮ膜１６と、膜厚約１μｍのＡｌ−Ｃｕ−Ｔｉ膜１８と、膜厚約５０ｎｍのＴｉＮ膜２０とを堆積する。

この後、通常のリソグラフィー技術及びエッチング技術により、ＴｉＮ膜２０／Ａｌ−Ｃｕ−Ｔｉ膜１８／ＴｉＮ膜１６よりなる積層膜をパターニングし、ブロック層１２の上部に、この積層膜よりなるヒューズ２２を形成する（ステップＳ１２、図３（ｃ））。例えば、ブロック層１２上に、幅約２μｍのヒューズ２２を２μｍピッチで複数配置する。

次いで、ヒューズ２２が形成された基板上にカバー膜３０を形成する（ステップＳ１３）。例えば、ＣＶＤ法により膜厚約１００ｎｍのＳｉＯＮ膜２４を堆積し、次いで膜厚約１μｍのＳＯＧ膜２６を塗布して表面を平坦化し、続いてＣＶＤ法により膜厚約１μｍのＳｉＮ膜２８を堆積し、ＳｉＯＮ膜２４と、ＳＯＧ膜２６と、ＳｉＮ膜２８とからなるカバー膜３０を形成する（図４（ａ））。

続いて、通常のリソグラフィー技術及びエッチング技術により、ボンディングパッド（図示せず）を露出するための開口部をカバー膜に形成する。

溶融爆発によりヒューズを切断する従来の半導体装置の製造方法では、溶融爆発を起こすためにカバー膜を除去し、或いは薄くする必要があり、通常、ボンディングパッドの開口と同時にヒューズ窓を形成するためのエッチングを行っていた。しかしながら、レーザアブレーションを用いる本実施形態による半導体装置の製造方法では、上層の膜から順次昇華していくためカバー膜３０にヒューズ窓を形成する必要はない。したがって、カバー膜３０のパターニング工程では、１００μｍ単位の大きなパッド開口部のみを形成すれば十分であり微細なヒューズ窓を形成する必要はないので、リソグラフィー工程を簡略にすることができる。このことは、従来のようにヒューズ窓を形成してはいけないことを意味するものではない。ヒューズ窓を形成すれば、ヒューズ上の膜が少なくなるためレーザアブレーションのトータルパワーを減少でき、また、スループットの増加及びより高精度のレーザアブレーション制御も可能となるなどのメリットを得ることができる。

この後、所定の回路試験を行い不良メモリセル等を特定し、冗長メモリセルと切り換えるために切断すべきヒューズを特定する（ステップＳ１４）。この際、切断すべきヒューズ２２のウェーハ上における位置座標を予め記憶しておき、ヒューズ切断の際に用いる。

次いで、レーザアブレーション法を用い、回路試験により特定されたヒューズ２２を切断する（ステップＳ１５、図４（ｂ））。なお、上述の構造では、発振波長３５５ｎｍ、パルス幅４０ｎｓｅｃ、パワー１００μＪ、スポットサイズ５μｍの条件により、ブロック層１２でレーザアブレーションを停止しつつヒューズ２２を切断することができた。なお、レーザ光のスポットサイズは、１．５μｍ程度のものを使用することもでき、更には波長の２倍程度まで縮小可能である。

この後、必要に応じて再度回路試験を行い、良品の組立を行う。

このように、本実施形態によれば、レーザアブレーションを用いてヒューズ２２を切断するので、カバー膜３０にヒューズ窓を設けることなくヒューズ２２を切断することができる。これにより、カバー膜３０のパターニングの際のリソグラフィー工程を簡略にすることができる。また、ヒューズ２２の切断にフォトレジストやエッチング装置を用いる必要がないので、ヒューズ切断専用のエッチング装置などを新たに配備する必要もない。

また、レーザアブレーションではレーザの波長を独立して短波長化することができるので、レーザのスポットサイズを極めて小さくすることができる。これにより、ヒューズ回路を構成する領域の専有面積を大幅に縮小することができるので、半導体装置の集積度を向上することができる。

なお、半導体チップをセラミックパッケージに封入する際のチップとセラミックとの間の熱膨張差などによる影響を抑えるため、カバー膜３０上に緩衝材としてポリイミド膜を形成する場合がある。このような場合にも、本実施形態による半導体装置の製造方法は有効である。すなわち、レーザアブレーションを用いる本実施形態の半導体装置の製造方法では、対象物の表面側から順次昇華していくので、カバー膜上にポリイミド膜が形成されている場合であってもポリイミド膜上からヒューズを切断することができる。

例えば、図５に示すように、下地基板上にブロック層を形成し（ステップＳ２１）、ブロック層上に層間絶縁膜を介してヒューズを形成し（ステップＳ２２）、ヒューズ上を覆うカバー膜を形成し（ステップＳ２３）、カバー膜を覆うポリイミド膜を形成し（ステップＳ２４）、その後、所定の動作試験を行い（ステップＳ２５）、レーザアブレーションによりヒューズを切断（ステップＳ２５）することができる。

また、上記実施形態ではカバー膜の形成後に動作試験を行っているが、少なくとも最終配線層が形成されていれば動作試験を行うことができる。また、ヒューズの切断は、動作試験の後であれば行うことができる。したがって、例えば図６に示すように、下地基板上にブロック層を形成する工程（ステップＳ３１）と、ブロック層上に絶縁膜を介してヒューズを形成する工程（ステップＳ３２）と、ヒューズ上を覆うカバー膜を形成する工程（ステップＳ３３）と、カバー膜を覆うポリイミド膜を形成する工程（ステップＳ３４）とを有する半導体装置の製造方法において、動作試験工程（ステップＳ３５）は、カバー膜形成工程の前に行ってもよいし、ポリイミド膜形成工程の前に行ってもよいし、ポリイミド膜形成工程の後に行ってもよい。また、ヒューズ切断工程（ステップＳ３６）は、動作試験工程（ステップＳ３５）の後であれば、カバー膜形成工程の前に行ってもよいし、ポリイミド膜形成工程の前に行ってもよいし、ポリイミド膜形成工程の後に行ってもよい。

［第２実施形態］
本発明の第２実施形態による半導体装置の構造について図７を用いて説明する。

図７は本実施形態による半導体装置の構造を示す概略断面図である。

本実施形態では、第１実施形態による半導体装置及びその製造方法をＤＲＡＭに適用した場合の一例について説明する。ＤＲＡＭでは、メモリセルを指定するアドレス回路の切り換えにヒューズ回路を使用し、ヒューズ回路の所定のヒューズを切断することにより不良メモリセルのアドレスを冗長メモリセルに切り換えることが行われている。このようにＤＲＡＭを構成することにより、一部のメモリセルが不良である場合にも、このメモリセルを冗長メモリセルに切り換えることで装置全体が不良となることから救済することができる。

シリコン基板４０上には、複数のメモリセルが形成されたメモリセル領域４２と、メモリセルを駆動するための周辺回路が形成された周辺回路領域４４と、不良メモリセルを冗長メモリセルに切り換えるためのヒューズ回路が形成されたヒューズ回路領域４６とが設けられている。

シリコン基板４０には、素子領域を画定するための素子分離膜４８が形成されている。メモリセル領域４２のシリコン基板４０には、ゲート電極５０とソース／ドレイン拡散層５２、５４とからなる転送トランジスタが形成されている。ソース／ドレイン拡散層５２には、ビット線５６が接続されている。ソース／ドレイン拡散層５４には、フィン型の蓄積電極５８が接続されている。蓄積電極５８は、誘電体膜を介して対向電極６０により覆われており、蓄積電極５８、誘電体膜、対向電極６０とからなるキャパシタが形成されている。こうして、メモリセル領域４２には、転送トランジスタ及びキャパシタとからなるメモリセルが複数形成されている。なお、図７に示すメモリセルの構造については、例えば同一出願人による特公平８−２８４７６号公報に詳述されている。周辺回路領域４４には、周辺回路を構成する複数の周辺トランジスタ（図示せず）が形成されている。メモリセル及び周辺トランジスタが形成されたシリコン基板４０上には、層間絶縁膜６２が形成されている。ヒューズ領域４６の層間絶縁膜６２上には、Ｗ膜よりなるレーザアブレーションを抑制するためのブロック層６４が形成されている。ブロック層６４が形成された層間絶縁膜５２上には、層間絶縁膜６６が形成されている。層間絶縁膜６６上には、同一のＡｌ合金層により形成された裏打ちワード線６８と、周辺トランジスタを相互接続して周辺回路を構成するための配線層７０とが形成されている。裏打ちワード線６８、配線層７０が形成された層間絶縁膜６６上には、層間絶縁膜７２が形成されている。層間絶縁膜７２上には、同一のＡｌ合金層により形成された配線層７４とヒューズ７６とが形成されている。配線層７４及びヒューズ７６が形成された層間絶縁膜７２上には、カバー膜７８が形成されている。

このように、本実施形態による半導体装置は、第１実施形態による半導体装置を、ＤＲＡＭにおける冗長回路への切り換えを行うヒューズ回路に適用していることに特徴がある。すなわち、ヒューズ回路のヒューズをＤＲＡＭを構成するための第２金属配線層により構成し、ヒューズ７６の下層にレーザアブレーションを抑制するブロック層６４を形成している。このように半導体装置を構成することにより、レーザアブレーションにより制御性よくヒューズを切断することができる。

なお、ヒューズの切断は、第１実施形態による半導体装置の製造方法と同様に行うことができる。

このように、本実施形態によれば、ＤＲＡＭにおける冗長回路への切り換えのためのヒューズ回路として、ヒューズ７６の下層にレーザアブレーションにより昇華されにくい材料よりなるブロック層６４を有するヒューズ回路を適用するので、レーザアブレーションにより制御性よくヒューズを切断しうる半導体装置を構成することができる。

また、レーザアブレーションではレーザ光の波長を短くしても下地基板に影響を与えないので、レーザ光のスポットサイズをレーザ光の波長に応じて極めて小さくすることができる。これにより、ヒューズピッチを狭めることができるので、ＤＲＡＭの集積度を向上することができる。

なお、上記実施形態では、ヒューズ７６を構成する配線層として第２金属配線層を用いたが、必ずしも第２金属配線層である必要はない。すなわち、レーザアブレーションでは被対象物の上層部から順次昇華していくので、ヒューズを覆う上層の膜厚には影響されない。したがって、ヒューズ７６を構成する配線層を必ずしも最上層の配線層とする必要はなく、例えば図８に示すように、第１金属配線層によりヒューズ７６を構成することもできる。また、３層以上の金属配線層を有する場合にも、何れの配線層でヒューズ７６を構成してもよい。

また、レーザアブレーションにより昇華されにくい材料よりなるブロック層６４をヒューズ７６の下層側に配置すれば、金属配線層のみならず、その他の導電層によりヒューズ７６を構成してもよい。例えば、図９に示すように、対向電極６０と同一導電層によりヒューズ７６を構成し、その下層にブロック層６４を形成することができる。ブロック層６４としては、新たに挿入した膜を適用してもよいし、ヒューズ７６の下層側に位置する導電層、例えば、蓄積電極５８、ビット線５６、ワード線５０と同一導電層により構成してもよい。

同様に、蓄積電極、或いは、ビット線と同一導電層によりヒューズを構成することもできる。

また、上記実施形態では、フィン型のキャパシタを有するＤＲＡＭに第１実施形態のヒューズ回路を適用した場合について説明したが、フィン型のキャパシタを有するＤＲＡＭに限らず、種々の構造のＤＲＡＭに適用することができる。また、ＤＲＡＭのみならず、ＳＲＡＭその他のメモリ素子にも適用することができる。

［第３実施形態］
本発明の第３実施形態によるレーザ装置について図１０を用いて説明する。

図１０は本実施形態によるレーザ装置の構造を示す概略図である。

本実施形態では、第２実施形態による半導体装置の製造方法に適用しうるレーザ装置について説明する。

本実施形態によるレーザ装置は、主として、レーザ光を発振するためのレーザ共振器１００と、レーザ共振器のレーザ光源を光ポンピングするためのレーザダイオード１２０と、レーザ共振器１００から発せられたレーザ光を所定のスポットサイズに集光するレンズ機構１１８と、レーザ共振器１００から発せられたレーザ光をステージ１４０上に搭載されたウェーハ１４２の所定の位置に照射するビーム位置合わせ機構１３０とにより構成される。

レーザダイオード１２０から発せられた光１２２は、レンズ機構１２４を通してレーザ共振器１００に入射するようになっており、レーザ共振器１００のレーザ光源を光ポンピングする。

レーザ共振器１００は、レーザ光源１０２と、レーザ光源１０２を挟んで配置された誘導放出を持続するための２枚のミラー１０４、１０６と、レーザ光の周波数を変換し或いは調整するための制御機構１０８、１１０、１１２と、光共振器のＱを急速に変化するためのＱスイッチ１１４とがレーザ光の光軸１１６上に沿って配置されてなる。レーザ光源１０２としては、例えば、発振波長４４２ｎｍのＨｅ−Ｃｄ気体レーザ、第３高調波の発振波長が３５５ｎｍであるＮｄ：ＹＡＧ固体レーザ、第３高調波の発振波長が３４９ｎｍであるＮｄ：ＹＬＦ固体レーザを用いることができる。ミラー１０６は、ほぼ１００％の反射率でレーザ光を反射することが望ましく、ミラー１０４は、一部のレーザ光が透過されるように構成され、ミラー１０４を透過した光は出力光として用いられる。制御機構１０８、１１０、１１２は、レーザ光をそのまま用いることができる場合には必ずしも必要ないが、制御機構１０８、１１０、１１２を設けることにより、レーザ光の波長を、光パラメトリック発振（optical parametric oscillation）や２倍、３倍、４倍の非線形周波数変換を用いて所望の発振波長に変換することができる。ミラー１０４を透過したレーザ光は、レンズ機構１１８を介してビーム位置合わせ機構１３０に入射される。

ビーム位置合わせ機構１３０は、複数の反射板１３２、１３４、１３６、１３８により構成されており、反射板１３２、１３４、１３６、１３８を適宜制御することによりレーザ共振器１００から出力されたレーザ光をウェーハ１４０上の所定の位置に照射できるようになっている。ビーム位置合わせ機構１３０及びウェーハ１４０に照射されるレーザ光は、レンズ機構１４４により所望のスポットサイズに成型される。

レーザ共振器１００、レーザダイオード１２０、ビーム位置合わせ機構１３０、ステージ１４０は、レーザ制御装置１５０によって同期制御され、所定のレーザ発振条件で発せられたレーザ光を、所定のタイミングで、ウェーハ１４２上の所定の位置に照射できるようになっている。なお、ウェーハ１４２上における座標情報は、予めチップ１４６の動作試験を行い切断すべきヒューズの座標をデータ化しておき、レーザ照射の際にレーザ制御装置に与えればよい。

このようにしてレーザ装置を構成することにより、ウェーハの任意の位置にレーザ光を照射し、レーザアブレーションによりヒューズを切断することができる。

１０…下地基板
１２…ブロック層
１４…層間絶縁膜
１６…ＴｉＮ膜
１８…Ａｌ−Ｃｕ−Ｔｉ膜
２０…ＴｉＮ膜
２２…ヒューズ
２４…ＳｉＯＮ膜
２６…ＳＯＧ膜
２８…ＳｉＮ膜
３０…カバー膜
４０…シリコン基板
４２…メモリセル領域
４４…周辺回路領域
４６…ヒューズ回路領域
４８…素子分離膜
５０…ゲート電極
５２、５４…ソース／ドレイン拡散層
５６…ビット線
５８…蓄積電極
６０…対向電極
６２、６６、７２、７８…層間絶縁膜
６４…ブロック層
６８…裏打ちワード線
７０、７４…配線層
７６…ヒューズ
１００…レーザ共振器
１０２…レーザ光源
１０４、１０６…ミラー
１０８、１１０、１１２…制御機構
１１４…Ｑスイッチ
１１６…光軸
１１８、１２４、１４４…レンズ機構
１２０…レーザダイオード
１２２…光
１３０…ビーム位置合わせ機構
１３２、１３４、１３６、１３８…反射板
１４０…ステージ
１４２…ウェーハ
１４６…チップ
２００…下地基板
２０２…ヒューズ
２０４…層間絶縁膜
２０６…配線層
２０８…レーザ光
２１０…スポットサイズ
２１１…パッシベーション膜
２１２…フォトレジスト
２１４…露光された領域のフォトレジスト

Claims (7)

1. 下地基板上にブロック層を形成するブロック層形成工程と、
   前記ブロック層上に絶縁膜を形成する絶縁膜形成工程と、
   前記絶縁膜上にヒューズを形成するヒューズ形成工程と、
   次いで、前記ヒューズを覆うカバー膜を形成するカバー膜形成工程と、
   レーザアブレーションにより前記ヒューズを切断するヒューズ切断工程とを有し、
   前記ヒューズ切断工程では、前記カバー膜と前記ヒューズとを連続して切断するとともに、前記ブロック層でレーザアブレーションを停止する
   ことを特徴とする半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、
   前記ヒューズ切断工程では、波長が５００ｎｍ以下のレーザ光により前記ヒューズを切断する
   ことを特徴とする半導体装置の製造方法。
3. 請求項２記載の半導体装置の製造方法において、
   前記レーザ光は、Ｎｄ：ＹＡＧレーザの第３高調波又はＮｄ：ＹＬＦレーザの第３高調波である
   ことを特徴とする半導体装置の製造方法。
4. 請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
   前記ヒューズ形成工程の後に、前記ヒューズ上を覆うカバー膜を形成するカバー膜形成工程を更に有する
   ことを特徴とする半導体装置の製造方法。
5. 請求項４記載の半導体装置の製造方法において、
   前記カバー膜形成工程の後に、組立の際のストレスを緩和するためのポリイミド膜を形成するポリイミド膜形成工程を更に有する
   ことを特徴とする半導体装置の製造方法。
6. 請求項１乃至５のいずれか１項に記載の半導体装置の製造方法において、
   前記ブロック層形成工程では、タングステン膜を含む前記ブロック層を形成する
   ことを特徴とする半導体装置の製造方法。
7. 請求項１乃至６のいずれか１項に記載の半導体装置の製造方法において、
   前記ヒューズ形成工程では、アルミ膜又はアルミ合金膜を含む前記ヒューズを形成する
   ことを特徴とする半導体装置の製造方法。

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