JP4971827B2 - サーマルヘッド駆動回路及びそれを用いたプリンタ - Google Patents

Description

本発明は、サーマルヘッド駆動回路及びそれを用いたプリンタに関し、パラレルの印刷データで複数のサーマルヘッドを駆動するサーマルヘッド駆動回路及びそれを用いたプリンタに関する。

従来から、電流を流すと発熱するサーマルヘッドをライン状に並べ、サーマルヘッド毎に設けられた駆動回路から個々のサーマルヘッドに電流を流すことで、感熱紙のインクを熱溶解して印刷することが行われている。

図８は、従来のサーマルヘッド駆動回路の一例の回路構成図を示す。同図中、駆動回路１は半導体集積回路化されており、シリアル／パラレル変換部２と、遅延ラッチ部３と、出力部４とより構成されている。

入力端子５からは印刷データがシリアルに入力され、シリアル／パラレル変換部２に供給される。シリアル／パラレル変換部２は上記印刷データを入力端子６から入力されるクロックＣＬＫによりシフトしてｎビットパラレルに出力する。パラレル出力される印刷データの各ビットは遅延ラッチ部３のアンド回路７_１〜７_２Ｎに供給される。

遅延ラッチ部３には入力端子８から上記印刷データのシリアル／パラレル変換終了に同期して値１のラッチ信号が入力される。遅延ラッチ部３のアンド回路７_１〜７_２Ｎには端子８から入力された値１のラッチ信号及びこれを縦続接続された遅延素子９_１〜９_２Ｎ−１で順次遅延した信号が供給されており、アンド回路７_１〜７_２Ｎは入力端子８又は遅延素子９_１〜９_２Ｎ−１から供給される値１のラッチ信号で印刷データの各ビットをラッチして出力ＦＥＴ（電界効果トランジスタ）１０_１〜１０_２Ｎに供給する。

出力部４の出力ＦＥＴ１０_１〜１０_２Ｎはソースを接地され、ドレインを出力端子１１_１〜１１_２Ｎに接続されている。出力端子１１_１〜１１_２Ｎは負荷としてのサーマルヘッド１２_１〜１２_２Ｎの一端が接続され、サーマルヘッド１２_１〜１２_２Ｎの他端は電源１３に接続されている。サーマルヘッド１２_１〜１２_２Ｎは一つのサーマルヘッド基板１４上に一列に並べて配設されている。

出力ＦＥＴ１０_１〜１０_２Ｎは印刷データの各ビットに応じてオンし、オンした出力ＦＥＴに対応するサーマルヘッドに電源１３より電流が流れ、サーマルヘッドが発熱して感熱紙に印刷が行われる。

なお、特許文献１には、サーマルヘッドの駆動回路を複数のグループにグループ分けし、２段目以降のグループの駆動回路の前段にストローブ信号を遅延する遅延回路を設けることが記載されている。
特開２０００−２４６９３８号公報

プリンタ内においては、図８に示す駆動回路１とサーマルヘッド基板１４は、複数隣接して設けられ各サーマルヘッド基板１４のサーマルヘッドが一列に並ぶように配置されている。

この場合、各サーマルヘッド駆動回路は、出力端子１１_１側から出力端子１１_２Ｎ側に向けて順に印刷データの各ビットを出力するため、最初に発熱するサーマルヘッド１２_１側から最後に発熱するサーマルヘッド１２_２Ｎ側に向けてサーマルヘッド基板１４を熱が伝導する。このため、プリンタ内の隣接するサーマルヘッド基板１４においては図９に示すような温度分布となり、特に、サーマルヘッド基板１４の境目で温度勾配が不連続となって印刷むらが発生するという問題があった。

本発明は、上記の点に鑑みなされたもので、サーマルヘッド基板の位置に対して温度勾配が平坦となり印刷むらの発生を低減できるサーマルヘッド駆動回路及びそれを用いたプリンタを提供することを目的とする。

本発明の一実施態様によるサーマルヘッド駆動回路は、１ラインを印刷するＭ個のサーマルヘッド（３２_１〜３２_２Ｎ）を駆動するサーマルヘッド駆動回路において、前記Ｍ個のサーマルヘッド（３２_１〜３２_２Ｎ）のそれぞれに対応して供給されるＭビットの印刷データのそれぞれに対する遅延時間を異ならせる遅延手段（２３）を有し、前記遅延時間は、前記Ｍ個のサーマルヘッドのうちの奇数番目のサーマルヘッドに対しては番号が増加するほど増大し、前記Ｍ個のサーマルヘッドのうちの偶数番目のサーマルヘッドに対しては番号が増加するほど減少する設定としたことを特徴とする。

前記サーマルヘッド駆動回路において、前記遅延手段（２３）は、前記Ｍ個のサーマルヘッドを複数のグループに分け、各グループで奇数番目のサーマルヘッドに対し番号が増加するほど増大する遅延時間を設定し、前記各グループで偶数番目のサーマルヘッドに対し番号が増加するほど減少する遅延時間を設定した構成とすることができる。
また、本発明の他の実施態様によるサーマルヘッド駆動回路は、１ラインを印刷するＭ個のサーマルヘッドを駆動するサーマルヘッド駆動回路において、前記Ｍ個のサーマルヘッドのそれぞれに対応して供給されるＭビットの印刷データのそれぞれに対する遅延時間を異ならせる遅延手段を有し、前記遅延時間は、前記Ｍ個のサーマルヘッドのうちの奇数番目のサーマルヘッドに対しては番号が増加するほど減少し、前記Ｍ個のサーマルヘッドのうちの偶数番目のサーマルヘッドに対しては番号が増加するほど増大する設定としたことを特徴とする。
この場合、前記遅延手段は、前記Ｍ個のサーマルヘッドを複数のグループに分け、各グループで奇数番目のサーマルヘッドに対し番号が増加するほど減少する遅延時間を設定し、前記各グループで偶数番目のサーマルヘッドに対し番号が増加するほど増大する遅延時間を設定してもよい。

本発明の前記一実施態様または他の実施態様によるサーマルヘッド駆動回路において、前記遅延手段（２３）は、対応する前記Ｍビットの印刷データが供給されるＭ個の論理積回路（２７_１〜２７_２Ｎ）と、ラッチ信号を順次遅延して前記Ｍ個の論理積回路のうちの奇数番目の対応する論理積回路に供給する縦続接続された複数の第１の遅延素子（２９_１〜２９_Ｎ−１）と、前記ラッチ信号を順次遅延して前記Ｍ個の論理積回路のうちの偶数番目の対応する論理積回路に供給する縦続接続された複数の第２の遅延素子（２９_Ｎ〜２９_２Ｎ−１）とを有し、前記Ｍ個の論理積回路（２７_１〜２７_２Ｎ）は、対応する遅延された前記ラッチ信号に応じて、対応する前記Ｍビットの印刷データを出力するとともに、出力された前記Ｍビットの印刷データを、対応する前記Ｍ個のサーマルヘッド（３２_１〜３２_２Ｎ）に供給する構成とすることができる。

本発明の一実施態様によるプリンタは、本発明の前記サーマルヘッド駆動回路（２０Ａ，２０Ｂ，２０Ｃ）と、該サーマルヘッド駆動回路に接続され、一列に並べて配設されたＭ個のサーマルヘッド（３２_１〜３２_２Ｎ）とを備えたことを特徴とする。

なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。

本発明によれば、サーマルヘッド基板の位置に対して温度勾配が平坦となり印刷むらの発生を低減することができる。

＜サーマルヘッド駆動回路の一実施形態＞
図１は、本発明のサーマルヘッド駆動回路の一実施形態の回路構成図を示す。同図中、サーマルヘッド駆動回路２０は半導体集積回路化されており、シリアル／パラレル変換部２２と、遅延ラッチ部２３と、出力部２４とより構成されている。入力端子２５からは印刷データがシリアルに入力され、シリアル／パラレル変換部２２に供給される。

シリアル／パラレル変換部２２は上記印刷データを入力端子２６から入力されるクロックＣＬＫによりシフトしてＭ（例えばＭ＝２Ｎ＝１４４）ビットパラレルに出力する。パラレル出力される印刷データの各ビットは遅延ラッチ部２３のアンド回路２７_１〜２７_２Ｎそれぞれに供給される。

遅延ラッチ部２３には入力端子２８から上記印刷データのシリアル／パラレル変換終了に同期して所定期間だけ値１のラッチ信号が入力され、１番目の遅延素子２９_１で遅延されたのち二分岐され、一方は縦続接続された遅延素子２９_２〜２９_Ｎ−１で順次遅延されて奇数番目のアンド回路２７_３〜２７_２Ｎ−１それぞれに供給される。他方は２Ｎ番目のアンド回路２７_２Ｎに供給されると共に、縦続接続された遅延素子２９_Ｎ〜２９_２Ｎ−１で遅延されて偶数番目のアンド回路２７_２Ｎ−２〜２７_２それぞれに供給される。なお、遅延素子２９_１，２９_２の遅延量をＤ（Ｄは例えば数１０〜数１００ｎｓｅｃ）とすると、遅延素子２９_３〜２９_２Ｎ−２それぞれの遅延量は２Ｄである。図７（Ａ）〜（Ｄ）にアンド回路２７_１〜２７_４それぞれに供給されるラッチ信号の波形を示す。

アンド回路２７_１〜２７_２Ｎは入力端子２８又は遅延素子２９_１〜２９_２Ｎから供給される値１のラッチ信号で印刷データの各ビットをラッチして、一列に並べて配設されたｎチャネルＭＯＳ−ＦＥＴである出力ＦＥＴ３０_１〜３０_２Ｎに供給する。

出力部２４の出力ＦＥＴ３０_１〜３０_２Ｎはソースを接地され、ドレインを出力端子３１_１〜３１_２Ｎに接続されている。一列に並べて配設された出力端子３１_１〜３１_２Ｎは負荷としてのサーマルヘッド３２_１〜３２_２Ｎの一端が接続され、サーマルヘッド３２_１〜３２_２Ｎの他端は電源３３に接続されている。Ｍ個のサーマルヘッド３２_１〜３２_２Ｎは一つのサーマルヘッド基板３４上に一列に並べて配設されている。

出力ＦＥＴ３０_１〜３０_２Ｎは印刷データの各ビットの値（例えば値１）に応じてオンし、オンした出力ＦＥＴに対応するサーマルヘッドに電源３３より電流が流れ、サーマルヘッドが発熱して感熱紙に印刷が行われる。

この実施形態では、サーマルヘッド駆動回路２０は、奇数番目の出力端子では出力端子３１_１側から出力端子３１_２Ｎ−１側に向けて順に印刷データの各ビットを出力し、偶数番目の出力端子では出力端子３１_２Ｎ側から出力端子３１_２側に向けて順に印刷データの各ビットを出力する。

このため、奇数番目では最初に発熱するサーマルヘッド３２_１側から最後に発熱するサーマルヘッド３２_２Ｎ−１側に向けてサーマルヘッド基板３４を熱が伝導し、偶数番目では最初に発熱するサーマルヘッド３２_２Ｎ側から最後に発熱するサーマルヘッド３２_２側に向けてサーマルヘッド基板３４を熱が伝導することになる。

図２に、サーマルヘッド基板３４のサーマルヘッド位置（１〜２Ｎ）における奇数番目のサーマルヘッド３２_１〜３２_２Ｎ−１による温度分布を実線で示し、偶数番目のサーマルヘッド３２_２〜３２_２Ｎによるサーマルヘッド基板３４での温度分布を破線で示す。このように、奇数番目のサーマルヘッド３２_１〜３２_２Ｎ−１による温度分布と偶数番目のサーマルヘッド３２_２〜３２_２Ｎによる温度分布とは傾きが互いに逆となり、全てのサーマルヘッド３２_１〜３２_２Ｎによる温度分布は互いに逆の傾きを持つ温度分布が相殺し、図２に一点鎖線で示すようにほぼ平坦となる。

なお、上記実施形態では、２Ｎビットパラレルの印刷データのうち奇数番目のビットに対し番号が増加するほど増大する遅延量を設定し、偶数番目のビットに対し番号が増加するほど減少する遅延量を設定しているが、奇数番目のビットに対し番号が増加するほど減少する遅延量を設定し、偶数番目のビットに対し番号が増加するほど増加する遅延量を設定する構成としてもよい。

＜プリンタの構成＞
図３は、本発明のサーマルヘッド駆動回路を用いたプリンタの一実施形態のブロック図を示す。同図中、サーマルヘッド駆動回路２０Ａ，２０Ｂ，２０Ｃそれぞれは図１に示すサーマルヘッド駆動回路２０と同一構成であり、それぞれにはサーマルヘッド基板３４に配設されたサーマルヘッド３２_１〜３２_２Ｎが接続されている。サーマルヘッド駆動回路２０Ａ，２０Ｂ，２０Ｃそれぞれは隣接して設けられ各サーマルヘッド駆動回路２０Ａ，２０Ｂ，２０Ｃに接続されるサーマルヘッド３２_１〜３２_２Ｎが一列に並ぶようにサーマルヘッド基板３４Ａ，３４Ｂ，３４Ｃが配置されている。

この場合、各サーマルヘッド駆動回路２０Ａ，２０Ｂ，２０Ｃに接続されるサーマルヘッド基板３４Ａ，３４Ｂ，３４Ｃのサーマルヘッド３２_１〜３２_２Ｎそれぞれが図２に一点鎖線で示すようにほぼ平坦な温度分布を持つため、各サーマルヘッドのサーマルヘッド基板３４の境目で温度勾配がほぼ連続となり、印刷むらの発生を大幅に低減することができる。

＜サーマルヘッド駆動回路の変形例＞
図１に示すサーマルヘッド駆動回路では、図４に出力順序を番号で示すように、例えば１４４ビット分の出力端子３１_１〜３１_１４４を１つのグループとし、このグループ内で奇数番目の出力端子では出力端子３１_１側から出力端子３１_１４３側に向けて順に印刷データの各ビットを出力し、偶数番目の出力端子では出力端子３１_１４４側から出力端子３１_２側に向けて順に印刷データの各ビットを出力するようにしている。

この実施形態の第１変形例として図５に出力順序を番号で示すように、１４４ビット分の出力端子３１_１〜３１_１４４を２つのグループ３１_１〜３１_７２，３１_７３〜３１_１４４に分け、第１グループ内で奇数番目の出力端子では出力端子３１_１側から出力端子３１_７１側に向けて順に印刷データの各ビットを出力し、偶数番目の出力端子では出力端子３１_７２側から出力端子３１_２側に向けて順に印刷データの各ビットを出力し、第２グループ内で奇数番目の出力端子では出力端子３１_７３側から出力端子３１_１４３側に向けて順に印刷データの各ビットを出力し、偶数番目の出力端子では出力端子３１_１４４側から出力端子３１_７４側に向けて順に印刷データの各ビットを出力するよう設定しても良い。

更に、第２変形例として図６に出力順序を番号で示すように、１４４ビット分の出力端子３１_１〜３１_１４４を３つのグループ３１_１〜３１_４８，３１_４９〜３１_９６，３１_９７〜３１_１４４に分け、第１グループ内で奇数番目の出力端子では出力端子３１_１側から出力端子３１_４７側に向けて順に印刷データの各ビットを出力し、偶数番目の出力端子では出力端子３１_７２側から出力端子３１_２側に向けて順に印刷データの各ビットを出力し、第２グループ内で奇数番目の出力端子では出力端子３１_４９側から出力端子３１_９５側に向けて順に印刷データの各ビットを出力し、偶数番目の出力端子では出力端子３１_５０側から出力端子３１_９６側に向けて順に印刷データの各ビットを出力し、第３グループ内で奇数番目の出力端子では出力端子３１_９７側から出力端子３１_１４３側に向けて順に印刷データの各ビットを出力し、偶数番目の出力端子では出力端子３１_９８側から出力端子３１_１４４側に向けて順に印刷データの各ビットを出力するよう設定しても良い。

なお、上記実施形態では正論理で論理積演算を行うためにアンド回路２７_１〜２７_２Ｎを用いているが、負論理で論理積演算を行う場合にはアンド回路の代りにナンド回路を用いる。

本発明のサーマルヘッド駆動回路の一実施形態の回路構成図である。 本発明の複数のサーマルヘッド基板における温度分布を示す図である。 本発明のサーマルヘッド駆動回路を用いたプリンタの一実施形態のブロック図である。 本発明の一実施形態のグループ分けと出力端子の出力順序を示す図である。 本発明の第１変形例のグループ分けと出力端子の出力順序を示す図である。 本発明の第２変形例のグループ分けと出力端子の出力順序を示す図である。 アンド回路２７_１〜２７_４それぞれに供給されるラッチ信号の波形を示す図である。 従来のサーマルヘッド駆動回路の一例の回路構成図である。 従来の複数のサーマルヘッド基板における温度分布を示す図である。

符号の説明

２０ サーマルヘッド駆動回路
２２ シリアル／パラレル変換部
２３ 遅延ラッチ部
２４ 出力部
２５，２６，２８ 入力端子
２７_１〜２７_２Ｎ アンド回路
２９_１〜２９_２Ｎ−１ 遅延素子
３０_１〜３０_２Ｎ 出力ＦＥＴ
３１_１〜３１_２Ｎ 出力端子
３２_１〜３２_２Ｎ サーマルヘッド
３３ 電源
３４ サーマルヘッド基板

Claims (6)

1. １ラインを印刷するＭ個のサーマルヘッドを駆動するサーマルヘッド駆動回路において、
   前記Ｍ個のサーマルヘッドのそれぞれに対応して供給されるＭビットの印刷データのそれぞれに対する遅延時間を異ならせる遅延手段を有し、
   前記遅延時間は、前記Ｍ個のサーマルヘッドのうちの奇数番目のサーマルヘッドに対しては番号が増加するほど増大し、前記Ｍ個のサーマルヘッドのうちの偶数番目のサーマルヘッドに対しては番号が増加するほど減少する設定としたことを特徴とするサーマルヘッド駆動回路。
2. 請求項１記載のサーマルヘッド駆動回路において、
   前記遅延手段は、前記Ｍ個のサーマルヘッドを複数のグループに分け、各グループで奇数番目のサーマルヘッドに対し番号が増加するほど増大する遅延時間を設定し、前記各グループで偶数番目のサーマルヘッドに対し番号が増加するほど減少する遅延時間を設定したことを特徴とするサーマルヘッド駆動回路。
3. １ラインを印刷するＭ個のサーマルヘッドを駆動するサーマルヘッド駆動回路において、
   前記Ｍ個のサーマルヘッドのそれぞれに対応して供給されるＭビットの印刷データのそれぞれに対する遅延時間を異ならせる遅延手段を有し、
   前記遅延時間は、前記Ｍ個のサーマルヘッドのうちの奇数番目のサーマルヘッドに対しては番号が増加するほど減少し、前記Ｍ個のサーマルヘッドのうちの偶数番目のサーマルヘッドに対しては番号が増加するほど増大する設定としたことを特徴とするサーマルヘッド駆動回路。
4. 請求項３記載のサーマルヘッド駆動回路において、
   前記遅延手段は、前記Ｍ個のサーマルヘッドを複数のグループに分け、各グループで奇数番目のサーマルヘッドに対し番号が増加するほど減少する遅延時間を設定し、前記各グループで偶数番目のサーマルヘッドに対し番号が増加するほど増大する遅延時間を設定したことを特徴とするサーマルヘッド駆動回路。
5. 請求項１または３記載のサーマルヘッド駆動回路において、
   前記遅延手段は、
   対応する前記Ｍビットの印刷データが供給されるＭ個の論理積回路と、
   ラッチ信号を順次遅延して前記Ｍ個の論理積回路のうちの奇数番目の対応する論理積回路に供給する縦続接続された複数の第１の遅延素子と、
   前記ラッチ信号を順次遅延して前記Ｍ個の論理積回路のうちの偶数番目の対応する論理積回路に供給する縦続接続された複数の第２の遅延素子とを有し、
   前記Ｍ個の論理積回路は、対応する遅延された前記ラッチ信号に応じて、対応する前記Ｍビットの印刷データを出力するとともに、出力された前記Ｍビットの印刷データを、対応する前記Ｍ個のサーマルヘッドに供給することを特徴とするサーマルヘッド駆動回路。
6. 請求項１乃至５のいずれか１項記載のサーマルヘッド駆動回路と、該サーマルヘッド駆動回路に接続され、一列に並べて配設されたＭ個のサーマルヘッドとを備えたことを特徴とするプリンタ。

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