JP4976658B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、高駆動能力が要求される半導体装置に関わる。

時代とともに半導体装置は微細加工技術を駆使することにより、能力を下げずにより小さく作成できるようになった。高駆動能力を有する半導体素子においてもその流れは例外ではなく、微細加工技術を駆使することにより単位面積当たりのオン抵抗の低減が図られてきた。しかしながら、素子を微細化することによって生じる耐圧の低下は、微細加工による更なる駆動能力の向上に歯止めをかけていることも事実である。この微細化と耐圧のトレードオフを打破するために、これまでさまざまな構造の素子が提案されており、現在主流な構造としては、高耐圧かつ高駆動能力を有するPower MOS FETを例にとると、トレンチゲートMOSがあげられる。トレンチゲートMOSは高耐圧かつ高駆動能力を有するDMOSの中でも最も集積度の高いものでる。しかしながら、トレンチゲートMOSは基板の深さ方向に電流を流す縦型MOS構造であり、素子単体としては非常に優れた性能を有しているが、ICとのオンチップ化には不利である。ICとのオンチップ化を考慮すると、やはり従来の横型MOS構造を選ばざるを得ない。耐圧を低下させずに更に単位面積当たりのオン抵抗を低減する方法として、ゲート部を凸部と凹部を有するトレンチ構造にすることによってゲート幅を稼ぐ横型トレンチゲート型トランジスタが考案されている（例えば、特許文献を参照）。この従来技術の概念図を図４に示す。ここで、図４(a)は平面図、図４(b)は(a)の線分4B-4B'に沿った断面図、図４(c)は(a)の線分4C-4C'に沿った断面図、図４(d)は(a)の線分4D-4D'に沿った断面図である。ここで図４(a)において図を見易くするためトレンチ外部のゲート電極003とゲート絶縁膜004は透明にしてある。太線はゲート電極003のエッジを示している。この技術はゲート部をトレンチ構造にすることにより横型MOSの単位平面積当たりのゲート幅を拡げオン抵抗を低減する技術である。
特許３４０５６８１号公報

しかし、上記の技術にも２つの問題点がある。
（１）１つ目の問題点を示す。図５は図４のソース領域001もしくはドレイン領域002のみを取り出した鳥瞰図である。ここでゲート酸化膜004とゲート電極003は図示していない。図３のソース領域001もしくはドレイン領域002において、点線で表したトレンチ壁に接した極表面の色の濃い部分がチャネル部と接する部分020である。このチャネル部と接する
部分020はトレンチ壁に接触しているソース領域001もしくはドレイン領域002の極表面全てに存在する。つまり、図４の構造においてソース領域001もしくはドレイン領域002と前記チャネル部の接触面積は寸法d₁、w₁、l₂の長さによって決定される。前記接触面積が小さい場合、その部分が図４(d)の電流019が示すようにボトルネックとなり（電流密度がソース領域及びドレイン領域で密となり）、オン抵抗低減を阻害する。前記接触面積を大きくするには寸法d₁、w₁、l₂の長さを長く取ればよい。まず、寸法d₁について考えると、ソース領域001及びドレイン領域001を通常のイオン注入によって形成した場合のソース領域001及びドレイン領域001の深さである寸法d₁は一般に数千Åと浅く、長くするには限界がある。前記トレンチの凸部幅を変えずに前記トレンチの凹部幅である寸法w₁を長くすると、単位平面積あたりの前記トレンチ数が減少し垂直な接触面積が減少することとなり、ゲート幅が短くなるため寸法w₁を長くすることができない。

ソース領域及001又はドレイン領域002と前記トレンチとのオーバーラップ長であるl₂を長くする方法に関しては、ゲート長を変化させずにl₂を長くした場合、その分の面積が増大してしまうことは言うまでも無い。さらに、ソース領域001及びドレイン領域002がゲート電極003を利用したセルフアラインによって形成されるとすると、l₂を長くするためには、l₁を短くするか、ソース領域001及びドレイン領域002の不純物が拡散される長さを長くする方法が考えられるが、l₁を短くするには限界があるため、結局不純物拡散によってl₂を長くする方法しかない。しかしながら、この方法もまた、長さに限界があることは言うまでも無く、また、過度の不純物拡散によって生じるソース領域001又はドレイン領域002の低濃度化などのリスクもあり、現実的には困難である。つまり、従来技術ではMOSトランジスタの前記オン抵抗を小さくするために、素子平面積を変えず前記接触面積を増加させることは難しい。
（２）２つ目の問題点は、トレンチ深さに限界があることである。トレンチ深さを深くすることで単位平面積あたりのゲート幅を更に増加させる事が可能であるが、それはウェル領域005内に限った話で、一般的方法で作成するウェル領域005の深さには限界があるため、ウェル領域005の深さ以上にトレンチを深くすることはできない。仮にウェル領域005の深さ以上にトレンチを深くすると、基板に電流が漏れてしまう。

本発明は、上記の２つの問題点を解決し、長さ方向がゲート長方向と平行なトレンチに形成されたゲート電極を有し、単位平面積当たり大きなゲート幅を有する高駆動能力の横型MOSトランジスタを提供する。平面的な素子面積を増加させずに、低オン抵抗の高駆動能力の横型MOSトランジスタを実現する。

（１）n型もしくはp型半導体基板表面から一定の深さに設けられた高抵抗p型半導体のウェル領域と、前記ウェル領域の表面から途中の深さまでの複数本のトレンチと、前記トレンチが形成する凹凸部の表面に設けられたゲート絶縁膜と、前記トレンチ内部に埋め込まれたゲート電極とを有する構造において、前記トレンチ両端付近を除く前記凹凸部領域において前記トレンチ内部に埋め込まれたゲート電極と接触して基板表面に設けられたゲート電極膜と、前記ゲート電極膜の下部を除く前記ウェル領域において前記ウェル領域の深さより浅く設けられた２つの低抵抗n型半導体層ソース領域とドレイン領域を有する半導体装置とした。
（２）DDD構造を有する（１）に記載の半導体装置とした。
（３）LDMOS構造を有する（１）に記載の半導体装置とした。
（４）前記凹凸部の凸部の幅が1000Å程度の（１）から（３）に記載のいずれかの半導体装置とした。
（５）ツインウェル技術を併合した（１）から（４）に記載のいずれかの半導体装置とした。
（６）導電型を反転した（１）から（５）に記載のいずれかの半導体装置とした。
（７）（１）から（６）に記載の半導体装置において、前記トレンチ領域形成後に多方向からによる斜めイオン注入によって前記ウェル領域を形成する半導体装置の製造法とした。
（８）（１）から（６）に記載の半導体装置において、前記半導体基板の表面にイオン注入によってp型半導体領域を作成する工程と、前記半導体基板の表面に半導体をエピタキシャル成長させる工程と、前記のエピタキシャル成長させた半導体表面にイオン注入によってp型半導体領域を作成する工程により、前記ウェル領域を作成する工程を有する半導体装置の製造法とした。

本発明（請求項１）によれば、トレンチ両端付近がソース及びドレイン領域となるため、ソース及びドレイン領域とチャネル領域の接触面積を大きくすることができ、オン抵抗の低減が可能となる。
本発明（請求項２〜３）によれば、上記の構造及び製造法をベースにし、DDDやLDMOSなどの構造を採用するといった従来技術との併合が可能であるため、容易に耐圧の向上が図れる。

本発明（請求項４）によれば、凸部の幅を1000Å程度にすることによって、MOSがオン状態になる際に凸部内部が全て空乏化し、サブスレッショルド特性が向上する。したがってソース・ドレイン間のリークが減少し、閾値を下げることが可能となり、結果的に更に駆動能力を向上させることが可能となる。

本発明（請求項５）によれば、ツインウェル技術を利用することにより、１チップで高駆動能力を有するCMOS構造を作成することも、IC混載も容易に可能となる。

更に、本発明（請求項７）によれば、トレンチ形成直後に多方向からの斜めイオン注入によってウェル領域を形成するため、ウェル領域は凹部底面よりも深く形成される。従って、トレンチ形状を作成する前にウェル領域を作る手法よりトレンチ深さを深くすることができ、単位平面積あたりのゲート幅を増加させることが可能となる。

さらに、本発明（請求項８）によれば、半導体基板表面とエピタキシャル膜間にイオン注入によって作成された第２導電型半導体領域と、前記エピタキシャル膜にトレンチ構造を作成した後に斜めイオン注入によって作成された第２導電型半導体領域を、熱拡散によって繋げることにより、請求項７に記載の本発明より更にウェルを深くすることが可能となる。したがって、請求項７に記載の本発明より更に凹部底部を深くすることができ、単位平面あたりのゲート幅を更に増加させることが可能となる。

図１は本発明の代表的な実施例である。ここで、図１(a)は平面図、図１(b)は(a)の鳥瞰図である。図１(a)において、図を見易くするためトレンチ外部のゲート電極003とゲート絶縁膜004は透明にしてある。太線はゲート電極003のエッジを示している。また、図２(a)は図１(a)の線分2A-2A'の断面図、図２(b)は図１(a)の線分2B-2B'の断面図、図３(a)は図１(a)の線分3A-3A'の断面図、図３(b)は図１(a)の線分3B-3B'の断面図である。図４に示す従来例において、ゲート電極003がトレンチ部全体を覆っているが、図１から図３に示す本発明では、トレンチの両端付近がゲート電極003に覆われていない構造となっている。このような構造において、l₃を大きくすることによって（l₂が大きくなる）、ソース及びドレイン領域とチャネルの接触面積が大きくすることが可能となり、上記の１つ目の課題が解消する。

次に、製造法について記す。図６は本発明の製造法の一例である。図６(a)に示すように、表面付近にウェル領域005を形成したn型もしくはp型高抵抗半導体基板006に多数本のトレンチを形成する。ここで、トレンチの深さをウェル領域005の深さより深くすると、基板にリーク電流が流れてしまうため安易にトレンチの深さを深くすることは出来ないが、ウェル領域005を作成する為のイオン注入を、図１０(a)に示すように前記トレンチ領域作成直後の多方向からの斜めイオン注入によって行うことにより、更にトレンチ深さを深くすることが可能となる。なぜなら、左右の斜めイオン注入017によってトレンチ側面とトレンチ上面にイオンが注入され、図示していない手前と奥からの斜めイオン注入によってトレンチ上面と底面にイオンが注入され、その後の熱拡散によって図１０(b)に示すようにトレンチ底部より深くなるように形成されるからである。この手法を用いることで、ウェル領域005を作成した後にトレンチ領域を作成する手法よりも確実にトレンチを深く形成することができ、単位面積あたりのゲート幅を増加させることが可能となり、上記の２つ目の課題が解消できる。

ただし、上記の方法でもトレンチ深さに限界はある。斜めイオン注入の角度θを変えずに単純にトレンチ深さを深くすると、図１１(a)に示すようにトレンチ底部領域のトレンチ側面にイオンが注入されない部分が生じ、熱拡散をしても図１１(b)に示すようにウェル領域005がトレンチ全体を囲まなくなる。一方、トレンチ底部領域のトレンチ側面にイオンが注入されるように斜めイオン注入角度θを小さくすると、図１２に示すようにトレンチ側面にイオンが十分に注入されず熱拡散後のウェルのイオン濃度プロファイルが一定でなくなる。

しかし、前記斜めイオン注入とエピタキシャル技術を組み合わせることで、トレンチ深さを上記限界以上に深くすることが可能となる。図１３(a)のように、半導体基板006の表面にウェルと同じ導電型となるようにイオン注入を施した領域016を形成する。その後図１３(b)のようにエピタキシャル成長により半導体膜を堆積させる。その後図１３(c)のようにトレンチ構造を作成し、図１３(d)のように多方向からによる斜めイオン注入を行う。エピタキシャル層と半導体基板間にイオン注入層が存在する為、熱拡散を施すことにより図１３(e)に示すようにトレンチ全体を囲むウェルを形成することが可能となる。この手法を用いれば、さらにトレンチ深さを深くすることが可能となり、更に単位面積あたりのゲート幅を増加させることが可能となる。

次に図６(b)に示すように、基板表面を酸化してゲート絶縁膜004とゲート電極膜003を順に形成し、チャネルとする領域上のゲート電極膜003のみを残し、その他のゲート電極膜003をエッチングする。このとき、図５に示すようなソース及びドレイン領域とチャネルの接触面積の縮小によってオン抵抗低減が阻害されない程度に長さl₃のトレンチ両端上部のゲート電極003もエッチバックし、トレンチ内部に埋め込まれているゲート電極003がd₂>0になるようにする。

次に、図６(c)に示すように、イオン注入および不純物拡散によりソース領域001及びドレイン領域002を作成する。仮にd₁<d₂となり、ソース領域001及びドレイン領域002とチャネル部が離れてしまう場合には、斜めイオン注入をすることによりソース及びドレイン領域を図７に示すように形成すればよい。ここで図７は図１(a)の線分2B-2B'の断面図である。最後に、図６(c)に示す構造表面にパッシベーション膜を形成し、ソース、ゲート、ドレイン部にコンタクトホールを作成し、それぞれの電極を取出し完成する。上記の実施例において、導電型を反転することによってp-ch型MOS構造も同様に作成することができることは言うまでも無く、ツインウェル手法を用いれば、１チップで高駆動能力を有するCMOS構造を作成することも、IC混載も容易に可能となる。以上が、本発明の基本構造及び基本製造法である。

ここからは、上記の基本構造の応用について述べる。

通常のプレーナ型MOSにおいて、耐圧向上のため、基本構造をベースとし、さまざまな構造が存在する。本発明に関しても同様に、基本構造（図1）をベースとし、図８に示すようDDD（Double Diffused Drain）構造のものや、図９に示すようなLDMOS (Lateral Double diffused MOS) 構造などの従来技術との併合が可能であるため、容易に耐圧向上が図れる。

また、図１に示す凸部007の幅を1000Å程度にすることによって、MOSがオン状態になる際に凸部内部が全て空乏化し、サブスレッショルド特性が向上する。したがってソース・ドレイン間のリークが減少し、閾値を下げることが可能となり、結果的に更に駆動能力を向上させることが可能となる。

以上、本発明の実施形態を説明したが、本発明は上記の実施形態に限定されるものではなく、本発明はその要旨を逸脱しない範囲で変形して実施できる。

本発明の基本構造を示す図。(a) 平面図。(b) 鳥瞰図。 図１(a)の断面図(a) 線分2A-2A'の断面図。(b) 線分2B-2B'の断面図。 図１(a)の断面図。(a) 線分3A-3A'の断面図。(b) 線分3B-3B'の断面図。 従来技術の実施例を示す図。(a) 平面図。(b) 図４(a)の線分4B-4B'の断面図。(c) 図４(a)の線分4C-4C'の断面図。(d) 図４(a)の線分4D4D'の断面図。 図４のソース領域001もしくはドレイン領域002の鳥瞰図。色の濃い部分はチャネルを表す。 本発明の製造工程を示した鳥瞰図。 d₁<d₂の場合の図１(a)の線分2B-2B'の断面図。 DDD構造を有する本発明の鳥瞰図。 LDMOS構造を有する本発明の鳥瞰図。 トレンチ深さが比較的浅い場合の断面図。(a)多方向斜めイオン注入直後の断面図。(b)他方高斜めイオン注入後、イオンを熱拡散した断面図。 トレンチ深さが深くイオン注入角度θが大きい場合の断面図。(a)多方向斜めイオン注入直後の断面図。(b)他方高斜めイオン注入後、イオンを熱拡散した断面図。 トレンチ深さが深くイオン注入角度θが小さいイオン注入直後の断面図。 エピタキシャル技術と斜めイオン注入法を用いたウェルの作成法(a) 半導体基板表面にイオン注入を施した断面図。(b) 図１３(a)の基板表面にエピタキシャル成長によって半導体膜を形成した断面図。(c) 図１３(b)にトレンチ構造を形成した断面図。(d) 図１３(c)に多方向斜めイオン注入を施した断面図。(e) 図１３(d)に熱拡散を施した断面図。

符号の説明

001 ソース領域
002 ドレイン領域
003 ゲート電極
004 ゲート絶縁膜
005 ウェル領域
006 高抵抗半導体基板
007 凸部
008 凹部
009 高抵抗n型半導体領域
010 高抵抗n型半導体基板
016 ウェルと同じ導電型となるようイオン注入を施された領域
017 イオン注入の方向
018 エピタキシャル成長による半導体膜
019 電流
020 チャネル部と接している部分

Claims (1)

1. 半導体基板の表面にイオン注入によって第一導電型の第一の半導体領域を形成する工程と、
   前記半導体基板の表面に半導体をエピタキシャル成長させエピタキシャル成長膜を形成する工程と、
   前記エピタキシャル成長膜もしくは、前記エピタキシャル成長膜と前記半導体基板に複数本のトレンチを形成する工程と、
   前記トレンチ越しにイオン注入によって第一導電型の第二の半導体領域を形成する工程と、
   前記第一の半導体領域と前記第二の半導体領域とが繋がるように熱拡散させウェル領域を形成する工程と、
   前記トレンチが形成する凹凸部の表面にゲート絶縁膜を設ける工程と、
   前記ゲート絶縁膜を介して前記トレンチ内部及び前記エピタキシャル成長膜の表面上にゲート電極を設ける工程と、
   前記トレンチの両端を除いた前記凹凸部以外のゲート電極をエッチバックし、前記エッチバックした領域の前記エピタキシャル成長膜の表面を露出させる工程と、
   前記トレンチの両端領域に２つの低抵抗第二導電型半導体であるソース領域及びドレイン領域を前記ウェル領域の深さより浅く設ける工程と、
   前記ソース領域およびドレイン領域のゲート幅方向に向かって露出している側面に第二導電型の不純物を拡散する工程と、
   を有する半導体装置の製造方法。

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