JP4988264B2 - ワードライン電圧の勾配を制御する不揮発性メモリ装置及びそのプログラム方法 - Google Patents

Description

本発明は一般的に不揮発性メモリ装置に係り、より詳細にはワードライン電圧の勾配を制御する不揮発性メモリ装置及そのプログラム方法に関する。また、本発明不揮発性メモリ装置を含むメモリシステムに関する。

半導体メモリは揮発性半導体メモリと不揮発性半導体メモリに分類される。揮発性メモリは貯蔵されたデータを電源が供給される間に読み出すことができ、電源が切れれば、データを失ってしまう。一方、不揮発性メモリ、例えばＭＲＯＭ（Ｍａｓｋ ＲＯＭ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓｂｌｅａｎｄ Ｐｒｏｍｒａｍｍａｂｌｅ ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）及びフラッシュメモリは、電源が消えてもデータを貯蔵することができる。

不揮発性メモリ装置のうちのフラッシュメモリは、セルとビットラインの接続構造に応じてＮＯＲフラッシュメモリとＮＡＮＤフラッシュメモリに分類される。ＮＯＲフラッシュメモリは高速動作に容易に適用されることができるが、集積度においては短所を有している。一方、ＮＡＮＤフラッシュメモリは集積度においては長所を有している。

図１Ａ及び図１Ｂはフローティングゲートを有するフラッシュメモリセルトランジスタの初期状態とプログラムされた状態を各々示す。

図１Ａ及び１Ｂを参照すれば、一般的に単一トランジスタフラッシュメモリセル１００は、半導体メモリ基板１１５上のソース１０５とドレイン１１０との間に形成されたチャンネルと、制御ゲート１２０及び誘電体酸化膜１４０とゲート酸化膜１５０との間に形成されたフローティングゲート１３０とを含む。ここで、誘電体酸化膜１４０、フローティング酸化膜１３０、ゲート酸化膜１５０及び制御ゲート１２０は、前記チャンネルの上にスタック状に接続されている。フローティングゲート１３０は電子をトラップする。トラップされた電子はフラッシュメモリセル１００のスレッショルド電圧を形成する。フローティングゲート１３０に動く電子はＦＮトンネリング及び電子注入などによって発生される。電子注入はＣＨＥ（Ｃｈａｎｎｅｌ ｈｏｔ−ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｉｏｎ）、ＣＩＳＥＩ（Ｃｈａｎｎｅｌ−Ｉｎｉｔｉａｔｅｄ Ｓｅｃｏｎｄａｒｙ Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ）などによって行われる。また一般的にＦＮトンネリングはフラッシュメモリ装置でデータを一回で消すのに使われる。さらに、不揮発性半導体メモリ装置が読み出し動作を行う時、フラッシュメモリセル１００に貯蔵されたデータ値は、フラッシュメモリセル１００のスレッショルド電圧を感知して決められる。下で詳細に説明する。

図１Ａを参照すれば、初期のフラッシュメモリセル１００はプログラムされていない状態にある。したがって、フラッシュメモリセル１００は論理的に“１”を貯蔵する。プログラムされていない状態で、フラッシュメモリセル１００は初期スレッショルド電圧Ｖｔｈ１を有する。ここで、スレッショルド電圧Ｖｔｈ１より低い電圧が制御ゲート１２０に印加されれば、フラッシュメモリセル１００はターンオフされる。そして、スレッショルド電圧Ｖｔｈ１より大きい電圧が制御ゲート１２０に印加されれば、フラッシュメモリセル１００はターンオンされる。

一方、図１Ｂを参照すれば、フラッシュメモリセル１００はプログラムされた状態にある時、論理的に“０”を貯蔵する。プログラムされた状態で、メモリセル１００はスレッショルド電圧Ｖｔｈ１より高い第２スレッショルド電圧Ｖｔｈ２を有する。ここで、スレッショルド電圧Ｖｔｈ２より低い電圧が制御ゲートに印加されれば、フラッシュメモリセル１００はターンオフされる。そしてスレッショルド電圧Ｖｔｈ２より高い電圧が制御ゲート１２０に印加されれば、フラッシュメモリセル１００はターンオンされる。

図２Ａ及び図２Ｂはフラッシュメモリセル１００のための消去動作及びプログラム動作を各々示す。

図２Ａを参照すれば、消去動作はフラッシュメモリセル１００に論理的に“１”を貯蔵させる。ここで、メモリセル１００のフローティングゲート１３０から電子を除去するために、消去電圧Ｖｅａｒｓｅがフラッシュメモリセル１００のバルク基板に印加され、制御ゲート１２０を接地させる。図３を参照すれば、フローティングゲート１３０から除去される電子はフラッシュメモリのスレッショルド電圧Ｖｔｈ１を減少させる。

図３は不揮発性メモリ装置のすべてのメモリセルのスレッショルド電圧Ｖｔｈ１が同一ではなく、代りにスレッショルド電圧Ｖｔｈ１が平均値に対してどのような分散と偏差を有するかということを示している。例えば、スレッショルド電圧Ｖｔｈ１は１Ｖ乃至３Ｖで分布している。消去動作がフラッシュメモリセル１００に実行された後、“消去されたセル”として、言及されたフラッシュメモリセル１００は論理的に“１”を貯蔵する。一般的に消去電圧ＶｅｒａｓｅはＮＡＮＤフラッシュメモリ装置の動作電圧Ｖｃｃより大きい。例えば、消去電圧Ｖｅｒａｓｅは動作電圧Ｖｃｃが５Ｖである時、１９Ｖになることもあった。

図２Ｂを参照すれば、プログラム動作はフラッシュメモリセル１００に論理的に“０”を貯蔵させる。ここで、プロティングゲート１３０に貯蔵される電子を生成するためにプログラム電圧Ｖｐｇｍが用いられる。プログラム電圧Ｖｐｇｍはフラッシュメモリセル１００の制御ゲート１２０に印加されて、ソース１０５とドレイン１１０に流れる電流を発生させる。図３を参照すれば、電子はフラッシュメモリセル１００のスレッショルド電圧Ｖｔｈ２を増加させる。図３は、不揮発性メモリ装置のすべてのメモリセルのスレッショルド電圧Ｖｔｈ２が同一ではなく、代りにスレッショルド電圧Ｖｔｈ２が平均値に対してどのような分散と偏差を有するかということを示している。例えば、スレッショルド電圧Ｖｔｈ２は１Ｖ乃至３Ｖで分布している。プログラム動作がフラッシュメモリセル１００に実行された後、言及された“プログラムされたセル”すなわちフラッシュメモリセル１００は、論理的に“０”を貯蔵する。

ＮＡＮＤフラッシュメモリ装置は、メモリセルアレイ（またはメモリブロック）を含んでいる。メモリセルアレイは複数のＮＡＮＤフラッシュメモリセルストリング３００を含んでいる。ここで、ＮＡＮＤフラッシュメモリセルストリング３００は一般的にビットラインＢＬ０からビットラインＢＬｎ−１まで各々接続されている。

図４は一般的なＮＡＮＤフラッシュメモリストリング４００を示す。各々のストリング４００はＳＳＴ（Ｓｔｒｉｎｇ Ｓｅｌｅｃｔｉｏｎ Ｔｒａｎｓｉｓｔｅｒ）、ＧＳＴ（Ｇｒｏｕｎｄ Ｓｅｌｅｃｔｉｏｎ Ｔｒａｎｓｉｓｔｅｒ）及びＳＳＴとＧＳＴとの間に直列に接続された複数のフラッシュメモリセル１００を含む。ＳＳＴは対応するビットラインに接続されるドレインとＳＳＬに接続されたゲートとを含む。メモリセル１００はワードラインＷＬ０からワードラインＷＬｎ−１まで対応するワードラインに各々接続される。図４には示さないが、ワードラインＷＬ〜ＷＬｎ−１、ＳＳＬ及びＧＳＬは、ロー選択回路（ｌｏｗ ｓｅｌｅｃｔｉｏｎ ｃｉｒｃｕｉｔ）によって制御される。

ＮＡＮＤフラッシュメモリ装置は個別のフラッシュメモリセルストリング４００にプログラム動作を行うことができる。しかし、ＮＡＮＤフラッシュメモリ装置はただ一つのメモリブロックにおいて消去動作のみを行うことができる。

ＮＡＮＤフラッシュメモリ装置の選択されたロー（またはワードライン）のメモリセルをプログラムするため、メモリブロック（またはメモリアレイ）のメモリセルは、先ず消去されなければならない。これは各々のメモリセルに０Ｖ以下のスレッショルド電圧を与えるためである（すべてのメモリセルは論理的に“１”を貯蔵する）。一度メモリセルが消去されると、プログラムデータはＮＡＮＤフラッシュメモリ装置のページバッファにローディングされる。その後、高電圧ポンプ回路はプログラム動作のために各々の高電圧を発生させる。その後、ローディングされたデータは、プログラムループの繰り返しによって選択されたワードラインのメモリセルからプログラムされる。プログラムループの各々は、ビットラインセットアップ区間、プログラム区間、ディスチャージ／リカバリー区間及び検証区間で構成される。

ビットラインセットアップ区間の間、ビットラインＢＬ０〜ＢＬｎ−１はローディングされたプログラムデータに応じて電源電圧Ｖｃｃまたは接地電圧に充電される。すなわち、図５を参照すれば、ビットラインＢＬはメモリセルがプログラムされるように接地電圧に充電され、メモリセルがプログラムされないように電源電圧Ｖｃｃに充電される。

プログラム区間において、プログラム電圧Ｖｐｇｍは選択されたワードラインに印加され、より低いパス電圧Ｖｐａｓｓは選択されていないワードラインに印加される。選択されたワードラインに接続されると共に、接地電圧に接続充電されたビットラインに接続されたメモリセルの場合に、チャンネル電圧は０Ｖである。したがって、ＦＮトンネリングを減らすのに十分なバイアス条件（例えば１８Ｖ）を満足させる。したがって、電子はバルクからメモリセルのフローティングゲートに注入される。一方、周知のように電源電圧Ｖｃｃに充電されたビットラインに接続されたメモリセルの場合、ＳＳＴは電気的にターンオフされ、選択されたワードラインに接続されたメモリセルのチャンネル電圧はセルフプースティング（Ｓｅｌｆ−Ｂｏｏｓｔｉｎｇ）によって、ＦＮトンネリングを防止するのに十分な電圧に上昇する。したがって、メモリセルのプログラムを防止するようになる（図６参照）。

ビットライン及びワードラインの電圧は、リカバリー区間として作用するディスチャージ区間の間ディスチャージされる。メモリセルが所望の目標のスレッショルド電圧にプログラムされたか否かに対する判定は、検証区間の間行われる。

ステップパルスプログラム技術は、フラッシュメモリ装置をプログラムするために開発されてきた。図７は、プログラムされるフラッシュメモリセルの制御ゲートに接続される選択されたワードラインにパルスプログラム電圧が印加されたことを示している。図７を参照すれば、プログラム電圧（例えば１８Ｖ）はプログラムのパルスで選択されたワードラインに印加される。各々のプログラムパルスの間は、プログラムされるメモリセルに貯蔵されたデータを読み出す“確認期間”である。選択されたワードラインに接続されたメモリセルが所望のとおりにプログラムされたか否かを判定する時、図５に示したように、メモリセルと関連したビットラインをＶｃｃに充電することによって、プログラム動作が防止されるようにする。

一般的に、不揮発性メモリ装置のメモリセルにおいて、プログラム動作と消去動作は繰り返して実行される。フラッシュメモリセルはページ単位でプログラムされる。すなわち、例えば、フラッシュメモリセルはメモリの５１２バイトが同時にプログラムされるように構成される。

一方、フラッシュメモリセルは一つのブロック単位で消去される。すなわち、例えば、フラッシュメモリセルは３２ページ（例えば、メモリの１６Ｋバイト）単位で同時に消去される。

メモリセルに貯蔵されたデータを読み出すため、電圧Ｖｒｅａｄがメモリセルの制御ゲートに印加される。ＶｒｅａｄはＶｔｈ１とＶｔｈ２との間で選択される。（Ｖｔｈ１＜Ｖｒｅａｄ＜Ｖｔｈ２）。例えば、ここで、Ｖｔｈ１は一般的に−２Ｖであり、Ｖｔｈ２は２Ｖであり、Ｖｒｅａｄは０Ｖ（接地）である。この場合、もしＶｒｅａｄが制御ゲートに印加される時、メモリセルがターンオンされれば、メモリセルは消去されたセルになったか、すなわちそこが論理的に“１”を貯蔵しているか否かが判定される。一方、Ｖｒｅａｄが制御ゲートに印加される時、メモリセルがターンオフ状態にあれば、メモリセルはプログラムされたセルになったか、すなわちそこが論理的に“０”を貯蔵しているか否かが判定される。

図３を参照すれば、一般的にメモリ装置のメモリセルは、各々、様々な第１スレッショルド電圧Ｖｔｈ１と第２スレッショルド電圧Ｖｔｈ２とを有する。第１及び第２スレッショルド電圧は一定の偏差を置いて平均値の周りに分布する。しかし、もしスレッショルド電圧の分散と偏差が広くなり過ぎれば、第１及び第２スレッショルド電圧の差異も徐々に小さくなる。したがって、メモリセルからデータを読み出すためのＶｒｅａｄに対して動作マージンとノイズマージンが減る。

ＩＳＳＰ（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ）技術は、フラッシュメモリ装置におけるフラッシュメモリセルの間のスレッショルド電圧の差を減らすようにフラッシュメモリセルをプログラムするために開発されてきた。図８を参照すれば、選択されたワードラインに徐々に電圧レベルを増加させるパルスが印加される。しかし、動作は図７での説明と同一である。図９は第１パルス、第１パルスより大きい電圧を有する第２パルス、第２パルスより大きい電圧を有する第３パルスなどを印加した後、スレッショルド電圧分布がどのように変わるかを示している。ＩＳＳＰ技術を利用すれば、フラッシュメモリ装置におけるフラッシュメモリセルの間のスレッショルド電圧差が減る。

しかし、上述したＩＳＳＰ技術を含んだフラッシュメモリセルプログラム技術は問題点を有している。この問題点は、図１０及び図１１で説明する。

図１０は多様なメモリセルに接続されたワードラインの間に存在する寄生カップリングキャパシタンスを含むフラッシュメモリセルストリング１０００を示す。関心事はワードラインＷＬ３１と近くのＳＳＬ（Ｓｔｒｉｎｇ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ）との間のキャパシタンス１０１０である。図１１はワードラインがフラッシュメモリセルプログラム動作の間に選択される時、寄生カップリングキャパシタンスが問題を発生する可能性があるということを示す。

特に、フラッシュメモリセルプログラム動作の時、電源電圧ＶｃｃがＳＳＬに印加され、ストリング１１００のすべてのメモリセルのチャンネル電圧を“Ｖｃｃ−Ｖｔｈ”まで上昇させる。その後、ワードラインＷＬ３１が選択されれば、各々の高電圧レベル（例えば１５〜１８Ｖ）のプログラム電圧ＶｐｇｍがワードラインＷＬ３１に印加される。したがって、ワードラインに接続されたメモリセル１０５０をプログラムする。一方、低いパス電圧Ｖｐａｓｓが残りの選択されていないワードラインに印加される。Ｖｐａｓｓは、ビットラインが接地された時、選択されていないワードラインに接続されたメモリセルをターンオンさせるのに十分であるが、メモリセルをプログラムするのに十分ではない電圧である。

図１１を参照すれば、ワードラインＷＬ３１と近くのＳＳＬとの間にキャパシタンス１０１０のために、プログラム電圧Ｖｐｇｍのライジングエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）がＳＳＬに電圧スパイクを発生させる。このスパイクはＳＳＴの制御ゲートの電圧が“ＶＳＳＬ＞（Ｖｃｃ＋Ｖｔｈ）”になるように増加させるであろう。一方、上述したように、選択されたワードラインＷＬ３１と接続されたメモリセル１０５０がプログラムされなければ、関連したビットラインは電源電圧Ｖｃｃに接続される。この場合、ＳＳＴのゲート電圧が“Ｖｓｓｌ＞（Ｖｃｃ＋Ｖｔｈ）”になる時、ＳＳＴはターンオンされる。図１１に示したように、メモリセル１０５０のチャンネル電圧は減少する。メモリセル１０５０の制御ゲートに印加されたプログラム電圧Ｖｐｇｍと結合されたメモリセル１０５０のチャンネル電圧の減少は、メモリセル１０５０にＦＮトンネリングが発生するようにバイアス条件を与える。したがって、プログラム防止されたメモリセル１０５０をプログラムする。さらに、カップリングキャパシタンスのために、類似の問題がＳＳＬの近くに位置した他のワードラインでも発生するようになる。

本発明は上述の課題を解決するためになされ、本発明の目的は、ワードライン電圧の上昇勾配を調節してプログラム速度を速くできる不揮発性メモリ装置及びそのプログラム方法を提供することにある。また、本発明の目的は、このような不揮発性メモリ装置を含むメモリシステムを提供することにある。

本発明に係る不揮発性メモリ装置は複数のワードラインに接続された複数の不揮発性メモリセルを含む不揮発性メモリセルアレイと、第１及び第２電圧パルスシーケンスを発生させ、選択されたワードラインに接続された不揮発性メモリセルをプログラムするためにワードラインのうちの一つを選択して前記第１及び第２電圧パルスシーケンスのうちの一つを選択的に提供する電圧発生とを含み、前記第１電圧パルスシーケンスのうちの少なくとも一つの電圧パルス勾配は前記第２電圧パルスシーケンスのうちの少なくとも一つの電圧パルスの勾配より大きいことを特徴とする。

本発明に係る不揮発性メモリ装置の他の一面は、複数のワードラインと複数のビットラインに接続された複数の不揮発性メモリセルと、複数のストリングを含む各々のビットラインのメモリセルと、前記ストリングを選択するために複数の選択ラインを含むアレイ及び少なくとも一つのワードラインの第１ワードライン集合または少なくとも一つのワードラインの第２ワードライン集合を含むワードラインを含む不揮発性メモリセルアレイと、前記ワードラインのうちの一つを選択して接続された不揮発性メモリセルをプログラムする電圧パルスの第１及び第２電圧パルスシーケンスを発生させ、前記選択されたワードラインが前記第１ワードライン集合に属する時、前記選択されたワードラインに前記第１電圧パルスシーケンスを提供し、前記選択されたワードラインが第２ワードライン集合に属する時、前記第２電圧パルスシーケンスを提供するワードライン電圧発生器とを含み、前記第２ワードライン集合は、前記第１ワードライン集合より前記選択されたラインのうちの一つに近く、前記第１電圧パルスシーケンスの電圧パルスのうちの少なくとも一つの勾配は、前記第２電圧パルスシーケンスの電圧パルスのうちの少なくとも一つの勾配より大きいことを特徴とする。

本発明に係る複数のワードラインに接続された複数の不揮発性メモリセルを有する不揮発性メモリセルアレイを含む不揮発性メモリ装置のプログラム方法は、第１ワードラインに接続された不揮発性メモリセルをプログラムする時、前記第１ワードラインに第１電圧パルスシーケンスを印加する段階と、第２ワードラインに接続された不揮発性メモリセルをプログラムする時、前記第２ワードラインに第２電圧パルスシーケンスを印加する段階とを含み、ここで、前記第１電圧パルスシーケンスのうちの少なくとも一つの電圧パルスの勾配は、前記第２電圧パルスシーケンスのうちの少なくとも一つの電圧パルスの勾配より大きいことを特徴とする。

本発明に係るメモリシステムは、複数のワードラインに接続された複数の不揮発性メモリセルを有する不揮発性メモリセルアレイ、第１及び第２電圧パルスシーケンスを発生させ、選択されたワードラインに接続された不揮発性メモリセルをプログラムするワードラインに第１及び第２電圧パルスシーケンスのうちの一つを選択的に提供し、前記第１電圧パルスシーケンスのうちの少なくとも一つの電圧パルスの勾配は前記第２電圧パルスシーケンスのうちの少なくとも一つの電圧パルスの勾配より大きいことを特徴とするワードライン電圧発生器、及び前記選択されたワードラインに接続された不揮発性メモリセルにデータを書き込むために前記選択されたワードラインに対応するアドレスを提供するメモリ制御器を含む。

本発明に係る不揮発性メモリ装置は、プログラム電圧コントローラを含んでワードラインに応じて上昇勾配が異なるプログラム電圧を提供することができる。本発明によれば、プログラム速度が速くなり、かつプログラム時間が短縮する。

以下、本発明が属する技術分野における通常の知識を有する者が、本発明の技術的思想を容易に実施できるほどに詳細に説明するために、本発明の実施形態を添付の図を参照して説明する。

図１２は従来問題の解決過程を説明するためのタイミング図である。図１２を参照すれば、選択されたワードラインに印加されたプログラム電圧Ｖｐｇｍの勾配を減少させる（ライジングタイムを増加させる）ことによって、ＳＳＬのカップリングキャパシタンスにより誘発される電圧スパイクは、削減されるか、または除去される。したがって、プログラム動作の時にＶｃｃに充電されたビットラインに接続される時、ＳＳＴがターンオンされることを防止する。すなわち、プログラムが防止されなければならない選択されたワードラインに接続されたメモリセルのチャネル電圧の減少を抑える。したがって、Ｆ−Ｎトンネリングが発生せず、プログラム防止機能は適切に動作する。

しかし、プログラム電圧Ｖｐｇｍの勾配が減少すれば（ライジングタイムが減少すれば）、対応するプログラム動作に必要な時間が増加する。

本発明は上述の問題点を解決することができる不揮発性メモリ装置を提供するのに有利である。また、このような不揮発性装置をプログラムする方法を提供するのに有利である。更に、このような不揮発性メモリ装置を含んだメモリシステムを提供するのに有利である。

図１３は不揮発性メモリ装置（例えば、フラッシュ）のメモリセルストリング１３００及び対応するストリング１３００のメモリセルをプログラムするのに用いる電圧パルスを示す。図１３を参照すれば、プログラムパルスの勾配あるいはライジングタイムは互いに異なるワードラインに対して互いに異なる構成を有する。ここで、ワードラインはストリング１３００のメモリセルに接続されている。特に、図１３の実施形態においては、ＳＳＬの近くに位置したワードラインＷＬ３０、ＷＬ３１に対するプログラムパルスの勾配は、ＳＳＬの近くに位置していないワードラインＷＬ０〜ＷＬ２９に対するプログラムパルスの勾配より小さい。したがって、選択されたワードラインに接続された電圧パルスは減少した勾配を有することができるので（ライジングタイムを長くして）ＳＳＴの制御ゲートに結合されたキャパシタンスにより発生するスパイクが抑えられる。このようなスパイクはプログラム防止機能が機能しなくなる原因となる。一方、このような問題を防止するように選択されたワードラインはＳＳＬから十分に遠く離れているようにする（ＳＳＬとの結合（カップリング）が非常に低い）。選択されたワードラインは、プログラム速度を増加させるために、増加した勾配（ライジングタイムを速くする）を有する電圧パルスで駆動されることができる。

図１４は、不揮発性（例えば、フラッシュ）メモリ装置において、メモリセルをプログラムするために用いる電圧パルスの実施形態を示す。ここで、ワードラインは二つの集合に区別される。図１４に示した実施形態においては、不揮発性メモリ装置のワードラインは、ＳＳＬの近くに位置していない第１ワードライン集合（例えばＷＬ０〜ＷＬ２９）と、ＳＳＬの近くに位置している一つまたは多数の第２ワードライン集合（例えばＷＬ３０、ＷＬ３１）に区別される。図示したように、ＩＳＳＰ技術は二つの集合の全部を使っている。しかし第１ワードライン集合の第１電圧パルスシーケンス（第１ＩＳＳＰパターン）のうちの一つまたは多数の電圧パルスの勾配は、第２ワードライン集合の第２電圧パルスシーケンス（第２ＩＳＳＰパターン）のうちの電圧パルスの勾配より大きい。その結果、プログラム防止機能がすべてのワードラインにおいて正常に動作するように保障されることができる。そして全体的なブロックプログラム時間は、すべてのワードラインに対して第２ＩＳＳＰパターンを利用する装置と比べて、単に少し増加するだけである。特に、３２メモリセルの長さを有するストリングの場合に、もし第１ＩＳＳＰパターンの電圧パルスのプログラム時間がＴｐｇｍ１であり、第２ＩＳＳＰパターンの電圧パルスのプログラム時間がＴｐｇｍ２であれば、全体のブロックのプログラム時間は“Ｔｂｌｏｃｋ＝６０ｘＴｐｇｍ２＋４ｘＴｐｇｍ１”である。任意で、ワードラインは三つ、あるいは多数の集合に分けられることもできる。このように各々の集合に属した選択されたワードラインに印加される電圧パルスは、互いに異なる電圧シーケンスを有する。

図１５は、不揮発性メモリ装置のプログラムに用いる電圧パルスに対する他の実施形態を示す。ここで、ワードラインは二つの集合に分けられる。図１５を参照すれば、第２電圧パルスシーケンス（第２ＩＳＳＰパターン）における全ての電圧パルスの勾配は互いに異なる。しかし、図１５に示した第１電圧パルスシーケンス（例えば、ＳＳＬの近くに位置していないワードライン）の電圧パルスのうちの少なくとも一つの勾配は、第２電圧パルスシーケンス（ＳＳＬの近くの一つまたは多数のワードライン）のどんな電圧パルスの勾配より大きいであろう。

図１６は、不揮発性（フラッシュ）メモリ装置において、メモリセルをプログラムするために用いられる電圧パルスの他の実施形態である。ここで、ワードラインは二つの集合に分けられる。図１６を参照すれば、第１ＩＳＳＰパターンにおける少なくとも二つの電圧パルスの勾配は互いに同一である。実際、第１ＩＳＳＰパターンにおけるすべての電圧パルスは互いに同一であることが可能である。しかし、図１６に示した第１電圧パルスシーケンスの少なくとも一つの電圧パルスの勾配は、第２電圧パルスシーケンス（ＳＳＬの近くに位置している一つあるいは多数のワードライン）の少なくとも一つ（あるいは全部）の勾配より大きい。言い換えれば、望ましくは、第１電圧パルスシーケンスのすべての電圧パルスの勾配は、図１６に示した第２電圧パルスシーケンスのどんな電圧パルスの勾配より大きくなるであろう。

図１７は、不揮発性メモリ装置１７００の一つの実施形態による高レベル機能のダイヤグラムを示す。図示しないが、他の構成要素の間に、メモリ装置１７００は、高電圧発生器１７１０、ワードライン電圧発生器１７５０及びＮＡＮＤフラッシュメモリセルアレイ１７９０を含んでいる。ワードライン電圧発生器１７５０は、パルス電圧発生器１７６０、ワードライン勾配制御器１７７０及びマルチプレクサ１７８０を含んでいる。

高電圧発生器１７１０は、メモリセルをプログラムするための高電圧（例えば１８Ｖ）を発生させ、パルス電圧発生器１７６０に高電圧を提供する。パルス電圧発生器１７６０は、ＮＡＮＤフラッシュメモリセルアレイ１７９０のメモリセルをプログラムするために選択されたワードラインに印加される電圧パルスの第１電圧パルスシーケンスを発生させる。望ましくは、パルス電圧発生器１７６０は、ＩＳＳＰ技術に応じて第１電圧パルスシーケンスを出力させる。ワードライン勾配制御器１７７０は、第１電圧パルスシーケンスを受けて、第１電圧パルスシーケンスの電圧パルスのうちの少なくとも一つの勾配を制御し、それにより第２電圧パルスシーケンスを発生する。望ましくは、第１及び第２電圧パルスシーケンスは、上述した図１４乃至図１６に示したシーケンス対のうちのいずれか一つになるであろう。マルチプレクサ１７８０は、第１及び第２電圧パルスシーケンスを受けて、ローアドレスによって指示された選択されたワードラインに依存して、第１及び第２電圧パルスシーケンスのうちの一つを出力する。特に、ローアドレスがＳＳＬの近くに位置していない選択されたワードライン（第１ワードライン集合）を指示する時、マルチプレクサ１７８０は、第１電圧パルスシーケンスを出力する。一方、ローアドレスがＳＳＬの近くにある選択されたワードライン（第２ワードライン集合）を指示する時、マルチプレクサ１７８０は、ワードライン勾配制御器１７７０から第２電圧パルスシーケンスを出力する。

上述したように、図１７は、高レベル機能のダイヤグラムであると共に、図１７に示した構成要素の配列は、一例である。例えば、図１７では、例として、マルチプレクサ１７８０がワードライン勾配制御器１７７０の出力端にあるが、それの入力端にもありえる。マルチプレクサ機能は、ワードライン勾配制御器１７７０により提供された勾配を変化させて、第１及び第２電圧パルスシーケンスを発生するものである。

図１８は、不揮発性（例えばフラッシュ）メモリ装置１８００の一つの実施形態による関係のある部分のブロックダイヤグラムを示す。メモリ装置１８００は、クロック発生器１８１５、プログラム電圧制御器１８５０、ワードラインデコーダ１８８５及びＮＡＮＤフラッシュメモリセルアレイ１８９０を含んでいる。プログラム電圧制御器１８５０は、パルス電圧発生器（図１７）１７６０及びワードライン勾配制御器(図１７)１７７０を含んでいる。

図１９は、プログラム電圧制御器１９００の第１実施形態のブロックダイヤグラムを示す。プログラム電圧制御器１９００は、電圧ラダー１９２０、ステップ電圧制御器１９４０、時間制御器１９６０を含んでいる。電圧ラダー１９２０は、電圧パルスＶｐｇｍ１のシーケンスを受けて複数の電圧Ｖ０〜Ｖｎ-１を生成する。時間制御器１９６０は、概して同等な周期を有する複数のクロック信号を出力する。ステップ電圧制御器１９４０は、時間制御器１９６０からクロック信号が送られて選択されたワードラインに対応するローアドレスに応答して、電圧パルスのうちの少なくとも一つの勾配を制御するために、複数の時間周期ごとに電圧ラダー１９２０から電圧を選択する。すなわち、ステップ電圧制御器１９４０は、選択されたワードラインのローアドレスに応じて各々のクロック周期の間に電圧の大きさを設定し、選択されたワードライン位置に応じて電圧パルスの勾配を制御する。

特に、図２０を参照すれば、ローアドレスがＳＳＬの近くに位置していない選択されたワードライン（例えばＷＬ０〜ＷＬ２９）を指示する時、電圧制御器１９４０は、図２０の右側に示した電圧パルスＶｐｇｍ２を生成するために、毎クロック周期の間により大きい電圧ステップを出力する。任意で、電圧制御器１９４０は、第１クロック周期において、最大の可能なステップをＶ８に設定し、電圧パルスＶｐｇｍ１の間、その電圧をＶ８に維持する。したがって、この場合、プログラム電圧制御器１９００は、相対的に大きい勾配を有する第１電圧パルスシーケンスを出力する。一方、ローアドレスがＳＳＬの近くの選択されたワードライン（例えば、ＷＬ３０、ＷＬ３１）を指示する時、電圧制御器１９４０は、図２０の左側に示した電圧パルスＶｐｇｍ２を生成するために、各々のクロック周期の間に小さい電圧ステップを出力する。したがって、この場合、プログラム電圧制御器１９００は、相対的に減少した勾配を有する第２電圧パルスシーケンスを出力する。

図２１は、プログラム電圧制御器２１００の第２実施形態のブロックダイヤグラムを示す。プログラム電圧制御器２１００は、電圧ラダー２１２０、ステップ電圧制御器２１４０及び時間制御器２１６０を含んでいる。電圧ラダー２１２０は、電圧パルスＶｐｇｍ１のシーケンスを受けて、複数の電圧Ｖ０〜Ｖｎ-１を生成する。時間制御器２１６０は、複数の時間周期を有するクロック信号を出力する。ステップ電圧制御器２１４０は、時間制御器２１６０からクロック信号を受けて、複数の時間周期で各々あらかじめ決められた量に応じて電圧ラダー２１２０から提供される電圧を増加させる。望ましくは、時間制御器２１６０は、選択されたワードラインの対応するローアドレスに応答して、電圧パルスの少なくとも一つの勾配を制御するために時間周期を設定する。すなわち、時間制御器２１６０は、選択されたワードラインのローアドレスに応じて、各々のクロック周期の時間周期を設定する。それにより、時間制御器２１６０は、選択されたワードラインの位置に応じて電圧パルスの勾配を制御する。

特に、図２２を参照すれば、ローアドレスがＳＳＬの近くに位置していない選択されたワードライン（例えばＷＬ０〜ＷＬ２９）を指示する時、時間制御器２１６０は、図２２の右側に示した電圧パルスＶｐｇｍ２を生成するように、非常に短い時間周期を設定する。したがって、この場合、ワードライン電圧発生器２１００は、相対的に大きい勾配を有する第１電圧パルスシーケンスを出力する。一方、ローアドレスがＳＳＬの近くに位置している選択されたワードライン（例えばＷＬ３０、ＷＬ３１）を指示する時、時間制御器２１６０は、図２２の左側に示した電圧パルスＶｐｇｍ２を有する出力パルスを生成するために、各々のクロック周期をより長く設定する。したがって、この場合、ワードライン電圧発生器２１００は、相対的に減少した勾配を有する第２電圧パルスシーケンスを出力する。

図２３は、プログラム電圧制御器２３００の第３実施形態のブロックダイヤグラムを示す。プログラム電圧制御器２３００は、パルス電圧発生器（図示しない）、ランパー（Ｒａｍｐｅｒ：ランプ回路）２３２０、マルチプレクサ２３４０及び検出器２３６０を含んでいる。パルス電圧発生器は、不揮発性メモリアレイ（図示しない）のメモリセルをプログラムするために選択されたワードラインに印加されるべき、電圧パルスＶｐｇｍ１の第１電圧パルスシーケンスを生成する。望ましくは、パルス電圧発生器は、ＩＳＳＰ技術に応じて第１電圧パルスシーケンスを出力する。ランパー２３２０は、電圧パルスＶｐｇｍ１の第１電圧パルスシーケンスを受けて、第１電圧パルスシーケンスの電圧パルスＶｐｇｍ１のうちの少なくとも一つの勾配を制御し、それにより電圧パルスＶｐｇｍ２の第２電圧パルスシーケンスを発生する。望ましくは、パルス電圧Ｖｐｇｍ１、Ｖｐｇｍ２の第１及び第２電圧パルスシーケンスは、上述した図１４乃至図１６に示したシーケンス対のいずれかになるであろう。マルチプレクサ２３４０は、パルス電圧Ｖｐｇｍ１、Ｖｐｇｍ２の第１及び第２電圧パルスシーケンスを受けて、検出器２３６０により感知された選択されたワードラインに依存する電圧パルスＶｐｇｍ１、Ｖｐｇｍ２の第１及び第２電圧パルスシーケンスのうちの一つを出力する。特に、検出器２３６０がＳＳＬの近くに位置していないワードライン（第１ワードライン集合）を感知する時、検出器２３６０は、電圧パルスＶｐｇｍ１の第１電圧パルスシーケンスを出力するようにマルチプレクサ２３４０を制御する。一方、検出器２３６０がＳＳＬの近くに位置していない選択されたワードライン（第２ワードライン集合）を感知する時、検出器２３６０は、電圧パルスＶｐｇｍ２の第２電圧パルスシーケンスを出力するようにマルチプレクサ２３４０を制御する。

図２３の実施形態は、ランパー２３２０の出力におけるマルチプレクサ２３４０を示す。マルチプレクサ２３４０は、ランパー２３２０の入力端に存在することもできる。さらに、マルチプレクサ２３４０は、図１８のワードラインデコーダー１８８５のマルチプレクサに統合されることもできる。

図２４は、不揮発性（例えば、フラッシュ）メモリ装置のプログラム方法に関するフローチャートである。第１段階２４１０で第１電圧パルスシーケンスが発生される。第１電圧パルスシーケンスの電圧パルスＶｐｇｍ１は、第１勾配を有する。望ましくは、第１電圧パルスシーケンスの電圧パルスは、ＩＳＳＰ技術に応じて漸次的に増加する電圧パルスを有している。

段階２４２０で、選択されたワードラインがＳＳＬの近くに位置するかどうかが判定される。もし段階２４２０で、選択されたワードラインがＳＳＬの近くに位置すると判定される場合、段階２４３０で、第２電圧パルスシーケンスを発生させる。第２電圧パルスシーケンスの電圧パルスＶｐｇｍ２は、第２勾配を有する。第１電圧パルスシーケンスの電圧パルスＶｐｇｍ１のうちの少なくとも一つは、第２電圧パルスシーケンスの電圧パルスＶｐｇｍ２のうちの少なくとも一つの勾配より大きい。望ましくは、第２電圧パルスシーケンスの電圧パルスＶｐｇｍ２は、ＩＳＳＰの技術に応じて漸次的に増加する電圧パルスを有している。

段階２４４０で、第２電圧パルスシーケンスは、選択されたワードラインに印加される。

一方、もし段階２４２０で、選択されたワードラインがＳＳＬの近くに位置しなければ、段階２４５０で第１電圧パルスシーケンスが、選択されたワードラインに印加される。

最後に、段階２４７０で、プログラム動作は終了する。

図２５は、メモリ制御器２５２０及び不揮発性（例えば、フラッシュ）メモリ装置１８００を含むメモリシステム２５００を示す。ここでメモリ装置１８００は、選択されたワードラインに接続された不揮発性メモリセルをプログラムするために選択されたワードラインに、第１電圧パルスシーケンスまたは第２電圧パルスシーケンスのうちの一つを選択的に提供する。ここで、第１電圧パルスシーケンスの電圧パルスのうちの少なくとも一つの勾配は、第２電圧パルスシーケンスの電圧パルスのうちの少なくとも一つの勾配より大きい。

メモリ制御器２５２０は、選択されたワードラインが接続された一つあるいは多数の不揮発性メモリセルにデータを書き込むためのアドレスを提供する。メモリ装置１８００は、メモリ制御器２５２０からアドレスを受ける。ワードラインデコーダ１８８５は、それに接続されたメモリセルをプログラムするために選択されるべき対応するワードラインを決めるために、アドレスをデコーディングする。望ましくは、上述したように、メモリ装置１８００が選択されたワードラインはＳＳＬの近くに位置しないと感知する時（第１ワードライン集合）、プログラム電圧制御器１８５０は、選択されたワードラインに第１電圧パルスシーケンスを出力する。一方、検出器２３６０が選択されたワードラインはＳＳＬの近くに位置すると感知する時（第２ワードライン集合）、プログラム電圧制御器１８５０は、選択されたワードラインに第１電圧パルスシーケンスを出力する。ここで第１電圧パルスシーケンスの電圧パルスのうちの少なくとも一つの勾配は、第２電圧パルスシーケンスの電圧パルスのうちの少なくとも一つの勾配より大きい。望ましくは、第１及び第２電圧パルスシーケンスは、上述した図１４乃至図１６のシーケンスになることもできる。

図２６は、メモリ装置におけるワードラインに関するプログラム条件を要約している。図２６を参照すれば、選択されたワードラインがＳＳＬから遠く離れている時の第１電圧パルスシーケンスに対するプログラム時間Ｔｐｇｍ１は、選択されたワードラインがＳＳＬの近くにある時の電圧パルスの第１電圧パルスシーケンスに対するプログラム時間Ｔｐｇｍ２より小さい。しかし、第１電圧パルスシーケンスの電圧パルスの勾配を減らすこと（ライジングタイムを大きくすること）によって、ＳＳＴの制御ゲートに結合されたキャパシタンスによって生じる、プログラム防止機能が機能しなくなる原因となる大きいスパイクを抑えることができる。。その結果、プログラム防止機能がすべてのワードラインに適切に作動するように保障することができる。一方、全体のブロックプログラム時間は、すべてのワードラインに対してプログラム時間Ｔｐｇｍ１を使う装置と比べて少しだけ増加する。

一方、本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲から逸脱しない限度内で様々に変形することができる。したがって、本発明の範囲は上述した実施形態に限って決めてはならず、特許請求の範囲だけでなく、この発明の特許請求の範囲と均等なものなどによって決められなければならない。

消去されたフラッシュメモリセルを示す図である。 プログラムされたフラッシュメモリセルを示す図である。 フラッシュメモリセルに対する消去動作を示す図である。 フラッシュメモリセルに対するプログラム動作を示す図である。 フラッシュメモリ装置における互いに異なるメモリセルに対するスレッショルド電圧分布を示す図である。 基本的なＮＡＮＤフラッシュメモリセルストリングを示す図である。 メモリセルと関連したビットラインがＶｃｃに充電することによって、選択されたワードラインに接続されたメモリセルがプログラムを防止させる方法を示す図である。 ＮＡＮＤフラッシュメモリセルプログラム動作の時のゲートとチャンネルとの間の結合を示す図である。 ＮＡＮＤフラッシュセルのプログラムのためのパルスプログラムシーケンスを示す図である。 ＮＡＮＤフラッシュセルのプログラムのためのＩＳＳＰを示す図である。 ＩＳＳＰシーケンスの各電圧パルスの結果として、フラッシュメモリ装置のスレッショルド電圧の分布がどのように変化するかを示す図である。 多様なメモリセルと接続したワードラインの間に存在する寄生カップリングキャパシタンスを含むフラッシュメモリセルストリングを示す図である。 選択されたワードラインにプログラム電圧パルスを印加する時、ストリング選択ラインと近くの選択されたワードラインとの間のカップリングキャパシタンスの影響を示す図である。 ワードライン電圧パルスの勾配がプログラム防止機能の正常な動作を妨害する問題をどのように解決するかを示す図である。 不揮発性メモリ装置のメモリセルストリング及び対応するストリングのメモリセルをプログラムするのに使う電圧を示す図である。 メモリ装置の互いに異なるワードラインに印加された第１及び第２電圧パルスシーケンスに対する実施形態を示す図である。 メモリ装置の互いに異なるワードラインに印加された第１及び第２電圧パルスシーケンスに対する他の実施形態を示す図である。 メモリ装置の互いに異なるワードラインに印加された第１及び第２電圧パルスシーケンスに対する他の実施形態を示す図である。 不揮発性メモリ装置のハイレベル機能ブロックダイヤグラムを示す図である。 不揮発性メモリ装置の詳細なブロックダイヤグラムを示す図である。 ワードライン電圧発生器の第１実施形態によるブロックダイヤグラムを示す図である。 図１９に示したワードライン電圧発生器によって生成された電圧パルスを示す図である。 ワードライン電圧発生器の第２実施形態によるブロックダイヤグラムを示す図である。 図２１に示したワードライン電圧発生器によって生成された電圧パルスを示す図である。 ワードライン電圧発生器の第３実施形態によるブロックダイヤグラムを示す図である。 不揮発性メモリ装置をプログラムする方法に対するフローチャートである。 メモリシステムのブロックダイヤグラムを示す図である。 第１ワードライン集合の第１電圧パルスシーケンスと第２ワードライン集合の第２電圧パルスシーケンスとを使うメモリ装置におけるプログラム動作を示す図である。

符号の説明

ＷＬ０〜ＷＬ３１ ワードライン
ＢＬ０〜ＢＬｎ−１ ビットライン
１００ フラッシュメモリセル
１０５ ソース
１１０ ドレイン
１１５ 半導体メモリ基板
１２０ 制御ゲート
１３０ フローティングゲート
１４０ 誘電体酸化膜
１５０ ゲート酸化膜
３００ ＮＡＮＤフラッシュメモリセルストリング
４００ ＮＡＮＤフラッシュメモリストリング
１０００ フラッシュメモリセルストリング
１０１０ キャパシタンス
１０５０ メモリセル
１１００ ストリング
１３００ メモリセルストリング
１７００ 不揮発性メモリ装置
１７１０ 高電圧発生器
１７５０ ワードライン電圧発生器
１７６０ パルス電圧発生器
１７７０ ワードライン勾配制御器
１７８０ マルチプレクサ
１７９０ ＮＡＮＤフラッシュメモリセルアレイ
１８００ 不揮発性メモリ装置
１８１５ クロック発生器
１８５０ プログラム電圧制御器
１８８５ ワードラインデコーダ
１８９０ ＮＡＮＤフラッシュメモリセルアレイ
１９００ プログラム電圧制御器
１９２０ 電圧ラダー
１９４０ ステップ電圧制御器
１９６０ 時間制御器
２１００ プログラム電圧制御器
２１２０ 電圧ラダー
２１４０ ステップ電圧制御器
２１６０ 時間制御器
２３００ プログラム電圧制御器
２３２０ ランパー
２３４０ マルチプレクサ
２３６０ 検出器
２５００ メモリシステム
２５２０ メモリ制御器

Claims (31)

1. 不揮発性メモリ装置において、
   複数のワードラインに接続された複数の不揮発性メモリセルを含む不揮発性メモリセルアレイと、
   第１及び第２電圧パルスシーケンスを発生させ、選択されたワードラインに接続された前記不揮発性メモリセルをプログラムするために前記選択されたワードラインに前記第１及び第２電圧パルスシーケンスのうちの一つを選択的に提供するワードライン電圧発生器とを含み、
   前記不揮発性メモリセルアレイは、複数のビットラインと複数の選択ラインとを含み、
   前記複数の選択ラインは、前記不揮発性メモリセルのストリングを選択する前記ビットラインに各々接続されており、
   前記第１電圧パルスシーケンスのうちの少なくとも一つの電圧パルスの勾配は前記第２電圧パルスシーケンスのうちの少なくとも一つの電圧パルスの勾配より大きく、
   前記ワードライン電圧発生器は、
   複数の電圧を提供する電圧ラダーと、
   複数の時間周期の各々で前記電圧ラダーから電圧を選択するステップ電圧制御器とを含み、
   前記選択されたワードラインが前記複数のワードラインからなる第１ワードライン集合に属する時、前記第１電圧パルスシーケンスを提供し、前記選択されたワードラインが前記複数のワードラインからなる第２ワードライン集合に属する時、前記第２電圧パルスシーケンスを提供し、
   前記第２ワードライン集合は、前記第１ワードライン集合より前記選択ラインのうちの一つと近いと共に、
   前記ステップ電圧制御器は、前記選択されたワードラインに対応するローアドレスに応答して前記電圧パルスのうちの少なくとも一つの勾配を制御する前記複数の時間周期の各々で前記電圧ラダーから電圧を選択する
   ことを特徴とする不揮発性メモリ装置。
2. 前記第１及び第２電圧パルスシーケンスのうちの少なくとも一つは電圧パルスを増加させるように構成されることを特徴とする請求項１に記載の不揮発性メモリ装置。
3. 前記第１電圧パルスシーケンスのうちの電圧パルスは全部前記第１勾配を有しており、
   前記第２電圧パルスシーケンスのうちの電圧パルスは全部前記第１勾配より小さい第２勾配を有することを特徴とする請求項１に記載の不揮発性メモリ装置。
4. 前記第１電圧パルスシーケンスのうちの少なくとも二つの電圧パルスは互いに勾配が同一であることを特徴とする請求項１に記載の不揮発性メモリ装置。
5. 前記第２電圧パルスシーケンスのうちの少なくとも二つの電圧パルスは互いに異なる勾配を有することを特徴とする請求項１に記載の不揮発性メモリ装置。
6. 前記第２電圧パルスシーケンスのうちのすべての電圧パルスは前記第１電圧パルスシーケンスのうちのすべての電圧パルスの勾配より小さい勾配を有することを特徴とする請求項１に記載の不揮発性メモリ装置。
7. 前記ワードライン電圧発生器は、
   前記第１電圧パルスシーケンスを発生させるステップ電圧発生器と、
   前記第２電圧パルスシーケンスを発生するために前記第１電圧パルスシーケンスのうちの少なくとも一つの電圧パルスの勾配を制御するワードライン勾配制御器とを含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
8. 前記ワードライン電圧発生器は、
   前記ワードライン電圧発生器が選択的に前記第２電圧パルスシーケンスを提供する時、前記ワードライン勾配制御器に前記第１電圧パルスシーケンスを提供し、前記ワードライン電圧発生器が選択的に前記第１電圧パルスシーケンスを提供する時、前記ワードライン勾配制御器を迂回するマルチプレクサを含むことを特徴とする請求項７に記載の不揮発性メモリ装置。
9. 前記ワードライン電圧発生器は、前記第１及び第２電圧パルスシーケンスを受け、前記第１及び第２電圧パルスシーケンスのうちの一つを選択的に出力するマルチプレクサを含むことを特徴とする請求項７に記載の不揮発性メモリ装置。
10. 前記ワードライン電圧発生器は、第３電圧パルスシーケンスを発生させ、前記選択されたワードラインに接続された前記不揮発性メモリセルをプログラムするために、前記選択されたワードラインに前記第１、第２及び第３電圧パルスシーケンスのうちの一つを提供し、
    前記第３電圧パルスシーケンスのうちの少なくとも一つの電圧パルスの勾配は、前記第１電圧パルスシーケンスのうちの少なくとも一つの勾配より大きいことを特徴とする請求項１に記載の不揮発性メモリ装置。
11. 複数のワードラインと複数のビットラインに接続された複数の不揮発性メモリセルを含み、前記メモリセルは複数のストリングを含み、前記ストリングを選択する複数の選択ライン、及び少なくとも一つあるいは多数のワードラインで構成された第１ワードライン集合及び少なくとも一つあるいは多数のワードラインで構成された第２ワードライン集合を含むワードラインを含む不揮発性メモリセルアレイと、
    選択されたワードラインに接続された不揮発性メモリセルをプログラムするために第１及び第２電圧パルスシーケンスを発生させ、前記選択されたワードラインが前記第１ワードライン集合である時、前記第１電圧パルスシーケンスを提供し、前記選択されたワードラインが前記第２ワードライン集合である時、前記第２電圧パルスシーケンスを提供するワードライン電圧発生器とを含み、
    前記第２ワードライン集合は、前記第１ワードライン集合より選択ラインのうちの一つに近く、前記第１電圧パルスシーケンスのうちの少なくとも一つの電圧パルスの勾配は、前記第２電圧パルスシーケンスのうちの少なくとも一つの勾配より大きく、
    前記ワードライン電圧発生器は、
    複数の電圧を提供する電圧ラダーと、
    複数の時間周期の各々で前記電圧ラダーから電圧を選択するステップ電圧制御器とを含み、
    前記ステップ電圧制御器は、前記選択されたワードラインに対応するローアドレスに応答して前記電圧パルスのうちの少なくとも一つの勾配を制御する前記複数の時間周期の各々で前記電圧ラダーから電圧を選択する
    ことを特徴とする不揮発性メモリ装置。
12. 前記第１及び第２電圧パルスシーケンスのうちの少なくとも一つは電圧パルスを増加させるように構成されることを特徴とする請求項１１に記載の不揮発性メモリ装置。
13. 前記第１電圧パルスシーケンスのうちの少なくとも二つの電圧パルスは互いに勾配が同一であることを特徴とする請求項１１に記載の不揮発性メモリ装置。
14. 前記第２電圧パルスシーケンスのうちの少なくとも二つの電圧パルスは互いに異なる勾配を有することを特徴とする請求項１１に記載の不揮発性メモリ装置。
15. 前記ワードライン電圧発生器は、
    前記第１電圧パルスシーケンスを発生させるステップ電圧発生器と、
    前記第２電圧パルスシーケンスを発生するために前記第１電圧パルスシーケンスのうちの少なくとも一つの電圧パルスの勾配を制御するワードライン勾配制御器とを含むことを特徴とする請求項１１に記載の不揮発性メモリ装置。
16. 前記ワードライン電圧発生器は、第３電圧パルスシーケンスを発生させ、前記選択されたワードラインが接続された前記不揮発性メモリセルをプログラムするために前記選択されたワードラインに前記第１、第２及び第３電圧パルスシーケンスのうちの一つを提供し、
    前記第３電圧パルスシーケンスのうちの少なくとも一つの電圧パルスの勾配は、前記第１電圧パルスシーケンスのうちの少なくとも一つの勾配より大きいことを特徴とする請求項１１に記載の不揮発性メモリ装置。
17. 複数のワードラインに接続された複数の不揮発性メモリセルを含む不揮発性メモリセルアレイで構成された不揮発性メモリ装置のプログラム方法において、
    ワードライン電圧発生器が、第１ワードラインに接続された前記不揮発性メモリセルをプログラムする時、前記第１ワードラインに第１電圧パルスシーケンスを印加する段階と、
    前記ワードライン電圧発生器が、第２ワードラインに接続された前記不揮発性メモリセルをプログラムする時、前記第２ワードラインに第２電圧パルスシーケンスを印加する段階とを含み、
    前記不揮発性メモリセルアレイは複数のビットラインと前記不揮発性メモリセルのストリングを選択する前記ビットラインの各々に接続された複数の選択ラインを含み、
    前記第２ワードラインは、前記第１ワードラインより前記選択ラインのうちの一つと近いと共に、
    ここで前記第１電圧パルスシーケンスのうちの少なくとも一つの電圧パルスの勾配は、前記第２電圧パルスシーケンスのうちの少なくとも一つの電圧パルスの勾配より大きく、
    前記ワードライン電圧発生器は、
    複数の電圧を提供する電圧ラダーと、
    複数の時間周期の各々で前記電圧ラダーから電圧を選択するステップ電圧制御器とを含み、
    前記ステップ電圧制御器は、前記選択されたワードラインに対応するローアドレスに応答して前記電圧パルスのうちの少なくとも一つの勾配を制御する前記複数の時間周期の各々で前記電圧ラダーから電圧を選択する
    ことを特徴とする不揮発性メモリ装置のプログラム方法。
18. 前記第１及び第２電圧パルスシーケンスのうちの少なくとも一つは電圧パルスを増加させることを特徴とする請求項１７に記載の不揮発性メモリ装置のプログラム方法。
19. 前記第１電圧パルスシーケンスのうちの電圧パルスは全部第１勾配を有しており、
    前記第２電圧パルスシーケンスのうちの電圧パルスは全部前記第１勾配より小さい第２勾配を有することを特徴とする請求項１７に記載の不揮発性メモリ装置のプログラム方法。
20. 前記第１電圧パルスシーケンスのうちの少なくとも二つの電圧パルスは互いに同一の勾配を有することを特徴とする請求項１７に記載の不揮発性メモリ装置のプログラム方法。
21. 前記第２電圧パルスシーケンスのうちの少なくとも二つの電圧パルスは互いに異なる勾配を有することを特徴とする請求項１７に記載の不揮発性メモリ装置のプログラム方法。
22. 第３ワードラインに接続された不揮発性メモリセルをプログラムする時、前記第３ワードラインに前記第１電圧パルスシーケンスを印加することを特徴とする請求項１７に記載の不揮発性メモリ装置のプログラム方法。
23. 第３電圧パルスシーケンスを発生させ、前記選択されたワードラインが接続された前記不揮発性メモリセルをプログラムするために、前記選択されたワードラインに前記第１、第２及び第３電圧パルスシーケンスのうちの一つを提供し、
    前記第３電圧パルスシーケンスのうち少なくとも一つの電圧パルス勾配は、前記第１電圧パルスシーケンスのうち少なくとも一つの勾配より大きいことを特徴とする請求項１７に記載の不揮発性メモリ装置のプログラム方法。
24. システムにおいて、
    不揮発性メモリ装置と、
    メモリ制御器とを含み、
    前記不揮発性メモリ装置は、
    複数のワードラインと接続された複数の不揮発性メモリセルを含む不揮発性メモリセルアレイと、
    第１及び第２電圧パルスシーケンスを発生させ、選択されたワードラインに接続された前記不揮発性メモリセルをプログラムするために、前記選択されたワードラインに前記第１及び第２電圧パルスシーケンスのうちの一つを選択的に提供し、
    前記第１電圧パルスシーケンスのうち少なくとも一つの電圧パルスの勾配は、前記第２電圧パルスシーケンスのうち少なくとも一つの電圧パルスの勾配より大きいことを特徴とするワードライン電圧発生器とを含み、
    前記メモリ制御器は、前記選択されたワードラインに接続された前記１つあるいは多数の不揮発性メモリセルにデータを書き込むために前記選択されたワードラインに対応するアドレスを提供すると共に、
    前記不揮発性メモリセルアレイは、複数のビットラインと複数の選択ラインとを含み、
    前記複数の選択ラインは、前記不揮発性メモリセルのストリングを選択する前記ビットラインに各々接続されており、
    前記ワードライン電圧発生器は、
    複数の電圧を提供する電圧ラダーと、
    複数の時間周期の各々で前記電圧ラダーから電圧を選択するステップ電圧制御器とを含み、
    前記選択されたワードラインが前記複数のワードラインからなる第１ワードライン集合に属する時、前記第１電圧パルスシーケンスを提供し、前記選択されたワードラインが前記複数のワードラインからなる第２ワードライン集合に属する時、前記第２電圧パルスシーケンスを提供し、
    前記第２ワードライン集合は、前記第１ワードライン集合より前記選択ラインのうちの一つと近いと共に、
    前記ステップ電圧制御器は、前記選択されたワードラインに対応するローアドレスに応答して前記電圧パルスのうちの少なくとも一つの勾配を制御する前記複数の時間周期の各々で前記電圧ラダーから電圧を選択する
    ことを特徴とするシステム。
25. 前記第１及び第２電圧パルスシーケンスのうちの少なくとも一つは電圧パルスを増加させるように構成されることを特徴とする請求項２４に記載の不揮発性メモリ装置。
26. 前記第１電圧パルスシーケンスのうちの電圧パルスは全部第１勾配を有しており、
    前記第２電圧パルスシーケンスのうちの電圧パルスは前記第１勾配より小さい第２勾配を有することを特徴とする請求項２４に記載のシステム。
27. 前記第１電圧パルスシーケンスうちの少なくとも二つの電圧パルスは互いに同一の勾配を有することを特徴とする請求項２４に記載のシステム。
28. 前記第２電圧パルスシーケンスのうちの少なくとも二つの電圧パルスは互いに異なる勾配を有することを特徴とする請求項２４に記載のシステム。
29. 前記ワードライン電圧発生器は、
    前記第１電圧パルスシーケンスを発生させるステップ電圧発生器と、
    前記第２電圧パルスシーケンスを発生するために前記第１電圧パルスシーケンスのうちで少なくとも一つの電圧パルスの勾配を制御するワードライン勾配制御器とを含むことを特徴とする請求項２４に記載のシステム。
30. 前記ワードライン電圧発生器は、
    前記ワードライン電圧発生器が選択的に前記第２電圧パルスシーケンスを提供する時、前記ワードライン勾配制御器に前記第１電圧パルスシーケンスを提供し、前記ワードライン電圧発生器が選択的に前記第１電圧パルスシーケンスを提供する時、前記ワードライン勾配制御器を迂回するマルチプレクサを含むことを特徴とする請求項２９に記載のシステム。
31. 前記ワードライン電圧発生器は、前記第１及び第２電圧パルスシーケンスを受け、前記第１及び第２電圧パルスシーケンスのうちの一つを選択的に出力するマルチプレクサを含むことを特徴とする請求項２９に記載のシステム。

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