JP5017182B2 - 画像読取装置 - Google Patents

Description

本発明は、ＦＡＸ、複写機、ＭＦＰ等の画像読取機能を有する画像読取装置に関するものであり、特に高画質、低コスト、高速原稿走査を特徴とした画像読取装置に関する。

従来から、ＦＡＸ、複写機、ＭＦＰ等の画像読取機能を有する画像読取装置には、縮小光学系のＣＣＤや、等倍光学系のＣＩＳなどの光電変換装置が備えられている。ＣＣＤにおいては、より高速な原稿走査実現するために、電化転送上の速度律速を回避する手法として、１ラインの光電変換素子における多チャネル出力化構成、例えば、白黒読み取り用の４チャネル出力ＣＣＤも普及してきている。

このような多出力化は高速画像読取り技術としては一般的であり、例え１チャネル当たりの処理速度が従来と変わらなくても、並列処理を行うことで高速画像処理（例えば、画像読み取り処理）を実現することができる。ところが、多チャネルＣＣＤを使用した場合、各チャネル毎の出力を合成し、元の原稿イメージとして処理する際に、多チャネル分割部において繋ぎ補正処理が必要となる。繋ぎ補正処理を実行しない場合には、繋ぎ段差スジや濃度段差が生じてしまい、走査イメージとして不具合を生じることとなる。

上述のような問題を解決する手法として様々な手法が提案されている。例えば、特許文献１には、前半部と、後半部とに分割されて出力される信号をディジタル変換して画像処理を施し、前半部、後半部のγ特性に対してリニアリティ補正を行い、前半部と後半部で濃度のバラツキを抑制する画像読取装置が提案されている。また、特許文献２には、４チャネルＣＣＤの各出力に対してディジタル処理やリニアリティ補正を施し、前半部と後半部の補正後のデータを比較照合し、補正処理によって規格内に収まっていることを検出する画像読取装置が提案されている。
特開２００７−０８２１１１号公報 特開２００７−０８１９８９号公報

しかしながら、上述した従来技術には以下に記載する問題がある。上述のようなセンサでは、回路規模が大きいという問題がある。したがって、従来技術においては、センサ等のコストを低減するために、カラー系の読み出し回路の共通化を図り、半導体チップ面積を小さくしている。そのため、Ｒ，Ｇ，Ｂの同一画素領域を同位相で読み出すことができない。よって、回路制約上のリニアセンサの分断化と読み出し順に応じた微妙な出力変動を生じる可能性がある。

つまり、上述したような多分割出力タイプのセンサを用いた画像読取装置では、センサからの出力に対して何も処理を施さなければ、分割されたブロック単位又は繋ぎ目部において、濃度段差や繋ぎスジ等の画像問題が必ず発生する。これらの問題は、センサの製造バラツキによって、各チャネル間、ブロック間のリニア特性（線形特性）がずれてしまった場合に読み取りレベルの変化により発生してしまう。さらに、環境変動や連続駆動による装置の温度環境の変化によって信号のサンプリングタイミングが変化することにより読み取りレベルが変化してしまう。

本発明は、上述の問題に鑑みて成されたものであり、好適に半導体チップの回路規模を縮小させるとともに、環境変動や連続駆動による自己発熱に起因した読み取り特性の低下を抑制する画像読取装置を提供することを目的とする。

本発明は、例えば、画像読取装置として実現できる。画像読取装置は、原稿を照明する照明手段と、前記原稿によって反射された光を受光する、赤、緑、青のそれぞれに対応する３つのＣＭＯＳラインセンサと、前記３つのＣＭＯＳラインセンサのそれぞれに対してＮ（Ｎは、自然数。）個づつ設けられた３Ｎ個の出力手段と、前記ＣＭＯＳラインセンサにおける１ラインの走査期間をＭ（Ｍは、自然数。）分割するブロック切り替え信号を取得する取得手段と、前記ブロック切り替え信号に応じて、前記３Ｎ個の出力手段のそれぞれから異なる画素位置に対応するブロックの画素値を読み出す１つの走査回路と、前記ブロックの位置と前記出力手段に対応させてＭＮ個の補正データを保持する保持手段と、前記１つの走査回路が読み出した画素値に対して、前記ＭＮ個のデータから該画素値のブロックに対応する補正データを用いて、補正処理を行う補正処理手段とを有し、前記１つの走査回路は、前記出力手段のそれぞれが対応する前記ＣＭＯＳラインセンサにおける画素位置に基づき、各出力手段においてＭ個のブロックに分割された画素値群を読み出すことを特徴とする。

本発明は、例えば、好適に半導体チップの回路規模を縮小させるとともに、環境変動や連続駆動による自己発熱に起因した読み取り特性の低下を抑制する画像読取装置を提供できる。

以下に本発明の一実施形態を示す。以下で説明される個別の実施形態は、本発明の上位概念、中位概念及び下位概念など種々の概念を理解するために役立つであろう。また、本発明の技術的範囲は、特許請求の範囲によって確定されるのであって、以下の個別の実施形態によって限定されるわけではない。

本発明は、センサ（光電変換手段）の回路規模を縮小させることを前提に、本来ならばＲ，Ｇ，Ｂラインセンサ個々に用意すべき走査（取得）回路を共通に用いる。例えば、３分割した１，２，３のブロックを同時に１ブロック：Ｒ，２ブロック：Ｇ，３ブロック：Ｂで制御する。また、ブロック内の出力を出し終えた後に、１ブロック：Ｇ，２ブロック：Ｂ，３ブロック：Ｒとし制御する。さらに、１ブロック：Ｂ，２ブロック：Ｒ，３ブロック：Ｇの順序で取得するように、時分割で制御する。

したがって、Ｒ、Ｇ、Ｂの出力は以下のようになる。
Ｒ出力：１ブロック⇒３ブロック⇒２ブロック
Ｇ出力：２ブロック⇒１ブロック⇒３ブロック
Ｂ出力：３ブロック⇒２ブロック⇒１ブロック
このように、１／３の回路でセンサの読み出し制御が可能となる。したがって、常に３ブロックが異なる色走査に用いられる。上記構成を取れば、少なからずセンサを形成するウェファサイズを縮小でき、センサのコストを低減することができる。

＜第１の実施形態＞
以下、図１乃至１０を参照して、第１の実施形態を詳細に説明する。図１は、ブロック濃度段差イメージと、ブロック間の繋ぎスジイメージを説明する図である。１０１は、Ｒｅｄ，Ｇｒｅｅｎ，Ｂｌｕｅの読み取りレベルがリニアに変化した無段階（グラデーション）イメージを示している。ここで、点線部１０２に沿って、Ｒｅｄ，Ｇｒｅｅｎ，Ｂｌｕｅの読み取り特性をグラフ化したものが１０３となる。グラフ１０３では、横軸が画素数、縦軸が読み取りレベルを示している。

１０４は、問題となる画像イメージである。点線部１０５に沿って、Ｒｅｄ，Ｇｒｅｅｎ，Ｂｌｕｅの読み取り特性をグラフ化したものが１０６となる。さらに、１０６を色毎に分解したものが、１０７、１０８、１０９となり、各々、Ｒｅｄ，Ｇｒｅｅｎ，Ｂｌｕｅの読み取り特性を示したものである。グラフ１０６〜１０９では、横軸が画素数、縦軸が読み取りレベルを示している。

グラフ１０７に示すように、Ｒｅｄの特性が、７０画素目から１８０画素目の間（ブロック）で読み取りレベルが“１”レベル高くなっている。一方、グラフ１０８に示すように、逆に、Ｇｒｅｅｎの特性は、７０画素目から１８０画素目の間（ブロック）で読み取りレベルが“１”レベル低くなっている。また、グラフ１０９に示すように、Ｂｌｕｅの特性はブロック段差も無くリニアである。

しかし、現実的に“１”レベルのズレは１０４に示す画像では、ブロック濃度段差を引き起こしており、画像に影響を与えないように補正を行うためには、Ｒｅｄ，Ｇｒｅｅｎ，Ｂｌｕｅのリニア特性（線形特性）を合わせ込むことが必要となる。

なお、ここでは、便宜上７０−１８０画素区間を１ブロックとして説明したが、本実施形態では、７５００画素からなる光電変換部を６等分するブロック単位を前提としている。つまり、各ブロックは、１２５０画素となる。

図２は、センサの構成例を示す図である。センサ２０１は、３ラインのカラーセンサ２０２及び白黒センサ２０３を備え、４ラインセンサである。この系の出力形態は、Ｔｙｐｅ１で示す通り、Ｒ，Ｇ，Ｂのカラーセンサ２０２の出力が各出力をｏｄｄ，ｅｖｅｎパラレル出力として，２０６＿Ｏ，２０６＿Ｅ，２０７＿Ｏ，２０７＿Ｅ，２０８＿Ｏ，２０８＿Ｅの６出力で構成される。一方、白黒センサ２０３の出力は、出力をｏｄｄ，ｅｖｅｎパラレル出力とするとともに、中央分割され左右に２０９＿Ｏ１，２０９＿Ｅ１，２０９＿Ｏ２，２０９＿Ｅ２の４出力で構成される。このＴｙｐｅ１のセンサの特徴は、４ラインのセンサが同時動作できることが最大の特徴であるが、１０系統の出力信号を処理するため、回路規模が大きくなる。また、上述の出力とは、原稿の画像情報に相当する。

センサ２０４は、３ラインのカラーセンサ２０５のみで構成された３ラインセンサである。センサ２０４には、Ｔｙｐｅ２に示すように、各々、２１０，２１１，２１２に示すシリアル３出力構成のセンサが存在する。さらに、Ｔｙｐｅ３に示すように、Ｒ，Ｇ，Ｂの各出力をｏｄｄ，ｅｖｅｎパラレル出力として，２１３＿Ｏ，２１３＿Ｅ，２１４＿Ｏ，Ｅ２１４＿Ｅ，２１５＿Ｏ，２１５＿Ｅに示す６出力構成のセンサが存在する。Ｔｙｐｅ３は最も一般的な構成である。

次に、図４を参照して、シフトゲートの制御について説明する。図４は、第１の実施形態に係るシフトゲート制御を説明する図である。

センサ３０８は、走査（画像情報の取得）制御を切り替える位置によって、第１ブロック４０２、第２ブロック４０３、第３ブロック４０４の３（走査）ブロックを有する。センサ３０８は、ＲＥＤ，ＧＲＥＥＮ，ＢＬＵＥの３ラインのラインセンサ３２１、３２２、３２３で構成されている。また、１ラインのセンサ出力は中央を境に、先頭の１画素目からと、最終画素の７５００画素目からとの２出力で出力される。即ち、センサの前半（ｆｉｒｓｔ＿ｈａｌｆ），センサの後半（ｓｅｃｏｎｄ＿ｈａｌｆ）に分解されているため、計６ブロックの出力制御となる。

４０５は、電荷蓄積時間を規定するパルスであり、センサ３０８のスタートパルスを示す。４０６は、センサの走査ブロック切替パルスを示す。

ブロック切替パルス４０６は、３パルスで構成されており、１パルス目の動作を４１３の［Ｒ，Ｇ，Ｂセンサの走査順説明図］におけるＲｅｄ−ｆｉｒｓｔ ｈａｌｆ部（４０７＿１）とＲｅｄ−ｓｅｃｏｎｄ ｈａｌｆ部（４０７＿２）の１回目の走査制御動作に示す。同様に、２パルス目の動作を４１３の２回目の走査制御動作に示し、３パルス目の動作を４１３の３回目の走査制御動作に示す。本実施形態では、この３回の走査制御を１セットとして１ラインの走査とする。

次に、１ライン走査を行う際のセンサ制御（出力制御）について説明する。ここで、ｆｉｒｓｔ−ｈａｌｆ，ｓｅｃｏｎｄ−ｈａｌｆは、４０７＿１，４０７＿２に示すような１ラインのセンサを前後半に二分した前半信号＿（ｆｉｒｓｔ＿ｈａｌｆ）、後半信号 （ｓｅｃｏｎｄ−ｈａｌｆ）を表している。このように、３ラインセンサの内部は、各色センサの前後半の計６ラインで並列処理される。

本実施形態によれば、１ラインを走査するために、３分割されたブロックが３回に分けて走査制御される。本実施形態に係るセンサ３０８は、１ライン分の走査制御部しか備えていないため、１回目、２回目、３回目の走査で、第１ブロック、第２ブロック、第３ブロックが異なる色の異なる分割ブロックを同時走査している。

例えば、１回目の走査（取得処理）で、第１走査ブロックはＲｅｄ−ｆｉｒｓｔ ｈａｌｆ部（４０７＿１），Ｒｅｄ−ｓｅｃｏｎｄ ｈａｌｆ部（４０７＿２）のＲｅｄ−１＿１２５０，Ｒｅｄ−７５００＿６２５１のセンサ（前部）が走査される。

同時に、Ｇｒｅｅｎ−ｆｉｒｓｔ ｈａｌｆ部（４０７＿３）とＧｒｅｅｎ−ｓｅｃｏｎｄ ｈａｌｆ部（４０７＿４）のＧｒｅｅｎ−２５０１＿３７５０，Ｇｒｅｅｎ−４９９９＿３７５１のセンサ（後部）が走査され、Ｂｌｕｅ−ｆｉｒｓｔ ｈａｌｆ部（４０７＿５）とＢｌｕｅ−ｓｅｃｏｎｄ ｈａｌｆ部（４０７＿６）のＢｌｕｅ−１２５１＿２５００，Ｂｌｕｅ−６２５０＿５０００のセンサ（中部）が走査される。

同様に、２回目の走査（取得処理）では、Ｒｅｄ−ｆｉｒｓｔ ｈａｌｆ部（４０７＿１）， Ｒｅｄ−ｓｅｃｏｎｄ ｈａｌｆ部（４０７＿２）のＲｅｄ−１２５１＿２５００，Ｒｅｄ−６２５０＿５０００のセンサ（中部）が走査される。また、Ｇｒｅｅｎ−ｆｉｒｓｔ ｈａｌｆ部（４０７＿３）とＧｒｅｅｎ−ｓｅｃｏｎｄ ｈａｌｆ部（４０７＿４）のＧｒｅｅｎ−１＿１２５０，Ｇｒｅｅｎ−７５００＿６２５１のセンサ（前部）が走査される。さらに、Ｂｌｕｅ−ｆｉｒｓｔ ｈａｌｆ部（４０７＿５）とＢｌｕｅ−ｓｅｃｏｎｄ ｈａｌｆ部（４０７＿６）のＢｌｕｅ−２５０１＿３７５０，Ｂｌｕｅ−４９９９＿３７５１のセンサ（後部）が走査される。

最後に、３回目の走査（取得処理）では、Ｒｅｄ−ｆｉｒｓｔ ｈａｌｆ部（４０７＿１），Ｒｅｄ−ｓｅｃｏｎｄ ｈａｌｆ部（４０７＿２）のＲｅｄ−２５０１＿３７５０，Ｒｅｄ−４９９９＿３７５１のセンサ（後部）が走査される。また、Ｇｒｅｅｎ−ｆｉｒｓｔ ｈａｌｆ部（４０７＿３）とＧｒｅｅｎ−ｓｅｃｏｎｄ ｈａｌｆ部（４０７＿４）のＧｒｅｅｎ−１２５１＿２５００，Ｇｒｅｅｎ−６２５０＿５０００のセンサ（中部）が走査される。さらに、Ｂｌｕｅ−ｆｉｒｓｔ ｈａｌｆ部（４０７＿５）とＢｌｕｅ−ｓｅｃｏｎｄ ｈａｌｆ部（４０７＿６）のＢｌｕｅ−１＿１２５０，Ｂｌｕｅ−７５００＿６２５１のセンサ（前部）が走査される。

このような一連の走査を３回繰り返すことによって、４１２の［Ｒ、Ｇ、Ｂセンサの出力順］に示す配列で、Ｒ出力（４０８＿１，４０８＿２），Ｇ出力（４０８＿３，４０８＿４）、Ｂ出力（４０８＿５，４０８＿６）の並びで信号が出力される。つまり、本実施形態では、Ｆｉｒｓｔ＿ｈａｌｆ＿前半（１−３７５０）、Ｓｅｃｏｎｄ＿ｈａｌｆ＿後半（３７５１−７５００）のセンサ出力に対して、第１ブロック、第２ブロック及び第３ブロックに分割して走査を行う。しかし、通常３ライン分の走査部を有するところ、１ライン分の走査部で全出力を読み出しているため、１ラインのセンサ信号を全て走査するためには、第１ブロック〜第３ブロックまで同時動作を３回繰り返すことになる。

これは、Ｒｅｄ，Ｇｒｅｅｎ，Ｂｌｕｅの出力回路が同時動作する部分を１／３にする効果がある。即ち、各センサの画素データを吐き出す回路が通常のセンサより少なく構成でき、センサ３０８を構成するチップサイズの小型化、コストダウンに繋がる。４０７＿１〜４０７＿６を比較すると、各ブロック４０２，４０３，４０４で前部、中央部、後部が各２箇所ずつ動作していることが解る。

４１２には、実際のＲｅｄ，Ｇｒｅｅｎ，Ｂｌｕｅの信号出力順（画素データの出力順）４０８＿１〜４０８＿６が示されている。このように、センサ３０８の回路規模を小さくする代わりに、信号の並び順がブロック単位で出力チャネル毎に異なってしまう弊害が生じてしまう。しかし、本実施形態では、画素データを原稿の画像順に並べ替える作業を不図示のメモリ制御部を用いることによって容易に実現できることから、センサ３０８における回路規模の小型化を優先している。

次に、図５を参照して、画像読取装置の構成について説明する。図５は、第１の実施形態に係る画像読取装置５０１の構成例を示すブロック図である。

画像読取装置５０１は、コントローラ５０２、センサ制御部５０３、原稿照明部５１４、５１５、結像部５１６、光電変換部５１７、シェーディング板５２２、光学モータ５２３及びターゲット板５２４を備える。また、コントローラ５０２は、ＣＰＵ５０４、ＥＥＰＲＯＭ５０５、ＲＯＭ５０６、ＲＡＭ５０７、アドレス／データバス、画像処理用ＡＳＩＣ５０９、ＳＤＲＡＭ５１０及び外部Ｉ／Ｆ５１１を備える。センサ制御部５０３は、制御部５１２、調光部５１３及びＡＦＥ−ＩＣ５１８を備える。

ＣＰＵ５０４は、全体をコントロールする中央演算処理装置である。アドレス／データバス５０８を介して、ＲＯＭ５０６、ＲＡＭ５０７及び画像処理用ＡＳＩＣ５０９と接続される。また、画像処理用ＡＳＩＣ５０９は、画像メモリとして用いるＳＤＲＡＭ５１０に読み取った画像を書き込み、所定のタイミングで読み出す制御を実行する。また、画像処理用ＡＳＩＣ５０９は、書き込み順、読み出し順も制御可能であり、上述したブロック単位で入れ替わっている画像データの並び順を入れ替えることも可能である。さらに、画像処理用ＡＳＩＣ５０９は、隣接データを結合するための補間処理として一般的な線形補間処理、マトリックス演算による画像フィルタ処理も可能である。

ＥＥＰＲＯＭ５０５は、画像読取装置５０１内の調整値等のバックアップ用途で用いられる。外部Ｉ／Ｆ５１１は、プリント手段である画像形成部５１９のシステム制御部５２０との通信用Ｉ／Ｆである。また、システム制御部５２０に接続された操作部５２１は、コピー枚数や縮小、拡大等のオペレータの入力を取得する。

センサ制御部５０３は、制御部５１２、調光部５１３及びＡＦＥ−ＩＣ５１８を備える小規模ＡＳＩＣである。制御部５１２は、センサ３０８に対する駆動制御を行う。ＡＦＥ−ＩＣ５１８は、アナログ信号処理を行う。なお、画像処理用ＡＳＩＣ５０９と制御部５１２とは、シリアル通信ラインで接続されている。調光部５１３は、原稿照明部（照明手段）５１４、５１５の点灯制御、光量制御を行い、必要に応じて１灯制御、２灯制御のどちらでも可能としている。

結像部５１６は、不図示の原稿から原稿照明部５１４、５１５によって照射された原稿照射光の反射光を光電変換部５１７に結像する。即ち、結像部５１６は集光レンズを示している。また、光電変換部５１７は、図３に示すセンサ３０８に相当する。シェーディング板５２２は、原稿照明部５１４、５１５の白基準として用いられ、ターゲット板５２４は、異なる反射効率を有する複数の板を備え、本実施形態では、原稿照明部５１４、５１５の光量調整を省略するために用いられる。また、光学モータ５２３は、光学読取ユニットを走査する際のモータである。

制御部５１２は、スタートパルス４０５及びブロック切替パルス４０６を、光電変換部５１７に供給する。また、光電変換部５１７は、ＡＦＥ−ＩＣ５１８に対して、Ｒ，Ｇ，Ｂ−ｏｕｔ（ｏｄｄ，ｅｖｅｎ）を出力する。

本実施形態によれば、ＣＭＯＳセンサの回路構成を簡略化するために、センサのブロックを３ブロックに分割した駆動構成で制御する。ここで、この駆動構成について５２５，５２６を参照して説明する。５２５は従来型のカラーセンサを示している。即ち、Ｒ，Ｇ，Ｂ各々のラインを走査する走査（取得）回路５２７が３ラインに併設されている。これに対して、５２６は本実施形態で使用する３ラインセンサである。即ち、走査回路５２８が３ラインで１個しか設けられていないため、Ｒ，Ｇ，Ｂ各々のラインの同一画素ブロックを同時に読み出すことができない。即ち、本実施形態に係る走査回路５２８では、同時動作中に、各色で異なるブロックを読み出す。

次に、図６を参照して、多分割センサで生じる不具合について説明する。図６は、多分割センサで生じる不具合について説明する図である。６０１〜６０８に示した画素の並び順は、センサ３０８のＧｒｅｅｎラインの並び順を示している。しかし、上述したように、センサ３０８からの出力順は６０９〜６１４に示した順となる。

図６には、センサ３０８の出力特性を、グラフ６３０に示す。例えば、グラフ６３０に示すような出力特性が得られる条件としては、６１６に示すセンサ基板上にセットされたセンサ３０８の温度分布特性が考えられる。この温度特性については、温度センサ６１５によって測定される。光電変換を行う不図示のフォトダイオードは、暗電流の発生量が温度条件によって変化することが挙げられる。一般的にセンサ３０８は、ドライバ回路部と出力アンプ部が電流を消費することもあり、センサ３０８の両端部６１８、６２０では中央部６１９より温度が高くなる傾向にある。そのため、特に処理を施すことなく並び順だけを戻した場合には、グラフ６３０に示すように、暗電流の大きくなる両端部６１８、６２０の出力レベルが大きくなったような出力となる場合がある。

ただし、センサの温度分布による影響は、端部から順番に出力を得ることのできる構成を有するセンサにおいては、連続的に画素出力が徐々に変化することから段差等、一目で解るようなレベル差となることはない。イメージとしては、６２１に示す黒レベルに対してセンサ３０８の遮光部レベルを６２２に合わせ込んだとしても、６２３で示す出力波形が黒レベルとして僅かな段差６２６、６２８が発生する。この段差がセンサ構造上の画素アンプ、画素スイッチの製造バラツキに起因したレベルであったとしても、全域に固定増幅率α（６２５）を掛けた出力信号６２４において、段差は６２７、６２９に示すように、大幅に大きくなってしまう。また、センサには、複数のアンプ回路が構成されており、画素毎に用意された列アンプ、出力段に用意された出力アンプには少なからず得性差が生じている場合がある。したがって、リニアに一直線に出力が増加するアンプ回路の場合や、上凸、下凸等の特性が出力チャネル毎に生じる可能性はゼロではない。

次に、図７Ａ乃至図７Ｃを参照して、出力信号レベルの単純な補正方法を説明する。図７Ａ乃至図７Ｃは、第１の実施形態に係る出力信号レベルの補正方法を示す図である。補正方法には何通りか考えられるが、入力信号レベルと１対１で対応をとったＬｏｏｋ−Ｕｐ−ｔａｂｌｅを使用する方法が最も考えやすい。しかし、この場合、分割されたブロック数の２倍（ｏｄｄ，ｅｖｅｎ分）の６個分のテーブルが必要となり、システムとしてのコストが増大してしまう。本実施形態では、入力信号領域を４領域に分けた折れ線近似補正を行うことを前提に説明する。また、以下で説明する補正処理は、結合手段及び補正手段の一例である。

グラフ７５２にセンサ出力７５３を示す。グラフ７５２において、横軸はセンサの主走査画素位置を示し、縦軸は出力レベルを示す。図７Ａに示す（ａ）は、前部７５４、中央部７５５、後部７５６の３ブロック、かつ、ｏｄｄ，ｅｖｅｎの計６ブロックに分割されたときのセンサの入出力特性を示す。なお、ここでは、説明を容易にするため、現存するセンサのリニア特性とは、かけ離れた現象を強調したグラフで説明している。図７Ａ乃至図７Ｃの（ａ）〜（ｇ）の各グラフは、横軸を入力（ｉｎｐｕｔ），縦軸を出力（ｏｕｔｐｕｔ）として表している。

理論上は、ｉｎｐｕｔ”１”に対してｏｕｔｐｕｔ”１”，ｉｎｐｕｔ”２０”に対してｏｕｔｐｕｔ”２０”となる直線のグラフとなることが好ましい。しかしながら、上述したように、製造プロセス上の問題や実使用環境の影響を受け、常に理想的な特性を維持することは難しい。以上のことから、前ｏ７０１，前ｅ７０２，中ｏ７０３，中ｏ７０４，後ｅ７０５，後ｅ７０６を所定の特性となるように補正する。

図７Ｂに示す（ｂ），（ｃ），（ｄ）は、それぞれ前部、中央部、後部の入出力関係を示しており、各々のセンサｃｈ毎にＡ、Ｂ、Ｃ、Ｄの４ブロックに分割した補正を行うものとする。これは入力信号の領域でブロック分割しており、ブロック数が増えれば増えた分だけ補正精度は向上するが、処理が複雑なため、ブロック数を増やし過ぎるとＬｏｏｋ−Ｕｐ−ｔａｂｌｅを使用する場合に対するメリットが低減するため４ブロック程度が妥当である。

図７Ｂに示す（ｂ）を参照して、前部の補正について説明する。横軸を入力信号とした場合、Ｘ１，Ｘ２，Ｘ３をブロック分割のためのポイントとする。即ち、Ｘ１未満をブロックＡ７１３、Ｘ２未満をブロックＢ７１４、Ｘ３未満をブロックＣ７１５、Ｘ３以上をブロックＤ７１６と分ける。画像処理用ＡＳＩＣ５０９は、この入力条件によって処理を切り替えるように予め設計されている。ここで、予め前ｏ７０１、前ｅ７０２の信号は黒レベル調整が行われて７０７に合わせ込まれ、同様に白ターゲット調整が行われて７０８に合わせ込まれた状態で７０１’，７０２’として図示している。

図７Ｂに示す（ｃ）に示すように、中ｏ７０３，中ｅ７０４の信号も黒レベル調整が行われて７０９に合わせ込まれ、同様に白ターゲット調整が行われて７１０に合わせ込まれた状態で７０３’，７０４’として図示している。なお、ブロック分割の条件は前部、中央部、後部で全て同じ領域を用いるものとする。また、中央部に関しては、Ｘ１未満をブロックＡ７１７，Ｘ２未満をブロックＢ７１８，Ｘ３未満をブロックＣ７１９，Ｘ３以上をブロックＤ７２０と分ける。

図７Ｂに示す（ｄ）に示すように、後ｏ７０５，後ｅ７０６の信号も黒レベル調整が行われて７１１に合わせ込まれ、同様に白ターゲット調整が行われて７１２に合わせ込まれた状態で７０５’，７０６’として図示している。後部に関しては、Ｘ１未満をブロックＡ７２１，Ｘ２未満をブロックＢ７２２，Ｘ３未満をブロックＣ７２３，Ｘ３以上をブロックＤ７２４と分ける。

次に、図７Ｃに示す（ｅ）を参照して、前部の補正方法を説明する。ブロックＡ７１３に対して、この例では、７０１’は元々ほぼ直線となっているので実質補正は行わないのと同じ結果になる。しかし、７０２’は大きく特性がずれており、以下の処理を施す。具体的には、ｉｎｐｕｔ７２６に対するｏｕｔｐｕｔが７２５となるように係数Ａ１ｅを算出し、ブロックＡ７１３の補正係数とする。すると、７０７と７２５を結ぶ線としてブロックＡの区間が補正される。ブロックＢ７１４に関しては、７０２’に対してブロックＢの部分を切り出した７０２’＿２を処理する。この際、７２５と７２６の差分はオフセット値７２７＿ＯｆＡ２ｅとしてＡＳＩＣレジスタに保存される。

続いて、ブロックＢ７１４の後端である７２９の出力値を７２８とする係数Ａ２ｅを算出する。以下同様にしてブロックＣ７１５のオフセット値７３０＿ＯｆＡ３ｅを求める。７２８から伸ばした７０２’＿３のブロックＣの後端７３２と７３１より係数Ａ３ｅを算出する。

最後に、ブロックＤ７１６のオフセット値７３３＿ＯｆＡ４ｅ、を求め、７０２’＿４の交点７０８’が白ターゲット７０８と等しくなる係数Ａ４ｅを算出し、ＡＳＩＣレジスタに格納する。上記説明ではｅｖｅｎ側だけ説明したが、ｏｄｄ側も同様の係数算出を行う。もちろん、リニア特性として直線に載っている場合には、係数１、オフセット０となることは言うまでもない。以下では、前部の補正係数とオフセット値を表１に示す。

次に、図７Ｃに示す（ｆ）を参照して、中央部の補正方法を説明する。ブロックＡ７１７に対して、この例では、７０４’は元々ほぼ直線となっているので実質補正は行わないのと同じ結果になる。しかし、７０３’は大きく特性がずれており、以下の処理を施す。具体的には、ｉｎｐｕｔ７３４に対するｏｕｔｐｕｔが７３５となるように係数Ｂ１ｅを算出し、ブロックＡ７１７の補正係数とする。すると、７０９と７３５を結ぶ線としてブロックＡの区間が補正される。図７Ｃに示す（ｆ）では、急激な曲線となっているが、実際のセンサでは不具合品となる。実際には使用上問題の無いレベルに調整される。ブロックＢ７１８に関しては、７０３’に対してブロックＢの部分を切り出した７０３’＿２を処理する。この際、７３５と７３４の差分はオフセット値７３６＿ＯｆＢ２ｅとしてＡＳＩＣレジスタに保存される。

続いて、ブロックＢ７１８の後端である７３８の出力値を７３７とする係数Ｂ２ｅを算出する。以下同様にしてブロックＣ７１９のオフセット値７３９＿ＯｆＢ３ｅを求める。７３７から伸ばした７０３’＿３のブロックＣの後端値７４１と７４０より係数Ｂ３ｅを算出する。

最後に、ブロックＤ７２０のオフセット値７４２＿ＯｆＢ４ｅ、を求め、７０３’＿４の交点７１０’が白ターゲット７１０と等しくなる係数Ｂ４ｅを算出し、ＡＳＩＣレジスタに格納する。上記説明ではｏｄｄ側だけ説明したが、ｅｖｅｎ側も同様の係数算出を行う。もちろん、リニア特性として直線に載っている場合には、係数１、オフセット０となることは言うまでもない。以下では、中央部の補正係数とオフセット値を表２に示す。

次に、図７Ｃに示す（ｇ）を参照して、後部の補正方法を説明する。ブロックＡ７２１に対して、この例では、７０６’は元々ほぼ直線となっているので実質補正は行わないのと同じ結果になる。しかし、７０５’は大きく特性がずれており、以下の処理を施す。具体的には、ｉｎｐｕｔ＿７４３に対するｏｕｔｐｕｔが７４４となるように係数Ｃ１ｅを算出し、ブロックＡ７２１の補正係数とする。すると、７１１と７４４を結ぶ線としてブロックＡの区間が補正される。ブロックＢ＿７２２に関しては、７０５’に対してブロックＢの部分を切り出した７０５’＿２を処理する。この際、７４３と７４４の差分はオフセット値７４５＿ＯｆＣ２ｅとしてＡＳＩＣレジスタに保存される。

続いて、ブロックＢ７２２の後端である７４６の出力値を７４５とする係数Ｃ２ｅを算出する。以下同様にしてブロックＣ＿７２３のオフセット値７４８＿ＯｆＣ３ｅを求める。７４７から伸ばした７０５’＿３のブロックＣの後端値７４９と７５０より係数Ｃ３ｅを算出する。

最後に、ブロックＤ７２４のオフセット値７５１＿ＯｆＣ４ｅ、を求め、７０５’＿４の交点７１２’が白ターゲット７１２と等しくなる係数Ｃ４ｅを算出し、ＡＳＩＣレジスタに格納する。上記説明ではｏｄｄ側だけ説明したが、ｅｖｅｎ側も同様の係数算出を行う。もちろん、リニア特性として直線に載っている場合には、係数１、オフセット０となることは言うまでもない。以下では、後部の補正係数とオフセット値を表３に示す。

上述したように、本実施形態では、補正係数を自動調整タイミングで算出し、画像処理用ＡＳＩＣ５０９のレジスタに係数を保持する。これにより、図７Ｂ及び図７Ｃ中の（Ｘ１）未満の領域、（Ｘ２）未満の領域、（Ｘ３）未満の領域、（ｘ３）以上の領域に対応した入力信号に対して、自動的にリニア特性補正の演算処理を行うことが可能である。

次に、図８を参照して、画像読取装置のリニアリティ自動調整制御について説明する。図８は、第１の実施形態に係る画像読取装置におけるシェーディング板を用いた読み取り特性の自動調整制御を示すフローチャートである。なお、以下で説明する処理は、主に画像処理用ＡＳＩＣ５０９によって実行される。

読み取り特性の自動調整が開始されると、ステップＳ８０１において、画像処理用ＡＳＩＣ５０９は、電源投入後の時間をモニタし、所定時間を経過しているか否かを判定する。ここで、画像処理用ＡＳＩＣ５０９は、所定時間が経過するまで、定期的にＳ８０１の判定を繰り返す。また、ここでの判定は、センサ３０８の通電時間を判定してもよい。

所定時間に達している場合、ステップＳ８０２において、画像処理用ＡＳＩＣ５０９は、原稿走査中であるか否か判定する。原稿走査中であれば、原稿走査が終了するまでＳ８０２の判定を定期的に繰り返す。原稿走査中でない場合、ステップＳ８０３において、画像処理用ＡＳＩＣ５０９は、読取り特性自動調整モード、即ち、リニアリティ特性補正モードを開始する。

続いて、ステップＳ８０４において、画像処理用ＡＳＩＣ５０９は、原稿照明部５１４、５１５を消灯状態で黒レベルを所定のレベルに合わせ込む。さらに、ステップＳ８０５において、画像処理用ＡＳＩＣ５０９は、シェーディング板５２２を参照し、白ターゲットレベルに対して合わせ込みの制御を行う。

次に、ステップＳ８０６において、画像処理用ＡＳＩＣ５０９は、シェーディング板５２２を使用して、中間輝度濃度１に相当する照度（光量）において補正係数とオフセット補正値を求める。続いて、ステップＳ８０７において、画像処理用ＡＳＩＣ５０９は、シェーディング板５２２を使用して、画像処理用ＡＳＩＣ５０９は、中間輝度濃度２に相当する照度において補正係数とオフセット補正値を求める。ステップＳ８０８において、画像処理用ＡＳＩＣ５０９は、シェーディング板５２２を使用して、中間輝度濃度ｎに相当する照度において補正係数とオフセット補正値を求める。ここで、図７Ａ乃至図７Ｃで示したように４段階補正を行う場合、Ｓ８０８のｎは３となる。Ｓ８０６乃至Ｓ８０８の補正処理は、図７Ａ乃至図７Ｃを用いて説明した方法を用いて実行される。

また、リニア特性で問題となりやすいのは、低輝度領域と高輝度領域であるため、Ｓ８０６で中間輝度濃度１として、原稿照明部の照度（光量）１０％にてシェーディング板５２２を読取った値を用いる。また、Ｓ８０７で中間輝度濃度２として、原稿照明部の照度５０％にてシェーディング板５２２を読取った値を用いる。さらに、Ｓ８０８で中間輝度濃度ｎ（＝３）として、原稿照明部の照度８０％にてシェーディング板５２２を読取った値を用いる。最後に、ステップＳ８０９において、画像処理用ＡＳＩＣ５０９は、算出された補正係数、オフセット補正値を保存する。したがって、ここでは、異なる照度で照明するために、原稿照明部５１４、５１５の光量調整を必要とする。

次に、図９を参照して、ターゲット濃度板を用いたリニアリティ自動調整について説明する。図９は、第１の実施形態に係る画像読取装置におけるターゲット濃度板を用いた読み取り特性の自動調整制御を示すフローチャートである。なお、以下で説明する処理は、主に画像処理用ＡＳＩＣ５０９によって実行される。また、図８のフローチャート同様の処理については、同一のステップ番号を付し、説明を省略する。即ち、ステップＳ８０１〜Ｓ８０５の処理については、説明を省略する。

ステップＳ９０１において、画像処理用ＡＳＩＣ５０９は、ターゲット板１の読み取り位置に原稿走査ユニットを移動させる。ステップＳ９０２において、画像処理用ＡＳＩＣ５０９は、ターゲット板５２４を使用して、中間輝度濃度１に相当する照度において補正係数とオフセット補正値を求める。

次に、ステップＳ９０３において、画像処理用ＡＳＩＣ５０９は、ターゲット板２の読み取り位置に原稿走査ユニットを移動させる。ステップＳ９０４において、画像処理用ＡＳＩＣ５０９は、ターゲット板５２４を使用して、画像処理用ＡＳＩＣ５０９は、中間輝度濃度２に相当する照度において補正係数とオフセット補正値を求める。

次に、ステップＳ９０５において、画像処理用ＡＳＩＣ５０９は、ターゲット板ｎの読み取り位置に原稿走査ユニットを移動させる。ステップＳ９０６において、画像処理用ＡＳＩＣ５０９は、ターゲット板５２４を使用して、中間輝度濃度ｎに相当する照度において補正係数とオフセット補正値を求める。ここで、図７Ａ乃至図７Ｃで示したように４段階補正を行う場合、Ｓ９０５及びＳ９０６のｎは３となる。Ｓ９０２、Ｓ９０４、Ｓ９０６の原稿照明部の制御は、それぞれＳ８０６、Ｓ８０７、Ｓ８０８と同様であるため説明を省略する。最後に、ステップＳ９０７において、画像処理用ＡＳＩＣ５０９は、算出された補正係数、オフセット補正値を保存する。このように、ターゲット板を用いることによって、本画像読取装置は、原稿照明部の光量を調整する処理を省略でき、処理負荷を低減させることができる。

次に、図１０を参照して、本実施形態に係る画像読取装置の原稿走査ユニットについて説明する。図１０は、第１の実施形態に係る原稿走査ユニット１０００の構成例を示す斜視図である。

１００１は、図５に示すセンサ制御部５０３に相当する制御基板を示す。１００２は、センサ３０８のチップを示す。センサ３０８には、一般的にＣＭＯＳセンサ等、主として二次元センサが用いられる。１００３は、コントローラ５０２の基板とセンサ用の制御基板１００１を接続するケーブルである。１００４は、ＩＦケーブル用のコネクタである。１００６は、原稿照明部への給電ケーブルである。１００５はコネクタである。

１００８は原稿照明部の基板を示し、１００９がサイドビュータイプの白色ＬＥＤ素子を示す。例えば、本実施形態によれば、複数の白色ＬＥＤ素子１００９がアレイ状に配置され、線光源を構成する。１００７は、正反射を抑制する拡散型反射ミラーであり、輝度濃度の高い白色系の反射板で構成されている。この原稿照明部によって照射された原稿照明光は、原稿によって反射され、１０１０の鏡筒ＢＯＸに導光され、センサチップ１００２上に結像される。

１０１５は原稿走査ユニット１０００が移動する方向を示す。即ち、原稿走査ユニット１０００は、ターゲット板１０１１に対して移動自在に設けられる。１０１１は、ターゲット板を示す。ターゲット板１０１１は、１０１５の走査方向の延長線上に位置している。また、１０１２、１０１３、１０１４の板は、図９のフローチャートで説明したターゲット板１、ターゲット板２、ターゲット板３を示す。

以上説明したように、本実施形態に係る画像読取装置は、原稿を照明し、当該原稿から反射された反射光を受光して画像情報を出力する複数の光電変換部を備える。また、本画像読取装置は、各光電変換部から出力される画像情報を当該光電変換部の主走査方向に対して複数のブロックに分割し、各光電変換部毎に異なるブロックの順序で当該画像情報を取得する。さらに、本画像読取装置は、分割して取得した複数のブロック毎の画像情報を結合する。さらに、本画像読取装置は、結合するとともに、各ブロック間の線形特性を補正する。

具体的には、本画像読取装置は、複数の光電変換部に対して、１つの取得回路を備え、各光電変換部におけるブロックごとの画像情報を、時分割で取得する。例えば、光電変換部に第１光電変換部、第２光電変換部、及び第３光電変換部が含まれると、当該取得回路は、１回目の取得処理で、第１光電変換部の第１ブロック、第２光電変換部の第２ブロック及び第３光電変換部の第３ブロックを取得する。また、２回目の取得処理で、第１光電変換部の第２ブロック、第２光電変換部の第３ブロック及び第３光電変換部の第１ブロックを取得する。さらに、３回目の取得処理で、第１光電変換部の第３ブロック、第２光電変換部の第１ブロック及び第３光電変換部の第２ブロックを取得する。このようにブロック毎の画像情報を時分割で取得することにより、本画像読取装置は、画像読取部の回路規模を縮小させることができる。さらに、各ブロック間の線形特性を補正することにより、読み取り特性の低下を抑制することができる。

また、各ブロックに分割して取得した画像情報を結合する際に、線形特性を補正することにより、スジ画像（段差）などの不具合を抑制することができる。また、本画像読取装置は、センサの温度を測定するための温度センサを設け、当該温度センサによって測定された温度に応じて、線形特性を補正してもよい。これにより、熱による黒レベル変動や、自己発熱によるアンプ特性の変化によって発生する画像の不具合を抑制することができる。

＜第２の実施形態＞
次に、図１１を参照して、第２の実施形態について説明する。本実施形態は、温度センサ６１５の測定結果を読取り特性の自動調整時のトリガとする。温度センサ６１５は、チップ抵抗と同程度のサイズであり、制御基板とシリアル通信を行うことで温度情報をリアルタイムに通知することができる汎用的な部品である。本実施形態では、温度センサ６１５を、センサ３０８とセンサ基板６１６の間に挟み込むように実装し、センサ３０８の実際の温度に近い温度を検出できるように実装する。

図１１は、第２の実施形態に係る画像読取装置における温度センサ６１５の測定結果をトリガとした読み取り特性の自動調整制御を示すフローチャートである。なお、以下で説明する処理は、主に画像処理用ＡＳＩＣ５０９によって実行される。また、図８のフローチャート同様の処理については、同一のステップ番号を付し、説明を省略する。即ち、ステップＳ８０３〜Ｓ８０９の処理については、説明を省略する。

読み取り特性の自動調整が開始されると、ステップＳ１１０１において、画像処理用ＡＳＩＣ５０９は、センサ３０８の近傍に設けられた温度センサ６１５の測定温度がの所定範囲内にあるか否かを判定する。この判定は、測定温度が所定温度の範囲外となるまで定期的に行われる。測定温度が所定範囲外になると、ステップＳ１１０２に進む。

ステップＳ１１０２において、画像処理用ＡＳＩＣ５０９は、原稿読取中のジョブであるか否かを判定する。ここで、ジョブの実行中である場合には、ステップＳ１１０３において、画像処理用ＡＳＩＣ５０９は、当該ＪＯＢを中断させ、調整中のメッセージ表示を操作部の表示装置に表示させ、ステップＳ８０３に進む。一方、Ｓ１１０２でＪＯＢの実行中でないと判定された場合には、Ｓ８０３へ進む。その後、ステップＳ８０３〜Ｓ８０９で自動調整処理が実行される。

ステップＳ８０９の処理が実行されると、ステップＳ１１０４において、画像処理用ＡＳＩＣ５０９は、自動調整開始前のジョブが中断中であるか否かを判定する。ジョブが中断されている場合には、ステップＳ１１０５において、画像処理用ＡＳＩＣ５０９は、ジョブを再開させをる。一方、Ｓ１１１４で、自動調整開始前の状態がジョブ中でない場合には、そのまま自動調整処理を終了する。このように、画像処理用ＡＳＩＣ５０９は、ジョブ実行制御手段の一例である。

以上説明したように、本画像読取装置は、センサの温度を測定するための温度センサを設け、当該温度センサによって測定された温度に応じて、自動調整処理を実行する。これにより、本画像読取装置は、環境変動や連続駆動による自己発熱に起因した読み取り特性の低下を抑制することができる。

ブロック濃度段差イメージと、ブロック間の繋ぎスジイメージを説明する図である。 センサの構成例を示す図である。 従来のセンサ３０１と第１の実施形態に係るセンサ３０８の構成例を示す図である。 第１の実施形態に係るシフトゲート制御を説明する図である。 第１の実施形態に係る画像読取装置５０１の構成例を示すブロック図である。 多分割センサで生じる不具合について説明する図である。 、 、 第１の実施形態に係る出力信号レベルの補正方法を示す図である。 第１の実施形態に係る画像読取装置におけるシェーディング板を用いた読み取り特性の自動調整制御を示すフローチャートである。 第１の実施形態に係る画像読取装置におけるターゲット濃度板を用いた読み取り特性の自動調整制御を示すフローチャートである。 第１の実施形態に係る原稿走査ユニット１０００の構成例を示す斜視図である。 第２の実施形態に係る画像読取装置における温度センサ６１５の測定結果をトリガとした読み取り特性の自動調整制御を示すフローチャートである。

符号の説明

３０８：センサ
５０１：画像読取装置
５０２：コントローラ
５０３：センサ制御部
５０４：ＣＰＵ
５０５：ＥＥＰＲＯＭ
５０６：ＲＯＭ
５０７：ＲＡＭ
５０８：アドレス／データバス
５０９：画像処理用ＡＳＩＣ
５１０：ＳＤＲＡＭ
５１１：外部Ｉ／Ｆ
５１２：制御部
５１３：調光部
５１４、５１５：原稿照明部
５１６：結像部
５１７：光電変換部
５１８：ＡＦＥ−ＩＣ
５１９：画像形成部
５２０：システム制御部
５２１：操作部
５２２：シェーディング板
５２３：光学モータ
５２４：ターゲット板

Claims (7)

1. 原稿を照明する照明手段と、
   前記原稿によって反射された光を受光する、赤、緑、青のそれぞれに対応する３つのＣＭＯＳラインセンサと、
   前記３つのＣＭＯＳラインセンサのそれぞれに対してＮ（Ｎは、自然数。）個づつ設けられた３Ｎ個の出力手段と、
   前記ＣＭＯＳラインセンサにおける１ラインの走査期間をＭ（Ｍは、自然数。）分割するブロック切り替え信号を取得する取得手段と、
   前記ブロック切り替え信号に応じて、前記３Ｎ個の出力手段のそれぞれから異なる画素位置に対応するブロックの画素値を読み出す１つの走査回路と、
   前記ブロックの位置と前記出力手段に対応させてＭＮ個の補正データを保持する保持手段と、
   前記１つの走査回路が読み出した画素値に対して、前記ＭＮ個のデータから該画素値のブロックに対応する補正データを用いて、補正処理を行う補正処理手段とを有し、
   前記１つの走査回路は、前記出力手段のそれぞれが対応する前記ＣＭＯＳラインセンサにおける画素位置に基づき、各出力手段においてＭ個のブロックに分割された画素値群を読み出すことを特徴とする画像読取装置。
2. 前記照明手段の白基準となるシェーディング板と、
   前記照明手段によって異なる光量で照明された際のシェーディング板の値を用いて前記保持手段に保持されている補正データを更新する更新手段と
   をさらに備えることを特徴とする請求項１に記載の画像読取装置。
3. 前記３つのＣＭＯＳラインセンサが移動することにより画素値が読み取られる反射効率の異なる複数のターゲット板と、
   前記照明手段によって同じ光量で照明された際の前記反射効率の異なるターゲット板それぞれの値を用いて前記保持手段に保持されている補正データを更新する更新手段と
   をさらに備えることを特徴とする請求項１に記載の画像読取装置。
4. 前記更新手段は、前記画像読取装置の電源が投入されてから所定時間が経過すると前記保持手段に保持されている補正データを更新することを特徴とする請求項２又は３に記載の画像読取装置。
5. 前記ＣＭＯＳラインセンサの近傍に配置され、前記ＣＭＯＳラインセンサの温度を測定する温度センサをさらに備え、
   前記更新手段は、前記温度センサによって測定された温度が所定の範囲を超えると前記保持手段に保持されている補正データを更新することを特徴とする請求項２又は３に記載の画像読取装置。
6. 前記更新手段は、さらに、前記画像読取装置がジョブを処理中でないことを条件として前記保持手段に保持されている補正データを更新することを特徴とする請求項４又は５に記載の画像読取装置。
7. 前記補正処理手段は、前記補正データを用いて、前記ＣＭＯＳラインセンサにおける前記Ｍ個のブロックそれぞれについてリニア特性を補正することを特徴とする請求項１乃至６の何れか１項に記載の画像読取装置。