JP5032148B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に係り、例えば、フローティングボディに格納された多数キャリアの数によってデータを記憶する半導体記憶装置に関する。

近年、ＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣ（Floating Body Cell）メモリがある。ＦＢＣメモリは、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディ領域ともいう）を備えたＮ型ＭＯＳトランジスタを有する。ＦＢＣメモリは、このボディ領域に蓄積されているホール数によってデータ“１”またはデータ“０”を記憶する。

例えば、ボディ領域内のホール数が多い状態をデータ“１”とし、ホール数が少ない状態をデータ“０”とする。この場合、データ“１”を格納するメモリセル（以下、“１”セルともいう）の閾値電圧は、データ“０”を格納するメモリセル（以下、“０”セルともいう）の閾値電圧よりも低くなる。従って、メモリセルからデータを読み出すときに、“１”セルに接続されたビット線の電位は、“０”セルに接続されたビット線の電位よりも低くなる。従って、読出しデータと同一データをメモリセルへ書き戻す場合、センスアンプは、読み出したデータを論理反転したデータに対応する電位をメモリセルへ印加する必要がある。そのため、従来のＦＢＣメモリにおいて、センスアンプは、読出しデータをセンスノードに保持するためのラッチ回路の他に、読出し時に接続されたビット線とは異なるビット線にセンスノードを接続するためにトランスファゲートを具備する必要があった。

しかし、データをメモリセルへ書き戻す際に、書込み用の電源電圧は、トランスファゲートおよびラッチ回路を構成するトランジスタを介してビット線へ伝達される。このトランジスタおよびトランスファゲートによって電源電圧は降下する。これにより、メモリセルにデータを書き込むために十分な電流を流すことができなくなり、あるいは、データの書込み時間が長くなる。これは、データの書き込み不良の原因となり得る。従来、この電圧降下を抑制するために、ラッチ回路のトランジスタおよびトランスファゲートのそれぞれのサイズ（Ｗ（チャネル幅）／Ｌ（チャネル長））を大きく設計しなければならなかった。

また、ラッチ回路は、データの読出し／書込み時に、読出し／書込みデータを一時的に格納するＤＱバッファとセンスアンプとを接続するＤＱ線をも駆動する必要がある。このため、ラッチ回路のトランジスタのサイズ（Ｗ／Ｌ）は、充分に大きくなければならない。もし、そのサイズが小さい場合には、結果として、読出し／書込み時間を長期化させる。ラッチ回路のトランジスタおよびトランスファゲートのそれぞれのサイズが大きいと、センスアンプの回路規模が大きくなる。センスアンプはビット線対ごとに設けられているので、その回路規模が大きいことは、ＦＢＣメモリ装置全体を大きくさせる原因となる。
特開２００５−３０２２３４号公報

読出し／書込み動作を遅延させることなく、回路規模の小さい半導体記憶装置を提供する。

本発明に係る実施形態に従った半導体記憶装置は、相補のデータを記憶する２つのメモリセルと、前記メモリセルのゲートに接続されたワード線と、前記２つのメモリセルに接続され、前記２つのメモリセルのデータを伝達するビット線対と、前記ビット線対に接続され、前記メモリセルのデータを伝達するセンスノード対と、前記ビット線対と前記センスノード対との間に接続された複数のトランスファゲートと、前記センスノード対の一方にハイレベル電位をラッチし、前記センスノード対の他方に第１のロウレベル電位をラッチするラッチ回路と、データの書込み時またはデータの書戻し時に、前記センスノード対にラッチされた電位に応じて、前記第１のロウレベル電位よりも低い第２のロウレベル電位を前記ビット線対のうち論理ロウを記憶するメモリセルに接続されたビット線へ印加するレベルシフタとを備えている。

本発明による半導体記憶装置は、読出し／書込み動作を遅延させることなく、回路規模を小さくすることができる。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

図１は、本発明に係る実施形態に従ったＦＢＣメモリの構成を示す回路図である。ＦＢＣメモリは、メモリセルＭＣと、センスアンプＳ／Ａｉ（ｉは整数）（以下、Ｓ／Ａともいう）と、ワード線ＷＬＬｉ、ＷＬＲｉ（以下、ＷＬＬ、ＷＬＲともいう）と、ビット線ＢＬＬｉ、ＢＬＲｉ（以下、ＢＬＬ、ＢＬＲともいう）と、ビット線ｂＢＬＬｉ、ｂＢＬＲｉ（以下、ｂＢＬＬ、ｂＢＬＲともいう）と、イコライジング線ＥＱＬと、イコライジングトランジスタＴＥＱＬ、ＴＥＱＲ（以下、ＴＥＱともいう）とを備えている。

本実施形態によるＦＢＣメモリは、２セル／ビット方式を採用している。２セル／ビット方式とは、ビット線対ＢＬＬ、ｂＢＬＬまたはビット線対ＢＬＲ、ｂＢＬＲに接続され、同一ワード線上で隣り合う２つのメモリセルＭＣに逆極性のデータを書き込むことによって１ビットデータを格納する方式である。逆極性のデータとは、データ“０”とデータ“１”との関係のように相補の関係を有するデータである。データの読出しでは、逆極性のデータの一方のデータを他方のデータの基準とし、かつ、他方のデータを一方のデータの基準とする。従って、ビット線対ＢＬＬ、ｂＢＬＬまたはビット線対ＢＬＲ、ｂＢＬＲは、互いに逆極性のデータを伝達する。これにより、センスアンプＳ／Ａは、センスノードＳＮ、ｂＳＮに流れる電流差によって、データ“１”とデータ“０”とを検出している。

メモリセルＭＣは、マトリクス状に配列され、メモリセルアレイＭＣＡＬ、ＭＣＡＲ（以下、ＭＣＡともいう）を構成している。ワード線ＷＬＬ、ＷＬＲは、ロウ（row）方向に延伸し、メモリセルＭＣのゲートに接続されている。本実施形態において、ワード線ＷＬ、ＷＬＲは、センスアンプＳ／Ａの左右に２５６本ずつ設けられており、図１では、ＷＬＬ０〜ＷＬＬ２５５およびＷＬＲ０〜ＷＬＲ２５５で示されている。ビット線ＢＬＬ、ＢＬＲは、カラム方向に延伸し、メモリセルＭＣのソースまたはドレインに接続されている。ビット線ＢＬＬ、ＢＬＲは、センスアンプＳ／Ａの左右に５１２本ずつ設けられている。図１では、ＢＬＬ０〜ＢＬＬ５１１およびＢＬＲ０〜ＢＬＲ５１１で示されている。ワード線とビット線とは、互いに直交しており、その各交点にメモリセルＭＣが設けられている。尚、ロウ方向とカラム方向とは互いに入れ替えても差し支えない。

イコライジング線ＥＱＬは、イコライジングトランジスタＴＥＱのゲートに接続されている。イコライジングトランジスタＴＥＱは、ビット線ＢＬＬ、ＢＬＲとグランドとの間に接続されている。イコライジングでは、ビット線ＢＬＬ、ＢＬＲをグランドに接続することによって各ビット線ＢＬＬ、ＢＬＲの電位を接地電位に等しくする。

図２は、メモリセルＭＣの構造を示す断面図である。メモリセルＭＣは、支持基板１０、ＢＯＸ層２０およびＳＯＩ層３０を含むＳＯＩ基板上に設けられている。ＳＯＩ層３０内に、ソース６０およびドレイン４０が設けられている。フローティングボディ５０は、ソース６０とドレイン４０との間のＳＯＩ層３０に形成される。フローティングボディ５０は、ソース６０およびドレイン４０とは逆導電型の半導体である。フローティングボディ５０は、ソース６０、ドレイン４０、ＢＯＸ層２０、ゲート絶縁膜７０およびＳＴＩ（Shallow Trench Isolation）（図示せず）によって囲まれることによって電気的に浮遊状態である。ＦＢＣメモリは、フローティングボディ５０内の多数キャリアの数によってデータを記憶することができる。

本実施形態では、メモリセルＭＣはＮ型ＭＩＳＦＥＴである。ボディ５０に蓄積されたホールが多い状態をデータ“１”とし、ホールが少ない状態をデータ“０”と定義する。

データ“１”をメモリセルＭＣに書き込むためには、メモリセルＭＣを飽和状態で動作させる。例えば、ワード線ＷＬを１．５Ｖにバイアスし、ビット線ＢＬを１．５Ｖにバイアスする。ソースはグランドＧＮＤ（０Ｖ）である。これにより、ドレイン近傍においてインパクトイオン化が生じ、電子−ホール対が大量に発生する。インパクトイオン化により生じた電子は、ドレインに流れ、ホールはポテンシャルの低いボディに蓄えられる。インパクトイオン化でホールが発生するときに流れる電流と、ボディ−ソース間のｐｎ接合におけるフォワード電流が釣り合ったときに、ボディ電圧は平衡状態に達する。このボディ電圧は、約０．７Ｖである。

データ“０”を書き込むときには、ビット線ＢＬを負の電圧に低下させる。例えば、ビット線ＢＬの電位を−１．５Ｖに低下させる。この動作により、ボディ５０−ドレイン４０間のｐｎ接合が大きく順方向にバイアスされる。ボディ５０に蓄積されていたホールはドレイン４０へ排出され、データ“０”がメモリセルＭＣに記憶される。

データの読出し動作では、ワード線ＷＬをデータ書込み時と同様に活性にするが、ビット線ＢＬをデータ“１”の書込み時と比べて低く設定する。例えば、ワード線ＷＬを１．５Ｖとし、ビット線ＢＬを０．２Ｖにする。メモリセルＭＣを線形領域で動作させる。データ“０”を記憶するメモリセルＭＣとデータ“１”を記憶するメモリセルＭＣとは、ボディ５０に蓄積されたホール数の違いにより、メモリセルＭＣの閾値電圧において相違する。この閾値電圧の差を検知することによって、データ“１”とデータ“０”とを識別する。読み出し時にビット線ＢＬを低電圧にする理由は、ビット線ＢＬの電圧を高くしてメモリセルＭＣを飽和状態にバイアスしてしまうと、データ“０”を読み出す場合にインパクトイオン化によりデータ“０”がデータ“１”に変化してしまうからである。

図３は、センスアンプＳ／Ａの構成を示す回路図である。センスアンプＳ／Ａは、左右に設けられたビット線対ＢＬＬ、ｂＢＬＬおよびビット線対ＢＬＲ、ｂＢＬＲに接続されており、２つのビット線対に対応して設けられている。実際のデータ読出し／書込み動作では、センスアンプＳ／Ａは、いずれか一方のビット線対からデータを受け取り、あるいは、そのビット線対へデータを送る。このとき、他方のビット線対は、トランスファゲートによってセンスノード対から切断されている。

センスアンプＳ／Ａは、一対のセンスノードＳＮ、ｂＳＮを含む。センスノードＳＮは、トランスファゲートＴＧＬ１を介してビット線ＢＬＬに接続され、トランスファゲートＴＧＲ１を介してビット線ＢＬＲに接続されている。センスノードｂＳＮは、トランスファゲートＴＧＬ２を介してビット線ｂＢＬＬに接続され、トランスファゲートＴＧＲ２を介してビット線ｂＢＬＲに接続されている。トランスファゲートＴＧＬ１、ＴＧＬ２、ＴＧＲ２およびＴＧＲ２はＮ型ＦＥＴで構成されている。

トランスファゲートＴＧＬ１およびＴＧＬ２は、それぞれセンスノードＳＮとビット線ＢＬＬとの間、センスノードｂＳＮとビット線ｂＢＬＬとの間に接続されており、信号ΦｔＬによってオン／オフ制御される。トランスファゲートＴＧＲ１およびＴＧＲ２は、それぞれセンスノードＳＮとビット線ＢＬＲとの間、センスノードｂＳＮとビット線ｂＢＬＲとの間に接続されており、ΦｔＲによってオン／オフ制御される。読出し／書込み動作時において、信号ΦｔＬまたはΦｔＲのいずれか一方のみが活性化され、他方は不活性である。

ここで、活性化とは素子または回路をオンまたは駆動させることを意味し、不活性化とは素子または回路をオフまたは停止させることを意味する。従って、ＨＩＧＨ（高電位レベル）の信号が活性信号である場合もあり、ＬＯＷ（低電位レベル）の信号が活性信号である場合もあることに注意されたい。例えば、ＮＭＯＳトランジスタは、ゲートをＨＩＧＨにすることによって活性化する。一方、ＰＭＯＳトランジスタは、ゲートをＬＯＷにすることによって活性化する。

センスアンプＳ／Ａは、クロスカップル型ダイナミックラッチ回路（以下、ラッチ回路という）ＬＣ１およびＬＣ２を含む。ラッチ回路ＬＣ１は、センスノードＳＮＬとＳＮＲとの間に直列に接続された２つのｐ型トランジスタＴＰ１およびＴＰ２からなる。トランジスタＴＰ１のゲートはセンスノードｂＳＮに接続され、トランジスタＴＰ２のゲートはセンスノードＳＮに接続されている。即ち、トランジスタＴＰ１およびＴＰ２の各ゲートは、センスノードＳＮおよびｂＳＮに対してクロスカップリングされている。ラッチ回路ＬＣ２は、センスノードＳＮとｂＳＮとの間に直列に接続された２つのｎ型トランジスタＴＮ１およびＴＮ２からなる。トランジスタＴＮ１のゲートはセンスノードｂＳＮに接続され、トランジスタＴＮ２のゲートはセンスノードＳＮに接続されている。即ち、トランジスタＴＮ１およびＴＮ２の各ゲートも、センスノードＳＮおよびｂＳＮに対してクロスカップリングされている。ラッチ回路ＬＣ１およびＬＣ２は、信号ＳＡＰおよびｂＳＡＮの活性化によってそれぞれ駆動される。ラッチ回路ＬＣ１およびＬＣ２は、センスノード対ＳＡとｂＳＮとの電位差を増幅し、ラッチする。

短絡スイッチとしてのｐ型トランジスタＴＰ３は、センスノードＳＮとｂＳＮとの間に接続されており、信号ＳＨＯＲＴによって制御される。トランジスタＴＰ３は、読出し／書込み動作前にセンスノードＳＮとｂＳＮとを短絡することによってセンスノードＳＮとｂＳＮとをイコライジングする。

ｎ型トランジスタＴＮ４は、ＤＱ線とセンスノードＳＮとの間に接続され、ｎ型トランジスタＴＮ５はｂＤＱ線とセンスノードｂＳＮとの間に接続されている。トランジスタＴＮ４およびＴＮ５の各ゲートは、カラム選択線ＣＳＬに接続されている。ＤＱ線およびｂＤＱ線は、ＤＱバッファ（図示せず）に接続されている。ＤＱバッファは、データの読出し時にはメモリセルＭＣからのデータを外部へ出力するために一時的に格納し、また、データの書込み時には外部からのデータをセンスアンプＳ／Ａへ伝達するために一時的に格納する。従って、カラム選択線ＣＳＬは、外部へデータを読み出し、あるいは、外部からデータを書き込むときに活性化され、センスノードＳＮおよびｂＳＮがＤＱバッファに接続することを可能とする。

センスアンプＳ／Ａは、メモリセルＭＣへのデータ書込み時に活性化されるフィードバック信号線ＦＢＬ、ＦＢＲ、ｂＦＢＬおよびｂＦＢＲと、レベルシフタＬＳＬ、ＬＳＲとを備えている。第１の信号線としての信号線ＦＢＬ、ＦＢＲは、メモリセルＭＣへデータを書き込む際に、ハイレベル電位を供給する信号線である。即ち、信号線ＦＢＬ、ＦＢＲは、データ“１”の書込みに用いられる信号線である。信号線ＦＢＬ、ＦＢＲのハイレベル電位は、信号線ＳＡＰのハイレベル電位ＶＢＬＨと同じでよい。

第２の信号線としての信号線ｂＦＢＬ、ｂＦＢＲは、メモリセルＭＣへデータを書き込む際に、ロウレベル電位を供給する信号線である。即ち、信号線ｂＦＢＬ、ｂＦＢＲは、データ“０”の書込みに用いられる信号線である。信号線ｂＦＢＬ、ｂＦＢＲのロウレベル電位は、データを検出する際に用いられる信号線ｂＳＡＮのロウレベル電位よりも低い電位である。ここで、信号線ｂＳＡＮのロウレベル電位をＶＳＳ１とし、信号線ｂＦＢＬ、ｂＦＢＲのロウレベル電位をＶＳＳ２とすると、ＶＳＳ１≧ＶＳＳ２である。尚、ＶＳＳ１およびＶＳＳ２が負である場合、｜ＶＳＳ１｜≦｜ＶＳＳ２｜である。

レベルシフタＬＳＬは、ｐ型トランジスタＴＰ４、ＴＰ５、および、ｎ型トランジスタＴＮ６、ＴＮ７を備えている。トランジスタＴＰ４およびＴＮ６は、信号線ＦＢＬとｂＦＢＬとの間に直列に接続されている。トランジスタＴＰ４とＴＮ６との間の接続ノードＮ１は、ビット線対の一方であるビット線ＢＬＬに接続されている。トランジスタＴＰ４のゲートは、センスノード対の一方であるセンスノードＳＮに接続されている。換言すると、第１のトランジスタとしてのトランジスタＴＰ４は、信号線ＦＢＬとノードＮ１（ビット線ＢＬＬ）との間に接続され、センスノードＳＮにラッチされた電位に応じて、信号線ＦＢＬをビット線ＢＬＬに接続することができるように構成されている。第３のトランジスタとしてのトランジスタＴＮ６は、信号線ｂＦＢＬとノードＮ１との間に接続されている。トランジスタＴＮ６のゲートは、ノードＮ２に接続されている。従って、トランジスタＴＮ６は、ノードＮ２（ビット線ｂＢＬＬ）の電位に応じて、信号線ｂＦＢＬをビット線ＢＬＬに接続することができるように構成されている。

トランジスタＴＰ５およびＴＮ７も、信号線ＦＢＬとｂＦＢＬとの間に直列に接続されている。トランジスタＴＰ５とＴＮ７との間の接続ノードＮ２は、ビット線対の他方であるビット線ｂＢＬＬに接続されている。トランジスタＴＰ５のゲートは、センスノード対の他方であるセンスノードｂＳＮに接続されている。従って、トランジスタＴＰ５は、センスノードｂＳＮにラッチされた電位に応じて、信号線ＦＢＬをノードＮ２（ビット線ｂＢＬＬ）に接続することができる。換言すると、第２のトランジスタとしてのトランジスタＴＰ５は、信号線ＦＢＬとノードＮ２（ビット線ｂＢＬＬ）との間に接続され、センスノードｂＳＮにラッチされた電位に応じて、信号線ＦＢＬをビット線ｂＢＬＬに接続することができるように構成されている。第４のトランジスタとしてのトランジスタＴＮ７は、信号線ｂＦＢＬとノードＮ２との間に接続されている。トランジスタＴＮ７のゲートは、ノードＮ１に接続されている。従って、トランジスタＴＮ７、ノードＮ１（ビット線ＢＬＬ）の電位に応じて、信号線ｂＦＢＬをビット線ｂＢＬＬに接続することができるように構成されている。このように、トランジスタＴＮ６およびＴＮ７の各ゲートは、ノードＮ１、Ｎ２に対してクロスカップリングされている。

ビット線ＢＬＬを介してデータ“１”をメモリセルＭＣへ書き込む場合、信号線ＦＢＬのハイレベル電位（ＶＢＬＨ）は、トランジスタＴＰ４を介してビット線ＢＬＬに伝達される。また、ビット線ＢＬＬを介してデータ“０”をメモリセルＭＣへ書き込む場合、信号線ｂＦＢＬのロウレベル電位（ＶＳＳ２）は、トランジスタＴＮ６を介してビット線ＢＬＬに伝達される。同様に、ビット線ｂＢＬＬを介してデータ“１”をメモリセルＭＣへ書き込む場合、信号線ＦＢＬのハイレベル電位（ＶＢＬＨ）は、トランジスタＴＰ５を介してビット線ｂＢＬＬに伝達される。また、ビット線ｂＢＬＬを介してデータ“０”をメモリセルＭＣへ書き込む場合、信号線ｂＦＢＬのロウレベル電位（ＶＳＳ２）は、トランジスタＴＮ７を介してビット線ＢＬＬに伝達される。

このように、本実施形態では、データの書込みまたはデータの書戻し時に、信号線ＦＢＬまたはｂＦＢＬは、１つのトランジスタを介してビット線ＢＬまたはｂＢＬへ接続される。よって、トランジスタＴＰ４、ＴＰ５、ＴＮ６、ＴＮ７のそれぞれのサイズ（Ｗ／Ｌ）は、従来のラッチ回路のトランジスタおよびトランスファゲートのサイズよりも小さくてよい。この時、ラッチ回路ＬＣ１、ＬＣ２内のトランジスタＴＰ１、ＴＰ２、ＴＮ１、ＴＮ２は介在していない。よって、トランジスタＴＰ１、ＴＰ２、ＴＮ１、ＴＮ２のサイズ（Ｗ／Ｌ）も、従来のラッチ回路のトランジスタおよびトランスファゲートのサイズよりも小さくすることができる。

さらに、本実施形態では、データの書込み時またはデータの書戻し時には、レベルシフタＬＳＬがセンスノード対ＳＮ、ｂＳＮにラッチされた電位に応じて、ロウレベル電位ＶＳＳ１よりも低いロウレベル電位ＶＳＳ２をビット線ＢＬＬまたはｂＢＬＬへ印加する。このように、本実施形態では、ビット線対とセンスノード対とに異なる電位差を印加することができる。即ち、メモリセルＭＣへの書込み電圧と、データの検出およびデータのラッチに用いられる電圧とを独立に設定することができる。これは、レベルシフタＬＳＬを設けることによってデータ検出用トランジスタＴＰ１〜ＴＰ３、ＴＮ１〜ＴＮ５および電源電圧（ＳＡＰ，ｂＳＡＮ）がデータ書込み用トランジスタＴＰ４〜ＴＰ７、ＴＮ６〜ＴＮ９および電源電圧（ＦＢＬ，ｂＦＢＬ）から分離されているからである。トランジスタＴＰ１〜ＴＰ３、ＴＮ１〜ＴＮ５がトランジスタＴＰ４〜ＴＰ７、ＴＮ６〜ＴＮ９から分離されているので、これらのトランジスタのサイズが小さくても、データの書込みまたはデータの書戻しの速度の低下を抑制することができる。

本実施形態では、ラッチ回路ＬＣ１、ＬＣ２がデータを検出するときに用いられる電位差（ＳＡＰとｂＳＡＮとの電位差）は、書込み時にビット線対ＢＬＬ，ｂＢＬＬに印加される電位の差（ＦＢＬとｂＦＢＬとの電位差）よりも小さく設定されている。これにより、センスアンプＳ／Ａは、充分に低い電圧でデータ“０”をメモリセルＭＣに書き込み、あるいは、書き戻すことができ、尚且つ、センスノードＳＮとｂＳＮとの間に設けられたトランジスタを低耐圧トランジスタにすることができる。即ち、トランスファゲートよりセンスノード側に設けられたトランジスタＴＰ１〜ＴＰ３、ＴＮ１〜ＴＮ５のそれぞれの耐圧は、トランスファゲートよりビット線側に設けられたトランジスタＴＰ４〜ＴＰ７、ＴＮ６〜ＴＮ９のそれぞれの耐圧よりも低くてよい。これにより、トランジスタＴＰ１〜ＴＰ３、ＴＮ１〜ＴＮ５のゲート絶縁膜は、トランジスタＴＰ４〜ＴＰ７、ＴＮ６〜ＴＮ９のゲート絶縁膜よりも薄くてよい。ゲート絶縁膜が薄いと、トランジスタのサイズ（Ｗ（ゲート幅／Ｌ（ゲート長））を小さくすることができる。

当然のことながら、リストア時のビット線の振幅に比較し、センスノード間の電位振幅、ＤＱ線の電位振幅を低電圧化できるので消費電力の削減にもつながる。

レベルシフタＬＳＲも、レベルシフタＬＳＬと同様に構成され、ビット線対ＢＬＲ、ｂＢＬＲに対して同様に動作する。従って、ここでは、レベルシフタＬＳＲの構成および動作についての説明は省略する。尚、トランジスタＴＰ４、ＴＰ５、ＴＮ６、ＴＮ７は、それぞれトランジスタＴＰ６、ＴＰ７、ＴＮ８、ＴＮ９に対応し、ノードＮ１、Ｎ２は、それぞれノードＮ３、Ｎ４に対応する。

次に、本実施形態によるＦＢＣメモリの動作を説明する。

図４（Ａ）から図４（Ｅ）は、データ読出し動作およびリフレッシュ動作におけるデータの書戻し（リストア）動作を示すタイミング図である。リフレッシュ動作とは、一旦、読み出したデータをセンスノード対ＳＡ、ｂＳＡにラッチし、これと同一論理データをメモリセルＭＣへ書き戻す（リストアする）動作である。リフレッシュ動作は、チャージポンピング現象でデータ“１”が“０”に変化してしまうこと、並びに、リーク電流やＧＩＤＬによってデータ“０”が“１”に変化してしまうことを抑制する。

チャージポンピング現象とは以下の通りである。メモリセルをオン状態にしたときに反転層内の電子の一部がゲート酸化膜とボディ領域との界面にある界面準位にトラップされる。ボディ領域に蓄積されていた正孔はこの電子と再結合して消滅する。通常、ワード線が活性化された場合、非選択のメモリセルにはデータは書き戻されない。よって、選択メモリセルのデータの読出し／書込み時に非選択メモリセルのオン／オフが繰り返されると、データ“１”を記憶する非選択メモリセルのボディ領域に蓄積されていた正孔が徐々に減少してしまう。その結果、非選択メモリセルのデータ“１”の状態はデータ “０”に変化してしまう。この現象をチャージポンピング現象という。

図４（Ｄ）に示すように、ｔ１において、信号ＥＱＬをロウレベルにすることによって、図１に示すイコライジングトランジスタＴＥＱＬ、ＴＥＱＲを閉じる。これにより、グランドに短絡していたビット線ＢＬＬおよびＢＬＲを全て高インピーダンス状態にする。これと同時に、信号ｂＳＨＯＲＴをハイレベルにすることによってセンスノード対ＳＮとｂＳＮとの間を切断する。これにより、メモリセルアレイＭＣＡＬ内のビット線ＢＬＬが相互に分離される。

当初、信号ΦＴＬ、ΦＴＲは、ともに不活性（ロウレベル）であり、トランスファゲートＴＧＬ１、ＴＧＬ２、ＴＧＲ１、ＴＧＲ２は、センスノード対とビット線対との間を切断している。信号ΦＴＲを不活性状態のまま、図４（Ｃ）に示すように信号ΦＴＬをハイレベルに活性化させる。これにより、トランスファゲートＴＧＬ１、ＴＧＬ２が、ビット線対ＢＬＬ、ｂＢＬＬをセンスノード対ＳＮ、ｂＳＮにそれぞれ接続する。

ｔ１の後に、図４（Ｄ）に示すようにワード線ＷＬＬが選択的に活性化される。これにより、選択ワード線に接続されたメモリセルＭＣが選択される。また、このとき、信号ＳＡＰをハイレベルに活性化させる（図示せず）。これにより、トランジスタＴＰ１、ＴＰ２が導通し、ビット線対ＢＬＬ、ｂＢＬＬに接続された２つのメモリセルＭＣに電流を流す。即ち、トランジスタＴＰ１、ＴＰ２は、電流負荷回路の役目を果たす。ビット線対ＢＬＬ、ｂＢＬＬに接続された２つのメモリセルＭＣは、互いに逆極性のデータを格納する。従って、図４（Ａ）に示すように、センスノード対ＳＮ，ｂＳＮに逆極性の信号が発展する。本実施形態では、センスノードＳＮがデータ“１”をセンスし、センスノードｂＳＮがデータ“０”をセンスしている。

センスノード対ＳＮ，ｂＳＮに充分な信号差（電位差）が生じた時点（ｔ２）で、図４（Ｃ）に示すように信号ΦＴＬを低レベル（ＶＳＳ１）に不活性にし、センスノード対ＳＮ、ｂＳＮをビット線対ＢＬＬ，ｂＢＬＬから切断する。その直後に、信号ｂＳＡＮを低レベルに活性化する（図示せず）。これにより、ラッチ回路ＬＣ２が駆動され、図４（Ａ）に示すように、センスノードＳＮとｂＳＮとの間の信号差が増幅される。本実施形態では、センスノードＳＮの電位はＶＳＳ１（例えば、１．２Ｖ）であり、センスノードｂＳＮの電位はＶＢＬＨ（例えば、２．５Ｖ）である。センスノードＳＮとｂＳＮとの間の電位差Ｖｓｅは、例えば、１．３Ｖである。ラッチ回路ＬＣ１、ＬＣ２は、センスノードＳＮ、ｂＳＮにこの信号差（電位差）を保持する。

次に、データのリストアを実行する。ｔ３において、図４（Ｂ）に示すように、信号線ＦＢＬがハイレベル（ＶＢＬＨ）に活性化される。このとき、トランジスタＴＰ４のゲート電位は、ロウレベル（ＶＳＳ１）であり、トランジスタＴＰ５のゲート電位は、ハイレベル（ＶＢＬＨ）である。よって、トランジスタＴＰ５はオフ状態のまま、トランジスタＴＰ４のみがオンになる。従って、信号線ＦＢＬは、ノードＮ１を介してビット線ＢＬＬに接続される。これにより、ビット線ＢＬＬに接続されたメモリセルＭＣにデータ“１”がリストアされる。

その後、ｔ４において、図４（Ｅ）に示すように、信号線ｂＦＢＬがロウレベル（ＶＳＳ２（例えば、０Ｖ））に活性化される。このとき、トランジスタＴＮ７のゲート電位は、ハイレベルであるので、トランジスタＴＮ７はオン状態である。従って、ノードＮ２の電位は、ロウレベル（ＶＳＳ１）になり、トランジスタＴＮ６は、オフ状態を維持する。従って、信号線ｂＦＢＬは、ノードＮ２を介してビット線ｂＢＬＬに接続される。これにより、ビット線ｂＢＬＬに接続されたメモリセルＭＣにデータ“０”がリストアされる。

本実施形態では、リストア時のビット線ＢＬＬの電位はＶＢＬＨ（例えば、２．５Ｖ）であり、ビット線ｂＢＬＬの電位はＶＳＳ２（例えば、０Ｖ）である。ビット線ＢＬＬとｂＢＬＬとの間の電位差Ｖｒｅは、例えば、２．５Ｖである。

データのラッチ時のセンスノード対ＳＮ、ｂＳＮの電位差Ｖｓｅは、リストア時のビット線ＢＬＬとｂＢＬＬとの間の電位差Ｖｒｅよりも小さい。電位ＶＳＳ１は、ＶＳＳ２よりも高く、かつ、リストア時にトランジスタＴＮ６、ＴＮ７のいずれか一方がオン状態、他方がオフ状態となるように設定される。

信号線ＦＢＬをハイレベルへ活性化した後に、信号線ｂＦＢＬをロウレベルへ活性化している。これは、ゲートがセンスノード対ＳＮ，ｂＳＮに接続されたトランジスタＴＰ４、ＴＰ５を、ゲートがビット線対ＢＬＬ，ｂＢＬＬに接続されたトランジスタＴＮ６、ＴＮ７よりも先に駆動させるためである。これにより、ビット線ＢＬＬ、ｂＢＬＬに接続されたメモリセルＭＣにデータを正しく書き込むことができる。より詳細には、図４（Ｂ）に示すように、ｔ３において、ビット線ＢＬＬがＶＢＬＨに立ち上がっている。これにより、ビット線対の電位差が逆転し、ビット線ＢＬＬとｂＢＬＬとの間に或る程度の電位差が生じる。その後、ｔ４において、信号ｂＦＢＬを活性化させることによって、クロスカップルされたトランジスタＴＮ６およびＴＮ７が駆動される。これにより、ビット線ＢＬＬとｂＢＬＬとの間の電位差が拡大される。その結果、ビット線ＢＬＬ，ｂＢＬＬに接続されたメモリセルＭＣにデータを正しくリストアすることができる。もし、信号線ＦＢＬを活性化する前に、信号線ｂＦＢＬを活性化した場合、データ検出時のビット線電位が残存するので、トランジスタＴＮ６またはＴＮ７がビット線ＢＬＬまたはｂＢＬＬに逆論理のデータを書き込んでしまう可能性がある。

以上、ビット線対ＢＬＬ、ｂＢＬＬおよびレベルシフタＬＳＬのリフレッシュ動作について説明したが、ビット線対ＢＬＲ、ｂＢＬＲおよびレベルシフタＬＳＲのリフレッシュ動作についても同様のことが言える。ビット線対ＢＬＲ、ｂＢＬＲおよびレベルシフタＬＳＲのリフレッシュ動作は、上記記載から容易に推測できるので、ここでは省略する。

また、データをセンスアンプＳ／Ａの外部へ読み出す動作では、カラム選択線ＣＳＬを活性化し、ＤＱ線を駆動させる。この動作は、“０”をリストアする動作と同時に実行しても、ラッチ回路ＬＣ２に過大な電流は流れない。尚、このデータ読出し動作では、カラム選択線ＣＳＬを活性化する動作が含まれる点でリフレッシュ動作と異なる。データ読出し動作のその他の動作は、リフレッシュ動作と同様でよい。

本実施形態において、一般的には、センスアンプＳ／Ａは、メモリセルＭＣと同様に、ＳＯＩ基板上に形成される。この場合、図３に示すトランジスタＴＮ１〜ＴＮ９、ＴＰ１〜ＴＰ７、トランスファゲートＴＧＬ１、ＴＧＬ２、ＴＧＲ１、ＴＧＲ２の各ボディは、フローティング状態となる。ここで、データ検出（初期センス）に関わるトランジスタＴＰ１、ＴＰ２、ＴＮ１、ＴＮ２、ＴＧＬ１、ＴＧＬ２、ＴＧＲ１、ＴＧＲ２は、閾値のばらつきに敏感である。よって、これらのトランジスタおよびトランスファゲートでは、ボディコンタクト(図示せず)を形成し、ボディを所定の電位に固定することによって、その閾値を安定させることが必要である。一方、データ検出に関係しないトランジスタＴＰ４〜ＴＰ７、ＴＮ４〜ＴＮ９は、閾値のばらつきにさほど敏感ではない。従って、トランジスタＴＰ４〜ＴＰ７、ＴＮ４〜ＴＮ９については、電流駆動能力の向上およびチップ面積の削減の観点から、ボディコンタクトを設けないことが好ましい。これにより、センスアンプＳ／Ａは、高速かつ正確にデータを検出することができ、かつ、実装面積を小さくすることができる。

上記実施形態のセンスアンプＳ／Ａを構成するトランジスタおよびトランスファゲートの導電型は論理的に逆であってもよい。即ち、センスアンプＳ／Ａ内のＰ型トランジスタＴＰ１〜ＴＰ７に代えてＮ型トランジスタを採用し、かつ、Ｎ型トランジスタＴＮ１〜ＴＮ９、ＴＧＬ１、ＴＧＬ２、ＴＧＲ１、ＴＧＲ２に代えてＰ型トランジスタを採用してもよい。この場合、これらのトランジスタおよびトランスファゲートの制御信号の電位レベルも論理的に逆にする。

また、メモリセルは、ＮＭＯＳに代えてＰＭＯＳであってもよい。この場合、電源の電位レベル（ＶＢＬＨ，ＶＳＳ１，ＶＳＳ２）は、論理的に反転させる必要がある。例えば、メモリセルがＰＭＯＳの場合、ＶＢＬＨに代えて低レベル電位ＶＳＳを採用し、ＶＳＳ１，ＶＳＳ２に代えて、それぞれ高レベル電位ＶＢＬＨ１、ＶＢＬＨ２（ＶＢＬＨ１≦ＶＢＬＨ２）を採用してもよい。

本発明に係る実施形態に従ったＦＢＣメモリの構成を示す回路図。 本実施形態に従ったメモリセルＭＣの構造を示す断面図。 本実施形態に従ったセンスアンプＳ／Ａの構成を示す回路図。 データ読出し動作およびリフレッシュ動作におけるデータの書戻し（リストア）動作を示すタイミング図。

符号の説明

ＭＣ…メモリセル
ＷＬ…ワード線
ＢＬＬ、ｂＢＬＬ…ビット線対
ＳＮ、ｂＳＮ…センスノード対
ＴＧＬ１、ＴＧＬ２…トランスファゲート
ＬＣ１、ＬＣ２…ラッチ回路
ＬＳ１、ＬＳ２…レベルシフタ
ＶＢＬＨ…ハイレベル電位
ＶＳＳ１…第１のロウレベル電位
ＶＳＳ２…第２のロウレベル電位

Claims (6)

1. 相補のデータを記憶する２つのメモリセルと、
   前記メモリセルのゲートに接続されたワード線と、
   前記２つのメモリセルに接続され、前記２つのメモリセルのデータを伝達するビット線対と、
   前記ビット線対に接続され、前記メモリセルのデータを伝達するセンスノード対と、
   前記ビット線対と前記センスノード対との間に接続された複数のトランスファゲートと、
   前記センスノード対の一方にハイレベル電位をラッチし、前記センスノード対の他方に第１のロウレベル電位をラッチするラッチ回路と、
   データの書込み時またはデータの書戻し時に、前記センスノード対にラッチされた電位に応じて、前記第１のロウレベル電位よりも低い第２のロウレベル電位を、前記ビット線対のうち論理ロウを記憶するメモリセルに接続されたビット線へ印加するレベルシフタとを備えた半導体記憶装置。
2. 前記レベルシフタは、
   データの書込み時またはデータの書戻し時に前記ハイレベル電位を供給する第１の信号線と前記ビット線対のうち第１のビット線との間に接続された第１導電型の第１のトランジスタであって、ゲートが前記第１のビット線に対応するセンスノードに接続されている第１のトランジスタと、
   前記第１の信号線と前記ビット線対のうち第２のビット線との間に接続された第１導電型の第２のトランジスタであって、該第２のトランジスタのゲートは、前記第２のビット線に対応するセンスノードに接続されている第２のトランジスタと、
   データの書込み時またはデータの書戻し時に前記第２のロウレベル電位を供給する第２の信号線と前記第１のビット線との間に接続された第２導電型の第３のトランジスタであって、該第３のトランジスタのゲートは、前記第２のビット線に接続されている第３のトランジスタと、
   前記第２の信号線と前記第２のビット線との間に接続された第２導電型の第４のトランジスタであって、該第４のトランジスタのゲートは、前記第１のビット線に接続されている第４のトランジスタとを含むことを特徴とする請求項１に記載の半導体記憶装置。
3. データの書込み時またはデータの書戻し時に、前記第１の信号線を前記ハイレベル電位へ活性化した後に、前記第２の信号線を前記第２のロウレベル電位へ活性化することを特徴とする請求項１または請求項２に記載の半導体記憶装置。
4. データの読出し時に、前記第１の信号線は、前記第２のロウレベル電位を前記第１および第２のトランジスタへ供給し、
   データの読出し時に、前記第２の信号線は、前記ハイレベル電位を前記第３および第４のトランジスタへ供給することを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
5. 前記第１から前記第４のトランジスタのチャネル形成領域は浮遊状態であり、
   前記ラッチ回路を構成するトランジスタのチャネル形成領域は所定電位に固定されていることを特徴とする請求項２から請求項４のいずれかに記載の半導体記憶装置。
6. 前記２つのメモリセルは、電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によって相補のデータを記憶することを特徴とする請求項１から請求項５のいずれかに記載の半導体記憶装置。

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