JP5032234B2 - 有機電界発光表示装置 - Google Patents

Description

本発明は有機電界発光表示装置(an organic light emitting display)に関し、より詳しくは、有機電界発光表示装置の画素回路(pixel circuit)の縦方向のショート不良を予め検出することができる有機電界発光表示装置に関する。
本願は、韓国で２００７年４月６日に出願された韓国特許出願Ｎｏ．１０−２００７−００３４２８５号に対し優先権を主張し、その内容をここに援用する。

有機電界発光表示装置は、蛍光性(fluorescent)または燐光性(phosphorescent)の化合物を電気的に励起させて発光させる表示装置であって、Ｎ×Ｍ個の有機電界発光素子を駆動して映像を表現するようになっている。このような有機電界発光素子はアノード（ＩＴＯ）、有機薄膜、カソード（ｍｅｔａｌ）を備えた構造になっている。有機薄膜は電子と正孔との結合を通じて光を発光する発光層（ｅｍｉｔｔｉｎｇ ｌａｙｅｒ、ＥＭＬ）、電子を輸送する電子輸送層（ｅｌｅｃｔｒｏｎ ｔｒａｎｓｐｏｒｔ ｌａｙｅｒ、ＥＴＬ）及び正孔を輸送する正孔輸送層（ｈｏｌｅ ｔｒａｎｓｐｏｒｔ ｌａｙｅｒ、ＨＴＬ）を含む多層構造でなり、さらに別の電子を注入する電子注入層（ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｉｎｇ ｌａｙｅｒ、ＥＩＬ）及び正孔を注入する正孔注入層（ｈｏｌｅ ｉｎｊｅｃｔｉｎｇ ｌａｙｅｒ、ＨＩＬ）を含むことができる。

このように構成された有機電界発光素子を駆動する方式としては、単純マトリクス（ｐａｓｓｉｖｅ ｍａｔｒｉｘ、ＰＭ）方式及びＭＯＳ型（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）薄膜トランジスタ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）を用いた能動駆動（ａｃｔｉｖｅ ｍａｔｒｉｘ、ＡＭ）方式がある。単純マトリクス方式は、陽極と陰極とを直交させて形成してラインを選択して駆動する一方、能動駆動方式は薄膜トランジスタ及びキャパシタを各ＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）画素電極に接続してキャパシタ容量によって電圧を維持させる駆動方式である。

このような有機電界発光表示装置はパーソナルコンピュータ、携帯電話、ＰＤＡなどの携帯情報端末機などの表示装置や各種情報器機の表示装置として使われている。

近年、陰極線管に比べて重さと容積が小さい各種発光表示装置が開発されており、特に発光効率、輝度及び視野角に優れて応答速度の速い有機電界発光表示装置が注目されている。

このような有機電界発光表示装置の画素回路（Ｐｉｘｅｌ）は、隣接する２つの走査線（または発光制御線）と隣接する２つのデータ線によって定義される画素領域に形成され、隣接する２つの走査線（または発光制御線）から走査信号（または発光制御信号）が印加されると、画素回路の有機電界発光素子（ＯＬＥＤ）が発光する。前記画素回路と電気的に連結された隣接する２つの走査線（または発光制御線）は、一般的にｎ番目画素回路である場合、ｎ番目走査線（または発光制御線）とｎ−１番目走査線（または発光制御線）になり得る。画素回路に電気的に連結された走査線（または発光制御線）は、走査信号（または発光制御信号）を画素回路の有機電界発光素子（ＯＬＥＤ）に印加し、画素回路の有機電界発光素子（ＯＬＥＤ）を発光させて１フレームの映像をパネルに出力させる。しかし、有機電界発光表示装置は、１フレームの映像が同時に発光するため、一定パターンを印加する以前にはピクセルショートを検出し難い。

従来の画素回路にショートが発生したことを検出するためには、モジュール工程で一定パターンを有機電界発光表示パネルに印加してショートが発生したことを検出することができた。しかし、ショートが発生した不良パネルのためにモジュール工程作業コストが追加的に発生し、モジュール工程で全数検査をしない場合、縦方向のショートが不良として検出されず、最終利用顧客が不良を見つけることになり、従って商品の信頼性が低下される問題点がある。

本発明は、上述した従来の問題点に鑑みてなされたものであって、本発明の目的は有機電界発光表示パネルのピクセルの縦方向のショート不良を予め検出して、モジュール工程コストを節減し、信頼性の高い有機電界発光表示装置を提供するところにある。

前記目的を達成するため、本発明による有機電界発光表示装置は、原始クロック線、原始反転クロック線及び初期駆動線に電気的に連結された第１シフトレジスタと、前記原始反転クロック線、前記原始クロック線及び前記第１シフトレジスタの出力線である第１発光制御線に電気的に連結された第２シフトレジスタと前記初期駆動線、前記第１発光制御線及び第１クロック線に電気的に連結された第１ＮＡＮＤゲートと前記第１発光制御線、前記第２シフトレジスタの出力線である第２発光制御線及び第２クロック線に電気的に連結された第２ＮＡＮＤゲートと前記第１ＮＡＮＤゲートの出力線である第１走査線に電気的に連結された第１画素部と前記第２ＮＡＮＤゲートの出力線である第２走査線に電気的に連結された第２画素部と前記第１走査線に電気的に連結された第３画素部及び前記第２走査線に電気的に連結された第４画素部を含むことができる。

前記第１シフトレジスタは、入力端子が前記初期駆動線に電気的に連結され、第１クロック端子が前記原始クロック線に電気的に連結され、第２クロック端子が前記原始反転クロック線に電気的に連結され、出力端子が前記第１発光制御線に電気的に連結されることができる。

前記第２シフトレジスタは、入力端子が前記第１発光制御線に電気的に連結され、第１クロック端子が前記原始反転クロック線に電気的に連結され、第２クロック端子が前記原始クロック線に電気的に連結され、出力端子が前記第２発光制御線に電気的に連結されることができる。

前記第１ＮＡＮＤゲートは、前記初期駆動線、前記第１発光制御線及び第１クロック線に電気的に連結され、初期駆動信号、第１発光制御信号及び第１クロック信号を印加されて第１走査線に第１走査信号を出力することができる。

前記第２ＮＡＮＤゲートは、前記第１発光制御線、前記第２発光制御線及び第２クロック線に電気的に連結され、第１発光制御信号、第２発光制御信号及び第２クロック信号を印加されて第２走査線に第２走査信号を出力することができる。

前記第１画素部は、第−１走査線、第１走査線及び第１発光制御線に電気的に連結されることができる。

前記第２画素部は、第０走査線、第２走査線及び第２発光制御線に電気的に連結されることができる。

前記第３画素部は、第１走査線、第３走査線及び第１発光制御線に電気的に連結されることができる。

前記第４画素部は、第２走査線、第４走査線及び第２発光制御線に電気的に連結されることができる。

前記第１画素部ないし第４画素部の画素回路は、第１電源電圧線とデータ線間に電気的に連結されて走査線に制御電極が電気的に連結された第１スイッチング素子と、前記第１スイッチング素子と前記第１電源電圧線間に電気的に連結されて発光制御線に制御電極が電気的に連結された第２スイッチング素子と、前記第１スイッチング素子と第２電源電圧線間に電気的に連結された駆動トランジスタと、前記第１電源電圧線と第３電源電圧間に電気的に連結された第１容量性素子と、前記走査線と前記駆動トランジスタの制御電極間に電気的に連結された第２容量性素子と、前記駆動トランジスタと第２電源電圧線間に電気的に連結されて制御電極が前記発光制御線に電気的に連結された第３スイッチング素子と、前記第１容量性素子と前記第３電源電圧線間に電気的に連結されて制御電極に２段以前の走査線が電気的に連結された第４スイッチング素子と、前記駆動トランジスタの制御電極と第３スイッチング素子間に電気的に連結された第５スイッチング素子と、前記第３スイッチング素子と前記第２電源電圧線間に電気的に連結された有機電界発光素子と、を含むことができる。

前記第１スイッチング素子は、第１電極が前記データ線に電気的に連結され、第２電極が前記第２スイッチング素子と駆動トランジスタ間に電気的に連結され、制御電極が走査線に電気的に連結されることができる。

前記第２スイッチング素子は、第１電極が前記第１スイッチング素子と駆動トランジスタ間に電気的に連結され、第２電極が前記第１電源電圧線と第１容量性素子間に電気的に連結され、制御電極が発光制御線に電気的に連結されることができる。

前記第３スイッチング素子は、第１電極が前記駆動トランジスタと第５スイッチング素子間に電気的に連結され、第２電極が前記有機電界発光素子のアノードに電気的に連結され、制御電極が発光制御線に電気的に連結されることができる。

前記第４スイッチング素子は、第１電極が前記第１容量性素子と駆動トランジスタの制御電極間に電気的に連結され、第２電極が第３電源電圧線に電気的に連結され、制御電極が２段以前の走査線に電気的に連結されることができる。

前記第５スイッチング素子は、第１電極が前記駆動トランジスタの制御電極に電気的に連結され、第２電極が前記駆動トランジスタと前記第３スイッチング素子間に電気的に連結され、制御電極が走査線に電気的に連結されることができる。

前記駆動トランジスタは、第１電極が前記第１スイッチング素子と前記第２スイッチング素子間に電気的に連結され、第２電極が第３スイッチング素子の第１電極に電気的に連結され、制御電極が発光制御線に電気的に連結されることができる。

前記シフトレジスタは、前記クロック線に制御電極が電気的に連結されて第１電源電圧をスイッチングする第１ＰＭＯＳスイッチング素子と、前記第１ＰＭＯＳスイッチング素子と第１ノード間に電気的に連結されて制御電極が入力線に電気的に連結された第２ＰＭＯＳスイッチング素子と、前記反転クロック線に制御電極が電気的に連結されて第２電源電圧をスイッチングする第１ＮＭＯＳスイッチング素子と、前記第１ＮＭＯＳスイッチング素子と第１ノード間に電気的に連結されて制御電極が入力線に電気的に連結された第２ＰＭＯＳスイッチング素子と、前記反転クロック線に制御電極が電気的に連結されて第１電源電圧をスイッチングする第３ＰＭＯＳスイッチング素子と、前記第３ＰＭＯＳスイッチング素子と前記第１ノード間に電気的に連結されて制御電極が第２ノードに電気的に連結された第４ＰＭＯＳスイッチング素子と、前記クロック線に制御電極が電気的に連結されて第２電源電圧をスイッチングする第３ＮＭＯＳスイッチング素子と、前記第３ＮＭＯＳスイッチング素子と前記第１ノード間に電気的に連結されて制御電極が第２ノードに電気的に連結された第４ＮＭＯＳスイッチング素子と、前記第１電源電圧線と前記第２ノード間に電気的に連結されて制御電極が第１ノードに電気的に連結された第５ＰＭＯＳスイッチング素子と、前記第２電源電圧線と前記第２ノード間に電気的に連結されて制御電極が第１ノードに電気的に連結された第５ＮＭＯＳスイッチング素子と、を含むことができる。

前記第２ノードの信号は、シフトレジスタの出力信号であり得る。

前記原始クロック線に電気的に連結されて原始クロック信号を伝達されて前記原始反転クロック線に原始反転クロック信号を生成するクロックインバータを含むことができる。

前記第１クロック線は奇数番目ＮＡＮＤゲートに電気的に連結されることができる。

前記第１クロック線にローレベルの第１クロック信号が印加されて前記第２クロック線にハイレベルの第２クロック信号が印加されると、奇数番目画素回路部にローレベルの走査信号が印加されて画素回路部にデータ信号が印加されることができる。

前記奇数番目画素回路部にローレベルの発光制御信号が印加されると発光することができる。

前記第２クロック線は、偶数番目ＮＡＮＤゲートに電気的に連結されることができる。

前記第１クロック線にハイレベルの第１クロック信号が印加されて前記第２クロック線にローレベルの第２クロック信号が印加されると、偶数番目画素回路部にローレベルの走査信号が印加されて画素回路部にデータ信号が印加されることができる。

前記偶数番目画素回路部にローレベルの発光制御信号が印加されると発光することができる。

前記初期駆動線の初期駆動信号がハイレベルであって前記第１発光制御線の第１発光制御信号がハイレベルであるとき、前記第１クロック線にハイレベルの第１クロック信号が印加されて、前記第２クロック線にローレベルの第２クロック信号が印加されると、第１ＮＡＮＤゲートがローレベルの第１走査信号を第１走査線に出力することができる。

前記第１発光制御線の第１発光制御信号がハイレベルであって前記第２発光制御線の第２発光制御信号がハイレベルであるとき、前記第１クロック線にローレベルの第１クロック信号が印加されて、前記第２クロック線にハイレベルの第２クロック信号が印加されると、第２ＮＡＮＤゲートがローレベルの第２走査信号を第２走査線に出力することができる。

前記第１発光制御線の第１発光制御信号がハイレベルであって前記第２発光制御線の第２発光制御信号がハイレベルであるとき、前記第１クロック線にハイレベルの第１クロック信号が印加されて、前記第２クロック線にローレベルの第２クロック信号が印加されると、第３ＮＡＮＤゲートがローレベルの第３走査信号を第３走査線に出力することができる。

前記第２発光制御線の第２発光制御信号がハイレベルであって前記第３発光制御線の第３発光制御信号がハイレベルであるとき、前記第１クロック線にローレベルの第１クロック信号が印加されて、前記第２クロック線にハイレベルの第２クロック信号が印加されると、第４ＮＡＮＤゲートがローレベルの第４走査信号を第４走査線に出力することができる。

前記のようにして本発明による有機電界発光表示装置は、有機電界発光表示パネルのピクセル縦ショート不良を予め検出してモジュール工程コストを節減し、信頼性の高い有機電界発光表示装置を提供する。

本発明による有機電界発光表示装置は、有機電界発光表示パネルのピクセルの縦方向のショート不良を予め検出してモジュール工程コストを節減し、信頼性を高めることができるという効果がある。

以下、添付された図面を参照して、当業者が本発明を容易に実施できる程度に本発明の望ましい実施例を詳しく説明すると、次のようである。

ここで、明細書の全体に亘って類似の構成及び動作を有する部分に対しては同じ符号を付した。また、ある部分が他の部分と電気的に連結されているとするとき、これは直接的に繋がれている場合だけでなく、その間に他の素子を介在して繋がれている場合も含む。

図１を参照すれば、本発明による有機電界発光表示装置を概略的に示したブロック図が示されている。

図１で示されたように、有機電界発光表示装置１００は、走査駆動部１１０、データ駆動部１２０、発光制御駆動部１３０、及び有機電界発光表示パネル（以下、単に「パネル」と称す）１４０を含むことができる。

前記走査駆動部１１０は、複数の走査線Ｓｃａｎ［１］、Ｓｃａｎ［２］、…、Ｓｃａｎ［ｎ］を通じて前記パネル１４０に走査信号を順次供給することができる。

前記データ駆動部１２０は、複数のデータ線Ｄａｔａ［１］、Ｄａｔａ［２］、…、Ｄａｔａ［ｍ］を通じて前記パネル１４０にデータ信号を供給することができる。

前記発光制御駆動部１３０は、複数の発光制御線Ｅｍ［１］、Ｅｍ［２］、…、Ｅｍ［ｎ］を通じて前記パネル１４０に発光制御信号を順次供給することができる。また、発光制御駆動部１３０は、発光制御信号のパルス幅を調節でき、かつ、一区間で発生する発光制御信号のパルス数を調節することができる。発光制御線Ｅｍ［１］、Ｅｍ［２］、…、Ｅｍ［ｎ］と繋がれている画素回路１４１（Ｐｉｘｅｌ）は、発光制御信号を伝達され、画素回路１４１で生成された電流を発光素子に流す時点を決めることができる。

また、前記パネル１４０は行方向に配列されている複数の走査線Ｓｃａｎ［１］、Ｓｃａｎ［２］、…、Ｓｃａｎ［ｎ］及び発光制御線Ｅｍ［１］、Ｅｍ［２］、…、Ｅｍ［ｎ］と列行方向に配列される複数のデータ線Ｄａｔａ［１］、Ｄａｔａ［２］、…、Ｄａｔａ［ｍ］と、前記複数の走査線Ｓｃａｎ［１］、Ｓｃａｎ［２］、…、Ｓｃａｎ［ｎ］及びデータ線Ｄａｔａ［１］、Ｄａｔａ［２］、…、Ｄａｔａ［ｍ］と発光制御線Ｅｍ［１］、Ｅｍ［２］、…、Ｅｍ［ｎ］とによって定義される画素回路１４１を含むことができる。

ここで前記画素回路において、奇数番目走査線（または奇数番目発光制御線）と隣接する２つのデータ線によって定義される画素領域上に、奇数番目画素部が形成されることができ、偶数番目走査線（または偶数番目発光制御線）と隣接する２つのデータ線によって定義される画素領域上に、偶数番目画素部が形成されることができる。勿論、上述したように前記走査線Ｓｃａｎ［１］、Ｓｃａｎ［２］、…、Ｓｃａｎ［ｎ］には前記走査駆動部１１０から走査信号が供給されることができ、前記データ線Ｄａｔａ［１］、Ｄａｔａ［２］、…、Ｄａｔａ［ｍ］には前記データ駆動部１２０からデータ信号が供給されることができ、前記発光制御線Ｅｍ［１］、Ｅｍ［２］、…、Ｅｍ［ｎ］には前記発光制御駆動部１３０から発光制御信号が供給されることができる。

図２を参照すれば、本発明による有機電界発光表示装置の画素回路の回路図が示されている。

図２に示されたように、有機電界発光表示装置の画素回路は、走査線Ｓｃａｎ［ｎ］、二つ前の走査線Ｓｃａｎ［ｎ−２］、データ線Ｄａｔａ［ｍ］、発光制御線Ｅｍｎ／２、第１電源電圧線ＥＬＶＤＤ、第２電源電圧線ＥＬＶＳＳ、第３電源電圧線Ｖｉｎｉｔ、駆動トランジスタＭ１、第１スイッチング素子Ｓ１、第２スイッチング素子Ｓ２、第３スイッチング素子Ｓ３、第４スイッチング素子Ｓ４、第５スイッチング素子Ｓ５、第１容量性素子Ｃ１、第２容量性素子Ｃ２、及び有機電界発光素子ＯＬＥＤを含むことができる。

前記走査線Ｓｃａｎ［ｎ］は、発光させようとする有機電界発光素子ＯＬＥＤを選択する走査信号を前記第１スイッチング素子Ｓ１の制御電極に供給する役割を果たす。勿論、このような走査線Ｓｃａｎ［ｎ］は走査信号を生成する走査駆動部１１０（図１参照）に電気的に連結されることができる。

前記二つ前の走査線Ｓｃａｎ［ｎ−２］は、先に選択されたｎ−２番目の走査線を共通連結して用いる点で“Ｓｃａｎ［ｎ−２］”で表した。言い換えれば、前記二つ前の走査線Ｓｃａｎ［ｎ−２］は、奇数番目走査線である場合には以前奇数番目走査線と共通で連結して用い、偶数番目走査線である場合には以前偶数番目走査線と共通で連結して用いる点で、“Ｓｃａｎ［ｎ−２］”で表した。前記二つ前の走査線Ｓｃａｎ［ｎ−２］は、第３電源電圧Ｖｉｎｉｔを第１容量性素子Ｃ１と第２容量性素子Ｃ２に印加して第１容量性素子Ｃ１と第２容量性素子Ｃ２に保持されていた電圧を初期化させることができる。

前記データ線Ｄａｔａ［ｍ］は、発光輝度に比例するデータ信号（電圧）を前記第１容量性素子Ｃ１の第１電極Ａ及び前記駆動トランジスタＭ１の第１電極に供給する役割を果たせる。勿論、このようなデータ線Ｄａｔａ［ｍ］はデータ信号を生成するデータ駆動部１２０（図１参照）に電気的に連結されることができる。

前記発光制御線Ｅｍ［ｎ／２］は、実質的に前記有機電界発光素子ＯＬＥＤの発光時間を制御できるように、前記第３スイッチング素子Ｓ３の制御電極に電気的に連結されて第３スイッチング素子Ｓ３を制御することができる。発光制御線Ｅｍ［ｎ／２］は、発光制御信号を生成する発光制御駆動部１３０（図１参照）に電気的に連結されることができる。

前記第１電源電圧線ＥＬＶＤＤは、第１電源電圧を有機電界発光素子ＯＬＥＤに供給する。

前記第２電源電圧線ＥＬＶＳＳは、第２電源電圧を有機電界発光素子ＯＬＥＤに供給する。ここで、前記第１電源電圧は、通常前記第２電源電圧に比べてハイレベルであり得る。

前記第３電源電圧線Ｖｉｎｉｔは、第３電源電圧を第１容量性素子Ｃ１と第２容量性素子Ｃ２に印加して、前記第１容量性素子Ｃ１と第２容量性素子Ｃ２に保持されていた電圧を初期化させることができる。

前記第１スイッチング素子Ｓ１は、第１電極（ドレーン電極またはソース電極）が前記データ線Ｄａｔａ［ｍ］に電気的に連結され、第２電極（ソース電極またはドレーン電極）が駆動トランジスタＭ１の第１電極に電気的に連結され、制御電極（ゲート電極）が走査線Ｓｃａｎ［ｎ］に電気的に連結されることができる。このような第１スイッチング素子Ｓ１はターンオンされると、データ信号を第１容量性素子Ｃ１の第１電極Ａ及び駆動トランジスタＭ１の第１電極に供給することができる。

前記第２スイッチング素子Ｓ２は、第１電極が第１スイッチング素子Ｓ１と駆動トランジスタＭ１間に電気的に連結され、第２電極が第１電源電圧線ＥＬＶＤＤと第１容量性素子Ｃ１の第１電極に電気的に連結され、制御電極が発光制御線Ｅｍ／２に電気的に連結されることができる。前記第２スイッチング素子Ｓ２は、制御電極にローレベルの走査信号が印加されると、ターンオンされて駆動トランジスタＭ１に第１電源電圧ＶＤＤを印加することができる。

前記第３スイッチング素子Ｓ３は、第１電極が駆動トランジスタＭ１と第５スイッチング素子Ｓ５間に電気的に連結され、第２電極が有機電界発光素子ＯＬＥＤのアノードに電気的に連結され、制御電極が発光制御線Ｅｍ［ｎ／２］に電気的に連結されることができる。前記第３スイッチング素子Ｓ３は、制御電極にローレベルの発光制御信号が印加されるとターンオンされて、駆動トランジスタＭ１の駆動電流を有機電界発光素子ＯＬＥＤに流す。

前記第４スイッチング素子Ｓ４は、第１電極が駆動トランジスタＭ１の制御電極と第１容量性素子Ｃ１間に電気的に連結され、第２電極が第３電源電圧線Ｖｉｎｉｔに電気的に連結され、制御電極が二つ前の走査線Ｓｃａｎ［ｎ−２］に電気的に連結されることができる。前記第４スイッチング素子Ｓ４は、制御電極にローレベルの走査信号が印加されるとターンオンされて、第１容量性素子Ｃ１及び第２容量性素子Ｃ２に保持されていた電圧を初期化させる。

前記第５スイッチング素子Ｓ５は、第１電極が駆動トランジスタＭ１の制御電極と第１容量性素子Ｃ１間に電気的に連結され、第２電極が駆動トランジスタＭ１と第３スイッチング素子Ｓ３間に電気的に連結され、制御電極が走査線Ｓｃａｎ［ｎ］に電気的に連結される。前記第５スイッチング素子Ｓ５は、制御電極にローレベルの走査信号が印加されるとターンオンされて、駆動トランジスタＭ１をダイオード構造で連結する。

前記第１容量性素子Ｃ１の第１電極は、第１電源電圧線ＥＬＶＤＤと第２スイッチング素子Ｓ２間に電気的に連結され、その第２電極は、駆動トランジスタＭ１と第４スイッチング素子Ｓ４間に電気的に連結されることができる。前記第１容量性素子Ｃ１は、第１電極Ａと第２電極Ｂ間の電圧差を保持することができる。

前記第２容量性素子Ｃ２の第１電極は、前記走査線Ｓｃａｎ［ｎ］と第１スイッチング素子Ｓ１の制御電極間に電気的に連結され、その第２電極が駆動トランジスタＭ１の制御電極に電気的に連結されることができる。画素回路を駆動するための第１電源電圧は、データ電圧の最大階調電圧より小さいかまたは同じでなければならない。データ電圧が最大階調電圧（ブラック電圧）であるとき、第１電源電圧線ＥＬＶＤＤの第１電源電圧が一定電圧以下にならなければならない。このとき、有機電界発光素子ＯＬＥＤの駆動電圧は一定に維持されなければならないため、第２電源電圧線ＥＬＶＳＳの第２電源電圧も落ちるようになる。すなわち、データ電圧の最大階調電圧（ブラック電圧）は約５Ｖであるため、第１電源電圧も５Ｖを越えて設定することができない。したがって、第１電源電圧と第２電源電圧との差が１１Ｖを維持するために、第２電源電圧は反転の電圧値−６Ｖを持たなければならず、その場合、第１電源電圧及び第２電源電圧を供給するＤＣ／ＤＣコンバータの効率が相対的に落ちて画素回路の全体効率が減少する。ＤＣ／ＤＣコンバータの効率を増加させるために第１電源電圧及び第２電源電圧のすべてが正の電圧範囲を持つことが望ましい。

これを補償するために第２容量性素子Ｃ２を連結した。このような前記第２容量性素子Ｃ２は、駆動トランジスタの制御電極の電圧を上昇させることができる。ここで、制御電極の電圧はデータ電圧と閾値電圧との和(sum)で表すことができる。

前記駆動トランジスタＭ１の第１電極は、第１スイッチング素子Ｓ１と第２スイッチング素子Ｓ２間に電気的に連結され、その第２電極は第５スイッチング素子Ｓ５と第３スイッチング素子Ｓ３間に電気的に連結され、制御電極が第１容量性素子Ｃ１と、第４スイッチング素子Ｓ４及び第５スイッチング素子Ｓ５間に電気的に連結される。このような駆動トランジスタＭ１は、第１電源電圧線ＥＬＶＤＤから印加される第１電源電圧とデータ線Ｄａｔａ［ｍ］から印加されるデータ電圧とで生成された一定量の電流を有機電界発光素子ＯＬＥＤに供給する役割をする。

前記有機電界発光素子ＯＬＥＤのアノードは、第３スイッチング素子の第２電極に電気的に連結され、そのカソードが第２電源電圧線ＥＬＶＳＳに電気的に連結されることができる。前記駆動トランジスタＭ１から印加される電流が第３スイッチング素子Ｓ３を通じて有機電界発光素子ＯＬＥＤに印加されて、有機電界発光素子ＯＬＥＤは所定の明るさで発光する。

図３を参照すれば、本発明による有機電界発光表示装置の走査駆動部及び発光制御駆動部におけるシフトレジスタのブロック図が示されている。

図３に示されたように、シフトレジスタは、シフトレジスタ入力信号ＩＮ［ＳＲ］、クロック信号ＣＬＫ、及び反転クロック信号ＣＬＫＢが入力され、シフトレジスタ入力信号ＩＮ［ＳＲ］が片側にシフトされたシフトレジスタ出力信号ＯＵＴ［ＳＲ］を出力することができる。前記シフトレジスタは、ローレベルのクロック信号ＣＬＫ及びハイレベルの反転クロック信号ＣＬＫＢが印加されるときは入力信号ＩＮ［ＳＲ］と同じ出力信号ＯＵＴ［ＳＲ］を出力し、ハイレベルの出力信号ＯＵＴ［ＳＲ］及びローレベルの反転クロック信号ＣＬＫＢが印加されるときは以前出力信号と同じ出力信号ＯＵＴ［ＳＲ］を出力することができる。ここで以前出力信号は、ハイレベルの出力信号ＯＵＴ［ＳＲ］及びローレベルの反転クロック信号ＣＬＫＢが印加される直前にローレベルのクロック信号ＣＬＫとハイレベルの反転クロック信号ＣＬＫＢが印加されるときに出力された出力信号を意味する。

図４を参照すれば、図３に示されたシフトレジスタの回路図が示されている。

図４に示されたように、本発明による有機電界発光表示装置の走査駆動部及び発光制御駆動部においてシフトレジスタは、クロック信号ＣＬＫ、反転クロック信号ＣＬＫＢ、シフトレジスタ入力信号ＩＮ［ＳＲ］、第１電源電圧線ＶＤＤ、第２電源電圧線ＶＳＳ、第１ＰＭＯＳスイッチング素子Ｐ１、第２ＰＭＯＳスイッチング素子Ｐ２、第３ＰＭＯＳスイッチング素子Ｐ３、第４ＰＭＯＳスイッチング素子Ｐ４、第５ＰＭＯＳスイッチング素子Ｐ５、第１ＮＭＯＳスイッチング素子Ｎ１、第２ＮＭＯＳスイッチング素子Ｎ２、第３ＮＭＯＳスイッチング素子Ｎ３、第４ＮＭＯＳスイッチング素子Ｎ４、及び第５ＮＭＯＳスイッチング素子Ｎ５を含むことができる。

前記クロック信号ＣＬＫと前記反転クロック信号ＣＬＫＢとは逆の信号であって、前記クロック信号ＣＬＫがハイレベルである場合に、前記反転クロック信号ＣＬＫＢはローレベルになり、前記クロック信号ＣＬＫがローレベルである場合に、前記反転クロック信号ＣＬＫＢはハイレベルになる。

前記第１電源電圧線ＶＤＤは、第１電源電圧をシフトレジスタＳＲに供給する。

前記第２電源電圧線ＶＳＳは、第２電源電圧をシフトレジスタＳＲに供給する。ここで、前記第１電源電圧は通常前記第２電源電圧に比べてハイレベルであり得る。

前記第１ＰＭＯＳスイッチング素子Ｐ１の第１電極（ドレーン電極またはソース電極）は第１電源電圧ＶＤＤに電気的に連結され、第２電極（ソース電極またはドレーン電極）は第２ＰＭＯＳスイッチング素子Ｐ２に電気的に連結され、制御電極（ゲート電極）はクロック信号ＣＬＫに電気的に連結されることができる。このような第１ＰＭＯＳスイッチング素子Ｐ１は、制御電極にローレベルのクロック信号ＣＬＫが入力されるとターンオンされて、第１電源電圧ＶＤＤを第２ＰＭＯＳスイッチング素子Ｐ２の第１電極に供給することができる。

前記第２ＰＭＯＳスイッチング素子Ｐ２の第１電極は前記第１ＰＭＯＳスイッチング素子Ｐ１の第２電極に電気的に連結され、第２電極は前記第１ＮＭＯＳスイッチング素子Ｎ１の第１電極、すなわち、第１ノードＡに電気的に連結され、制御電極はシフトレジスタ入力信号ＩＮ［ＳＲ］に電気的に連結されることができる。このような第２ＰＭＯＳスイッチング素子Ｐ２は、制御電極にローレベルのシフトレジスタ入力信号ＩＮ［ＳＲ］が入力されるとターンオンされて、第１ＰＭＯＳスイッチング素子Ｐ１から供給された第１電源電圧ＶＤＤを第１ノードＡに供給することができる。

前記第３ＰＭＯＳスイッチング素子Ｐ３の第１電極は第１電源電圧ＶＤＤに電気的に連結され、第２電極は第４ＰＭＯＳスイッチング素子Ｐ４に電気的に連結され、制御電極は反転クロック信号ＣＬＫＢに電気的に連結されることができる。このような第３ＰＭＯＳスイッチング素子Ｐ３は、制御電極にローレベルの反転クロック信号ＣＬＫＢが入力されるとターンオンされて、第１電源電圧ＶＤＤを第４ＰＭＯＳスイッチング素子Ｐ４の第１電極に供給することができる。

前記第４ＰＭＯＳスイッチング素子Ｐ４の第１電極は前記第３ＰＭＯＳスイッチング素子Ｐ３の第２電極に電気的に連結され、第２電極は前記第３ＮＭＯＳスイッチング素子Ｎ３の第１電極、すなわち、第１ノードＡに電気的に連結され、制御電極はシフトレジスタ出力信号ＯＵＴ［ＳＲ］に電気的に連結されることができる。このような第４ＰＭＯＳスイッチング素子Ｐ４は、制御電極にローレベルのシフトレジスタ出力信号ＯＵＴ［ＳＲ］が入力されるとターンオンされて、第３ＰＭＯＳスイッチング素子Ｐ３から供給された第１電源電圧ＶＤＤを第１ノードＡに供給することができる。

前記第５ＰＭＯＳスイッチング素子Ｐ５の第１電極は第１電源電圧ＶＤＤに電気的に連結され、第２電極は第５ＮＭＯＳスイッチング素子Ｎ５の第１電極に電気的に連結され、制御電極は第１ノードＡに電気的に連結されることができる。このような第５ＰＭＯＳスイッチング素子Ｐ５は、制御電極にローレベルの信号が第１ノードＡを通じて入力されるとターンオンされて、第１電源電圧ＶＤＤをシフトレジスタ出力信号ＯＵＴ［ＳＲ］に出力することができる。

前記第１ＮＭＯＳスイッチング素子Ｎ１の第１電極は第２ＮＭＯＳスイッチング素子Ｎ２に電気的に連結され、第２電極は第２電源電圧ＶＳＳに電気的に連結され、制御電極は反転クロック信号ＣＬＫＢに電気的に連結されることができる。このような第１ＮＭＯＳスイッチング素子Ｎ１は、制御電極にハイレベルの反転クロック信号ＣＬＫＢが入力されるとターンオンされて、第２電源電圧ＶＳＳを第２ＮＭＯＳスイッチング素子Ｎ２の第２電極に供給することができる。

前記第２ＮＭＯＳスイッチング素子Ｎ２の第１電極は前記第２ＰＭＯＳスイッチング素子Ｐ２の第２電極、すなわち、第１ノードＡに電気的に連結され、第２電極は前記第１ＮＭＯＳスイッチング素子Ｎ１の第１電極に電気的に連結され、制御電極はシフトレジスタ入力信号ＩＮ［ＳＲ］に電気的に連結されることができる。このような第２ＮＭＯＳスイッチング素子Ｎ２は、制御電極にハイレベルのシフトレジスタ入力信号ＩＮ［ＳＲ］が入力されるとターンオンされて、第１ＮＭＯＳスイッチング素子Ｎ１から供給された第２電源電圧ＶＳＳを第１ノードＡに供給することができる。

前記第３ＮＭＯＳスイッチング素子Ｎ３の第１電極は第４ＮＭＯＳスイッチング素子Ｎ４に電気的に連結され、第２電極は第２電源電圧ＶＳＳに電気的に連結され、制御電極はクロック信号ＣＬＫに電気的に連結されることができる。このような第３ＮＭＯＳスイッチング素子Ｎ３は、制御電極にハイレベルのクロック信号ＣＬＫが入力されるとターンオンされて、第２電源電圧ＶＳＳを第４ＮＭＯＳスイッチング素子Ｎ４の第２電極に供給することができる。

前記第４ＮＭＯＳスイッチング素子Ｎ４の第１電極は前記第４ＰＭＯＳスイッチング素子Ｐ４の第２電極、すなわち、第１ノードＡに電気的に連結され、第２電極は前記第３ＮＭＯＳスイッチング素子Ｎ３の第１電極に電気的に連結され、制御電極はシフトレジスタ出力信号ＯＵＴ［ＳＲ］に電気的に連結されることができる。このような第４ＮＭＯＳスイッチング素子Ｎ４は、制御電極にハイレベルのシフトレジスタ出力信号ＯＵＴ［ＳＲ］が入力されるとターンオンされて、第３ＮＭＯＳスイッチング素子Ｎ３から供給された第２電源電圧ＶＳＳを第１ノードＡに供給することができる。

前記第５ＮＭＯＳスイッチング素子Ｎ５の第１電極は第５ＰＭＯＳスイッチング素子Ｐ５の第２電極に電気的に連結され、第２電極は第２電源電圧ＶＳＳに電気的に連結され、制御電極は第１ノードＡに電気的に連結されることができる。このような第５ＮＭＯＳスイッチング素子Ｎ５は、制御電極にハイレベルの信号が第１ノードＡを通じて入力されるとターンオンされて、第２電源電圧ＶＳＳをシフトレジスタ出力信号ＯＵＴ［ＳＲ］に出力することができる。

図５を参照すれば、本発明による有機電界発光表示装置の発光制御駆動部を示したブロック図が示されている。

図５に示されたように、有機電界発光表示装置の発光制御駆動部はクロックインバータＩｎｖ＿ＣＬＫ、及び第１シフトレジスタＳＲ１ないし第ｎ／２シフトレジスタＳＲｎ／２を含むことができる。

前記クロックインバータＩｎｖ＿ＣＬＫは、前記クロック信号ＣＬＫを伝達されて前記反転クロック信号ＣＬＫＢを生成し、第１シフトレジスタＳＲ１ないし第ｎ／２シフトレジスタＳＲｎ／２に供給することができる。そして、前記クロック信号ＣＬＫがハイレベルである場合に、前記反転クロック信号ＣＬＫＢはローレベルになり、前記クロック信号ＣＬＫがローレベルである場合に、前記反転クロック信号ＣＬＫＢはハイレベルになる逆の信号である。

前記第１シフトレジスタＳＲ１は、入力端子Ｉｎが初期駆動線ＦＬＭと電気的に連結され、第１クロック端子ｃｌｋａが原始クロック線ＣＬＫに電気的に連結され、第２クロック端子ｃｌｋｂが原始反転クロック線ＣＬＫＢに電気的に連結され、出力端子Ｏｕｔに第１シフトレジスタＳＲ１の出力信号を出力することができる。前記第１シフトレジスタＳＲ１の出力信号は初期駆動信号を片側にシフトした信号であって、第１発光制御線Ｅｍ［１］に出力される第１発光制御信号となる。前記第１シフトレジスタＳＲ１の出力信号である第１発光制御信号は、第２シフトレジスタＳＲ２の入力信号であり得る。

前記第２シフトレジスタＳＲ２は、入力端子Ｉｎが第１発光制御線Ｅｍ［１］と電気的に連結され、第１クロック端子ｃｌｋａが原始反転クロック線ＣＬＫＢに電気的に連結され、第２クロック端子ｃｌｋｂが原始クロック線ＣＬＫに電気的に連結され、出力端子Ｏｕｔに第２シフトレジスタＳＲ２の出力信号を出力する。前記第２シフトレジスタＳＲ２の出力信号は、第１発光制御信号を片側にシフトした信号であって、第２発光制御線Ｅｍ［２］に出力される第２発光制御信号となり得る。前記第２シフトレジスタＳＲ２の出力信号である第２発光制御信号は第３シフトレジスタＳＲ３の入力信号であり得る。

前記第３シフトレジスタＳＲ３ないし第ｎ／２シフトレジスタＳＲｎ／２のうち奇数番目シフトレジスタは、前記第１シフトレジスタＳＲ１と同様に第１クロック端子ｃｌｋａが原始クロック線ＣＬＫに電気的に連結され、第２クロック端子ｃｌｋｂが原始反転クロック線ＣＬＫＢに電気的に連結され、出力端子Ｏｕｔに出力信号を出力することができる。そして、偶数番目シフトレジスタは、第２シフトレジスタＳＲ２と同様に第１クロック端子ｃｌｋａが原始反転クロック線ＣＬＫＢに電気的に連結され、第２クロック端子ｃｌｋｂが原始クロック線ＣＬＫに電気的に連結され、出力端子Ｏｕｔに出力信号を出力することができる。このとき、シフトレジスタの入力端子は、以前シフトレジスタの出力端子Ｏｕｔに出力された発光制御信号が印加される。すなわち、第３シフトレジスタＳＲ３ないし第ｎ／２シフトレジスタＳＲｎ／２の入力端子Ｉｎには、第２シフトレジスタＳＲ２ないし第ｎ／２−１シフトレジスタＳＲｎ／２−１の出力端子Ｏｕｔに出力された第２発光制御信号ないし第ｎ／２−１発光制御信号がそれぞれ印加されることができる。

前記第１発光制御線Ｅｍ［１］ないし第ｎ／２発光制御線Ｅｍ［ｎ／２］は、有機電界発光表示パネル１４０（図１参照）と電気的に連結され、発光制御信号を有機電界発光表示パネル１４０（図１参照）に印加することができる。

図６を参照すれば図５に示された発光制御駆動部のタイミング図が示されている。

図６に示されたように、発光制御駆動部のタイミング図は第１駆動期間Ｔ１、第２駆動期間Ｔ２、及び第３駆動期間Ｔ３を含むことができる。ここでシフトレジスタは、第１クロック端子ｃｌｋａにローレベルのクロック信号が印加されて第２クロック端子ｃｌｋｂにハイレベルのクロック信号が印加されるときは、入力端子に印加された信号と同じ信号を出力し、第１クロック端子ｃｌｋａにハイレベルのクロック信号が印加されて第２クロック端子ｃｌｋｂにローレベルのクロック信号が印加されるときは、以前期間に出力端子に出力された信号と同じ信号を出力する。前記第１シフトレジスタＳＲ１ないし前記第ｎ／２シフトレジスタｎ／２は、第１駆動期間Ｔ１ないし第３駆動期間Ｔ３と以前シフトレジスタから印加された入力信号、以前駆動期間の出力信号、原始クロック信号、原始反転クロック信号によってハイレベルの第１発光制御信号ないし第ｎ／２発光制御信号を順次出力することができる。

前記第１駆動期間Ｔ１は、初期駆動線ＦＬＭからハイレベルの初期駆動信号、原始クロック線ＣＬＫからローレベルの原始クロック信号、及び原始反転クロック線ＣＬＫＢからハイレベルの原始反転クロック信号が印加されることができる。

まず、第１シフトレジスタＳＲ１は入力端子にハイレベルの初期駆動信号が印加され、第１クロック端子ｃｌｋａにローレベルの原始クロック信号が印加され、第２クロック端子ｃｌｋｂにハイレベルの原始反転クロック信号が印加されるため、出力端子は入力端子に印加されたハイレベルの初期駆動信号と同じハイレベルの第１発光制御信号を出力することができる。

次いで、第２シフトレジスタＳＲ２は入力端子にハイレベルの第１発光制御信号が印加され、第１クロック端子ｃｌｋａにハイレベルの原始反転クロック信号が印加され、第２クロック端子ｃｌｋｂにローレベルの原始クロック信号が印加されるため、出力端子は以前駆動期間の出力信号と同じローレベルの第２発光制御信号を出力することができる。

次いで、第３シフトレジスタＳＲ３は入力端子にローレベルの第２発光制御信号が印加され、第１クロック端子ｃｌｋａにローレベルの原始クロック信号が印加され、第２クロック端子ｃｌｋｂにハイレベルの反転クロック信号が印加されるため、出力端子は入力端子に印加されたローレベルの第２発光制御信号と同じローレベルの第３発光制御信号を出力することができる。

最後に、第４シフトレジスタＳＲ４ないし第ｎ／２シフトレジスタｎ／２のうち偶数番目レジスタは、第２シフトレジスタＳＲ２と同様に動作してローレベルの発光信号を出力し、奇数番目レジスタは第３シフトレジスタＳＲ３と同様に動作してローレベルの発光信号を出力することができる。

前記第２駆動期間Ｔ２は、初期駆動線ＦＬＭからローレベルの初期駆動信号、原始クロック線ＣＬＫからハイレベルの原始クロック信号、及び原始反転クロック線ＣＬＫＢからローレベルの原始反転クロック信号が印加されることができる。

まず、第１シフトレジスタＳＲ１は、入力端子にローレベルの初期駆動信号が印加され、第１クロック端子ｃｌｋａにハイレベルの原始クロック信号が印加され、第２クロック端子ｃｌｋｂにローレベルの原始反転クロック信号が印加されるため、出力端子は第１駆動期間Ｔ１の出力信号と同じハイレベルの第１発光制御信号を出力することができる。

次いで、第２シフトレジスタＳＲ２は、入力端子にハイレベルの第１発光制御信号が印加され、第１クロック端子ｃｌｋａにローレベルの原始反転クロック信号が印加され、第２クロック端子ｃｌｋｂにハイレベルの原始クロック信号が印加されるため、出力端子は入力端子に印加されたハイレベルの第１発光制御信号と同じハイレベルの第２発光制御信号を出力することができる。

次いで、第３シフトレジスタＳＲ３は、入力端子にハイレベルの第２発光制御信号が印加され、第１クロック端子ｃｌｋａにハイレベルの原始クロック信号が印加され、第２クロック端子ｃｌｋｂにローレベルの反転クロック信号が印加されるため、出力端子は第１駆動期間Ｔ１の出力信号と同じローレベルの第３発光制御信号を出力することができる。

次いで、第４シフトレジスタＳＲ２は、入力端子にローレベルの第３発光制御信号が印加され、第１クロック端子ｃｌｋａにローレベルの原始反転クロック信号が印加され、第２クロック端子ｃｌｋｂにハイレベルの原始クロック信号が印加されるため、出力端子は入力端子に印加されたローレベルの第３発光制御信号と同じローレベルの第４発光制御信号を出力することができる。

最後に、第５シフトレジスタＳＲ５ないし第ｎ／２シフトレジスタｎ／２のうち奇数番目レジスタは、第３シフトレジスタＳＲ３と同様に動作してローレベルの発光信号を出力し、偶数番目レジスタは第４シフトレジスタＳＲ４と同様に動作してローレベルの発光信号を出力する。

前記第３駆動期間Ｔ３は、初期駆動線ＦＬＭからローレベルの初期駆動信号、原始クロック線ＣＬＫからローレベルの原始クロック信号、及び原始反転クロック線ＣＬＫＢからハイレベルの原始反転クロック信号が印加されることができる。

まず、第１シフトレジスタＳＲ１は入力端子にローレベルの初期駆動信号が印加され、第１クロック端子ｃｌｋａにローレベルの原始クロック信号が印加され、第２クロック端子ｃｌｋｂにハイレベルの原始反転クロック信号が印加されるため、出力端子は入力端子に印加されたローレベルの初期駆動信号と同じローレベルの第１発光制御信号を出力することができる。

次いで、第２シフトレジスタＳＲ２は入力端子にローレベルの第１発光制御信号が印加され、第１クロック端子ｃｌｋａにハイレベルの原始反転クロック信号が印加され、第２クロック端子ｃｌｋｂにローレベルの原始クロック信号が印加されるため、出力端子は第２駆動期間Ｔ２の出力信号と同じハイレベルの第２発光制御信号を出力することができる。

次いで、第３シフトレジスタＳＲ３は入力端子にハイレベルの第２発光制御信号が印加され、第１クロック端子ｃｌｋａにローレベルの原始クロック信号が印加され、第２クロック端子ｃｌｋｂにハイレベルの反転クロック信号が印加されるため、出力端子は入力端子に印加されたハイレベルの第２発光制御信号と同じハイレベルの第３発光制御信号を出力することができる。

次いで、第４シフトレジスタＳＲ４は入力端子にハイレベルの第３発光制御信号が印加され、第１クロック端子ｃｌｋａにハイレベルの原始反転クロック信号が印加され、第２クロック端子ｃｌｋｂにローレベルの原始クロック信号が印加されるため、出力端子は第２駆動期間Ｔ２の出力信号と同じローレベルの第４発光制御信号を出力することができる。

次いで、第５シフトレジスタＳＲ５は入力端子にローレベルの第４発光制御信号が印加され、第１クロック端子ｃｌｋａにローレベルの原始クロック信号が印加され、第２クロック端子ｃｌｋｂにハイレベルの反転クロック信号が印加されるため、出力端子は入力端子に印加されたローレベルの第４発光制御信号と同じローレベルの第５発光制御信号を出力することができる。

最後に、第６シフトレジスタＳＲ６ないし第ｎ／２シフトレジスタｎ／２のうち偶数番目レジスタは、第４シフトレジスタＳＲ４と同様に動作してローレベルの発光信号を出力し、奇数番目レジスタは第５シフトレジスタＳＲ５と同様に動作してローレベルの発光信号を出力することができる。

前記第１シフトレジスタＳＲ１ないし前記第ｎ／２シフトレジスタｎ／２は、第１駆動期間Ｔ１ないし第３駆動期間Ｔ３及び以前シフトレジスタから印加された入力信号と、以前駆動期間の出力信号によってハイレベルの第１発光制御信号ないし第ｎ／２発光制御信号を順次出力することができる。

図７を参照すれば、本発明による有機電界発光表示装置の走査駆動部を示したブロック図が示されている。

図７に示されたように、有機電界発光表示装置の走査駆動部はクロックインバータＩｎｖ＿ＣＬＫ、第１シフトレジスタＳＲ１ないし第ｎ／２シフトレジスタＳＲｎ／２、及び第１ＮＡＮＤゲートＮＡＮＤ１ないし第ｎＮＡＮＤゲートＮＡＮＤｎを含むことができる。前記第１シフトレジスタＳＲ１ないし第ｎ／２シフトレジスタＳＲｎ／２は、図５に示された発光制御駆動部の第１シフトレジスタＳＲ１ないし第ｎ／２シフトレジスタＳＲｎ／２と同じシフトレジスタである。そのため、第１シフトレジスタＳＲ１ないし第ｎ／２シフトレジスタＳＲｎ／２の出力信号は、第１発光制御信号ないし第ｎ／２発光制御信号ｎ／２である。前記クロックインバータＩｎｖ＿ＣＬＫも、図５に示されたクロックインバータＩｎｖ＿ＣＬＫと同じインバータである。

前記クロックインバータＩｎｖ＿ＣＬＫは、前記クロック信号ＣＬＫを伝達されて前記反転クロック信号ＣＬＫＢを生成して第１シフトレジスタＳＲ１ないし第ｎ／２シフトレジスタＳＲｎ／２に供給することができる。そして、前記クロック信号ＣＬＫがハイレベルである場合に、前記反転クロック信号ＣＬＫＢはローレベルになり、前記クロック信号ＣＬＫがローレベルである場合に、前記反転クロック信号ＣＬＫＢはハイレベルになる逆信号である。

前記第１シフトレジスタＳＲ１は、入力端子Ｉｎが初期駆動線ＦＬＭと電気的に連結され、第１クロック端子ｃｌｋａが原始クロック線ＣＬＫに電気的に連結され、第２クロック端子ｃｌｋｂが原始反転クロック線ＣＬＫＢに電気的に連結され、出力端子Ｏｕｔに第１シフトレジスタＳＲ１の出力信号を出力することができる。前記第１シフトレジスタＳＲ１の出力信号は初期駆動信号を片側にシフトした信号であって、第１発光制御線Ｅｍ［１］に出力される第１発光制御信号となる。前記第１シフトレジスタＳＲ１の出力信号である第１発光制御信号は第２シフトレジスタＳＲ２の入力信号であり得る。

前記第１ＮＡＮＤゲートＮＡＮＤ１は、初期駆動線ＦＬＭ、第１クロック線ＳＣＬＫ１及び第１発光制御線Ｅｍ［１］と電気的に連結され、初期駆動信号、第１クロック信号及び第１発光制御信号を印加されて第１走査線に第１走査信号を出力することができる。

前記第２シフトレジスタＳＲ２は、入力端子Ｉｎが第１発光制御線Ｅｍ［１］と電気的に連結され、第１クロック端子ｃｌｋａが原始反転クロック線ＣＬＫＢに電気的に連結され、第２クロック端子ｃｌｋｂが原始クロック線ＣＬＫに電気的に連結され、出力端子Ｏｕｔに第２シフトレジスタＳＲ２の出力信号を出力することができる。前記第２シフトレジスタＳＲ２の出力信号は、第１発光制御信号を片側にシフトした信号であって、第２発光制御線Ｅｍ［２］に出力される第２発光制御信号となる。前記第２シフトレジスタＳＲ２の出力信号である第２発光制御信号は第３シフトレジスタＳＲ３の入力信号であり得る。

前記第２ＮＡＮＤゲートＮＡＮＤ２は、第１発光制御線Ｅｍ［１］、第２クロック線ＳＣＬＫ２及び第２発光制御線Ｅｍ［２］と電気的に連結され、第１発光制御信号、第２クロック信号及び第２発光制御信号を印加されて第２走査線に第２走査信号を出力することができる。

前記第３ＮＡＮＤゲートＮＡＮＤ３は、第１発光制御線Ｅｍ［１］、第１クロック線ＳＣＬＫ１及び第２発光制御線Ｅｍ［２］と電気的に連結され、第１発光制御信号、第１クロック信号及び第２発光制御信号を印加されて第３走査信号を第３走査線に出力することができる。

前記第４ＮＡＮＤゲートＮＡＮＤ４は、第２発光制御線Ｅｍ［２］、第２クロック線ＳＣＬＫ２及び第３発光制御線Ｅｍ［３］と電気的に連結され、第２発光制御信号、第２クロック信号及び第３発光制御信号を印加されて第４走査信号を第４走査線に出力することができる。

前記第５ＮＡＮＤゲートＮＡＮＤ５ないし第ｎＮＡＮＤゲートＮＡＮＤｎのうち奇数番目ＮＡＮＤゲートは、前記第３ＮＡＮＤゲートＮＡＮＤ３と同様に第１クロック線ＳＣＬＫ１と２つの発光制御線に電気的に連結され、走査線に走査信号ルを出力することができる。ここで２つの発光制御線は、奇数番目ＮＡＮＤゲートを第ａＮＡＮＤゲートとすると、第（ａ−１）／２発光制御線Ｅｍ［（ａ−１）／２］と第（ｎ＋１）／２発光制御線Ｅｍ［（ｎ＋１）／２］である。そして、偶数番目ＮＡＮＤゲートは、前記第４ＮＡＮＤゲートＮＡＮＤ４と同様に第２クロック線ＳＣＬＫ２と２つの発光制御線に電気的に連結され、走査線に走査信号を出力することができる。ここで２つの発光制御線は、偶数番目ＮＡＮＤゲートを第ｂＮＡＮＤゲートとすると、第ｂ／２発光制御線Ｅｍ［ｂ／２］と第ｂ／２＋１発光制御線Ｅｍ［ｂ／２＋１］である。

前記第１走査線Ｓｃａｎ［１］ないし第ｎ走査線Ｓｃａｎ［ｎ］は、有機電界発光表示パネル１４０（図１参照）と電気的に連結されて走査信号を有機電界発光表示パネル１４０（図１参照）に印加することができる。

前記第３シフトレジスタＳＲ３ないし第ｎ／２シフトレジスタＳＲｎ／２のうち奇数番目シフトレジスタは、前記第１シフトレジスタＳＲ１と同様に第１クロック端子ｃｌｋａが原始クロック線ＣＬＫに電気的に連結され、第２クロック端子ｃｌｋｂが原始反転クロック線ＣＬＫＢに電気的に連結され、出力端子Ｏｕｔに出力信号を出力することができる。そして、偶数番目シフトレジスタは第２シフトレジスタＳＲ２と同様に第１クロック端子ｃｌｋａが原始反転クロック線ＣＬＫＢに電気的に連結され、第２クロック端子ｃｌｋｂが原始クロック線ＣＬＫに電気的に連結されて出力端子Ｏｕｔに出力信号を出力することができる。このとき、シフトレジスタの入力端子は以前シフトレジスタの出力端子Ｏｕｔに出力された発光制御信号が印加される。すなわち、第３シフトレジスタＳＲ３ないし第ｎ／２シフトレジスタＳＲｎ／２の入力端子Ｉｎには、第２シフトレジスタＳＲ２ないし第ｎ／２−１シフトレジスタＳＲｎ／２−１の出力端子Ｏｕｔに出力された第２発光制御信号ないし第ｎ／２−１発光制御信号がそれぞれ印加されることができる。

前記第１発光制御線Ｅｍ［１］ないし第ｎ／２発光制御線Ｅｍ［ｎ／２］は、有機電界発光表示パネル１４０（図１参照）と電気的に連結されて発光制御信号を有機電界発光表示パネル１４０（図１参照）に印加することができる。

図８を参照すれば、図７に示された走査駆動部のタイミング図が示されている。

図８に示されたように、前記走査タイミング図は、第１駆動期間Ｔ１、第２駆動期間Ｔ２及び第３駆動期間Ｔ３を含むことができる。そして、第１駆動期間Ｔ１、第２駆動期間Ｔ２及び第３駆動期間Ｔ３は第１サブ駆動期間、遅延期間及び第２サブ駆動期間含むことができる。前記第１サブ駆動期間、遅延期間及び第２サブ駆動期間は、第１クロック線ＳＣＬＫ１の第１クロック信号、第２クロック線ＳＣＬＫ２の第２クロック信号及び発光制御線Ｅｍ［１］、Ｅｍ［２］、…、Ｅｍ［ｎ／２］の発光制御信号が第１ＮＡＮＤゲートＮＡＮＤ１ないし第ｎＮＡＮＤゲートＮＡＮＤｎに印加されて走査線Ｓｃａｎ［１］、Ｓｃａｎ［２］、…Ｓｃａｎ［ｎ］に走査信号を出力する区間を表す。前記第１クロック信号と第２クロック信号は位相が反転されてローレベルで所定部分オーバーラップされた信号である。これは出力される走査信号間に所定の時間間隔を設け、これはクロックスキュー（ｓｋｅｗ）または遅延（ｄｅｌａｙ）に対するマージンを確保させる。

前記第１駆動期間Ｔ１は、初期駆動線ＦＬＭからハイレベルの初期駆動信号、原始クロック線ＣＬＫからローレベルの原始クロック信号、及び原始反転クロック線ＣＬＫＢからハイレベルの原始反転クロック信号が印加されることができる。

まず、第１シフトレジスタＳＲ１は、入力端子にハイレベルの初期駆動信号が印加され、第１クロック端子ｃｌｋａにローレベルの原始クロック信号が印加され、第２クロック端子ｃｌｋｂにハイレベルの原始反転クロック信号が印加されるため、出力端子は入力端子に印加されたハイレベルの初期駆動信号と同じハイレベルの第１発光制御信号を出力することができる。

次いで、第２シフトレジスタＳＲ２は入力端子にハイレベルの第１発光制御信号が印加され、第１クロック端子ｃｌｋａにハイレベルの原始反転クロック信号が印加され、第２クロック端子ｃｌｋｂにローレベルの原始クロック信号が印加されるため、出力端子は以前駆動期間の出力信号と同じローレベルの第２発光制御信号を出力することができる。

次いで、第３シフトレジスタＳＲ３は入力端子にローレベルの第２発光制御信号が印加され、第１クロック端子ｃｌｋａにローレベルの原始クロック信号が印加され、第２クロック端子ｃｌｋｂにハイレベルの反転クロック信号が印加されるため、出力端子は入力端子に印加されたローレベルの第２発光制御信号と同じローレベルの第３発光制御信号を出力することができる。

最後に、第４シフトレジスタＳＲ４ないし第ｎ／２シフトレジスタｎ／２のうち偶数番目レジスタは、第２シフトレジスタＳＲ２と同様に動作してローレベルの発光信号を出力し、奇数番目レジスタは第３シフトレジスタＳＲ３と同様に動作してローレベルの発光信号を出力することができる。

前記第１駆動期間Ｔ１の第１サブ駆動期間Ｔ１１は、第１ＮＡＮＤゲートＮＡＮＤ１ないし第ｎＮＡＮＤゲートＮＡＮＤｎに第１クロック線ＳＣＬＫ１から印加されるローレベルの第１クロック信号及び第２クロック線ＳＣＬＫ２から印加されるハイレベルの第２クロック信号を印加することができる。

まず、第１ＮＡＮＤゲートＮＡＮＤ１はローレベルの第１クロック信号、ハイレベルの初期駆動信号、ハイレベルの第１発光制御信号が印加され、第１走査線Ｓｃａｎ［１］からハイレベルの第１走査信号を出力することができる。

次いで、第２ＮＡＮＤゲートＮＡＮＤ２はハイレベルの第２クロック信号、ハイレベルの第１発光制御信号、ローレベルの第２発光制御信号が印加され、第２走査線Ｓｃａｎ［２］からハイレベルの第２走査信号を出力することができる。

最後に、第３ＮＡＮＤゲートＮＡＮＤ３ないし第ｎＮＡＮＤゲートＮＡＮＤｎに電気的に連結された第２発光制御線Ｅｍ［２］ないし第ｎ／２発光制御線Ｅｍ［ｎ／２］からローレベルの発光制御信号を第３ＮＡＮＤゲートＮＡＮＤ３ないし第ｎＮＡＮＤゲートＮＡＮＤｎに印加するため、ハイレベルの第３走査信号ないし第ｎ走査信号を出力することができる。

前記第１駆動期間Ｔ１の遅延期間Ｄ１は第１ＮＡＮＤゲートＮＡＮＤ１ないし第ｎＮＡＮＤゲートＮＡＮＤｎに第１クロック線ＳＣＬＫ１から印加されるローレベルの第１クロック信号及び第２クロック線ＳＣＬＫ２から印加されるローレベルの第２クロック信号を印加することができる。前記第１ＮＡＮＤゲートＮＡＮＤ１ないし第ｎＮＡＮＤゲートＮＡＮＤｎに電気的に連結された第１クロック線ＳＣＬＫ１と第２クロック線ＳＣＬＫ２からローレベルの第１クロック信号と第２クロック信号を前記第１ＮＡＮＤゲートＮＡＮＤ１ないし第ｎＮＡＮＤゲートＮＡＮＤｎに印加するため、ハイレベルの第１走査信号ないし第ｎ走査信号を出力することができる。

前記第１駆動期間Ｔ１の第２サブ駆動期間Ｔ１２は、第１ＮＡＮＤゲートＮＡＮＤ１ないし第ｎＮＡＮＤゲートＮＡＮＤｎに第１クロック線ＳＣＬＫ１から印加されるハイレベルの第１クロック信号及び第２クロック線ＳＣＬＫ２から印加されるローレベルの第２クロック信号を印加することができる。

まず、第１ＮＡＮＤゲートＮＡＮＤ１はハイレベルの第１クロック信号、ハイレベルの初期駆動信号、ハイレベルの第１発光制御信号が印加され、第１走査線Ｓｃａｎ［１］にローレベルの第１走査信号を出力することができる。

次いで、第２ＮＡＮＤゲートＮＡＮＤ２ないし第ｎＮＡＮＤゲートＮＡＮＤｎに電気的に連結された第２発光制御線Ｅｍ［２］ないし第ｎ／２発光制御線Ｅｍ［ｎ／２］からローレベルの発光制御信号を第２ＮＡＮＤゲートＮＡＮＤ２ないし第ｎＮＡＮＤゲートＮＡＮＤｎに印加するため、ハイレベルの第２走査信号ないし第ｎ走査信号を出力することができる。

前記第２駆動期間Ｔ２は、初期駆動線ＦＬＭからローレベルの初期駆動信号、原始クロック線ＣＬＫからハイレベルの原始クロック信号、及び原始反転クロック線ＣＬＫＢからローレベルの原始反転クロック信号が印加されることができる。

まず、第１シフトレジスタＳＲ１は入力端子にローレベルの初期駆動信号が印加され、第１クロック端子ｃｌｋａにハイレベルの原始クロック信号が印加され、第２クロック端子ｃｌｋｂにローレベルの原始反転クロック信号が印加されるため、出力端子は第１駆動期間Ｔ１の出力信号と同じハイレベルの第１発光制御信号を出力することができる。

次いで、第２シフトレジスタＳＲ２は入力端子にハイレベルの第１発光制御信号が印加され、第１クロック端子ｃｌｋａにローレベルの原始反転クロック信号が印加され、第２クロック端子ｃｌｋｂにハイレベルの原始クロック信号が印加されるため、出力端子は入力端子に印加されたハイレベルの第１発光制御信号と同じハイレベルの第２発光制御信号を出力することができる。

次いで、第３シフトレジスタＳＲ３は入力端子にハイレベルの第２発光制御信号が印加され、第１クロック端子ｃｌｋａにハイレベルの原始クロック信号が印加され、第２クロック端子ｃｌｋｂにローレベルの反転クロック信号が印加されるため、出力端子は第１駆動期間Ｔ１の出力信号と同じローレベルの第３発光制御信号を出力することができる。

次いで、第４シフトレジスタＳＲ２は入力端子にローレベルの第３発光制御信号が印加され、第１クロック端子ｃｌｋａにローレベルの原始反転クロック信号が印加され、第２クロック端子ｃｌｋｂにハイレベルの原始クロック信号が印加されるため、出力端子は入力端子に印加されたローレベルの第３発光制御信号と同じローレベルの第４発光制御信号を出力することができる。

最後に、第５シフトレジスタＳＲ５ないし第ｎ／２シフトレジスタｎ／２のうち奇数番目レジスタは、第３シフトレジスタＳＲ３と同様に動作してローレベルの発光信号を出力し、偶数番目レジスタは第４シフトレジスタＳＲ４と同様に動作してローレベルの発光信号を出力することができる。

前記第２駆動期間Ｔ２の第１サブ駆動期間Ｔ２１は、第１ＮＡＮＤゲートＮＡＮＤ１ないし第ｎＮＡＮＤゲートＮＡＮＤｎに第１クロック線ＳＣＬＫ１から印加されるローレベルの第１クロック信号及び第２クロック線ＳＣＬＫ２から印加されるハイレベルの第２クロック信号を印加することができる。

まず、第１ＮＡＮＤゲートＮＡＮＤ１はローレベルの第１クロック信号、ローレベルの初期駆動信号、ハイレベルの第１発光制御信号が印加され、第１走査線Ｓｃａｎ［１］にハイレベルの第１走査信号を出力することができる。

次に、第２ＮＡＮＤゲートＮＡＮＤ２は、ハイレベルの第２クロック信号、ハイレベルの第１発光制御信号、ハイレベルの第２発光制御信号が印加され、第２走査線Ｓｃａｎ［２］にローレベルの第２走査信号を出力することができる。

次に、第３ＮＡＮＤゲートＮＡＮＤ３はローレベルの第１クロック信号、ハイレベルの第１発光制御信号、ハイレベルの第２発光制御信号が印加され、第３走査線Ｓｃａｎ［３］にハイレベルの第３走査信号を出力することができる。

最後に、第４ＮＡＮＤゲートＮＡＮＤ４ないし第ｎＮＡＮＤゲートＮＡＮＤｎに電気的に連結された第３発光制御線Ｅｍ［３］ないし第ｎ／２発光制御線Ｅｍ［ｎ／２］からローレベルの発光制御信号を第４ＮＡＮＤゲートＮＡＮＤ４ないし第ｎＮＡＮＤゲートＮＡＮＤｎに印加するため、ハイレベルの第４走査信号ないし第ｎ走査信号を出力することができる。

前記第２駆動期間Ｔ２の遅延期間Ｄ２は、第１ＮＡＮＤゲートＮＡＮＤ１ないし第ｎＮＡＮＤゲートＮＡＮＤｎに第１クロック線ＳＣＬＫ１から印加されるローレベルの第１クロック信号、及び第２クロック線ＳＣＬＫ２から印加されるローレベルの第２クロック信号を印加することができる。前記第１ＮＡＮＤゲートＮＡＮＤ１ないし第ｎＮＡＮＤゲートＮＡＮＤｎに電気的に連結された第１クロック線ＳＣＬＫ１及び第２クロック線ＳＣＬＫ２からローレベルの第１クロック信号及び第２クロック信号を前記第１ＮＡＮＤゲートＮＡＮＤ１ないし第ｎＮＡＮＤゲートＮＡＮＤｎに印加するため、ハイレベルの走査信号を出力することができる。

前記第２駆動期間Ｔ２の第２サブ駆動期間Ｔ２２は、第１ＮＡＮＤゲートＮＡＮＤ１ないし第ｎＮＡＮＤゲートＮＡＮＤｎに第１クロック線ＳＣＬＫ１から印加されるハイレベルの第１クロック信号及び第２クロック線ＳＣＬＫ２から印加されるローレベルの第２クロック信号を印加することができる。

まず、第１ＮＡＮＤゲートＮＡＮＤ１はハイレベルの第１クロック信号、ローレベルの初期駆動信号、ハイレベルの第１発光制御信号が印加され、第１走査線Ｓｃａｎ［１］にハイレベルの第１走査信号を出力することができる。

次に、第２ＮＡＮＤゲートＮＡＮＤ２はローレベルの第２クロック信号、ハイレベルの第１発光制御信号、ハイレベルの第２発光制御信号が印加され、第２走査線Ｓｃａｎ［２］にハイレベルの第２走査信号を出力することができる。

次に、第３ＮＡＮＤゲートＮＡＮＤ３はハイレベルの第１クロック信号、ハイレベルの第１発光制御信号、ハイレベルの第２発光制御信号が印加され、第３走査線Ｓｃａｎ［３］にローレベルの第３走査信号を出力することができる。

最後に、第４ＮＡＮＤゲートＮＡＮＤ４ないし第ｎＮＡＮＤゲートＮＡＮＤｎに電気的に連結された第３発光制御線Ｅｍ［３］ないし第ｎ／２発光制御線Ｅｍ［ｎ／２］の発光制御信号がローレベルの信号を第４ＮＡＮＤゲートＮＡＮＤ４ないし第ｎＮＡＮＤゲートＮＡＮＤｎに印加するため、ハイレベルの第４走査信号ないし第ｎ走査信号を出力することができる。

前記第３駆動期間Ｔ３は、初期駆動線ＦＬＭからローレベルの初期駆動信号、原始クロック線ＣＬＫからローレベルの原始クロック信号、及び原始反転クロック線ＣＬＫＢからハイレベルの原始反転クロック信号が印加されることができる。

まず、第１シフトレジスタＳＲ１は入力端子にローレベルの初期駆動信号が印加され、第１クロック端子ｃｌｋａにローレベルの原始クロック信号が印加され、第２クロック端子ｃｌｋｂにハイレベルの原始反転クロック信号が印加されるため、出力端子は入力端子に印加されたローレベルの初期駆動信号と同じローレベルの第１発光制御信号を出力することができる。

次に、第２シフトレジスタＳＲ２は入力端子にローレベルの第１発光制御信号が印加され、第１クロック端子ｃｌｋａにハイレベルの原始反転クロック信号が印加され、第２クロック端子ｃｌｋｂにローレベルの原始クロック信号が印加されるため、出力端子は第２駆動期間Ｔ２の出力信号と同じハイレベルの第２発光制御信号を出力することができる。

次に、第３シフトレジスタＳＲ３は入力端子にハイレベルの第２発光制御信号が印加され、第１クロック端子ｃｌｋａにローレベルの原始クロック信号が印加され、第２クロック端子ｃｌｋｂにハイレベルの反転クロック信号が印加されるため、出力端子は入力端子に印加されたハイレベルの第２発光制御信号と同じハイレベルの第３発光制御信号を出力することができる。

次に、第４シフトレジスタＳＲ４は入力端子にハイレベルの第３発光制御信号が印加され、第１クロック端子ｃｌｋａにハイレベルの原始反転クロック信号が印加され、第２クロック端子ｃｌｋｂにローレベルの原始クロック信号が印加されるため、出力端子は第２駆動期間Ｔ２の出力信号と同じローレベルの第４発光制御信号を出力することができる。

次に、第５シフトレジスタＳＲ５は入力端子にローレベルの第４発光制御信号が印加され、第１クロック端子ｃｌｋａにローレベルの原始クロック信号が印加され、第２クロック端子ｃｌｋｂにハイレベルの反転クロック信号が印加されるため、出力端子は入力端子に印加されたローレベルの第４発光制御信号と同じローレベルの第５発光制御信号を出力することができる。

最後に、第６シフトレジスタＳＲ６ないし第ｎ／２シフトレジスタｎ／２のうち偶数番目レジスタは、第４シフトレジスタＳＲ４と同様に動作してローレベルの発光信号を出力し、奇数番目レジスタは第５シフトレジスタＳＲ５と同様に動作してローレベルの発光信号を出力することができる。

前記第３駆動期間Ｔ３の第１サブ駆動期間Ｔ３１は、第１ＮＡＮＤゲートＮＡＮＤ１ないし第ｎＮＡＮＤゲートＮＡＮＤｎに第１クロック線ＳＣＬＫ１から印加されるローレベルの第１クロック信号及び第２クロック線ＳＣＬＫ２から印加されるハイレベルの第２クロック信号を印加することができる。

まず、第１ＮＡＮＤゲートＮＡＮＤ１ないし第３ＮＡＮＤゲートＮＡＮＤ３に電気的に連結された初期駆動線ＦＬＭ及び第１発光制御線Ｅｍ［１］からローレベルの初期駆動信号及び第１発光制御信号を第１ＮＡＮＤゲートＮＡＮＤ１ないし第３ＮＡＮＤゲートＮＡＮＤ３に印加するため、ハイレベルの第１走査信号ないし第３走査信号を出力することができる。

次に、第４ＮＡＮＤゲートＮＡＮＤ４は、ハイレベルの第２クロック信号、ハイレベルの第２発光制御信号、ハイレベルの第３発光制御信号が印加され、第４走査線Ｓｃａｎ［４］にローレベルの第４走査信号を出力することができる。

次に、第５ＮＡＮＤゲートＮＡＮＤ５は、ローレベルの第１クロック信号、ハイレベルの第２発光制御信号、ハイレベルの第３発光制御信号が印加され、第５走査線Ｓｃａｎ［５］にハイレベルの第５走査信号を出力することができる。

最後に、第６ＮＡＮＤゲートＮＡＮＤ６ないし第ｎＮＡＮＤゲートＮＡＮＤｎに電気的に連結された第４発光制御線Ｅｍ［４］ないし第ｎ／２発光制御線Ｅｍ［ｎ／２］の発光制御信号がローレベルの信号を第６ＮＡＮＤゲートＮＡＮＤ６ないし第ｎＮＡＮＤゲートＮＡＮＤｎに印加するため、ハイレベルの第６走査信号ないし第ｎ走査信号を出力することができる。

前記第３駆動期間Ｔ３の遅延期間Ｄ３は、第１ＮＡＮＤゲートＮＡＮＤ１ないし第ｎＮＡＮＤゲートＮＡＮＤｎに第１クロック線ＳＣＬＫ１から印加されるローレベルの第１クロック信号及び第２クロック線ＳＣＬＫ２から印加されるローレベルの第２クロック信号を印加することができる。前記第１ＮＡＮＤゲートＮＡＮＤ１ないし第ｎＮＡＮＤゲートＮＡＮＤｎに電気的に連結された第１クロック線ＳＣＬＫ１及び第２クロック線ＳＣＬＫ２からローレベルの第１クロック信号及び第２クロック信号を前記第１ＮＡＮＤゲートＮＡＮＤ１ないし第ｎＮＡＮＤゲートＮＡＮＤｎに印加するため、ハイレベルの走査信号を出力することができる。

前記第３駆動期間Ｔ３の第２サブ駆動期間Ｔ２３は、第１ＮＡＮＤゲートＮＡＮＤ１ないし第ｎＮＡＮＤゲートＮＡＮＤｎに第１クロック線ＳＣＬＫ１から印加されるハイレベルの第１クロック信号及び第２クロック線ＳＣＬＫ２から印加されるローレベルの第２クロック信号を印加することができる。

まず、第１ＮＡＮＤゲートＮＡＮＤ１ないし第３ＮＡＮＤゲートＮＡＮＤ３に電気的に連結された初期駆動線ＦＬＭ及び第１発光制御線Ｅｍ［１］からローレベルの初期駆動信号及び発光制御信号を第１ＮＡＮＤゲートＮＡＮＤ１ないし第３ＮＡＮＤゲートＮＡＮＤ３に印加するため、ハイレベルの第１走査信号ないし第３走査信号を出力することができる。

次に、第４ＮＡＮＤゲートＮＡＮＤ４はローレベルの第２クロック信号、ハイレベルの第２発光制御信号、ハイレベルの第３発光制御信号が印加され、第４走査線Ｓｃａｎ［４］にハイレベルの第５走査信号を出力することができる。

次に、第５ＮＡＮＤゲートＮＡＮＤ５はハイレベルの第１クロック信号、ハイレベルの第２発光制御信号、ハイレベルの第３発光制御信号が印加され、第５走査線Ｓｃａｎ［５］にローレベルの第５走査信号を出力することができる。

最後に、第６ＮＡＮＤゲートＮＡＮＤ６ないし第ｎＮＡＮＤゲートＮＡＮＤｎに電気的に連結された第４発光制御線Ｅｍ［４］ないし第ｎ／２発光制御線Ｅｍ［ｎ／２］の発光制御信号がローレベルの信号を第６ＮＡＮＤゲートＮＡＮＤ６ないし第ｎＮＡＮＤゲートＮＡＮＤｎに印加するため、ハイレベルの第６走査信号ないし第ｎ走査信号を出力することができる。

前記第１シフトレジスタＳＲ１ないし前記第ｎ／２シフトレジスタｎ／２は第１駆動期間Ｔ１ないし第３駆動期間Ｔ３と以前シフトレジスタから印加された入力信号及び以前駆動期間の出力信号によってハイレベルの第１発光制御信号ないし第ｎ／２発光制御信号を順次出力することができる。

前記第１ＮＡＮＤゲートＮＡＮＤ１ないし前記第ｎＮＡＮＤゲートＮＡＮＤｎは、第１駆動期間Ｔ１の第１サブ駆動期間Ｔ１１と第２サブ駆動期間Ｔ１２ないし第３駆動期間Ｔ３の第１サブ駆動期間Ｔ３１と第２サブ駆動期間Ｔ３２で第１クロック信号ないし第２クロック信号、初期駆動信号、第１発光制御信号ないし第ｎ／２発光制御信号を印加されて、ローレベルの第１走査信号ないし第ｎ走査信号を順次出力することができる。前記第１ＮＡＮＤゲートＮＡＮＤ１ないし前記第ｎＮＡＮＤゲートＮＡＮＤｎは、初期駆動信号と第１発光制御信号ないし第ｎ発光制御信号がすべてハイレベルであって、第１クロック線からハイレベルの第１クロック信号を印加し、第２クロック線からローレベルの第２クロック信号を印加すると、第１クロック線と電気的に連結された奇数番目ＮＡＮＤゲートの出力信号である奇数番目走査信号はすべてローレベルの走査信号が出力される。そして、第２クロック線と電気的に連結された偶数番目ＮＡＮＤゲートの出力信号である偶数番目走査信号は、すべてハイレベルの走査信号が出力される。前記第１ＮＡＮＤゲートＮＡＮＤ１ないし前記第ｎＮＡＮＤゲートＮＡＮＤｎは、初期駆動信号と第１発光制御信号ないし第ｎ発光制御信号がすべてハイレベルであって、第１クロック線からローレベルの第１クロック信号を印加し、第２クロック線からハイレベルの第２クロック信号を印加すると、第１クロック線と電気的に連結された奇数番目ＮＡＮＤゲートの出力信号である奇数番目走査信号はすべてハイレベルの走査信号が出力される。そして、第２クロック線と電気的に連結された偶数番目ＮＡＮＤゲートの出力信号である偶数番目走査信号は、すべてローの走査信号が出力される。すなわち、前記第１クロック信号と第２クロック信号を用いて奇数番目、偶数番目走査信号を出力することができる。

図９を参照すれば、本発明の一実施例による有機電界発光表示装置を示したブロック図が示されている。

図９に示されたように、有機電界発光表示装置は走査駆動部１１０、発光制御駆動部１３０、及び有機電界発光表示パネル１４０を含む。

前記走査駆動部１１０は、図７及び図８で説明したように動作して第１走査線Ｓｃａｎ［１］ないし第ｎ走査線Ｓｃａｎ［ｎ］に第１走査信号ないし第ｎ走査信号を出力する。前記第１走査線Ｓｃａｎ［１］ないし第ｎ走査線Ｓｃａｎ［ｎ］は、有機電界発光表示パネル１４０と電気的に連結されて第１走査信号ないし第ｎ走査信号を有機電界発光表示パネル１４０に印加する。このとき、図７の有機電界発光表示装置の走査駆動部は、第１ＮＡＮＤゲートＮＡＮＤ１ないし第ｎＮＡＮＤゲートＮＡＮＤｎに初期駆動信号及び第１発光制御信号ないし第ｎ発光制御信号がすべてハイレベルであって、第１クロック線からハイレベルの第１クロック信号を印加して第２クロック線からローレベルの第２クロック信号を印加すると、第１クロック線と電気的に連結された奇数番目ＮＡＮＤゲートの出力信号である奇数番目走査信号はすべてローレベルの走査信号が出力される。そして、第２クロック線と電気的に連結された偶数番目ＮＡＮＤゲートの出力信号である偶数番目走査信号は、すべてハイレベルの走査信号が出力される。前記第１ＮＡＮＤゲートＮＡＮＤ１ないし前記第ｎＮＡＮＤゲートＮＡＮＤｎは、初期駆動信号及び第１発光制御信号ないし第ｎ発光制御信号がすべてハイレベルであって、第１クロック線からローレベルの第１クロック信号を印加して第２クロック線からハイレベルの第２クロック信号を印加すると、第１クロック線と電気的に連結された奇数番目ＮＡＮＤゲートの出力信号である奇数番目走査信号はすべてハイレベルの走査信号が出力される。そして、第２クロック線と電気的に連結された偶数番目ＮＡＮＤゲートの出力信号である偶数番目走査信号は、すべてローの走査信号が出力される。すなわち、第１クロック線ＳＣＬＫ１と第２クロック線ＳＣＬＫ２に印加される第１クロック信号と第２クロック信号によって奇数番目と偶数番目走査信号を出力することができる。

前記発光制御駆動部１３０は、図５及び図６で説明したように動作して第１発光制御線Ｅｍ［１］ないし第ｎ／２発光制御線Ｅｍ［ｎ／２］に第１発光制御信号ないし第ｎ／２発光制御信号を出力する。前記第１発光制御線Ｅｍ［１］ないし第ｎ／２発光制御線Ｅｍ［ｎ／２］は有機電界発光表示パネル１４０と電気的に連結され、第１発光制御信号ないし第ｎ／２発光制御信号を有機電界発光表示パネル１４０に印加する。前記発光制御線Ｅｍ［１］、Ｅｍ［２］、…、Ｅｍ［ｎ／２］は奇数番目画素部には奇数番目発光制御線を、偶数番目画素部には偶数番目発光制御線を電気的に連結する。前記奇数番目発光制御線は、前記奇数番目画素部に奇数番目走査信号が印加されてデータ信号を有機電界発光素子ＯＬＥＤに伝達するとき、奇数番目発光制御信号を印加して奇数番目画素部に発光制御信号を同時に供給し、奇数番目有機電界発光素子ＯＬＥＤを同時に発光させる。

前記有機電界発光表示パネル１４０は、第１画素部ＰＳ１ないし第ｎ画素部ＰＳｎを含む。

前記第１画素部ＰＳ１は第−１走査線Ｓｃａｎ［−１］、第１走査線Ｓｃａｎ［１］及び第１発光制御線Ｅｍ［１］と電気的に連結される。前記第２画素部ＰＳ２は第０走査線Ｓｃａｎ［０］、第２走査線Ｓｃａｎ［２］及び第２発光制御線Ｅｍ［２］と電気的に連結される。前記第３画素部ＰＳ３は第１走査線Ｓｃａｎ［１］、第３走査線Ｓｃａｎ［３］及び第１発光制御線Ｅｍ［１］と電気的に連結される。前記第４画素部ＰＳ４は第２走査線Ｓｃａｎ［２］、第４走査線Ｓｃａｎ［４］及び第２発光制御線Ｅｍ［２］と電気的に連結される。前記第５画素部ＰＳ５は第３走査線Ｓｃａｎ［３］、第５走査線Ｓｃａｎ［５］及び第３発光制御線Ｅｍ［３］と電気的に連結される。前記第６画素部ＰＳ６は第４走査線Ｓｃａｎ［４］、第６走査線Ｓｃａｎ［６］及び第４発光制御線Ｅｍ［４］と電気的に連結される。このように画素部は第ｎ−２走査線Ｓｃａｎ［ｎ−２］と第ｎ走査線Ｓｃａｎ［ｎ］と電気的に連結され、第ｎ−２走査信号と第ｎ走査信号を印加されて動作する。すなわち、偶数番目画素部には偶数番目走査線が繋がれ、奇数番目画素部は奇数番目走査線が電気的に連結される。ここで、第−１走査線Ｓｃａｎ［−１］及び第０走査線Ｓｃａｎ［０］はデッドスペース（Ｄｅａｄ Ｓｐａｃｅ）に挿入されて、ユーザに見えないパネルの走査線として第−１走査線Ｓｃａｎ［−１］及び第０走査線Ｓｃａｎ［０］で表した。そして、偶数番目画素部には偶数番目発光制御線が繋がれ、奇数番目画素部は奇数番目発光制御線が電気的に連結される。

このとき、走査駆動部１１０の第１ＮＡＮＤゲートＮＡＮＤ１ないし第ｎＮＡＮＤゲートＮＡＮＤｎに初期駆動信号及び第１発光制御信号ないし第ｎ発光制御信号がすべてハイレベルであって、第１クロック線ＳＣＬＫ１からハイレベルの第１クロック信号を印加して第２クロック線からローレベルの第２クロック信号を印加すると、第１クロック線ＳＣＬＫ１と電気的に連結された奇数番目ＮＡＮＤゲートの出力信号である奇数番目走査信号はすべてローレベルの走査信号が出力される。そして、第２クロック線ＳＣＬＫ２と電気的に連結された偶数番目ＮＡＮＤゲートの出力信号である偶数番目走査信号は、すべてハイレベルの走査信号が出力される。前記第１ＮＡＮＤゲートＮＡＮＤ１ないし前記第ｎＮＡＮＤゲートＮＡＮＤｎは初期駆動信号及び第１発光制御信号ないし第ｎ発光制御信号がすべてハイレベルであって、第１クロック線ＳＣＬＫ１からローレベルの第１クロック信号を印加して第２クロック線ＳＣＬＫ２からハイレベルの第２クロック信号を印加すると、第１クロック線ＳＣＬＫ１と電気的に連結された奇数番目ＮＡＮＤゲートの出力信号である奇数番目走査信号はすべてハイレベルの走査信号が出力される。そして、第２クロック線ＳＣＬＫ２と電気的に連結された偶数番目ＮＡＮＤゲートの出力信号である偶数番目走査信号はすべてローの走査信号が出力される。

前記第１クロック線ＳＣＬＫ１にハイレベルの第１クロック信号が印加されて、第２クロック線ＳＣＬＫ２にローレベルの第２クロック信号が印加されるとき、奇数番目走査信号はすべてローレベルの走査信号が出力されるため、奇数番目画素回路はローレベルの奇数番目走査信号を印加されて動作し、有機電界発光素子ＯＬＥＤはデータ信号を伝達されて発光する。このとき、偶数番目画素回路はハイレベルの偶数番目走査信号を印加され、有機電界発光素子ＯＬＥＤに伝達されなければならないデータ信号が遮断される。

前記第１クロック線ＳＣＬＫ１にローレベルの第１クロック信号が印加されて、第２クロック線ＳＣＬＫ２にハイレベルの第２クロック信号が印加されるとき、偶数番目走査信号はすべてローレベルの走査信号が出力されるため、偶数番目画素回路はローレベルの偶数番目走査信号を印加されて動作し、有機電界発光素子ＯＬＥＤはデータ信号を伝達されて発光する。このとき、奇数番目画素回路はハイレベルの奇数番目走査信号を印加されて有機電界発光素子ＯＬＥＤに伝達されなければならないデータ信号が遮断される。

すなわち、前記第１クロック線ＳＣＬＫ１と第２クロック線ＳＣＬＫ２を奇数番目ＮＡＮＤゲートと偶数番目ＮＡＮＤゲートにそれぞれ電気的に連結し、前記奇数番目ＮＡＮＤゲートと偶数番目ＮＡＮＤゲートはそれぞれ奇数番目画素部と偶数番目画素部と電気的に連結される。このとき、第１クロック線ＳＣＬＫ１にローレベルの第１クロック信号を印加して第２クロック線ＳＣＬＫ２にハイレベルの第２クロック信号を印加し、奇数番目画素部の有機電界発光素子ＯＬＥＤだけがターンオンする。そして第１クロック線ＳＣＬＫ１にハイレベルの第１クロック信号を印加して第２クロック線ＳＣＬＫ２にローレベルの第２クロック信号を印加し、偶数番目画素部の有機電界発光素子ＯＬＥＤだけがターンオンする。上記のように偶数番目画素部の有機電界発光素子ＯＬＥＤだけが発光しなければならないが、奇数番目画素部の有機電界発光素子ＯＬＥＤが発光する場合、及び、奇数番目画素部の有機電界発光素子ＯＬＥＤだけが発光しなければならないが、偶数番目画素部の有機電界発光素子ＯＬＥＤが発光する場合に、縦方向にショートが発生したことが分かる。

例えば、第１画素部ＰＳ１と第２画素部ＰＳ２のｍ番目画素回路１４１がショートしたとすると、第１クロック線ＳＣＬＫ１にローレベルの第１クロック信号を印加して、第２クロック線ＳＣＬＫ２にハイレベルの第２クロック信号を印加したとき、奇数番目画素部の有機電界発光素子ＯＬＥＤだけが発光しなければならないが、第２画素部ＰＳ２のｍ番目画素回路１４１の有機電界発光素子ＯＬＥＤも発光するため、縦方向にショートしたことが見つけられる。

このような縦方向に発生したショートの検出は、従来にはモジュール工程で一定パターンを有機電界発光表示パネルに印加して検出するため、ショートが発生した不良パネルにモジュール工程作業コストが追加的に発生した。しかし、本発明の縦方向に発生したショートの検出はモジュール工程以前にパネルにクロック信号を印加して不良を検出することができるため、不良パネルのモジュール工程作業コストを節減することができる。また、モジュール工程で全数検査をしない場合、縦方向ショートが不良として検出されず最終利用顧客が不良を見つけるようになり、商品の信頼性が低下することを防止することができる。

図１０を参照すれば、図９に示された有機電界発光表示装置のタイミング図が示されている。

図１０に示されたように、有機電界発光表示装置のタイミング図は第１駆動期間Ｔ１、第２駆動期間Ｔ２及び第３駆動期間Ｔ３を含む。そして前記第１駆動期間Ｔ１ないし第３駆動期間Ｔ３は、第１サブ駆動期間、遅延期間、第２サブ駆動期間を含む。

まず、第１駆動期間Ｔ１は、有機電界発光表示パネル１４０にハイレベルの第１発光制御信号が印加され、ローレベルの第２発光制御信号ないし第ｎ発光制御信号が印加される。

前記第１駆動期間Ｔ１の第１サブ駆動期間Ｔ１１は、前記有機電界発光表示パネル１４０にハイレベルの第１走査信号ないし第ｎ走査信号が印加される。

前記第１駆動期間Ｔ１の遅延期間Ｄ１は、印加される走査信号の間に所定の時間間隔を設け、これはクロックスキューまたは遅延に対するマージンを確保させる期間である。

前記第１駆動期間Ｔ１の第２サブ駆動期間Ｔ１２は、前記有機電界発光表示パネル１４０にローレベルの第１走査信号が印加され、ハイレベルの第２走査信号ないし第ｎ走査信号が印加される。このとき、第１画素部ＰＳ１の画素回路はローレベルの第１走査信号を伝達されて第１スイッチング素子Ｓ１及び第５スイッチング素子Ｓ５がターンオンされる。第１スイッチング素子Ｓ１がターンオンされてデータ信号を駆動トランジスタに伝達し、第５スイッチング素子Ｓ５がターンオンされて駆動トランジスタをダイオード構造で連結させて駆動トランジスタの閾値電圧を補償する。前記第１画素部ＰＳ１の画素回路は、第１容量性素子Ｃ１に第１電源電圧ＥＬＶＤＤと駆動トランジスタＭ１の制御電極間に電圧差を保存する。そして、第３画素部ＰＳ３の画素回路は二つ前の走査信号であるローレベルの第１走査信号を印加されて第１容量性素子Ｃ１と第２容量性素子Ｃ２に保存されていた電圧を初期化させる。

次に、第２駆動期間Ｔ２は有機電界発光表示パネル１４０にハイレベルの第１発光制御信号及び第２発光制御信号が印加され、ローレベルの第３発光制御信号ないし第ｎ発光制御信号が印加される。

前記第２駆動期間Ｔ２の第１サブ駆動期間Ｔ２１は、前記有機電界発光表示パネル１４０にローレベルの第２走査信号が印加され、ハイレベルの第１走査信号及び第３走査信号ないし第ｎ走査信号が印加される。このとき、第２画素部ＰＳ２の画素回路はローレベルの第２走査信号を伝達されて第１スイッチング素子Ｓ１及び第５スイッチング素子Ｓ５がターンオンされる。第１スイッチング素子Ｓ１がターンオンされてデータ信号を駆動トランジスタに伝達し、第５スイッチング素子Ｓ５がターンオンされて駆動トランジスタをダイオード構造で連結させて駆動トランジスタの閾値電圧を補償する。前記第２画素部ＰＳ２の画素回路は第１容量性素子Ｃ１に第１電源電圧ＥＬＶＤＤと駆動トランジスタＭ１の制御電極間に電圧差を保持する。そして、第４画素部ＰＳ４の画素回路は二つ前の走査信号であるローレベルの第２走査信号を印加され、第１容量性素子Ｃ１及び第２容量性素子Ｃ２に保持されていた電圧を初期化させる。

前記第２駆動期間Ｔ２の遅延期間Ｄ１は、印加される走査信号の間に所定の時間間隔を設け、これはクロックスキューまたは遅延に対するマージンを確保させる期間である。

前記第２駆動期間Ｔ２の第２サブ駆動期間Ｔ２２は、前記有機電界発光表示パネル１４０にローレベルの第３走査信号が印加され、ハイレベルの第１走査信号、第２走査信号、及び第４走査信号ないし第ｎ走査信号が印加される。このとき、第３画素部ＰＳ３の画素回路は、ローレベルの第３走査信号を伝達されて第１スイッチング素子Ｓ１及び第５スイッチング素子Ｓ５がターンオンされる。第１スイッチング素子Ｓ１がターンオンされてデータ信号を駆動トランジスタに伝達し、第５スイッチング素子Ｓ５がターンオンされて駆動トランジスタをダイオード構造で連結させて駆動トランジスタの閾値電圧を補償する。前記第３画素部ＰＳ３の画素回路は、第１容量性素子Ｃ１に第１電源電圧ＥＬＶＤＤと駆動トランジスタＭ１の制御電極間に電圧差を保持する。そして、第５画素部ＰＳ５の画素回路は二つ前の走査信号であるローレベルの第３走査信号を印加されて第１容量性素子Ｃ１及び第２容量性素子Ｃ２に保持されていた電圧を初期化させる。

最後に、第３駆動期間Ｔ３は有機電界発光表示パネル１４０にハイレベルの第２発光制御信号及び第３発光制御信号が印加され、ローレベルの第１発光制御信号及び第３発光制御信号ないし第ｎ発光制御信号が印加される。前記第１画素部ＰＳ１の画素回路は、ローレベルの第１発光制御信号が印加されて第２スイッチング素子Ｓ２と第３スイッチング素子Ｓ３がターンオンされる。前記第２スイッチング素子Ｓ２がターンオンされて第１電源電圧ＥＬＶＤＤを前記駆動トランジスタＭ１に伝達して、前記第３スイッチング素子Ｓ３がターンオンされて有機電界発光素子ＯＬＥＤに駆動電流を伝達し、第１画素部ＰＳ１の有機電界発光素子ＯＬＥＤは発光する。

前記第３駆動期間Ｔ３の第１サブ駆動期間Ｔ３１は、前記有機電界発光表示パネル１４０にローレベルの第４走査信号が印加され、ハイレベルの第１走査信号ないし第３走査信号、及び第５走査信号ないし第ｎ走査信号が印加される。このとき、第４画素部ＰＳ４の画素回路は、ローレベルの第４走査信号を伝達されて第１スイッチング素子Ｓ１及び第５スイッチング素子Ｓ５がターンオンされる。第１スイッチング素子Ｓ１がターンオンされてデータ信号を駆動トランジスタに伝達し、第５スイッチング素子Ｓ５がターンオンされて駆動トランジスタをダイオード構造で連結させて駆動トランジスタの閾値電圧を補償する。前記第４画素部ＰＳ４の画素回路は、第１容量性素子Ｃ１に第１電源電圧ＥＬＶＤＤと駆動トランジスタＭ１の制御電極間に電圧差を保存する。そして、第６画素部ＰＳ６の画素回路は、二つ前の走査信号であるローレベルの第４走査信号を印加されて第１容量性素子Ｃ１及び第２容量性素子Ｃ２に保持されていた電圧を初期化させる。

前記第２駆動期間Ｔ２の遅延期間Ｄ１は、印加される走査信号の間に所定の時間間隔を設け、これはクロックスキューまたは遅延に対するマージンを確保させる期間である。

前記第３駆動期間Ｔ３の第２サブ駆動期間Ｔ３２は、前記有機電界発光表示パネル１４０にローレベルの第５走査信号が印加され、ハイレベルの第１走査信号ないし第４走査信号、及び第６走査信号ないし第ｎ走査信号が印加される。このとき、第５画素部ＰＳ５の画素回路は、ローレベルの第５走査信号を伝達されて第１スイッチング素子Ｓ１及び第５スイッチング素子Ｓ５がターンオンされる。第１スイッチング素子Ｓ１がターンオンされてデータ信号を駆動トランジスタに伝達し、第５スイッチング素子Ｓ５がターンオンされて駆動トランジスタをダイオード構造で連結させて駆動トランジスタの閾値電圧を補償する。前記第５画素部ＰＳ５の画素回路は、第１容量性素子Ｃ１に第１電源電圧ＥＬＶＤＤと駆動トランジスタＭ１の制御電極間に電圧差を保持する。そして、第７画素部ＰＳ７の画素回路は二つ前の走査信号であるローレベルの第５走査信号を印加されて、第１容量性素子Ｃ１及び第２容量性素子Ｃ２に保持されていた電圧を初期化させる。

上記のような方法で、第１画素部ＰＳ１ないし第ｎ画素部ＰＳｎは順次動作して有機電界発光素子ＯＬＥＤは発光する。

以上の説明は、本発明による有機電界発光表示装置を実施するための１つの実施例に過ぎず、本発明は前記の実施例に限定されることなく、特許請求の範囲で請求するところのように本発明の要旨を逸脱することなく当業者であれば誰でも多様な変更実施が可能な範囲まで本発明の技術的精神があると言えるであろう。

本発明による有機電界発光表示装置を概略的に示したブロック図である。 本発明による有機電界発光表示装置の画素回路を示した回路図である。 本発明による有機電界発光表示装置の走査駆動部及び発光制御駆動部におけるシフトレジスタのブロック図である。 図３に示されたシフトレジスタの回路図である。 本発明による有機電界発光表示装置の発光制御駆動部を示したブロック図である。 図５に示された発光制御駆動部のタイミング図である。 本発明による有機電界発光表示装置の走査駆動部を示したブロック図である。 図７に示された走査駆動部のタイミング図である。 本発明の一実施例による有機電界発光表示装置を示したブロック図である。 図９に示された有機電界発光表示装置のタイミング図である。

符号の説明

１１０ 走査駆動部
１２０ データ駆動部
１３０ 発光制御駆動部
１４０ 有機電界発光表示パネル
１４１ 有機電界発光素子
ＰＳ１ 第１画素部
ＰＳ２ 第２画素部
ＰＳ３ 第３画素部
ＰＳ４ 第４画素部
ＰＳ５ 第５画素部
ＰＳ６ 第６画素部
ＳＲ１ 第１シフトレジスタ
ＳＲ２ 第２シフトレジスタ
ＳＲ３ 第３シフトレジスタ
ＳＲｎ／２ 第ｎ／２シフトレジスタ
ＮＡＮＤ１ 第１ＮＡＮＤゲート
ＮＡＮＤ２ 第２ＮＡＮＤゲート
ＮＡＮＤ３ 第３ＮＡＮＤゲート
ＮＡＮＤ４ 第４ＮＡＮＤゲート
ＮＡＮＤｎ−１ 第ｎ−１ＮＡＮＤゲート
ＮＡＮＤｎ 第ｎＮＡＮＤゲート
Ｄａｔａ［ｍ］ データ線
Ｓｃａｎ［ｎ］ 走査線
Ｅｍ［ｎ］ 発光制御線
ＥＬＶＤＤ 第１電源電圧線
ＥＬＶＳＳ 第２電源電圧線
Ｖｉｎｉｔ 第３電源電圧線
Ｍ１ 駆動トランジスタ
Ｓ１ 第１スイッチング素子
Ｓ２ 第２スイッチング素子
Ｓ３ 第３スイッチング素子
Ｓ４ 第４スイッチング素子
Ｓ５ 第５スイッチング素子
Ｓ６ 第６スイッチング素子
Ｓ７ 第７スイッチング素子
Ｃ１ 第１容量性素子
Ｃ２ 第２容量性素子

Claims (29)

1. 原始クロック線、原始反転クロック線及び初期駆動線に電気的に連結された第１シフトレジスタと、
   前記原始反転クロック線、前記原始クロック線及び前記第１シフトレジスタの出力線である第１発光制御線に電気的に連結された第２シフトレジスタと、
   前記初期駆動線、前記第１発光制御線及び第１クロック線に電気的に連結された第１ＮＡＮＤゲートと、
   前記第１発光制御線、前記第２シフトレジスタの出力線である第２発光制御線及び第２クロック線に電気的に連結された第２ＮＡＮＤゲートと、
   前記第１ＮＡＮＤゲートの出力線である第１走査線に電気的に連結された第１画素部と、
   前記第２ＮＡＮＤゲートの出力線である第２走査線に電気的に連結された第２画素部と、
   前記第１走査線に電気的に連結された第３画素部と、
   前記第２走査線に電気的に連結された第４画素部と、を含み、
   前記第１発光制御線および前記第２発光制御線の信号レベルがハイレベルに設定された場合、前記第１ＮＡＮＤゲートおよび前記第２ＮＡＮＤゲートは、前記第１クロック線を介して供給されるクロック信号がハイレベル及びローレベルのうちの一方のレベルであり、且つ、前記第２クロック線を介して供給されるクロック信号がハイレベル及びローレベルのうちの他方のレベルであるとき、前記第１走査線を介して出力される走査信号及び前記第２走査線を介して出力される走査信号のうち、一方をハイレベルとし、且つ、他方をローレベルとすることを特徴とする有機電界発光表示装置。
2. 前記第１シフトレジスタは、入力端子が前記初期駆動線に電気的に連結され、第１クロック端子が前記原始クロック線に電気的に連結され、第２クロック端子が前記原始反転クロック線に電気的に連結され、出力端子が前記第１発光制御線に電気的に連結されたことを特徴とする請求項１に記載の有機電界発光表示装置。
3. 前記第２シフトレジスタは、入力端子が前記第１発光制御線に電気的に連結され、第１クロック端子が前記原始反転クロック線に電気的に連結され、第２クロック端子が前記原始クロック線に電気的に連結され、出力端子が前記第２発光制御線に電気的に連結されたことを特徴とする請求項１に記載の有機電界発光表示装置。
4. 前記第１ＮＡＮＤゲートは、前記初期駆動線、前記第１発光制御線及び第１クロック線に電気的に連結され、初期駆動信号、第１発光制御信号及び第１クロック信号を印加されて第１走査線に第１走査信号を出力することを特徴とする請求項１に記載の有機電界発光表示装置。
5. 前記第２ＮＡＮＤゲートは、前記第１発光制御線、前記第２発光制御線及び第２クロック線に電気的に連結されて第１発光制御信号、第２発光制御信号及び第２クロック信号を印加されて第２走査線に第２走査信号を出力することを特徴とする請求項１に記載の有機電界発光表示装置。
6. 前記第１画素部は、第−１走査線、第１走査線及び第１発光制御線に電気的に連結されたことを特徴とする請求項１に記載の有機電界発光表示装置。
7. 前記第２画素部は、第０走査線、第２走査線及び第２発光制御線に電気的に連結されたことを特徴とする請求項６に記載の有機電界発光表示装置。
8. 前記第３画素部は、第１走査線、第３走査線及び第１発光制御線に電気的に連結されたことを特徴とする請求項７に記載の有機電界発光表示装置。
9. 前記第４画素部は、第２走査線、第４走査線及び第２発光制御線に電気的に連結されたことを特徴とする請求項８に記載の有機電界発光表示装置。
10. 前記第１画素部ないし第４画素部の画素回路は、
    第１電源電圧線とデータ線間に電気的に連結され、走査線に制御電極が電気的に連結された第１スイッチング素子と、
    前記第１スイッチング素子と前記第１電源電圧線間に電気的に連結され、発光制御線に制御電極が電気的に連結された第２スイッチング素子と、
    前記第１スイッチング素子と第２電源電圧線間に電気的に連結された駆動トランジスタと、
    前記第１電源電圧線と第３電源電圧間に電気的に連結された第１容量性素子と、
    前記走査線と前記駆動トランジスタの制御電極間に電気的に連結された第２容量性素子と、
    前記駆動トランジスタと第２電源電圧線間に電気的に連結され、制御電極が前記発光制御線に電気的に連結された第３スイッチング素子と、
    前記第１容量性素子と前記第３電源電圧線間に電気的に連結され、制御電極に２段以前の走査線が電気的に連結された第４スイッチング素子と、
    前記駆動トランジスタの制御電極と第３スイッチング素子間に電気的に連結された第５スイッチング素子と、
    前記第３スイッチング素子と前記第２電源電圧線間に電気的に連結された有機電界発光素子と、を含むことを特徴とする請求項１に記載の有機電界発光表示装置。
11. 前記第１スイッチング素子は、第１電極が前記データ線に電気的に連結され、第２電極が前記第２スイッチング素子と駆動トランジスタ間に電気的に連結され、制御電極が走査線に電気的に連結されたことを特徴とする請求項１０に記載の有機電界発光表示装置。
12. 前記第２スイッチング素子は、第１電極が前記第１スイッチング素子と駆動トランジスタ間に電気的に連結され、第２電極が前記第１電源電圧線と第１容量性素子間に電気的に連結され、制御電極が発光制御線に電気的に連結されたことを特徴とする請求項１０に記載の有機電界発光表示装置。
13. 前記第３スイッチング素子は、第１電極が前記駆動トランジスタと第５スイッチング素子間に電気的に連結され、第２電極が前記有機電界発光素子のアノードに電気的に連結され、制御電極が発光制御線に電気的に連結されたことを特徴とする請求項１０に記載の有機電界発光表示装置。
14. 前記第４スイッチング素子は、第１電極が前記第１容量性素子と駆動トランジスタの制御電極間に電気的に連結され、第２電極が第３電源電圧線に電気的に連結され、制御電極が２段以前の走査線に電気的に連結されたことを特徴とする請求項１０に記載の有機電界発光表示装置。
15. 前記第５スイッチング素子は、第１電極が前記駆動トランジスタの制御電極に電気的に連結され、第２電極が前記駆動トランジスタと前記第３スイッチング素子間に電気的に連結され、制御電極が走査線に電気的に連結されたことを特徴とする請求項１０に記載の有機電界発光表示装置。
16. 前記駆動トランジスタは、第１電極が前記第１スイッチング素子と前記第２スイッチング素子間に電気的に連結され、第２電極が第３スイッチング素子の第１電極に電気的に連結され、制御電極が発光制御線に電気的に連結されたことを特徴とする請求項１０に記載の有機電界発光表示装置。
17. 前記第１シフトレジスタおよび前記第２シフトレジスタのそれぞれは、
    前記原始クロック線に制御電極が電気的に連結されて第１電源電圧をスイッチングする第１ＰＭＯＳスイッチング素子と、
    前記第１ＰＭＯＳスイッチング素子と第１ノード間に電気的に連結され、制御電極が入力線に電気的に連結された第２ＰＭＯＳスイッチング素子と、
    前記原始反転クロック線に制御電極が電気的に連結されて第２電源電圧をスイッチングする第１ＮＭＯＳスイッチング素子と、
    前記第１ＮＭＯＳスイッチング素子と第１ノード間に電気的に連結され、制御電極が入力線に電気的に連結された第２ＮＭＯＳスイッチング素子と、
    前記原始反転クロック線に制御電極が電気的に連結されて第１電源電圧をスイッチングする第３ＰＭＯＳスイッチング素子と、
    前記第３ＰＭＯＳスイッチング素子と前記第１ノード間に電気的に連結され、制御電極が第２ノードに電気的に連結された第４ＰＭＯＳスイッチング素子と、
    前記原始クロック線に制御電極が電気的に連結されて第２電源電圧をスイッチングする第３ＮＭＯＳスイッチング素子と、
    前記第３ＮＭＯＳスイッチング素子と前記第１ノード間に電気的に連結され、制御電極が第２ノードに電気的に連結された第４ＮＭＯＳスイッチング素子と、
    前記第１電源電圧線と前記第２ノード間に電気的に連結され、制御電極が第１ノードに電気的に連結された第５ＰＭＯＳスイッチング素子と、
    前記第２電源電圧線と前記第２ノード間に電気的に連結され、制御電極が第１ノードに電気的に連結された第５ＮＭＯＳスイッチング素子と、を含み、
    前記第１シフトレジスタに含まれる前記第２ＰＭＯＳスイッチング素子および前記第２ＮＭＯＳスイッチング素子の各制御電極が連結された前記入力線は前記初期駆動線であり、
    前記第２シフトレジスタに含まれる前記第２ＰＭＯＳスイッチング素子および前記第２ＮＭＯＳスイッチング素子の各制御電極が連結された前記入力線は前記第１発光制御線であることを特徴とする請求項１に記載の有機電界発光表示装置。
18. 前記第２ノードの信号はシフトレジスタの出力信号であることを特徴とする請求項１７に記載の有機電界発光表示装置。
19. 前記原始クロック線に電気的に連結されて原始クロック信号を伝達されて前記原始反転クロック線に原始反転クロック信号を生成するクロックインバータを含むことを特徴とする請求項１に記載の有機電界発光表示装置。
20. 前記第１クロック線は、奇数番目ＮＡＮＤゲートに電気的に連結されたことを特徴とする請求項１に記載の有機電界発光表示装置。
21. 前記第１クロック線にローレベルの第１クロック信号が印加されて前記第２クロック線にハイレベルの第２クロック信号が印加されると、奇数番目画素回路部にローレベルの走査信号が印加されて画素回路部にデータ信号が印加されることを特徴とする請求項２０に記載の有機電界発光表示装置。
22. 前記奇数番目画素回路部にローレベルの発光制御信号が印加されると発光することを特徴とする請求項２１に記載の有機電界発光表示装置。
23. 前記第２クロック線は、偶数番目ＮＡＮＤゲートに電気的に連結されたことを特徴とする請求項２に記載の有機電界発光表示装置。
24. 前記第１クロック線にハイレベルの第１クロック信号が印加されて前記第２クロック線にローレベルの第２クロック信号が印加されると、偶数番目画素回路部にローレベルの走査信号が印加されて画素回路部にデータ信号が印加されることを特徴とする請求項２３に記載の有機電界発光表示装置。
25. 前記偶数番目画素回路部にローレベルの発光制御信号が印加されると発光することを特徴とする請求項２４に記載の有機電界発光表示装置。
26. 前記初期駆動線の初期駆動信号がハイレベルであって前記第１発光制御線の第１発光制御信号がハイレベルであるとき、前記第１クロック線にハイレベルの第１クロック信号が印加されて、前記第２クロック線にローレベルの第２クロック信号が印加されると、第１ＮＡＮＤゲートがローレベルの第１走査信号を第１走査線に出力することを特徴とする請求項１に記載の有機電界発光表示装置。
27. 前記第１発光制御線の第１発光制御信号がハイレベルであって前記第２発光制御線の第２発光制御信号がハイレベルであるとき、前記第１クロック線にローレベルの第１クロック信号が印加されて、前記第２クロック線にハイレベルの第２クロック信号が印加されると、第２ＮＡＮＤゲートがローレベルの第２走査信号を第２走査線に出力することを特徴とする請求項１に記載の有機電界発光表示装置。
28. 前記第１発光制御線の第１発光制御信号がハイレベルであって前記第２発光制御線の第２発光制御信号がハイレベルであるとき、前記第１クロック線にハイレベルの第１クロック信号が印加されて、前記第２クロック線にローレベルの第２クロック信号が印加されると、第３ＮＡＮＤゲートがローレベルの第３走査信号を第３走査線に出力することを特徴とする請求項１に記載の有機電界発光表示装置。
29. 前記第２発光制御線の第２発光制御信号がハイレベルであって前記第３発光制御線の第３発光制御信号がハイレベルであるとき、前記第１クロック線にローレベルの第１クロック信号が印加されて、前記第２クロック線にハイレベルの第２クロック信号が印加されると、第４ＮＡＮＤゲートがローレベルの第４走査信号を第４走査線に出力することを特徴とする請求項１に記載の有機電界発光表示装置。

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