JP5035353B2 - Ｓｏｎｅｔ／ｓｄｈ伝送装置 - Google Patents

Description

本発明は、ＳＯＮＥＴ(Synchronous Optical Network：同期型光ネットワーク)又はＳ
ＤＨ(Synchronous Digital Hierarchy：同期ディジタルハイアラーキ)を用いた伝送装置
に関する。

近年、ＷＤＭなどの大容量伝送システムと様々な多数のデータサービスを収容する伝送装置とが融合した形態を有する伝送システムやネットワークが多くなってきている。

これらの伝送システムやネットワークにおいて、ＳＯＮＥＴ／ＳＤＨ伝送方式(以下単
にＳＯＮＥＴと表記)を用いた装置に対する多大な需要がある。なぜなら、既存のＳＯＮ
ＥＴ伝送装置を利用して伝送システムやネットワークを構築することが多いからである。また、ＳＯＮＥＴで規格されている GR-253,GR1230,GR1400 などで定義されるプロテクションスイッチ(Protection Switch)機能は、高いサービス品質を提供するために欠かせな
い優れた機能である。

ＳＯＮＥＴ伝送装置がＳＯＮＥＴプロテクションスイッチ機能を具備するには、制御方法が複雑な大規模回路が必要である。このため、ＳＯＮＥＴプロテクションスイッチ機能の多くは、集中スイッチ機能ユニットを用いて実現されていた。

図４０は、従来におけるＳＯＮＥＴ伝送装置の構成例を示す図であり、このＳＯＮＥＴ伝送装置は、集中型ＴＳＩ(Time Slot Interchange: タイムスロット置き換え)機能を用
いたＳＯＮＥＴプロテクション方式を実現する。

図４０に示すように、ＳＯＮＥＴ伝送装置１は、顧客(ユーザ)からの信号を収容する複数のインタフェースユニット(ＩＮＦユニット、“ＩＮＦ部”とも表記)２と、複数のＩＮＦユニット２と接続され、ＳＯＮＥＴプロテクションスイッチ(SONET Protection Switch)を行う集中ＴＳＩ／ＳＷ制御部３とを備える。

各ＩＮＦユニット２は、光伝送路(光ファイバ)からの光信号(主信号)を受信する光受信部２１と、光受信部２１に接続されたフレーマ分離部(FRAMER DMUX部)２２とを備えてい
る。フレーマ分離部２２から出力される主信号は、集中ＴＳＩ／ＳＷ制御部に送信される
。また、各ＩＮＦユニット２は、集中ＴＳＩ／ＳＷ制御部３からの主信号が入力されるフレーマ多重部(FRAMER MUX部)２３と、光送信部２４とを備えており、光送信部２４からの主信号は、光伝送路(光ファイバ)に送出される。

集中ＴＳＩ／ＳＷ制御部３は、集中ＴＳＩ部３Ａと、集中スイッチ制御部(集中ＳＷ制
御部：SW CONT)３Ｂとを備えている。集中ＴＳＩ部３Ａは、フレーマ分離部２２と接続され、ラインスイッチング機能を司る受信側のＳＯＮＥＴラインスイッチ部(SONET LINE SW部)３２と、ＳＴＳ(Synchronous Transport Signal)単位で主信号上のＳＴＳ信号の受信
ポインタを検出するＳＴＳ受信ポインタ部(STS受信PTR部)３３と、ＳＴＳ単位で信号の送信ポインタを検出するＳＴＳ送信ポインタ部(STS送信PTR部)３４と、送信側のＳＯＮＥＴラインスイッチ部３５とを備えている。これらのＳＯＮＥＴラインスイッチ部３２，ＳＴＳ受信ポインタ部３３，ＳＴＳ送信ポインタ部３４，及びＳＯＮＥＴラインスイッチ部３５は、ＩＮＦ部２毎に設けられる。

さらに、集中ＴＳＩ部３Ａは、複数のＳＴＳ受信ポインタ部３３及び複数のＳＴＳ送信ポインタ部３４が接続されたＳＴＳ ＴＳＩ部３１(ＴＳＩ部３１)を備えている。ＳＴＳ
ＴＳＩ部３１は、ＴＳＩ処理(タイムスロットの置き換え(並べ替え))を実行することによって、ＳＴＳ単位でのパススイッチ動作を行う。すなわち、ＴＳＩ部３１は、各入力ポートからの信号を所定の出力ポートに接続する処理を行う。ＴＳＩ部３１の出力信号は、ＳＴＳ送信ＰＴＲ部３４に接続される。

また、集中ＳＷ制御部３Ｂは、ＳＯＮＥＴラインスイッチ部３２及び３５の動作を制御するＳＷ制御部３６と、ＳＴＳ受信ＰＴＲ部３３及びＳＴＳ送信ＰＴＲ部３４で検出されるパスアラーム(パス警報)に関する処理を司るパスアラームオーバヘッド処理部(Path ALM OH処理部)３７と、ＴＳＩ部３１におけるＴＳＩ処理を制御するＴＳＩ制御部３８と、
ＴＳＩ部３１によるパススイッチ(Path SW)動作を制御するパススイッチ制御部３９とを
備えている。

さらに、ＳＯＮＥＴ伝送装置１には、上述したＩＮＦユニット２及び集中ＴＳＩ／ＳＷ制御部３に対する動作監視機能として、これらの動作を監視する監視制御部４１と、各ＩＮＦユニット２におけるフレーマ分離部２２及びフレーマ多重部２３に対応し、ラインアラーム(ライン警報)を検出するラインアラームオーバヘッド(LINE ALM OH)処理部４２と
を備えている。

ＳＯＮＥＴ伝送装置１によれば、ＩＮＦユニット２が小型化されることで、ＳＯＮＥＴ伝送装置１に搭載可能なＩＮＦユニット２の収容数(回線収容数)を増やすことができる。また、集中ＴＳＩ／ＳＷ制御部３に、ライン及びパスレイヤのスイッチング(切替)に係る機能を集中することで、自由度の高いラインスイッチ及びパススイッチをサポートすることができる。
特開２００１−２３８２７９号公報 特開平９−２７４０４４号公報

図４０に示したＳＯＮＥＴ伝送装置では、ＳＯＮＥＴラインスイッチ部(SONET LINE SW部)３２が高速な信号を扱う。また、ＳＯＮＥＴ伝送装置は、その装置構成に依存したＳ
ＯＮＥＴプロテクションスイッチ機能を実現することを要求される。これらを理由として、集中ＴＳＩ部３Ａは、装置構成に依存した専用ＡＳＩＣ(Application Specific Integrated Circuit)を用いて実現することが要求されていた。一方、集中ＳＷ制御部３Ｂは、
総てのＩＮＦユニット２に関するスイッチング制御を実施することが要求される。このよ
うなスイッチング制御を行う集中ＳＷ制御部３Ｂは、ＦＧＰＡ(Field Programmable Gate
Array)を用いて実現されていた。

これらのことから、ＳＯＮＥＴ伝送装置１の消費電力が増大するおそれがあった。また、集中ＴＳＩ／ＳＷ制御部３の発熱を考慮した結果、装置構成や装置の設置位置が制限されるおそれがあった。

また、ＳＯＮＥＴ伝送装置１では、総てのＩＮＦユニット２のスイッチング制御が集中ＳＷ制御部３Ｂで実施される。このため、集中ＳＷ制御部３Ｂは大規模な回路構成を有する。このような大規模な集中ＳＷ制御部３Ｂが、ＳＯＮＥＴ伝送装置１の収容回線数(搭
載されるＩＮＦユニット２の数)の数に拘わらず適用される。このため、顧客が所望する
ＳＯＮＥＴ伝送装置の収容回線数が少ない場合には、ＳＯＮＥＴ伝送装置の構築に必要なコストが割高となっていた。

また、上述したように、ＳＯＮＥＴプロテクションスイッチ(集中ＴＳＩ部)は、専用ＡＳＩＣを用いて実現される。このため、集中ＴＳＩ部に対する機能追加やエンハンスによる変更に柔軟に対応することが困難であった。機能追加のために新たなＡＳＩＣ開発が要求される可能性がある。

さらに、図４０に示したような集中スイッチ制御では、スイッチ制御に必要なアラーム情報として、ＳＯＮＥＴ伝送装置内の全ユニットに関するアラーム情報を収集及び監視することが要求されていた。このような収集及び監視の処理規模は、収容回線数に比例して増大する。したがって、アラーム情報の収集及び監視機能を実現するために、大規模なＡＳＩＣ開発が要求されることがあった。

本発明は、集中ＴＳＩ／ＳＷ制御部を省略することで、これに起因する問題を解決可能なＳＯＮＥＴ／ＳＤＨ伝送装置を提供することを目的の一つとする。

本発明の態様は、以下の手段を構成する。

すなわち、ＳＯＮＥＴ／ＳＤＨ伝送装置は、
複数の回線を収容する複数のインタフェース部と、
前記複数のインタフェース部をメッシュ状に相互接続し、各インタフェース部が収容する複数の回線上の信号と、各インタフェース部で得られた保護切替動作に関する情報を相互に分配するためのメッシュ配線とを備え、
前記複数のインタフェース部の夫々は、
前記メッシュ配線へ信号及び情報を送信する送信部と、
前記メッシュ配線から信号及び情報を受信する受信部と、
自インタフェース部が収容する複数の回線上の信号と、前記メッシュ配線を介して前記受信部で受信される、総ての他インタフェース部が収容する複数の回線上の信号とが入力され、入力された複数の信号に関するタイムスロット置き換え処理を通じて前記複数の信号の中から選択された信号を出力することができるタイムスロット置き換え部と、
自インタフェース部が収容する複数の回線に関する警報情報と、前記メッシュ配線を介して前記受信部で受信される、総ての他インタフェース部が収容する複数の回線に関する警報情報とを検出する検出部と、
自インタフェース部が収容する複数の回線に関して、前記検出部で検出された警報情報を元に実施すべき保護切替動作を仮想的に実施する論理回路を含み、この論理回路の計算によって得られる前記保護切替動作が反映された前記タイムスロット置き換え部の制御用データを生成して前記タイムスロット置き換え部に供給する制御部と
を含む。

態様に係るＳＯＮＥＴ／伝送装置は、前記複数のインタフェース部の少なくとも二つが夫々収容する冗長化回線に関する警報情報が検出された場合に前記少なくとも二つのインタフェース部の夫々で前記冗長化回線に関する保護切替動作が要求されるときには、前記少なくとも二つのインタフェース部の夫々におけるタイムスロット置き換え部が前記冗長化回線に関する仮想的な保護切替動作が反映された制御用データに基づくタイムスロット置き換え処理を一斉に実行することができる。

上記態様に係るＳＯＮＥＴ／ＳＤＨ伝送装置において、前記タイムスロット置き換え部は、タイムスロット置き換え用の汎用ＡＳＩＣを用いて構成され、前記制御部は、ＦＰＧＡを用いて構成される。

上記態様に係るＳＯＮＥＴ／ＳＤＨ伝送装置において、前記送信部は、自インタフェース部に静的に設定された第１の情報と、自インタフェース部で検出される、前記警報情報を含む第２の情報とを前記メッシュ配線を介して総ての他インタフェース部へブロードキャストすることができる。

上記態様に係るＳＯＮＥＴ／ＳＤＨ伝送装置において、前記第１及び第２の情報は、前記信号を前記メッシュ配線を介して伝送するためのデータフレームの空き領域に格納されて前記メッシュ配線を伝送される。

本発明によれば、集中ＴＳＩ／ＳＷ制御部が省略されたＳＯＮＥＴ／ＳＤＨ伝送装置を提供することができる。

図１は、実施形態に係るＳＯＮＥＴ／ＳＤＨ伝送装置の構成例を示す。 図２は、８つのＩＮＦユニット１０１(スロット番号１〜８)に対するメッシュ接続配線例を示す。 図３は、図１に示したＳＯＮＥＴ／ＳＤＨ伝送装置の構成例を示す。 図４は、保護スイッチの概要を示す。 図５は、保護スイッチの概要を示す。 図６は、ＢＷＢ上の信号としてＳＯＮＥＴ/ＳＤＨ ＯＣ４８フォーマット（２．４Ｇ）を使用する場合における空きエリアであるＴＯＨをＶＳＳＣデータリンク情報の格納領域(格納エリア)として用いる例を示す。 図６に示したフォーマットにおいて、パスアラームフラグの格納領域を定義した例を示す。 図８は、ＶＳＳＣ部(ＶＳＳＣ ＦＰＧＡ)及びＴＳＩ部の機能ブロック説明図である。 図９は、ＶＳＳＣ部の構成例を示す。 図１０は、ＳＯＮＥＴ伝送装置のＴＲＩＢシェルフビューを示す。 図１１は、２Ｆ−ＢＬＳＲの基本的な構成例を示す。 図１２は、図１１に示すネットワークにおける正常時の様子を示す。 図１３は、図１１に示すネットワークの障害発生時の様子を示す。 図１４は、図１２に示したノードのプロテクションスイッチ回路構成を示す。 図１５は、図１２に示した障害検出ノードのプロテクションスイッチ回路構成を示す。 図１６は、図１３に示した障害検出ノードのプロテクションスイッチ回路構成を示す。 図１７は、図１２，図１３に示した障害検出ノードのプロテクションスイッチ回路構成を示す。 図１８は、１６０Ｇを収容するＳＯＮＥＴ伝送装置が２Ｆ−ＢＬＳＲをサポートする場合のシェルフビューイメージを示す。 図１９は、４Ｆ−ＢＬＳＲの基本的な構成例を示す。 図２０は、図１９に示したネットワークにおける障害発生前の状態を示す。 図２１は、図１９に示したネットワークにおけるスパン救済の様子を示す。 図２２は、図１９に示したネットワークにおけるリング救済の様子を示す。 図２３は、図１９に示したノードの４Ｆ−ＢＬＳＲを実現するための回路構成例を示す。 図２４は、図２３に示した回路構成におけるスパン救済時の様子を示す。 図２５は、図２３に示した回路構成におけるリング九歳児の様子を示す。 図２６は、ＳＯＮＥＴ伝送装置が４Ｆ−ＢＬＳＲをサポートする場合のシェルフビューイメージを示す。 図２７は、ＢＬＳＲをＳＯＮＥＴ伝送装置に組み込んだときのＩＮＦユニットのブロックイメージ例を示す。 図２８は、1+1 APS LINE SW(1+1 linear Automatic Protection Switching)構成例を示す。 図２９は、1:1 APS LINE SW(1:1 linear Automatic Protection Switching)構成例を示す。 図３０は、1:N APS LINE SW(1:N linear Automatic Protection Switching)構成例を示す。 図３１は、図３１は、ＵＰＳＲ／ＤＰＰＭスイッチ構成を示す。 図３２は、２Ｆ−ＢＬＳＲ用ＲＩＰ処理の説明図である。 図３３は、２Ｆ−ＢＬＳＲ用ＲＩＰ処理の説明図である。 図３４は、図３３に示したＳＳ及びＲ−ＳＳを有する２Ｆ−ＢＬＳＲ ＲＩＰ動作を実現する機能ブロック例を示す。 図３５は、４Ｆ−ＢＬＳＲ ＲＩＰ動作を行うネットワーク構成例(正常時)を示す。 図３６は、図３５に示したネットワークにおいてＲＩＰ動作により救済が行われる様子を示す。 図３７は、図３５に示したＳＳ及びＲ−ＳＳを有する４Ｆ−ＢＬＳＲ ＲＩＰ動作を実現する機能ブロック例を示す。 図３８は、ＮＵＴの説明図である。 図３９は、ＮＵＴ機能を実現するための論理回路例を示す図である。 従来におけるＳＯＮＥＴ装置の構成例を示す図である。

以下、図面を参照して発明の実施形態を説明する。以下の実施形態の構成は例示であり、発明は実施形態の構成に限定されない。

〔実施形態の概要〕
図４０に示したような集中ＴＳＩ／ＳＷ制御部を有するＳＯＮＥＴ／ＳＤＨ装置(以下
、“ＳＯＮＥＴ伝送装置”と表記)に対する課題は次の通りである。
(課題１) 集中ＴＳＩ／ＳＷ制御部の消費電力増大、集中ＴＳＩ／ＳＷ制御部の発熱による設置位置の制限。
(課題２) 集中ＴＳＩ／ＳＷ制御部が高価であることによって、収容回線数に係わらず、ＳＯＮＥＴ伝送装置の初期導入コストが高くなる。
(課題３) 集中ＴＳＩ／ＳＷ制御部の機能追加や変更に柔軟に対応することが困難。
(課題４) アラーム情報収集及び監視機能を集中して行うための大規模なＡＳＩＣ開発が要求される。

実施形態に係るＳＯＮＥＴ伝送装置は、上述した課題を解決するために以下のような構成を有している。

図１は、実施形態に係るＳＯＮＥＴ伝送装置の構成例を示す。図１において、実施形態に係るＳＯＮＥＴ伝送装置１００は、複数のＩＮＦユニット(ＩＮＦ部)１０１からなり、総てのＩＮＦユニット１０１は、バックワイヤリングボード(ＢＷＢ)１０２でメッシュ状に相互接続されている(ＢＷＢ ＭＥＳＨで相互に接続されている)。

図２は、８つのＩＮＦユニット１０１(スロット番号１〜８)に対するメッシュ接続配線例を示す。

これによって、各ＩＮＦユニット１０１間は、主信号、及び少なくともプロテクションスイッチ機能(保護スイッチ機能)を実現するために必要な情報(データ)を伝送するためのデータリンクで相互に接続された状態となっている。

図１に戻って、本実施形態に係るＳＯＮＥＴ伝送装置１００には、従来のＳＯＮＥＴ伝送装置１(図４０)に備えられた集中ＴＳＩ／ＳＷ制御部３のようなユニットは存在しない。

各ＩＮＦユニット１０１は、同一の構成を有しており、大略的に、光送受信部(ＯＰＴ)１０３と、フレーマ部１０４と、ＳＴＳ ＴＳＩ 部(ＴＳＩ部)１０５と、仮想ＳＯＮＥＴ／ＳＤＨスイッチコア(ＶＳＳＣ: Virtual SONET/SDH Switch Core)部１０６とを備え
ている。

詳細には、図１に示されるように、光送受信部(ＯＰＴ)１０３は、光受信部１０３Ａ及び光送信部１０３Ｂを備える。フレーマ部１０４は、フレーマ分離部(FRAMER DMUX部)１
０４Ａと、フレーマ多重部(FRAMER MUX部)１０４Ｂと、ＳＴＳ受信ポインタ部(ＳＴＳ受
信ＰＴＲ部)１０４Ｃと、ＳＴＳ送信ポインタ部(ＳＴＳ送信ＰＴＲ部)１０４Ｄとを備え
ている。

ＯＰＴ部１０３及びフレーマ部１０４は、従来のＳＯＮＥＴ伝送装置１(図４０)におけるＩＮＦ部２や、集中ＴＳＩ／ＳＷ制御部３に搭載されていたものと同じ機能を持つ。但し、従来のＳＯＮＥＴ伝送装置１にて集中ＴＳＩ／ＳＷ制御部３に搭載されていたＳＯＮＥＴラインスイッチ部は、ＩＮＦユニット１０１から除かれている。

光受信部１０３Ａは、光ファイバから受信される信号を電気信号に変換する。フレーマ分離部１０４Ａは、ＳＯＮＥＴのセクション(Section)、ライン(line)及びパス(Path)レ
イヤを終端し、入力された信号を複数のＳＴＳ信号に分離する。ＳＴＳ受信ポインタ部１０４Ｃは、ＳＴＳ信号の受信ポインタを検出する。

ＴＳＩ部１０５は、ＴＳＩ処理(タイムスロット置き換え)によって、主信号(ＳＴＳ信
号)の入力ポート(Port)と出力ポートをクロスコネクトするＴＳＩ処理用の汎用ＡＳＩＣ
又は汎用ＬＳＩである。

ＴＳＩ部１０５は、ＳＴＳ受信ＰＴＲ部１０４Ｄに接続され、自ＩＮＦユニットが収容する各入力ポートで受信された各回線上の信号(ＳＴＳ信号)を受け取る。また、ＴＳＩ部１０５は、ＢＷＢ１０２に接続されており、他のＩＮＦユニット１０１の入力ポートで受信された主信号を受け取る。

ＴＳＩ部１０５は、ＶＳＳＣ部１０６による制御に従って、各ＩＮＦユニットからの主信号(ＳＴＳ信号)の出力先(出力ポート)を決定し、ＴＳＩ処理を通じて出力ポートに接続(クロスコネクト)する。このとき、自ＩＮＦユニットの出力ポートから出力すべき主信号は、ＳＴＳ送信ＰＴＲ部１０４Ｄに接続され、他ＩＮＦユニットへ転送すべき信号は、ＢＷＢ１０２を介して、他のＩＮＦユニット１０１に接続(転送)されることができる。

ＴＳＩ部１０５は、ＳＴＳ信号の受信ポインタと、ＶＳＳＣ部１０６から提供されるデータ等に基づき、ＴＳＩ処理(タイムスロット置き換え(交換))を行う。これによって、ＴＳＩ部１０５は、ＳＴＳ単位でのパススイッチ動作を行うことができる。あるいは、ＴＳＩ部１０５は、タイムスロット交換型のラインスイッチ動作を行うこともできる。

ＳＴＳ送信ＰＴＲ部１０４Ｃは、ＴＳＩ部１０５からのＳＴＳ信号に対する送信ポインタを検出し、フレーマ多重部１０４Ｂは、送信ポインタに従ってＳＴＳ信号を多重し、光送信部１０３Ｂは、ＳＴＳ信号の多重信号を光信号に変換して光ファイバへ送出する。

ＶＳＳＣ(Virtual SONET/SDH Switch Core)部１０６は、ＴＳＩ部１０５によるＴＳＩ
処理で保護スイッチ機能を実現するための仮想的な保護スイッチ論理計算を行い、その論理計算結果をＴＳＩ部１０５の制御用データとしてＴＳＩ部１０５に供給する。ＶＳＳＣ部１０６は、保護スイッチ用の論理演算を行う１又は複数の論理回路の組合せで構成される。

ＶＳＳＣ部１０６は、データリンクインタフェース部(データリンクＩＮＦ部)１０７と相互に接続されており、データリンクＩＮＦ部１０７は、ＢＷＢ１０２に接続されている。

これによって、各ＩＮＦユニット１０１は、ＢＷＢ１０２を介して、ＳＯＮＥＴ／ＳＤＨ保護スイッチ制御に係る情報を含む、様々な情報を他のＩＮＦユニット１０１との間で送受信(交換)することができる。すなわち、各ＩＮＦユニット１０１は、そのＩＮＦユニットで保持又は取得された情報(ＶＳＳＣデータリンク情報)が、データリンクＩＮＦ部１０７から総ての他のＩＮＦユニットへ向けてブロードキャストすることができる。各ＩＮＦユニット１０１は、他のＩＮＦユニット１０１からブロードキャストされた情報をデータリンクＩＮＦ部１０７で受信することができる。

また、ＩＮＦユニット１０１には、ラインレイヤのアラーム情報(ＬＯＳ、ＬＯＦ等)に基づく処理を行うラインアラームオーバヘッド処理部(LINE ALM OH処理部)１０８Ａ，パ
スレイヤのアラーム情報に基づく処理を行うパスアラームオーバヘッド処理部(PATH ALM OH処理部)１０８Ｂ，スイッチ制御部(ＳＷ制御部)１０８Ｃ，ＴＳＩ制御部１０８Ｄのよ
うな、様々な制御機能を有しており、これらの制御機能は、ＶＳＳＣ部１０６上に備えられる。

さらに、ＩＮＦ部１０１は、ＩＮＦ部１０１毎に用意された監視制御部１０９によって、その動作を監視される。

このように、ＳＯＮＥＴ伝送装置１００では、各ＩＮＦ部１０１に対してＳＷ制御部が分散配置されている。ＳＷ制御部が分散配置されることによって、ＩＮＦユニット１０１
毎にＳＯＮＥＴ保護スイッチ制御が実施される。

このようなＳＷ制御の分散処理を実現するために、仮想的な論理ロジックによる論理計算でスイッチ制御を実現するＶＳＳＣ部１０６が新たに設けられている。ＶＳＳＣ部１０６によってＳＯＮＥＴラインスイッチがサポートされる。従って、高速処理が必要なSONET LINE SW部を削除することができる。

このようにして、熱源(ＳＷ制御部)を各ＩＮＦユニット１０１に分散させ、さらに高速処理を行うユニットを削除することで、低消費電力化を図ることができる。また、設置位置の自由度が増す。すなわち、上述した課題１を解決することができる。

また、図１に示すように、実施形態に係るＳＯＮＥＴ伝送装置１００では、ＳＷ制御部１０８ＣがＩＮＦユニット１０１毎に設けられ、ＳＷ制御が各ＩＮＦユニット１０１で分散処理される。これによって、ＳＷ制御専用ユニット(集中ＴＳＩ／ＳＷ制御部)が不要となり、ＳＯＮＥＴ伝送装置の構築が、収容回線量に比例したコストで実現可能となる。

また、図３に示すように、図１に示したＴＳＩ部１０５は、ＴＳＩ処理用の汎用ＡＳＩＣを用いて実現することができる。また、図１に示したＶＳＳＣ部１０６は、ＦＰＧＡで構成される（ＶＳＳＣ ＦＰＧＡ１１０）。そして、ＶＳＳＣ部１０６（ＶＳＳＣ ＦＰＧＡ１１０）が、図１に示すラインアラームＯＨ処理部１０８Ａ，パスアラームＯＨ処理部１０８Ｂ，ＳＷ制御部１０８Ｃ，ＴＳＩ制御部１０８Ｄの機能を実現するとともに、ＶＳＳＣ制御部１０６Ａ及びデータリンク制御部１０７Ａを実現する。

これによって、ＳＷ制御機能の追加・変更が要求される場合には、ＶＳＳＣ ＦＰＧＡ１１０のみを変更することで、容易にＳＷ制御機能の追加・変更を行うことができる。また、ＶＳＳＣ部１０６は、実際に高速スイッチング動作を行うのでなく、ＴＳＩ制御用のＲＡＭアドレス−データ変換を行うので低速処理が可能であり、低消費電力化を図ることができる。

言い換えると、図４０に示したような従来のＳＯＮＥＴ伝送装置の構成では、ＳＷ制御部、PATH ALM OH処理部、PATH SW制御部、ＴＳＩ制御部は、大規模なＦＰＧＡで実現することが要求されていた。しかし、図３に示すようなＩＮＦユニット１０１では、ＩＮＦユニット１０１毎に用意される小規模なＦＰＧＡで実現が可能である。これによって、消費電力低減を図るとともに、設置位置の熱条件の緩和を図ることができる。

さらに、図１及び図３に示すように、ＳＯＮＥＴ伝送装置１００では、保護スイッチ制御が各ＩＮＦユニット１０１で分散処理される。このため、各ＩＮＦユニット１０１での保護スイッチ制御に必要なアラーム情報(ラインアラーム、パスアラーム)の監視は自ＩＮＦユニットのみに特化される。従って、アラーム情報の監視規模は小さくなり、アラーム情報監視機能を実現するＦＰＧＡ開発が小規模で済む。また、監視制御部１０９も、自ＩＮＦユニットのみを監視できれば良いので、その開発規模も小さくなる。

ＳＯＮＥＴ伝送装置１００では、これに実装される総てのＩＮＦユニット１０１がＢＷＢ１０２のメッシュ配線により相互接続される。さらに、各ＩＮＦ部１０１はＶＳＳＣ部１０６及びＴＳＩ部による保護スイッチ制御を行う。

図４及び図５は、保護スイッチ制御の概要説明図である。図４及び図５には、３つの保護スイッチ構成例(ＳＷ構成１、ＳＷ構成２、ＳＷ構成３)が示されている。図４に示すＳＯＮＥＴ伝送装置１００は、複数のＩＮＦユニット(ＩＮＦ部)１０１を収容している。

複数のＩＮＦユニット１０１は、ワーキング側(Ｗ：現用系)とプロテクション側(Ｐ：
予備系)とからなる複数のペアを構成している。各ＩＮＦユニット１０１は、ネットワー
ク側の入力／出力ポートと、クライアント(ユーザ)側の入力／出力ポートを有する。また、各ＩＮＦユニット１０１は、保護スイッチ制御を行うＶＳＳＣ部１０６及びＴＳＩ部１０５(“ＶＳＳＣ＋ＴＳＩブロック１２０”と称する)を備えている。

さらに、各ＩＮＦユニット１０１は、アラーム情報(警報情報)を監視するアラーム監視ブロック(ＡＬＭ監視ブロック１２１)を備えている（図５）。アラーム監視ブロック１２１は、図１に示す監視制御部１０９に相当する。

ＳＷ構成１では、ＩＮＦ−１(Ｗ)におけるＶＳＳＣ＋ＴＳＩブロック１２０には、ＩＮＦ−１(Ｗ)のネットワーク側入力ポートで受信された信号と、ＩＮＦ−１(Ｐ)のネットワーク側入力ポートで受信され、ＢＷＢ１０２を介してＩＮＦ−１(Ｗ)に転送された信号とが入力される。ＩＮＦ−１(Ｗ)のＶＳＳＣ＋ＴＳＩブロック１２０は、ＩＮＦ−１(Ｗ)からの信号とＩＮＦ−１(Ｐ)からの信号との一方をクライアント側出力ポートへ接続することができる。

同様に、ＩＮＦ−１(Ｐ)におけるＶＳＳＣ＋ＴＳＩブロック１２０は、ＩＮＦ−１(Ｐ)のネットワーク側入力ポートで受信された信号と、ＩＮＦ−１(Ｗ)のネットワーク側入力ポートで受信され、ＢＷＢ１０２を介してＩＮＦ−１(Ｐ)に転送されてきた信号とが入力される。ＩＮＦ−１(Ｐ)のＶＳＳＣ＋ＴＳＩブロック１２０は、ＩＮＦ−１(Ｗ)からの信号又はＩＮＦ−１(Ｐ)からの信号の一方をクライアント側出力ポートへ接続することができる。

また、ＩＮＦ−１(Ｗ)及びＩＮＦ−１(Ｐ)の夫々におけるアラーム監視ブロック１２１は、ネットワーク側からの信号入力(ライン／パス)を監視する。

ＩＮＦ−１(Ｗ)及びＩＮＦ−１(Ｐ)の信号入力が正常である場合には、例えば、ＩＮＦ−１(Ｗ)のネットワーク側入力ポートで受信された信号がＩＮＦ−１(Ｗ)及びＩＮＦ−１(Ｐ)の夫々におけるＶＳＳＣ＋ＴＳＩブロック１２０を介してクライアント側出力ポートへ接続される。或いは、ワーキング側のみから信号がクライアント側へ出力されるようにすることもできる。

これに対し、例えば、ＩＮＦ−１(Ｗ)のアラーム監視ブロック１２１がネットワーク側からの信号入力の異常(ライン／パスのアラーム情報)を検出した場合には、ＩＮＦ−１(
Ｐ)のネットワーク側入力ポートで受信される信号がＩＮＦ−１(Ｗ)及びＩＮＦ−１(Ｐ)
のクライアント側出力ポートに接続されるような各ＶＳＳＣ＋ＴＳＩブロック１２０による保護スイッチ動作が実行される。このような保護スイッチ動作(protection switching)は、ライン及び／又はパス毎に実行することができる。

ＩＮＦ−１(Ｗ)で検出されたアラーム情報は、ＢＷＢ１０２を介してＩＮＦ−１(Ｐ)に
通知され、上述したような各ＶＳＳＣ＋ＴＳＩブロック１２０によるライン／パスのスイッチ動作は同期をとって一斉に行われる。

なお、ＩＮＦ−１(Ｐ)のアラーム監視ブロック１２１がライン／パスのアラーム情報を検出した場合には、そのアラーム情報がＩＮＦ−１(Ｗ)にＢＷＢ１０２を介して通知され、各ＩＮＦユニットのＶＳＳＣ＋ＴＳＩブロック１２０が保護スイッチ動作を行う。

ＳＷ構成２では、ＩＮＦ−２(Ｗ)のＶＳＳＣ＋ＴＳＩブロック１２０は、ＩＮＦ−２(
Ｗ)におけるネットワーク側入力ポートから受信される信号と、ＩＮＦ−ｎ(Ｗ)のネット
ワーク側入力ポートで受信され、ＢＷＢ１０２を介してＩＮＦ−２(Ｗ)に転送されてくる信号とを受け取り、これらの信号の一方を選択してクライアント側の出力ポートに接続することができる。

ＩＮＦ−２(Ｗ)及びＩＮＦ−ｎ(Ｗ)の各アラーム監視ブロック１２１が信号入力の異常(ライン／パスのアラーム情報)を検出していない場合には、例えば、ＩＮＦ−２(Ｗ)のネットワーク側入力ポートで受信された信号がＶＳＳＣ＋ＴＳＩブロック１２０を介してクライアント側出力ポートに接続される。

これに対し、例えば、ＩＮＦ−２(Ｗ)のアラーム監視ブロック１２１が異常(アラーム
情報)を検出した場合には、このアラーム情報がＩＮＦ−２(Ｗ)のＶＳＳＣ＋ＴＳＩブロ
ック１２０に通知される。すると、ＶＳＳＣ＋ＴＳＩブロック１２０は、クライアント側出力ポートに接続する信号をＩＮＦ−２(Ｗ)側からＩＮＦ−ｎ(Ｗ)側に切り替える。

これに対し、ＶＳＳＣ＋ＴＳＩブロック部１２０がＩＮＦ−ｎ(Ｗ)からの信号を選択してクライアント側へ接続する状態において、ＩＮＦ−ｎ(Ｗ)のアラーム監視ブロック１２１がアラーム情報を検出した場合には、このアラーム情報がＢＷＢ１０２を介してＩＮＦ−２(Ｗ)のＶＳＳＣ＋ＴＳＩユニット１２０に伝達される。すると、ＶＳＳＣ＋ＴＳＩユニットは、ＩＮＦ−２(Ｗ)で入力される信号をクライアント側に接続するための切替動作を行う。このような保護スイッチ動作は、ライン単位及び／又はパス単位で実行することができる。

ＳＷ構成３では、ＩＮＦ−ｎ(Ｗ)のＶＳＳＣ＋ＴＳＩブロック１２０は、ＩＮＦ−ｎ(
Ｗ)のクライアント側入力ポートで受信された信号と、ＩＮＦ−２(Ｗ)のクライアント側
入力ポートで受信され、ＢＷＢ１０２を介してＩＮＦ−ｎ(Ｗ)に転送されてくる信号とを受け取り、これらの信号の一方をネットワーク側出力ポートに接続することができる。

ＩＮＦ−２(Ｗ)及びＩＮＦ−ｎ(Ｗ)のアラーム監視ブロック１２１がクライアント側の信号入力の異常(ライン／パスのアラーム情報)を検出していない場合には、例えば、ＩＮＦ−ｎ(Ｗ)のネットワーク側入力ポートで受信された信号がクライアント側出力ポートに接続される。

これに対し、ＩＮＦ−ｎ(Ｗ)のアラーム監視ブロック１２１が異常(アラーム情報)を検出した場合には、ＩＮＦ−ｎ(Ｗ)のＶＳＳＣ＋ＴＳＩブロック１２０にアラーム情報が伝達され、ＶＳＳＣ＋ＴＳＩブロック１２０は、ネットワーク側出力ポートに接続する信号をＩＮＦ−ｎ(Ｗ)側からＩＮＦ−２(Ｗ)側に切り替える(保護スイッチ動作を行う)。

これに対し、ＶＳＳＣ＋ＴＳＩブロック１２０がＩＮＦ−２(Ｗ)からの信号をネットワーク側に接続する状態において、ＩＮＦ−２(Ｗ)のアラーム監視ブロック１２１が異常(
アラーム情報)を検出した場合には、このアラーム情報がＢＷＢ１０２を介してＶＳＳＣ
＋ＴＳＩブロック１２０に伝達され、ＶＳＳＣ＋ＴＳＩブロック１２０は、ＩＮＦ−ｎ(
Ｗ)から入力される信号をネットワーク側へ接続するための保護スイッチ動作を行う。こ
のような保護スイッチ動作は、ライン単位及び／又はパス単位で実行することができる。

上述したような保護スイッチ動作(protection switching)を実現するために、各ＩＮＦユニット１０１内のアラーム監視ブロック１２１でアラーム情報の監視が行われる。

上述したように、或るＩＮＦユニットで検出されたアラーム情報は、ＢＷＢ１０２を介して総ての他のＩＮＦユニットに通知(ブロードキャスト)される。これにより、他ＩＮＦユニットは、そのアラーム情報に従って、そのアラーム情報に関する自ユニットで収容し
ている回線(チャネル)について、アラーム情報の送信元と同期をとって、保護スイッチ動作を実施することができる。

ところで、ＢＷＢ１０２は、上述したアラーム情報のような制御情報のみならず、主信号をＩＮＦユニット１０１間で送受信するためにも使用される。制御情報は、ＶＳＳＣデータリンク情報として、主信号のユーザデータ格納領域以外の領域に格納して送信することが可能である。

ＢＷＢ１０２内を伝送されるデータブロックとして、ＳＯＮＥＴフレームを適用することができる。この場合、ＳＯＮＥＴフレーム中の未使用のＯＨ（オーバヘッド）を、ＶＳＳＣデータリンク情報の格納領域として使用することができる。

図６は、ＢＷＢ１０２上の信号としてＳＯＮＥＴ/ＳＤＨ ＯＣ４８フォーマット（２
．４Ｇ）を使用する場合における空きエリアであるＴＯＨ(トランスポート・オーバヘッ
ド)バイトをＶＳＳＣデータリンク情報の格納領域(格納エリア)として用いる例を示す。

この場合、Ａ１、Ａ２、Ｂ１、Ｈ１、Ｈ２、Ｈ３バイトは操作しない。Ａ１、Ａ２バイトはフレーム同期用バイトであり、Ｂ１バイトはこのフレーム監視用のパリティバイトであり、Ｈ１、Ｈ２、Ｈ３バイトは、実際の信号であるＳＴＳまたはＡＵ信号を位置づけるポインタ信号バイトである。それ以外のバイト領域がＶＳＳＣデータリンク情報の格納バイトとして利用することができる。

また、図７に示すように、所定の領域に、パスアラームフラグ（パスアラーム情報）を格納することを定義することもできる。ただし、パスアラーム情報の格納位置の割り当ては、空き領域内で自由に割り当て可能である。

ここに、ＶＳＳＣデータリンク情報は、ダイナミック情報と、スタティック情報とからなる。ダイナミック情報は、そのままフレーム中の空き領域に割り当てられ、即時伝送される情報であり、スタティック情報は、アドレスを指定して所定の周期(５ｍｓ程度)でサイクリック(周期的)に伝送される大量の情報である。上記のパスアラームフラグは、ダイナミック情報に含まれる。

図７に示す例では、ＳＯＮＥＴ Ｅ２領域にパス警報情報(パスアラームフラグ)を格納して、プロテクション側へパス警報情報を通知している。送信されるパス警報情報はＶＳＳＣ＋ＴＳＩブロック１２０(図５：ＴＳＩ部１０５及びＶＳＳＣ部１０６)にて、パススイッチ制御を行う要因として使用される。

これらによって、各ＩＮＦユニット１０１は自ＩＮＦユニットの警報検出のみを行うことのみで、保護スイッチ動作が可能となる。警報検出や保護スイッチ動作(ＳＷ制御)を専用ＬＳＩまたはＦＰＧＡで行っている従来の手法からすると、回路設計規模は大幅に削減できる。

ところで、本実施形態のように、分散型ＴＳＩ処理を行う場合には、新たな課題(課題
５)として、それまで集中ＳＷユニットで実施していた各パスアラームに基づくＵＰＳＲ(Unidirectional Path Switched Ring)等のＳＯＮＥＴパスプロテクションによる切替を、各ＩＮＦユニットで実施する必要がある。また、ＯＰＳ(オペレーションシステム)のような上位装置による監視制御に基づいてＳＯＮＥＴパスプロテクションを実施する場合には、５０ｍｓ以内に切替を行うというＧＲ−２５３等の規格を満足しない。このため、ＩＮＦユニットを構成するハードウェアが自律で切替を行う必要があった。

同様に、従来では集中ＳＷユニットで実施されていた各スロット(ＩＮＦユニットの挿
入スロット)から収容される主信号のクロスコネクト制御も、集中ＳＷユニットがなくな
ることによって各ＩＮＦユニットで制御を行う必要が出てきた。

上記の課題５を解決するための手段について説明する。図１に示したように、各ＩＮＦユニット１０１は、ＢＷＢ１０２にメッシュ接続されている。各ＩＮＦユニット１０１は、他のＩＮＦユニット１０１に対して、ＶＳＳＣデータリンク情報(ダイナミック情報及
びスタティック情報)を送信する場合には、ＶＳＳＣデータリンク情報をデータリンクＩ
ＮＦ部１０７からＢＷＢ１０２へブロードキャストする。

このとき、ＶＳＳＣデータリンク情報の伝送にＳＯＮＥＴフレームが適用される場合には、図６及び図７に示したように、ＳＯＮＥＴフレーム上の空き領域にＶＳＳＣデータリンク情報が格納(挿入)される。このようなＳＯＮＥＴフレームは、ＳＯＮＥＴ伝送装置を構成するシェルフ内の全ＩＮＦユニット１０１に送付される。

スタティック情報は、ＯＰＳ等から提供される顧客のＡＰＳ(Automatic Protection Switching)の設定情報、主信号の内部アーキテクチャ情報であるＳＴＳコンカチネーション情報(ＳＴＳサイズ)、及びシェルフ内の全ＩＮＦユニットのＳＴＳクロスコネクト情報、及びＢＬＳＲ(Bidirectional Line Switched Ring)用の各種テーブルを含む。

詳細には、スタティック情報として、以下のものがある。

(１) ファシリティサイズ及びＦＦＰ(Protection Switch mode)情報
収容されているＩＮＦポートの伝送速度(例えば、ＯＣ１,ＯＣ３,ＯＣ１２,ＯＣ４８,
ＯＣ１９２,ＯＣ７６８)を示す情報。

ラインプロテクションの種類(未保護(unprotected),１＋１，１：Ｎ，ＵＰＳＲ，２Ｆ
−ＢＬＳＲ，４Ｆ−ＢＬＳＲ)とこれらの組合せ(グループ)を指示する情報(ＷＫ(現用)、ＰＴ(予備)、ＥＡＳＴ、ＷＥＳＴ)。

(２) ＳＴＳパスコンカチネーション情報
フレーマで受信されたＳＴＳのコンカチネーションサイズ(Conc. size：ＳＴＳ１,ＳＴＳ３ｃ,ＳＴＳ６ｃ,ＳＴＳ１２ｃ,ＳＴＳ２４ｃ,ＳＴＳ４８ｃ,ＳＴＳ１９２ｃ,ＳＴＳ３８４ｃ,ＳＴＳ７６８ｃ)を示す情報。

(３) ＳＴＳ論理クロスコネクトテーブル(STS Logical Xcon Table)“Ａ面”側及び“Ｂ面”側情報(自ユニットの出力分(例えば２０Ｇ)のみ)
接続されるＴＳＩ(from箇所とto箇所の接続)情報の２面(Ａ面、Ｂ面)(パススイッチ用)を示す情報である。

(４) Pre-provisioning Table情報(２Ｆ−ＢＬＳＲ、４Ｆ−ＢＬＳＲ リングトポロ
ジテーブル)
ＢＬＳＲグループにおける自ノードのノードＩＤ情報、及びＢＬＳＲでリングノード間で構築したリングトポロジテーブル情報である。

(５) Pre-provisioning Table情報(２Ｆ−ＢＬＳＲ、４Ｆ−ＢＬＳＲ スケルチテーブル)
ＢＬＳＲでのリングノード間で構築したスケルチテーブル情報である。

(６) Pre-provisioning Table情報(２Ｆ−ＢＬＳＲ、４Ｆ−ＢＬＳＲ ＲＩＰ(Ring
Interconnection on Protection channels)テーブル)
ＢＬＳＲのリングノード間で構築したＲＩＰテーブル情報である。

(７) Pre-provisioning Table情報(２Ｆ−ＢＬＳＲ、４Ｆ−ＢＬＳＲ ＮＵＴ ＳＥＴテーブル)
ＢＬＳＲでサポートする基本(BASIC)ＮＵＴ設定情報、及びエンハンスドＮＵＴ設定情
報である。

(８) パラメータ情報(パスセレクタ動作を定義するキーワード)
J1TRACE期待値、PATH SIGNAL LABEL期待値、J1TRACE FORMAT期待値、BERSFP、BERSDP閾値。

一方、ダイナミック情報は、各ＩＮＦユニット１０１で収集したＳＴＳパス警報(パス
アラーム)、及び１＋１ ＡＰＳ ＳＷ情報、ＢＬＳＲ ＳＷ情報、ＲＩＰ制御情報のようなリアルタイム性(即時性)を有する情報が含まれる。

詳細には、ダイナミック情報として以下のものがある。
(１)ラインＴＯＨ情報
ＡＰＳバイト(Ｋ１、Ｋ２バイト)情報
リングトポロジ用ＴＯＨバイト
スケルチ／ＲＩＰテーブル構築用ＴＯＨバイト
(２)ラインアラーム情報
ラインＳＦ(ＬＯＳ、ＬＯＦ、ＡＩＳ−Ｌ)
ラインＳＤ(ＢＥＲＳＤ−Ｌ)
ＩＮＦユニット ＲＭＶＤ(ＵＮＩＴ抜け)情報
(３)ＡＰＳプロトコル判断によるスイッチ設定情報(１＋１ＡＰＳ、１：Ｎ ＡＰＳ、２
Ｆ−ＢＬＳＲ、４Ｆ−ＢＬＳＲ)
ＡＰＳ ＣＰＵ判定結果設定情報である。
(４)ＳＴＳパスアラームフラグ情報(パススイッチトリガ用)
ＳＴＳパスアラーム情報(LOP-P,AIS-P,UNEQ-P,PLM-P等)
スタティック情報及びダイナミック情報を受信した各ＩＮＦユニット１０１は、スタティック情報に関して、フィルタリングにより、自ユニットのスロット(ポート)に関係する情報のみをＶＳＳＣ制御情報として取り込む。一方、ダイナミック情報は、そのままＶＳＳＣ部１０６に渡される。

図８は、ＶＳＳＣ部１０６(ＶＳＳＣ ＦＰＧＡ１１０)及びＴＳＩ部１０５の機能ブロック説明図であり、ＶＳＳＣ ＦＰＧＡ１１０内部における制御情報データリンク部が示されている。この例では、８つのＩＮＦユニットがシェルフ内に収容されている。

図８において、スタティック情報受信部１３１は、主信号に重畳されてきたスタティック情報が格納されたＯＨを抽出する。スタティック情報受信部１３１は、他のＩＮＦユニット数だけ存在する。この例では、８つのＩＮＦユニットでＳＯＮＥＴ伝送装置が構成されており、７つのスタティック情報受信部１３１が設けられている。

クロスコネクトテーブル(XCON TABLE)部１３６は、自ＩＮＦユニットのクロスコネクト情報(Ａ側、Ｂ側)をＯＰＳからの設定情報から生成する。ＯＰＳから受信される設定情報は、物理論理変換部１４３で論理データに変換された後、クロスコネクトテーブル部１３６に入力される。クロスクロスコネクト情報は、スタティック情報として、スタティック情報送信部１４１に与えられる。

フィルタセレクタ１３７は、各スタティック情報受信部１３１で受信されたスタティック情報から自ＩＮＦユニットの関連する部分(output 20G)をフィルタリングにより抽出する。フィルタリングに際して、フィルタセレクタ１３７は、クロスコネクトテーブル部１３６中の自ＩＮＦユニットのクロスコネクト情報に基づき、関連するスタティック情報を抽出することができる。フィルタセレクタ１３７は、抽出したスタティック情報をプレプロビショナルテーブル生成部１３８に与える。

プレプロビショナルテーブル生成部１３８は、フィルタセレクタ１３７から入力されたスタティック情報を元に、ＶＳＳＣ制御部１３５を制御するプレプロビショナル情報を生成する。また、プレプロビショナルテーブル生成部１３８は、ＵＮＩＴ ＡＰＳ ＣＰＵ
１４６から受け取る情報をプレプロビショナル情報に反映することもできる。

ここに、ＵＮＩＴ ＡＰＳ ＣＰＵ１４６は、ＩＮＦユニットにおける監視制御用のプロセッサであり、ＩＮＦユニットの監視制御用のファームウェア(Unit Firm)、及びＡＰ
Ｓプロトコル実施用のプログラム(Unit Firm APS engine)を実行することによって、プレプロビショナルテーブル生成用の情報をプレプロビショナルテーブル生成部１３８、及びスタティック情報送信部１４１に供給したり、自ＩＮＦユニットで受信されるＳＯＮＥＴフレーム中のＡＰＳ(Ｋ１、Ｋ２)バイトを監視して、アラーム情報をスイッチ設定部１３９、及びダイナミック情報送信部１４２に供給したりすることができる。ＵＮＩＴ ＡＰＳ ＣＰＵ１４６は、監視制御部１０９(図１)に相当する。

ダイナミック情報受信部１３２は、主信号に重畳されてきたダイナミック情報が格納されたＯＨを抽出する。ダイナミック情報受信部１３２も、他のＩＮＦユニットの数に応じて設けられる(この例では７)。ダイナミック情報は、スイッチ設定部１３９にそのまま通知される。

スイッチ設定部１３９は、ダイナミック情報受信部１３２から受け取る総ての他ＩＮＦユニットからのダイナミック情報、及びＵＮＩＴ ＡＰＳ ＣＰＵ１４６から受け取る自ＩＮＦユニットのダイナミック情報(アラーム情報)に基づき、ＶＳＳＣ制御部１３５の制御情報(スイッチ設定情報)を生成する。

スタティック情報送信部１４１は、他ＩＮＦユニットの数設けられている。各スタティック情報送信部１４１は、自ＩＮＦユニットのスタティック情報(プレプロビショナルテ
ーブル)とクロスコネクトテーブル部１３６中のクロスコネクトテーブル(XCON Table)情
報をスタティック情報として、他ＩＮＦユニットの夫々にＢＷＢ１０２を介して送信する。このようにして、自ＩＮＦユニットのスタティック情報が総ての他ＩＮＦユニットへブロードキャストされる。

ダイナミック情報送信部１４２は、他ＩＮＦユニットの数だけ設けられる。各ダイナミック情報送信部１４２は、自ＩＮＦユニットに係るダイナミック情報(スイッチ設定部１
３９で生成されたスイッチ設定情報)を、ダイナミック情報として、他ＩＮＦユニットの
夫々にＢＷＢ１０２を介して送信する。このようにして、自ＩＮＦユニットのダイナミック情報が総ての他ＩＮＦユニットへブロードキャストされる。

ＶＳＳＣ制御部１３５は、クロスコネクトテーブル部１３６からのクロスコネクトテーブル情報、プレプロビショナルテーブル生成部１３８からのプレプロビショナル情報(ス
タティック情報)、及びスイッチ設定部１３９からのスイッチ設定情報(ダイナミック情報)に基づいて、ＶＳＳＣ部１３３の動作を制御する。ＶＳＳＣ制御部１３３は、ＢＬＳＲ
のようなラインスイッチ制御部、及び／又は ＵＰＳＲのようなパススイッチ制御部として機能する。

ＶＳＳＣ部１３３は、ＶＳＳＣ制御部１３５の制御下で、入力ＲＡＭ(Ｉ−ＲＡＭ)１３４からの入力データを用いた自ＩＮＦユニットにおける保護スイッチ動作用の論理計算を行い、論理計算結果(保護スイッチ動作用データ)をＡＣＭ ＲＡＭ１４４に書き込む。ＡＣＭ ＲＡＭ１４４に書き込まれた保護スイッチ動作用データ(論理データ)は、論理物理変換部１４５で物理データに変換され、保護スイッチ制御データとしてＴＳＩ部１０５(
物理的ＴＳＩチップ)に供給される。

ＴＳＩ部１０５には、自ＩＮＦユニット(この例では、ＳＬＯＴ−０１)の受信側フレーマ部からの主信号(２０Ｇ)、及びＢＷＢ１０２を介して自ＩＮＦユニットに入力される、総ての他ＩＮＦユニットからの主信号が入力される。

ＴＳＩ部１０５は、自ＩＮＦユニットの出力(output 20G)に対するクロスコネクトテ
ーブルを有し、クロスコネクトテーブルに従って、自ユニットを含む全ＩＮＦユニットから入力された複数の主信号(１６０Ｇ：２０Ｇ×８)から、自ＩＮＦユニットの出力分(２
０Ｇ)のＳＴＳ信号を選択し、自ＩＮＦユニットの出力ポートに接続することができる(１６０Ｇ→２０Ｇ)。

或いは、ＴＳＩ部１０５は、クロスコネクトテーブルに従って、自ＩＮＦユニットに入力された主信号(２０Ｇ)を、総ての他ＩＮＦユニットに分配することができる(２０Ｇ→
１４０Ｇ)。

さらに、ＴＳＩ部１０５は、ＶＳＳＣ部１３３からの保護スイッチ動作用の制御データに従って、ＳＴＳ単位のＴＳＩ処理(タイムスロット置き換え)を行うことで、ＳＯＮＥＴ保護スイッチ動作を実行する。ＴＳＩ部１０５によるＴＳＩ処理によって、所望の保護スイッチ動作(ラインプロテクション(ライン切替)、パスプロテクション(パス切替))を行うことができる。

そして、自ＩＮＦユニットにおける単独の保護スイッチ動作、或いは、他ＩＮＦユニットと一斉に行う保護スイッチ動作によって、１＋１ ＡＰＳ ＬＩＮＥ ＳＷ，１：１ ＡＰＳ ＬＩＮＥ ＳＷ，１：Ｎ ＡＰＳ ＬＩＮＥ ＳＷ，ＵＰＳＲ／ＤＰＰＭ(Dedicated Path Protection Mesh) ＳＷ，２Ｆ／４Ｆ−ＢＬＳＲ（ＮＵＴ、ＲＩＰ）のような
、様々な保護スイッチ機能を実現するためのライン切替及び／又はパス切替を行うことができる。

図９は、ＶＳＳＣ部１３３(ＶＳＳＣ部１０６)の構成例を示す。図９に示す例では、ＶＳＳＣ部１３３は、入力側の信号接続制御部(SYS CHANGE)２０１と、入力側のクライアント側のラインプロテクションブロック群(CLIENT LINE SWITCH SYSTEM GROUP)２０２と、
入力側且つネットワーク側のラインプロテクションブロック群(NETWORK LINE SWITCH SYSTEM GROUP)２０３と、パススイッチ及びクロスコネクト部(パスプロテクションブロック
及びＴＳＩクロスコネクト部：ＰＳＷ＆ＸＣ)２０４と、出力側且つクライアント側のラ
インプロテクションブロック群(CLIENT LINE SWITCH SYSTEM GROUP)２０５と、出力側且
つネットワーク側のラインプロテクションブロック群(NETWORK LINE SWITCH SYSTEM GROUP)２０６と、出力側の信号接続制御部(SYS CHANGE)２０７と、ＢＬＳＲ用ラインプロテクションブロック群(THROUGH BLOCK FOR BLSR LINE SWITCH SYSTEM GROUP)２０８とを備え
る。

図８に示す入力ＲＡＭ１３４には、自ＩＮＦユニットの入力ポート毎に、入力ポート番号、ＳＴＳ番号(入力ポートに入力されるＳＴＳ信号(ＳＴＳフレーム)の番号：パス識別
子として利用)を含む情報が格納される。さらに、入力ポート毎の情報には、コード情報
が含まれる。コード情報は、プレプロビショナルテーブル生成部１３８から提供されるＳＴＳコンカチネーションフラグ(ＳＴＳサイズ情報)や、スイッチ設定部１３９から提供されるアラームフラグ(ライン／パスアラーム情報)を含む。

入力ＲＡＭ１３４からは、各入力ポートから入力される主信号の状態を示すデータ(上
記した入力ポート番号、ＳＴＳ番号、コード情報を含む信号)が信号接続制御部１１１に
出力される。信号接続制御部１１１は、入力ＲＡＭ１３４から入力された各入力ポートのデータを、対応するラインプロテクションブロック群２０２及び２０３の一つに接続する。このような接続制御は、例えば、ＶＳＳＣ制御部１３５から指示に従って行われる。

ラインプロテクションブロック群２０２及び２０３を構成するラインプロテクションブロックの夫々は、自ブロックに入力されたデータに基づき、仮想的なラインプロテクション動作を行う論理回路で構成される。ラインプロテクションブロックには、実際のＢＬＳＲ(ＮＵＴ、ＲＩＰ)による保護スイッチ動作を行うためのラインスイッチセレクタやブリッジスイッチのような、ライン切替やライン選択を行う論理回路が実際のＢＬＳＲ構成を考慮して組み込まれている。このような論理回路は、データ中のラインアラーム情報に従って、保護スイッチ動作を行った結果を出力する。

各ラインプロテクションブロックでの論理計算により、ラインプロテクションブロック群２０２及び２０３からは、アラーム情報に応じたラインプロテクション動作(ラインス
イッチセレクタやブリッジスイッチの切替動作)が行われた結果を示す、入力ポート毎の
データが出力される。

パススイッチ及びクロスコネクト部２０４は、パスプロテクション動作を仮想的に行う論理回路で構成されるブロックである。パススイッチ及びクロスコネクト部２０４は、ラインプロテクションブロック群２０２及び２０３からの出力データ(各ライン出力)が夫々入力される二つの論理クロスコネクトテーブル２１１(Ａ側)及び２１２(Ｂ側)と、各論理クロスコネクトテーブル２１１及び２１２に対応する挿入部(UNEQ-P INS)２１３及び２１４と、品質比較部(ALM FLG DROP)２１５と、パススイッチ(パスセレクタ)２１６とを備えている。

論理クロスコネクトテーブル２１１及び２１２の夫々は、クロスコネクトテーブル部１３６における実際のクロスコネクトテーブル設定に従って、入力側から入力されたパス(
ＳＴＳ)を所定の出力側へクロスコネクトする。

挿入部２１３及び２１４は、対応する論理クロスコネクトテーブル２１１及び２１２の出力(クロスコネクト結果)に対し、未使用のパスに対してそのパスが未使用であることを示す信号(UNEQ-P)を挿入する。

品質比較部２１５は、パス(ＳＴＳ)のＯＨに含まれるアラームフラグやコンカチネーションフラグをドロップして、これらに基づきＡ側とＢ側の何れの品質が良いかを決定する。パススイッチ２１６は、品質比較部２１５で決定された側の信号を出力する。パススイッチ２１６による切替動作によって、パスプロテクション動作が行われた結果を出力することができる。

パススイッチ２１６からの出力は、対応するラインプロテクションブロック群２０５及び２０６を構成するラインプロテクションブロックの一つに接続される。ブロック群２０５及び２０６を構成するラインプロテクションブロックの夫々は、ブロック群２０２及び２０３と同様に、仮想的なラインプロテクション動作を行う論理回路で構成される。

各ラインプロテクションブロックには、実際のＢＬＳＲ(ＮＵＴ、ＲＩＰ)による保護スイッチ動作を行うためのラインスイッチセレクタやブリッジスイッチのような、ライン切替やライン選択を行う論理回路が実際のＢＬＳＲ構成を考慮して組み込まれている。

各ラインプロテクションブロックでの論理計算により、ラインプロテクションブロック群２０５及び２０６からは、アラーム情報に応じたラインプロテクション動作(ラインス
イッチセレクタやブリッジスイッチの切替動作)が行われた結果を示す、ライン毎のデー
タが出力される。

出力側の信号接続制御部２０７は、例えばＶＳＳＣ制御部１３５によって設定された接続設定に従って、出力ポート毎の論理計算結果を出力する。ＡＣＭ ＲＡＭ１４４には、出力ポート毎に、ＶＳＳＣ部１３３による仮想的な保護スイッチ動作の結果が格納される。すなわち、各入力ポートから入力されたＳＴＳ信号に対する出力先(出力ポート)を示すデータがＡＣＭ ＲＡＭ１４４に書き込まれる。

よって、このようなデータがＴＳＩ部１０５に供給され、ＴＳＩ部１０５が当該データに従ってＴＳＩ処理を行うことで、ＴＳＩ部１０５に入力されるＳＴＳ信号(実信号)を、保護スイッチ動作結果に応じた出力先へ出力することができる。このようにして、ＳＯＮＥＴ保護スイッチ機能が実現される。

なお、ＢＬＳＲ用ラインプロテクションブロック群２０８は、ＢＬＳＲを考慮して設けられた論理回路ブロックである。ＢＬＳＲでは、リングプロテクション時に、パス切替が禁止される状態が生じることがある。このような禁止状態を、ＶＳＳＣ部１３３に反映するために、入力側のラインプロテクションブロック群２０２及び２０３から、出力側のラインプロテクションブロック群２０５及び２０６へ、パススイッチ及びクロスコネクト部２０４を迂回してデータ(信号)が伝送されるように、ブロック群２０８は機能する。

ＶＳＳＣ部１３３は、上述したように、実際のライン／パス構成に基づく論理回路による論理計算を行い、ライン／パス切替が実施された結果を出力する。

これによって、集中ＳＷユニットがなくても、ダイナミックにハードウェアが自律でクロスコネクト設定することが可能となり、また、パスプロテクションの切替時間が短縮され要求された規格内で切替を行うことができる。

なお、図９に示したＶＳＳＣ部１３３は、１＋１ＡＰＳ ＳＷ，１：１ＡＰＳ ＳＷ，１：Ｎ ＡＰＳ ＳＷ，ＵＰＳＲ／ＤＰＰＭ，及び２Ｆ−ＢＬＳＲを実現可能な構成を示している。４Ｆ−ＢＬＳＲの場合には、ＢＬＳＲ用ラインプロテクションブロック群２０８の構成を変更することで、実現が可能である。図９に示しｔＶＳＳＣ部１３３(ＶＳＳ
Ｃ論理回路)を適用することで、自由な組合せの 1+1APS LINE SW ,2F-BLSR, UPSR ,DPPM を容易に実現することができる。

図１０は、上述したＳＯＮＥＴ伝送装置１００のＴＲＩＢシェルフビューを示す。図１０に示すように、ＳＯＮＥＴ伝送装置１００は、ネットワーク側とクライアント側の夫々において、ラインレイヤプロテクション(１＋１ＡＰＳ ＳＷ，１：Ｎ ＡＰＳ ＳＷ，
２Ｆ／４Ｆ−ＢＬＳＲ)を実現でき、さらに、ＵＰＳＲやＤＰＰＭのようなパスレイヤプ
ロテクションをも実現することができる。

〔適用例１〕
以下、本実施形態のＳＯＮＥＴ伝送装置の適用例について説明する。適用例１として、２Ｆ−ＢＬＳＲについての適用例を示す。図１１は、２Ｆ−ＢＬＳＲの基本的な構成例を
示す。図１１において、ノードＡ〜Ｆが示されており、各ノードは、ＳＯＮＥＴ伝送装置１００に相当する。

図１１に示す例では、２本の光ファイバを用いたリングネットワークが形成されている。各光ファイバは、現用系(ＷＫ：ワーキングライン)と予備系(ＰＴ：プロテクションラ
イン)とを備えている。例えば、伝送速度がＯＣ１９２の場合、チャネル１〜９６が現用
系チャネルで、チャネル９７〜１９２が予備系チャネルとなる。チャネル１の救済用チャネルがチャネル９７である。

図１２において、ノードＥとノードＦとの間で、チャネルａを用いた回線が設定され、ノードＥからノードＦに信号ａが伝送され、ノードＦからノードＥに信号ｂが伝送される。その後、図１３に示すように、ノードＥとノードＦとの間で、ノードＥからノードＦに信号ａを伝送する光ファイバが切断され、ライン障害が発生したと仮定する。この場合、ノードＥでアラーム情報が検出され、これに基づくリングブリッジによるブリッジ動作によって、ノードＥのチャネルａに入力される信号ａは、ＥＡＳＴ側のＷＫライン(ＷＫラ
イン(Ｅ))及びＷＥＳＴ側のＰＴライン(ＰＴライン(Ｗ))の双方に送出される。ノードＤ
、Ｃ、Ｂ、Ａは、フル・パス・スルーと呼ばれる状態となり、ノードＥからの信号ａをそのまま通過させる。これによって、信号ａは、ノードＦに到達する。ノードＦでは、リングスイッチによって、ＷＫライン(Ｗ)からＰＴライン(Ｅ)への切替が行われ、ノードＥからの信号ａを送信側のチャネルａに接続することができる。

一方、ノードＦでは、アラーム情報検出を契機として、リングブリッジのブリッジ動作によって、チャネルａに挿入された信号ｂがＷＫライン(Ｗ)及びＰＴライン(Ｅ)の双方に送出される。ＰＴラインに送出された信号ｂは、ノードＡ、Ｂ、Ｃ及びＤを通過してノードＥに至る。ノードＥでは、リングスイッチによって選択ラインがＷＫライン(Ｅ)からＰＴライン(Ｗ)へ切り替えられ、ノードＦからの信号ｂがチャネルａの受信側(例えばクラ
イアント側)に接続される。

図１２及び１３に示したノードＥは、論理的には、図１４に示すようなプロテクションスイッチ回路構成を有する。障害が発生していない場合には、図１２と同様に、ノードＥで挿入(ＡＤＤ)された信号ａは、ＷＫライン(Ｅ)に送出され、ＷＫライン(Ｅ)から信号ｂを受信し、例えばクライアント側にドロップ(ＤＲＯＰ)される。

その後、図１３に示したようなライン障害が生じると、ノードＥでは、チャネルａを収容するＩＮＦ部において、ラインアラーム乃至はパスアラームが検出される。すると、図１５に示すように、リングブリッジＡによるブリッジ動作によって、ＰＴライン(Ｗ)にも信号ａが送出される状態となる。一方、ＥＡＳＴ側のリングスイッチＢがＰＴライン(Ｗ)を選択する状態となり、当該ＰＴライン(Ｗ)からの信号ｂをクライアント側へドロップする。

これに対し、ノードＦでは、図１６に示すように、障害発生時には、ＥＡＳＴ側のリングブリッジＣのブリッジ動作によって、ＥＡＳＴ側のＰＴラインにも信号ｂを送出する状態となる。一方、ＷＥＳＴ側のリングスイッチＤが、ＥＡＳＴ側のＰＴラインを選択する状態に切り替わり、このＰＴラインから受信される信号ａがドロップされる状態となる。

障害発生時には、他のノードＡ、Ｂ、Ｃ及びＤは、フル・パス・スルー・ノードとして、図１７に示すように、ＥＡＳＴ及びＷＥＳＴのＰＴラインからの信号をＷＥＳＴ及びＥＡＳＴ側にスルーさせる状態となる。

図１４〜１７に示した動作を実信号で制御する回路構成とすると、高価な専用ＡＳＩＣ
の利用が要求される。このため、上記動作をＶＳＳＣ部１０６(１３３)で擬似論理計算させる。

図１４〜１７に示した２Ｆ−ＢＬＳＲによる保護スイッチ動作(ブリッジ、スイッチ)を行う論理回路がＶＳＳＣ部１０６に組み込まれる。このとき、リングブリッジ及びリングスイッチの動作は、いわゆる“２：１セレクタ”として構成できる。このため、ロジックの規模は大きくならない。また、シリアルロジックのため、制御はシリアル信号での制御となる。よって、低速度論理回路で実現することが可能である。

ＶＳＳＣ部２０６で行われた擬似演算結果(ＴＳＩ ＡＣＭデータ)は、ＳＯＮＥＴ伝送装置１００を構成する全ＩＮＦユニットに分配され、ＴＳＩ部１０５に書き込まれる。ＴＳＩ部１０５は、ＡＣＭデータに従ったＴＳＩ処理が、総てのＩＮＦ間で同期をとって一斉に行われる。これによって、ＴＳＩ部１０５で、上述したリングブリッジやリングスイッチとしての動作が実現される。但し、外見上は、全く通常の2F-BLSR Protection Switchが動作しているようにみえる。

図１８は、１６０Ｇを収容するＳＯＮＥＴ伝送装置１００が２Ｆ−ＢＬＳＲをサポートする場合のシェルフビューイメージを示す。ＢＷＢが総てのＩＮＦユニット間でメッシュ接続されているので、どのようなＩＮＦユニットの組合せによっても、2F-BLSR Groupを
定義することができ、どのＩＮＦユニット搭載APS CPUでも制御することが可能となる。
図１８には、６つの組合せパターンが例示されている。

〔適用例２〕
次に、本実施形態のＳＯＮＥＴ伝送装置１００を４Ｆ−ＢＬＳＲ に適用した場合の例
を説明する。

図１９が４Ｆ−ＢＬＳＲの基本的な構成例である。４Ｆ−ＢＬＳＲでは、４本の光ファイバによるリングが形成され、２本のＷＫライン(ＥＡＳＴ、ＷＥＳＴ)と、２本のＰＴライン(ＥＡＳＴ、ＷＥＳＴ)が用意される。

図２０が、障害発生前の状態を示す。図２０の例では、ノードＥから挿入された信号ａが、チャネルａのＷＫライン(Ｅ)を通じてノードＦに至ってドロップされ、ノードＦから挿入された信号ｂがチャネルａのＷＫライン(Ｗ)を通じてノードＥに至り、ドロップされる様子が示されている。

図２１は、図２０に示す状態において、ノードＦ−ノードＥ間のＷＫライン(Ｗ)の光ファイバが切断され障害が発生し、スパン救済が行われる様子を示す。この場合、ノードＥでは、アラーム情報の検出によりスパンブリッジが動作して、信号ａをＷＫライン(Ｅ)及びＰＴライン(Ｅ)の双方に送出する状態となる。一方、ノードＦでは、スパンスイッチが選択ラインをＷＫライン(Ｅ)からＰＴライン(Ｅ)に切り替える。これによって、ノードＥから到達した信号ａがノードＦでドロップされる。

また、ノードＦでは、アラーム情報の検出を契機として、スパンブリッジが動作し、信号ｂをＷＫライン(Ｗ)及びＰＴライン(Ｗ)の双方に送出する状態となる。一方、ノードＥでは、スパンスイッチが選択ラインをＷＫライン(Ｗ)からＰＴライン(Ｗ)に切り替える。これによって、ノードＦから到達した信号ｂがノードＥでドロップされる。このようにして、ノードＥ−ノードＦ間のスパンが救済される。

図２２は、ノードＥから見たＷＫライン(Ｅ)及びＰＴライン(Ｅ)の双方のファイバ断が発生した場合におけるリング救済の様子を示す。

この場合、ノードＥに搭載されたリングブリッジによるブリッジ動作によって、ノードＥのチャネルａに挿入される信号ａは、ＷＫライン(Ｅ)及びＰＴライン(Ｗ)の双方に送出される。

ノードＤ、Ｃ、Ｂ、Ａは、フル・パス・スルー状態となり、ノードＥからの信号ａをそのまま通過させる。これによって、ノードＥからの信号ａは、ノードＦに到達する。ノードＦでは、リングスイッチによって、ＷＫライン(Ｗ)からＰＴライン(Ｅ)への切替が行われ、ノードＥからの信号ａを送信側のチャネルａに接続することができる。

一方、ノードＦでは、リングブリッジのブリッジ動作によって、チャネルａからの入力信号がＷＫライン(Ｗ)及びＰＴライン(Ｅ)の双方に送出される。ＰＴラインに送出された信号ｂは、ノードＡ、Ｂ、Ｃ及びＤを通過してノードＥに至る。ノードＥでは、リングスイッチによって選択ラインがＷＫライン(Ｅ)からＰＴライン(Ｗ)へ切り替えられ、ノードＦからの信号ｂがチャネルａのクライアント側でドロップされる。

図２０に示したノードＥは、論理的には、図２３に示すようなプロテクションスイッチ回路構成を有する。障害が発生していない場合には、図２３に示すように、ノードＥで挿入された信号ａは、ＷＫライン(Ｅ)に送出される。また、ノードＥは、ＷＫライン(Ｅ)から信号ｂを受信してドロップする。

その後、図２１に示したような障害が生じると、ノードＥでは、例えば、チャネルａを収容するＩＮＦ部において、ラインアラーム乃至はパスアラームが検出される。すると、図２４に示すように、スパンブリッジＥによるブリッジ動作によって、ＷＫライン(Ｅ)とＰＴライン(Ｅ)との双方に信号ａを送出する状態となる。一方、ＥＡＳＴ側のスパンスイッチＦがＰＴライン(Ｅ)を選択する状態となり、当該ＰＴライン(Ｅ)からの信号ｂをドロップする。

これに対し、図２２に示したような障害が生じると、図２５に示すように、ノードＥは、リングブリッジＧによって、ＷＫライン(Ｅ)及びＰＴライン(Ｗ)の双方に信号ａを送出する状態になる。一方、ノードＥは、リングスイッチＨによってＰＴライン(Ｗ)からの信号ｂを選択してドロップする状態となる。

なお、障害発生時には、他のノードＡ、Ｂ、Ｃ及びＤは、フル・パス・スルーノードとして、ＥＡＳＴ及びＷＥＳＴのＰＴラインからの信号をＷＥＳＴ及びＥＡＳＴ側にスルーさせる状態となる。

上述した４Ｆ−ＢＬＳＲの動作を実信号で制御する回路構成すると高価な専用ＡＳＩＣの利用が要求される。このため、上記動作をＶＳＳＣ部１０６(１３３)で擬似論理計算させる。

図２３に示したような４Ｆ−ＢＬＳＲによるプロテクションスイッチ動作(スパンブリ
ッジ、スパンスイッチ、リングブリッジ、リングスイッチ)を行う４Ｆ−ＢＬＳＲ用の論
理回路がＶＳＳＣ部１０６に組み込まれる。このとき、ブリッジ及びスイッチの動作は、いわゆる“２：１セレクタ”として構成できる。このため、ロジックの規模は大きくならない。また、シリアルロジックのため、制御はシリアル信号での制御となる。よって、低速度論理回路で実現することが可能である。

ＳＯＮＥＴ伝送装置１００では、ＶＳＳＣ部１０６による４Ｌ−ＢＬＳＲの論理計算結果が、ダイナミック情報として各ＩＮＦ部１０１に送信される。そして、各ＩＮＦ部１０
１で、同期をとって一斉に全ＩＮＦ部１０１のＴＳＩ部１０５にセットされるＴＳＩ情報が当該論理計算結果によって変更される。これによって、４Ｆ−ＢＬＳＲのスパン救済、又はリング救済を行うことが可能となる。外見上は、全く通常の4F-BLSR Protection Switchが動作しているように見える。

図２６は、は、１６０Ｇを収容するＳＯＮＥＴ伝送装置１００が４Ｆ−ＢＬＳＲをサポートする場合のシェルフビューイメージを示す。ＢＷＢ１０２が総てのＩＮＦユニット間でメッシュ接続されているので、どのようなＩＮＦユニットの組合せによっても、4F-BLSR Groupを定義することができ、どのＩＮＦユニット搭載APS CPUでも制御することが可能となる。図２６には、６つの組合せパターンが例示されている。

上述した２Ｆ−ＢＬＳＲ／４Ｆ−ＢＬＳＲ に必要とする Protection Switch用 Pre-Provisioning 情報としては、以下のようなものがある。

上述した BLSR Protection SW機能は、“ＶＳＳＣ”ロジックと “分散ＴＳＩ設定”とをメッシュ接続された分散ＩＮＦユニットで一斉に動作させることで実現することができる。

その際に、切替制御を行うトリガを決めるのは、BLSR APS Protocol の結果と、予め作成しておく Pre-Provisioning情報にて決定される。

本実施形態では、これらの BLSR APS と BLSR Pre-Provisioning情報 を "VSSC-Datalink"（ＢＷＢ１０２）を用いて、全ＩＮＦ部１０１で共有させる。
〈１〉 BLSR APS (K1,K2) byteのアクセス
これは、GR-1230 にProtocol手順が規定されており、ここでは そのアクセス方法を "VSSC-Datalink" の"Dynamic Information(ダイナミック情報)"として定義することで、全ＩＮＦ部において、認識でき、かつ設定することができる。

APS Protocol を処理する APS CPUは、基本的に自由に配備することができる。しかし
、ＢＬＳＲでは、切替性能の高速化が要求される。このため、複数のＩＮＦ部１０１がＢＷＢ１０２でメッシュ接続される構成では、ＩＮＦ部１０１毎に APS CPUを具備し、処理性能を並列処理させて、分散化することにより高性能を実現することを基本概念とする。

〈２〉 Pre-Provisioning 情報の共有化とアクセス
BLSRに必要な Pre-Provisioning 情報は、下記のものがある。
(1) NODE ID 情報
自装置のノードＩＤを知らない場合には、APS Protocol(ＡＰＳ ＣＰＵ)は、動作することができない。当該情報は、ＢＬＳＲリングが構成される際に、ＯＰＳ(Operation System) からＳＯＮＥＴ伝送装置(ＩＮＦ部)に設定される。
(2) Ring Topology Table 情報
リング内に存在する ノードＩＤの並び順を リングトポロジテーブルとして具備する。リングトポロジ情報が不明である場合には、障害区間を特定することができない。

例えば、図１１に示すネットワークでは、ノードＦのノードＩＤは“Ｆ(１５)”であり、ノードＦからみたリングトポロジ(テーブル)は、ＥＡＳＴからＷＥＳＴ方向に｛Ｆ，Ｅ，Ｄ，Ｃ，Ｂ，Ａ｝となる。

リングトポロジテーブル情報も、ＯＰＳからの起動により、全NODEが共通なリングトポロジテーブルを所有することができる。
(3) SQLC Table/RIP Table
SQLC Tableは、クロスコネクト(Cross-Connect)経路が、自ノードに関連しているかど
うかを知るための関連クロスコネクト情報である。別々な区間での２重障害時に、ミスコネクション(Misconnection)するチャネル(Ch)に対して信号AIS-Pを挿入(SQLC:スケルチと呼ばれる)する判定に用いられる。

RIP Tableは、BLSR Ring を接続する際に、冗長接続している ChのPrimary NODEとSecondary NODEの情報とDTP (Dual Transmit on Protection Channel) と DCP (Drop and Continue on Protection Channel) とのどちらの方法でチャネルを冗長化させているかを示
す情報である。

Ring間接続の Primary NODE (現用Ch)の障害時において、Secondary NODE や Terminal
NODE(Chの元信号挿入NODE)が動作を判断するための情報である。

例えば、図１１に示すリングネットワークにおけるノードからみたスケルチテーブルは、ＷＥＳＴ側チャネル１にて、ソース(送信元)ＩＤ＝“Ｆ”，宛先ＩＤ＝“Ｅ”，方向(
ＤＩＲＮ)＝ＥＷ(ＥＡＳＴ→ＷＥＳＴ)，ソースＩＤ＝“Ｆ”，宛先ＩＤ＝“Ｅ”，方向
＝ＷＥ(ＷＥＳＴ→ＥＡＳＴ)となる。ＲＩＰテーブルもほぼ同様である。

(4) 上述した(2)(3)の情報は、自動プロビショナル(Auto-Prov.) 処理により必要に応
じて自動的に更新される。通常は、SONET／SDH の空きTOH エリアを使用して通信手順を
使い、同期する。
これらの Pre-Provisioning 情報は、ＶＳＳＣデータリンク情報中のスタティック情報として定義することができる。

上述した情報は、ＢＷＢ１０２を介した全ＩＮＦ部１０１による共用化が可能である。

図２７は、ＢＬＳＲをＳＯＮＥＴ伝送装置１００に組み込んだときのブロックイメージ例を示す。図２７には、ＩＮＦユニット１６０の構成例が示されている。図２７において、主信号の受信側のフレーマ(ＯＣ１９２)１６１、フレーマ(ＯＣ４８)１６２は、ＳＯＮＥＴ／ＳＤＨのＴＯＨからＡＰＳ(Ｋ１、Ｋ２バイト)、リングトポロジ生成用ＯＨ、ＳＱＬＣ／ＲＩＰテーブル生成用ＯＨを受信して抜き出し、ＶＳＳＣデータリンク受信部１６３に渡す(図２７(１))。

また、ＶＳＳＣデータリンク受信部１６３(スタティック情報受信部１３１及びダイナ
ミック情報受信部１３２(図８)に相当)は、ＢＷＢ１０２から自ＩＮＦユニットで受信さ
れる他ＩＮＦユニット１６０(７つ)からのＶＳＳＣデータリンク情報(スタティック情報
、ダイナミック情報)を受信する(図２７(２))
また、ＶＳＳＣデータリンク受信部１６３は、ＶＳＳＣ制御部１６４に対し、他ＩＮＦユニット１６０のＡＰＳ ＣＰＵが生成したリングトポロジテーブル、ＳＱＬＣ／ＲＩＰテーブルをスタティック情報として渡す。また、ＶＳＳＣデータリンク受信部１６３は、他ＩＮＦユニット１６０のＡＰＳ ＣＰＵ１６５が切替トリガを認識し、そのＡＰＳ情報を自ＩＮＦユニット１６０のＶＳＳＣ制御部１６４に設定したときに、そのＡＰＳ情報をダイナミック情報としてＢＷＢ１０２から受け取り、自ＩＮＦユニットのＶＳＳＣ制御部１６４に設定することができる(図２７(３))。

さらに、ＶＳＳＣデータリンク受信部１６３は、自身が受信したＢＬＳＲ関連ＯＨ情報(例えば、ＡＰＳ(Ｋ１、Ｋ２バイト))を所定の遅延(例えば１フレーム遅延)で即時に他ＩＮＦユニット１６０へ転送するために、当該ＯＨ情報をＶＳＳＣデータリンク送信部１６７(スタティック情報送信部１４１及びダイナミック情報送信部１４２(図８)に相当)へ送る(図２７(３))。

また、ＶＳＳＣ制御部１６４は、自ＩＮＦユニット１６０のＡＰＳ ＣＰＵ１６５が生成したリングトポロジテーブル、ＳＱＬＣ／ＲＩＰテーブルを、スタティック情報として総ての他ＩＮＦユニット１６０に送信するために、当該スタティック情報をＶＳＳＣデータリンク送信部１６７へ送る(図２７(４))。

ＡＰＳ ＣＰＵ１６５は、ラインアラーム情報やパスアラーム情報の検出して、ライン／パスの切替トリガを認識し、システムバス１６６を介してＶＳＳＣ制御部１６４に設定することができる。

このとき、ＶＳＳＣ制御部１６４は、設定ＡＰＳ ＳＷ情報をダイナミック情報として総ての他ＩＮＦユニット１６０に送信するために、当該情報をＶＳＳＣデータリンク送信部１６７へ送る(図２７(４))。

ＶＳＳＣデータリンク送信部１６７は、他ＩＮＦユニット１６０へＶＳＳＣデータリンク情報をブロードキャストで送信することができる(図２７(５))。

送信されたＶＳＳＣデータリンク情報は、ＢＷＢ１０２を介して総ての他ＩＮＦユニット１６０に受信され、上述したような処理が、他ＩＮＦユニットにて行われる。

また、ＶＳＳＣデータリンク送信部１６７は、自ＩＮＦユニットに係るＡＰＳ、リングトポロジ生成用ＯＨ、ＳＱＬＣ／ＲＩＰテーブル生成用ＯＨを生成して、送信側の各フレーマ１６９，１７０に挿入することができる(図２７(６))。

〔適用例３〕
図２８は、1+1 APS LINE SW(1+1 liner Automatic Protection Switching)構成例を示
す。図２８に示す１＋１ラインスイッチ構成では、ノードＡから信号がワーキングライン(ＷＫライン)とプロテクションライン(ＰＴライン)との双方を用いてノードＢに伝送される。ノードＢは、ラインスイッチセレクタ(LINE SW SEL)４１を有し、ＷＫラインとＰＴ
ラインとの一方を選択して、選択した側から入力される信号を出力する。

ＷＫラインの正常時では、ラインスイッチセレクタ４１は、ＷＫラインの信号を選択して出力する。これに対し、ＷＫラインに障害が生じると、ラインスイッチセレクタ４１は、選択ラインをＷＫラインからＰＴラインに切り替えて、ＰＴラインからの信号を出力する。

このようなラインスイッチセレクタ４１が、図９に示したＶＳＳＣ部１３３(１０６)中の入力側のラインプロテクションブロックに、ラインスイッチセレクタ４１Ａとして組み込まれる。これによって、ＶＳＳＣ部１３３では、ＷＫラインの信号の入力ポートを有するＩＮＦユニットのＶＳＳＣ部が、ＷＫラインの障害に応じたラインスイッチセレクタ４１Ａの切替動作を擬似論理演算することができる。これによって、本実施形態に係るＳＯＮＥＴ装置は、1+1 APS LINE SWを実現することができる。

このような１＋１ラインスイッチが適用される入力ポートとして、総てのＩＮＦユニットの中から任意の２つの入力ポートを選択することができる。

〔適用例４〕
図２９は、1:1 APS LINE SW(1:1 liner Automatic Protection Switching)構成例を示
す。１：１ラインスイッチ構成は、ＰＴラインとＷＫラインとの比が１：１であるラインスイッチ構成である。１：１ラインスイッチ構成では、ノードＡとノードＢ間にＷＫライ
ンとＰＴラインとが設けられ、ノードＡはブリッジスイッチ４３を有し、ノードＢはラインスイッチセレクタ４４を有している。

ＷＫラインの正常時では、ノードＡのブリッジスイッチ４３は、ＰＴライン側を選択し、ＷＫライン側の信号は、ＷＫラインのみを通ってノードＢに到達する(ＰＴラインに信
号は流れない)。ノードＢでは、ラインスイッチセレクタ４４が、ＷＫライン側の信号を
選択して出力する。

これに対し、ＷＫラインの障害時では、ブリッジスイッチ４３は、ＷＫライン側の信号を選択する切替動作を行う。これによって、信号はＰＴラインを介してノードＡからノードＢに伝送される。ノードＢでは、ラインスイッチセレクタ４４が、ＰＴライン側の信号を選択する状態に切り替わり、ＰＴラインからの信号を出力する。

上述したブリッジスイッチ４３は、図９に示したＶＳＳＣ部１３３(１０６)中の出力側のラインプロテクションブロックに、ブリッジスイッチ４３Ａとして組み込まれる。また、ラインスイッチセレクタ４４は、ＶＳＳＣ部１３３(１０６)中の入力側のラインプロテクションブロックに、ラインスイッチセレクタ４４Ａとして組み込まれる。

これによって、ＷＫラインへの出力ポートを持つＩＮＦユニットのＶＳＳＣ部１３３では、ＷＫラインの障害に応じたブリッジスイッチ４３Ａの動作を擬似論理計算することができる。また、ＷＫライン及びＰＴラインの入力ポートを有するＩＮＦユニットＶＳＳＣ部１３３では、ＷＫラインの障害に応じたラインスイッチセレクタ４４Ａの動作を擬似論理計算することができる。よって、本実施形態に係るＩＮＦユニット(ＳＯＮＥＴ装置)は、1:1 APS LINE SWを実現することができる。

このような１：１ラインスイッチが適用される入力ポートとして、総てのＩＮＦユニットの中から任意の２つの入力ポートを選択することができる。

〔適用例５〕
図３０は、1:N APS LINE SW(1:N liner Automatic Protection Switching)構成例を示
す。１：Ｎラインスイッチ構成は、ＰＴラインとＷＫラインとの比が１：Ｎであるラインスイッチ構成である。図３０に示す１：Ｎ(Ｎ＝４)ラインスイッチ構成では、ノードＡとノードＢ間にＷＫラインＷＫ１〜ＷＫ４とＰＴラインとが設けられ、ノードＡはブリッジスイッチ４７を有し、ノードＢはラインスイッチセレクタ４８を有している。

ＷＫラインＷＫ１〜ＷＫ４の正常時では、ノードＡのブリッジスイッチ４７は、ＰＴライン側を選択し、ＷＫラインＷＫ１〜ＷＫ４側の信号は、ＷＫラインＷＫ１〜ＷＫ４のみを通ってノードＢに到達する(ＰＴラインに信号は流れない)。ノードＢでは、ラインスイッチセレクタ４８が、ＷＫラインＷＫ１〜ＷＫ４からの信号を選択して出力する。

これに対し、或るＷＫライン(図３０ではＷＫ２)の障害時では、ブリッジスイッチ４７は、ＷＫラインＷＫ２へ送出される信号をＰＴラインに出力する切替動作を行う。これによって、信号はＰＴラインを介してノードＡからノードＢに伝送される。ノードＢでは、ラインスイッチセレクタ４８が、ＷＫラインＷＫ２の代わりにＰＴラインの信号を選択する状態に切り替わり、ＰＴラインからの信号を出力する。

上述したブリッジスイッチ４７は、図９に示したＶＳＳＣ部１３３(１０６)中の出力側のラインプロテクションブロックに、ブリッジスイッチ４７Ａとして組み込まれる。また、ラインスイッチセレクタ４８は、ＶＳＳＣ部１３３(１０６)中の入力側のラインプロテクションブロックに、ラインスイッチセレクタ４８Ａとして組み込まれる。

これによって、ＷＫラインへの出力ポートを持つＩＮＦユニットのＶＳＳＣ部１３３では、ＷＫラインＷＫ１〜ＷＫ４のいずれか一つの障害に応じたブリッジスイッチ４７Ａの動作を擬似論理計算することができる。また、ＷＫラインＷＫ１〜ＷＫ４及びＰＴラインの入力ポートを有するＩＮＦユニットＶＳＳＣ部１３３では、ＷＫラインＷＫ１〜ＷＫ４のいずれか一つの障害に応じたラインスイッチセレクタ４８Ａの動作を擬似論理計算することができる。よって、本実施形態に係るＩＮＦユニット(ＳＯＮＥＴ装置)は、1:N APS LINE SWを実現することができる。

このような１：Ｎラインスイッチが適用される入力ポートとして、総てのＩＮＦユニットの中から任意の１＋Ｎ個の入力ポートを選択することができる。

〔適用例６〕
図３１は、ＵＰＳＲ，ＤＰＰＭ ＳＷ構成を示す。図３１(Ａ)は、ＵＰＳＲ／ＤＰＰＭの原理を示す。ラインＸ上のＳＴＳチャネル番号“xxx”の信号(ＳＴＳ信号“xxx”)と、ラインＹ上のＳＴＳチャネル番号“yyy”の信号(ＳＴＳ信号“yyy”)とが同じ信号である場合において、ＳＴＳ信号“xxx”はＳＴＳ ＴＳＩ(クロスコネクト)Ａ側でクロスコネ
クトされ、ＳＴＳ信号“yyy”は、ＳＴＳ ＴＳＩ(クロスコネクト)Ｂ側でクロスコネク
トされる。

その後、ＳＴＳ信号“xxx”とＳＴＳ信号“yyy”とが、ＳＴＳパスアラーム比較部に入力される。このとき、ＳＴＳ信号の双方がパスアラームを含んでいない場合には、所定のＳＴＳ信号(例えば“xxx”)が選択され、パスセレクタ(パススイッチ)から出力される。
ＳＴＳ信号の一方がパスアラームを含んでいる場合には、パスアラームを含んでいないＳＴＳ信号が選択され、パスセレクタから出力される。例えば、ＳＴＳ信号“xxx”がパス
アラームを含んでいる場合には、パスセレクタからの出力が、ＳＴＳ信号“xxx”からＳ
ＴＳ信号“yyy”に切り替えられる。

ここで、図３１(Ｂ)に示すように、チャネル番号“xxx”とチャネル番号“yyy”とが同じ番号である場合には、通常、図３１(Ａ)に示したようなパスプロテクション制御は、ＵＰＳＲと呼ばれる。ＵＰＳＲでは、同一のチャネル番号のＳＴＳ信号であって、或るリングネットワークで、異なるルートを通る二つのＳＴＳ信号を受信する受信ノードにパススイッチが設けられ、このパススイッチで二つのＳＴＳ信号(パス)の一方が選択及び出力される。

これに対し、図３１(Ｃ)に示すように、二つのＳＴＳ信号が夫々異なるチャネル番号を有し、各ＳＴＳ信号が異なる複数のネットワークを経由し、或るネットワークの受信ノードに到達する場合において、受信ノードに設けられたパススイッチ(ＤＰＰＭスイッチ)で、二つのＳＴＳ信号(パス)の一方を選択及び出力するパスプロテクション動作がある。これはＤＰＰＭと呼ばれる。

図３１(Ｄ)は、ＵＰＳＲ／ＤＰＰＭを実現するためにＶＳＳＣ部１３３(１０６)に組み込まれる論理回路ブロック５０を示す。この論理回路ブロック５０は、図９に示したパススイッチ及びクロスコネクト部２０４と同様の擬似論理演算を行う。

このような論理回路ブロック５０が、図３１(Ｂ)や図３１(Ｃ)に示した受信ノードに相当するＳＯＮＥＴ伝送装置のＩＮＦユニット中のＶＳＳＣ部に組み込まれることで、ＵＰＳＲ／ＤＰＰＭによるパス切替結果を反映したＴＳＩ制御データを得ることができ、ＵＰＳＲ／ＤＰＰＭを実現することができる。

ＵＰＳＲ／ＤＰＰＭを適用するＳＴＳ信号として、総てのＩＮＦユニットで受信される、冗長化された任意の２つのＳＴＳ信号を選択することができる。

〔適用例７〕
図３２及び図３３は、２Ｆ−ＢＬＳＲ用ＲＩＰ処理の説明図である。ＲＩＰは、異なる二つのリングネットワーク間を跨るチャネルの保護を図る技術である。図３２において、２Ｆ−ＢＬＳＲが夫々適用されたリングネットワークＸとリングネットワークＹとにおいて、リングネットワークＸのノードＨ(ターミナルと呼ばれる)のチャネルａから入力(Ａ
ＤＤ)される信号は、ノードＡを通ってノードＢに到達し、ノードＢからリングネットワ
ークＹのノードＧに伝送される。ノードＧは、レギュラサービスセレクタ(ＳＳ)と呼ばれるスイッチを有し、このＳＳは、ノードＢからの信号をＷＫラインに接続する。その後、信号は、ノードＨを通ってノードＡに到達し、ドロップされるようになっている。

また、リングネットワークＹのノードＡ(ターミナル)のチャネルｂから入力(ＡＤＤ)される信号は、チャネルａの信号の伝送経路と逆方向を通り、リングネットワークＹのノードＧからリングネットワークＸのノードＢに伝送される。ノードＢも、ＳＳを有し、ＳＳは、チャネルｂの信号をＷＫラインに接続する。その後、チャネルｂの信号はノードＡを通ってノードＨに到達し、ドロップされる。これが正常時の状態である。ＳＳを有するノード(ノードＢ、ノードＧ)は、プライマリと呼ばれる。

図３３に示すように、リングネットワークＸのノードＨとノードＡとの間を結ぶ光ファイバ断が発生すると、リングネットワークＸのノードＨは、リングブリッジによりチャネルａの信号をＰＴライン側に出力し、ノードＧ→Ｆ→Ｅ→Ｄ→Ｃ→Ｂ→Ａのルートを辿り、ノードＡのリングスイッチでＷＫライン(Ｗ)に折り返されることで、障害前のルートに復帰し、ノードＢ、ノードＧ、ノードＨを通ってノードＡに到達する。このようにしてチャネルａが保護される。

一方、チャネルｂの信号は、リングネットワークＸのノードＡでリングブリッジによりＰＴライン(Ｗ)に折り返され、ノードＢ、ノードＣを通ってノードＤに至り、ノードＤのリリーフサービスセレクタ(Ｒ−ＳＳ)でＷＫラインに切り替えられ、ノードＥ、Ｆ、Ｇを通って、ノードＨに至り、ノードＨのリングスイッチにより、ドロップされる。このようにしてチャネルｂが保護される。ノードＤはセカンダリと呼ばれる。

図３４は、図３３に示したリングネットワークＸのノードＢ(プライマリ)におけるＳＳ、及びノードＤ(セカンダリ)におけるＲ−ＳＳを有する２Ｆ−ＢＬＳＲ ＲＩＰ動作を実現する機能ブロック例を示す。このようなＳＳやＲ−ＳＳが、ＶＳＳＣ論理回路内に組み込まれることで、２Ｆ−ＢＬＳＲ ＲＩＰ動作をＶＳＳＣ内で擬似的に論理計算し、その結果が反映されたＴＳＩ制御データを得ることができる。図３４に示すような論理スイッチ回路ブロックをＶＳＳＣに追加することで、GR-1230規定のＲＩＰ動作を実現すること
が可能となる。

〔適用例８〕
図３５は、４Ｆ−ＢＬＳＲ ＲＩＰ動作を行うネットワーク構成例(正常時)を示し、図３６は、図３５に示したネットワークにおいてＲＩＰ動作により救済が行われる様子を示す。救済の動作は２Ｆ−ＢＬＳＲの場合とほぼ同様である。４Ｆ−ＢＬＳＲも、ＳＳ及びＲ−ＳＳの動作によって救済が図られる。図３７は、４Ｆ−ＢＬＳＲ ＲＩＰを実現するためのブロック構成例を示す。このようなＳＳやＲ−ＳＳが、ＶＳＳＣ論理回路内に組み込まれることで、４Ｆ−ＢＬＳＲ ＲＩＰ動作をＶＳＳＣ内で擬似的に論理計算し、その結果が反映されたＴＳＩ制御データを得ることができる。図３７に示すような論理スイッチ回路ブロックをＶＳＳＣに追加することで、GR-1230規定のＲＩＰ動作を実現すること
が可能となる。

〔適用例９〕
図３８は、ＮＵＴ(Non-preemptible Unprotected Traffic)機能の説明図であり、図３
９は、ＮＵＴ機能を実現するための論理回路構成例を示す。

ＮＵＴとは、「プロテクション帯域を持たないが、障害が起きても“横取り”されないトラフィック」をいう。通常のプロテクションチャネル(ＰＴライン)は、障害発生時に現用系の信号(ワーク信号)が徹ので、そのワーク信号により占有される。これに対し、ＮＵＴ設定が行われたチャネル(ＮＵＴチャネル)は、障害発生時において、ワーク信号を通すために占有されない。ＮＵＴチャネルには、ＷＫ／ＰＴの区別がなく、冗長構成のどの帯域にも設定可能である。

ＮＵＴは、主にＢＬＳＲが適用されたネットワークで使用される。図３８に示す例では、ルータＲ間を結ぶトラフィックの一部が、ＢＬＳＲが適用されたリングネットワークを経由する。このとき、このルータ間のトラフィックのためのリング上のチャネルにＮＵＴ設定が施される。すると、このチャネルに障害が起きた場合でも、このチャネルに対する保護スイッチ動作はリング上で行われない。よって、ルータ間では、チャネル障害時にＩＰネットワークを用いた冗長経路に切り替えることで、通信を継続することが可能である。

このようなＮＵＴ設定を施すための論理回路構成を図３９に示す。図３９に示すブロック６１は、ＢＬＳＲ用のブリッジ又はスイッチであり、ＢＬＳＲの切替制御信号に基づいて、入力される信号の出力切替を行う。

ＮＵＴ設定が施されない場合には、ブロック６１に対して、ＢＬＳＲの切替制御信号が直接的に入力される構成が採られる。これに対し、図３９に示すように、ブロック６１の制御信号の入力端には、ＡＮＤ回路６２が接続される。

ＡＮＤ回路６２の一方の入力端には、ＢＬＳＲの切替制御信号(切替指示)が入力される。他方の入力端には、ＮＵＴ設定(設定なし：１、設定あり：０)が入力される。これによって、ＮＵＴ設定有りの信号がＡＮＤ回路６２に入力される場合には、切替指示“１”が入力されても、切替指示はブロック６１に伝達されない。すなわち、切替指示が無効にされる。このような論理回路がＶＳＳＣ論理回路に組み込まれることで、ＮＵＴを実現することができる。

〈実施形態の作用効果〉
本実施形態によれば、ＶＳＳＣ回路に 1+1APS LINE Switch論理回路を具備することに
より、ＳＯＮＥＴ伝送装置に収容される総てのインタフェースフェースポート(INF Port (例えばOC3,OC12,OC48,OC192,OC768)から任意の２ポートを選択して1+1 APS LINE Switchを実現することができる。

また、本実施形態によれば、VSSC回路に 1:N APS LINE Switch論理回路を具備することによって、ＳＯＮＥＴ伝送装置に収容される総てのインタフェースポート(INF Port (例
えばOC3,OC12,OC48,OC192,OC768)から、任意の１＋Ｎ個(Ｎは正の整数)の ポートを選択
して1:N APS LINE Switchを実現することができる。

また、本実施形態によれば、VSSC回路に Path Switch論理回路を具備することによって、ＳＯＮＥＴ伝送装置に収容される総てのインタフェースポートＳＴＳ(INF Port STS)のうちの二つを選択し、ＤＰＰＭ (Dedicated Path Protection Mesh) ,及びＵＰＳＲ機能
を実現することができる。

また、本実施形態によれば、VSSC回路に２Ｆ−ＢＬＳＲ論理回路を具備することによって、ＳＯＮＥＴ伝送装置に収容される総てのインタフェースポート(INF Port (例えばOC48,OC192,OC768))から任意の二つのポートを選択して２Ｆ−ＢＬＳＲを実現することがで
きる。

また、本実施形態によれば、VSSC回路に４Ｆ−ＢＬＳＲ論理回路を具備することによって、ＳＯＮＥＴ伝送装置に収容される総てのインタフェースポート(INF Port (例えばOC48,OC192,OC768))から任意の４つのポートを選択して４Ｆ−ＢＬＳＲを実現することがで
きる。

また、本実施形態によれば、上述した２Ｆ−ＢＬＳＲ論理回路や４Ｆ−ＢＬＳＲ論理回路にＮＵＴ論理回路を追加することで、２Ｆ−ＢＬＳＲや４Ｆ−ＢＬＳＲ論理回路にＮＵＴ機能を追加することができる。

また、上述したＶＳＳＣ論理回路を共通な１つのＶＳＳＣ回路に具備することで、上述した様々なプロテクションスイッチ機能(１＋１，１：Ｎ，ＤＰＰＭ，ＵＰＳＲ，ＢＬＳ
Ｒ(２Ｆ，４Ｆ，ＮＵＴ))を自由に組み合わせて、任意のインタフェースポートに提供す
ることができる。

また、本実施形態に示したＳＯＮＥＴ伝送装置の適用ＴＳＩ規模は、 基本的な容量(１６０Ｇbps)に限られない。使用ＴＳＩデバイスの変更、ＶＳＳＣ ＦＰＧＡ論理回路の変
更、及びメッシュ配線本数の増加によって、ＴＳＩ規模が３２０Ｇや６４０ＧであるＳＯＮＥＴ伝送装置に適用することができる。

一方、適用ＴＳＩ規模を、基本的な容量(１６０Ｇ)以下(例えば、８０Ｇ，４０Ｇ，２
０Ｇ)で実現させることにより、非常に小型化で高性能な装置を提供することができる。
このような、小容量の装置構成では、ＳＴＳ単位制御ではなく、ＶＴ単位のＴＳＩ機能を具備することで、ＳＴＳ単位と全く同じ手法で、ＶＴ単位のプロテクションスイッチ機能を実現することができる。

また、ＳＯＮＥＴ伝送装置が具備するＡＰＳプロトコル処理をＩＮＦユニットに搭載されるＡＰＳ ＣＰＵファームウェアに処理させることで、シェルフを構成する総てのＩＮＦユニットに対し、ＯＰＳ(Operation System:装置制御システム)からの情報を通信する
ＣＰＵユニット(ＳＯＮＥＴ伝送装置に搭載される)の処理負荷を負担させることができ、ＣＰＵユニットの処理負荷の軽減を図ることができる。

上述したＳＯＮＥＴ伝送装置に係る複数の機能は、ＩＮＦユニットに収容されるＩＮＦポート数に依存することなく提供可能である。よって、Multi-Port UNIT(収容回線数増加)における プロテクションスイッチ機能提供が可能となる。

また、上述したＳＯＮＥＴ伝送装置に係る複数の機能は、ＳＯＮＥＴ のみならず、Ｓ
ＤＨにも同様の手法で適用が可能である。ＳＤＨにおいては、STM-1,STM-4,STM-16,STM-64がラインスイッチに相当し、ＳＴＳ ＴＳＩは、ＡＵ３,ＡＵ４といった呼び方になるだけであり、ＡＰＳプロトコル仕様を ＳＤＨ(ＩＴＵ−Ｔ)仕様に準拠させることで実現が
可能である。

本実施形態によれば、以下のような効果を得ることができる。
(１)ＳＯＮＥＴ伝送装置における機能を複数のインタフェースユニット(ＩＮＦユニット)
に分散配置することによって、ＳＴＳ−ＳＷのような必須で且つ処理負荷の大きいユニットをなくすことができる。

このようにすれば、ＳＯＮＥＴ伝送装置の最小モデル構成に必要なユニット数を少なくでき、最小モデル構成に必要な必須ユニット(必須ユニットは高価なことが多い)数も少なくすることができる。

(２)分散ＴＳＩ(タイムスロット置き換え)を使ったＢＬＳＲ機能の実現は、その制御情報の受け渡し方法や管理方法が難解であるため、従来の方式ベース(集中(Common TSI SW)UNITを用いる方式)で開発を進める傾向が強かった（製品の早期市場提供）。しかし、最
近のMetro ADM 装置では、これを打開せねば、顧客獲得が困難である状況下であった。本実施形態によれば、分散ＴＳＩを用いたＢＬＳＲ機能が実現可能であり、これを実市場に提供することは、非常に 顧客への大きなアドバンテージとなるとと推測する。

(３)ＳＯＮＥＴ伝送装置の機能を複数のＩＮＦユニットに完全分散配置する最大のメリットは、ＩＮＦユニットが追加される毎に、収容回線数が増加する点と、サポート可能なプロテクションスイッチ機能の組合せが増加する点である。顧客から見ると、ＩＮＦユニットを追加購入するだけで、収容回線数が増加するとともに、プロテクションスイッチ機能が付与されるという、理想的な機能更新コンセプトを提示することができる。ＩＮＦユニットの追加による既存のＩＮＦユニットへの影響は、ＳＯＮＥＴ伝送装置に搭載されるソフトウェア及びファームウェアの更新のみで抑えることができる(既存のＩＮＦユニッ
トに対するハードウェア変更は必要ない)。

(４) 実施形態で示された基本構成では、ＳＯＮＥＴ伝送装置が二つのＩＮＦユニットを収容することで、"４０Ｇ ＴＳＩ"及び プロテクションスイッチ(1+1,UPSR,2F-BLSR,DPPM)をサポートすることができる。

(５) 本実施形態は、論理(Logic)回路を駆使する方式である。このため、使用部品に
対する要求が少ない。従って、装置の実現にあたって、顧客に応じた最適な機能を選択することにより、大きなコストダウン効果を得ることができる。また、大規模装置を適用する場合における幾つかの課題を解決できる。よって、機能、コストダウン、利便性の面で大きな効果を生むと考えられる。

＜その他＞
（付記１） 複数の回線を収容する複数のインタフェース部と、
前記複数のインタフェース部をメッシュ状に相互接続し、各インタフェース部が収容する複数の回線上の信号と、各インタフェース部で得られた保護切替動作に関する情報を相互に分配するためのメッシュ配線とを備え、
前記複数のインタフェース部の夫々は、
前記メッシュ配線へ信号及び情報を送信する送信部と、
前記メッシュ配線から信号及び情報を受信する受信部と、
自インタフェース部が収容する複数の回線上の信号と、前記メッシュ配線を介して前記受信部で受信される、総ての他インタフェース部が収容する複数の回線上の信号とが入力され、入力された複数の信号に関するタイムスロット置き換え処理を通じて前記複数の信号の中から選択された信号を出力することができるタイムスロット置き換え部と、
自インタフェース部が収容する複数の回線に関する警報情報と、前記メッシュ配線を介して前記受信部で受信される、総ての他インタフェース部が収容する複数の回線に関する警報情報とを検出する検出部と、
自インタフェース部が収容する複数の回線に関して、前記検出部で検出された警報情報を元に実施すべき保護切替動作を仮想的に実施する論理回路を含み、この論理回路の計
算によって得られる前記保護切替動作が反映された前記タイムスロット置き換え部の制御用データを生成して前記タイムスロット置き換え部に供給する制御部と
を含むＳＯＮＥＴ／ＳＤＨ伝送装置。（１）

（付記２） 前記複数のインタフェース部の少なくとも二つが夫々収容する冗長化回線に関する警報情報が検出された場合に前記少なくとも二つのインタフェース部の夫々で前記冗長化回線に関する保護切替動作が要求されるときには、前記少なくとも二つのインタフェース部の夫々におけるタイムスロット置き換え部が前記冗長化回線に関する仮想的な保護切替動作が反映された制御用データに基づくタイムスロット置き換え処理を一斉に実行する
付記１に記載のＳＯＮＥＴ／ＳＤＨ伝送装置。（２）

（付記３） 前記タイムスロット置き換え部は、タイムスロット置き換え用の汎用ＡＳＩＣを用いて構成され、前記制御部は、ＦＰＧＡを用いて構成されている
付記１又は２に記載のＳＯＮＥＴ／ＳＤＨ伝送装置。（３）

（付記４） 前記送信部は、自インタフェース部に静的に設定された第１の情報と、自インタフェース部で検出される、前記警報情報を含む第２の情報とを前記メッシュ配線を介して総ての他インタフェース部へブロードキャストする
付記１〜３のいずれか一項に記載のＳＯＮＥＴ／ＳＤＨ伝送装置。（４）

（付記５） 前記第１及び第２の情報は、前記信号を前記メッシュ配線を介して伝送するためのデータフレームの空き領域に格納されて前記メッシュ配線を伝送される
付記４に記載のＳＯＮＥＴ／ＳＤＨ伝送装置。（５）

（付記６） 前記論理回路は、１＋１ＡＰＳラインスイッチング論理回路を含む
付記１〜５のいずれか一項に記載のＳＯＮＥＴ／ＳＤＨ伝送装置。

（付記７） 前記論理回路は、１：Ｎ ＡＰＳラインスイッチング論理回路を含む
付記１〜６のいずれか一項に記載のＳＯＮＥＴ／ＳＤＨ伝送装置。

（付記８） 前記論理回路は、ＵＰＳＲ及び／又はＤＰＰＭ用のパススイッチ論理回路を含む
付記１〜７のいずれか一項に記載のＳＯＮＥＴ／ＳＤＨ伝送装置。

（付記９） 前記論理回路は、２Ｆ−ＢＬＳＲ論理回路を含む
付記１〜８のいずれか一項に記載のＳＯＮＥＴ／ＳＤＨ伝送装置。

（付記１０） 前記論理回路は、４Ｆ−ＢＬＳＲ論理回路を含む
付記１〜９のいずれか一項に記載のＳＯＮＥＴ／ＳＤＨ伝送装置。

（付記１１） 前記論理回路は、ＮＵＴ論理回路を含む
付記９又は１０に記載のＳＯＮＥＴ／ＳＤＨ伝送装置。

１００・・・ＳＯＮＥＴ／ＳＤＨ伝送装置
１０１・・・インタフェースユニット(ＩＮＦ部)
１０２・・・バックワイヤリングボード(ＢＷＢ)
１０３Ａ・・・光受信部
１０３Ｂ・・・光送信部
１０４Ａ・・・FRAMER DMUX部
１０４Ｂ・・・FRAMER MUX部
１０４Ｃ・・・ＳＴＳ受信ＰＴＲ部
１０４Ｄ・・・ＳＴＳ送信ＰＴＲ部
１０５・・・ＳＴＳ ＴＳＩ部
１０６，１３３・・・ＶＳＳＣ部
１０７・・・データリンクインタフェース部
１０８Ａ・・・LINE ALM OH処理部
１０８Ｂ・・・PATH ALM OH処理部
１０８Ｃ・・・スイッチ制御部
１０８Ｄ・・・ＴＳＩ制御部
１１０・・・ＶＳＳＣ ＦＰＧＡ

Claims (5)

1. 複数の回線を収容する複数のインタフェース部と、
   前記複数のインタフェース部をメッシュ状に相互接続し、各インタフェース部が収容する複数の回線上の信号と、各インタフェース部で得られた保護切替動作に関する情報を相互に分配するためのメッシュ配線とを備え、
   前記複数のインタフェース部の夫々は、
   前記メッシュ配線へ信号及び情報を送信する送信部と、
   前記メッシュ配線から信号及び情報を受信する受信部と、
   自インタフェース部が収容する複数の回線上の信号と、前記メッシュ配線を介して前記受信部で受信される、総ての他インタフェース部が収容する複数の回線上の信号とが入力され、入力された複数の信号に関するタイムスロット置き換え処理を通じて前記複数の信号の中から選択された信号を出力することができるタイムスロット置き換え部と、
   自インタフェース部が収容する複数の回線に関する警報情報と、前記メッシュ配線を介して前記受信部で受信される、総ての他インタフェース部が収容する複数の回線に関する警報情報とを検出する検出部と、
   自インタフェース部が収容する複数の回線に関して、前記検出部で検出された警報情報を元に実施すべき保護切替動作を仮想的に実施する論理回路を含み、この論理回路の計算によって得られる前記保護切替動作が反映された前記タイムスロット置き換え部の制御用データを生成して前記タイムスロット置き換え部に供給する制御部と
   を含むＳＯＮＥＴ／ＳＤＨ伝送装置。
2. 前記複数のインタフェース部の少なくとも二つが夫々収容する冗長化回線に関する警報情報が検出された場合に前記少なくとも二つのインタフェース部の夫々で前記冗長化回線に関する保護切替動作が要求されるときには、前記少なくとも二つのインタフェース部の夫々におけるタイムスロット置き換え部が前記冗長化回線に関する仮想的な保護切替動作が反映された制御用データに基づくタイムスロット置き換え処理を一斉に実行する
   請求項１に記載のＳＯＮＥＴ／ＳＤＨ伝送装置。
3. 前記タイムスロット置き換え部は、タイムスロット置き換え用の汎用ＡＳＩＣを用いて構成され、前記制御部は、ＦＰＧＡを用いて構成されている
   請求項１又は２に記載のＳＯＮＥＴ／ＳＤＨ伝送装置。
4. 前記送信部は、自インタフェース部に静的に設定された第１の情報と、自インタフェース部で検出される、前記警報情報を含む第２の情報とを前記メッシュ配線を介して総ての他インタフェース部へブロードキャストする
   請求項１〜３のいずれか一項に記載のＳＯＮＥＴ／ＳＤＨ伝送装置。
5. 前記第１及び第２の情報は、前記信号を前記メッシュ配線を介して伝送するためのデータフレームの空き領域に格納されて前記メッシュ配線を伝送される
   請求項４に記載のＳＯＮＥＴ／ＳＤＨ伝送装置。

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