Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP5041685B2 - 超急峻レトログレード・ウェル（ｓｓｒｗ）ｆｅｔデバイスおよびその製造方法 - Google Patents
[go: Go Back, main page]

JP5041685B2 - 超急峻レトログレード・ウェル（ｓｓｒｗ）ｆｅｔデバイスおよびその製造方法 - Google Patents

超急峻レトログレード・ウェル（ｓｓｒｗ）ｆｅｔデバイスおよびその製造方法 Download PDF

Info

Publication number
JP5041685B2
JP5041685B2 JP2005219835A JP2005219835A JP5041685B2 JP 5041685 B2 JP5041685 B2 JP 5041685B2 JP 2005219835 A JP2005219835 A JP 2005219835A JP 2005219835 A JP2005219835 A JP 2005219835A JP 5041685 B2 JP5041685 B2 JP 5041685B2
Authority
JP
Japan
Prior art keywords
region
layer
soi
well
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005219835A
Other languages
English (en)
Other versions
JP2006049897A (ja
Inventor
ダイアン・シー・ボイド
ジュドソン・アール・ホルト
メイケイ・レオン
レニー・ティー・モー
ジビン・レン
ガバン・ジー・シャヒディ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2006049897A publication Critical patent/JP2006049897A/ja
Application granted granted Critical
Publication of JP5041685B2 publication Critical patent/JP5041685B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H10D30/0323—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon comprising monocrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6706—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device for preventing leakage current 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
    • H10P90/19—Preparing inhomogeneous wafers
    • H10P90/1904—Preparing vertically inhomogeneous wafers
    • H10P90/1906—Preparing SOI wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/061—Manufacture or treatment using SOI processes together with lateral isolation, e.g. combinations of SOI and shallow trench isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/181—Semiconductor-on-insulator [SOI] isolation regions, e.g. buried oxide regions of SOI wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0191—Manufacturing their doped wells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Landscapes

  • Element Separation (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、超薄ボディ電界効果トランジスタ（ＦＥＴ）デバイスの製造方法ならびにそれによって製造された超薄ボディＦＥＴデバイスに関する。
相補型金属酸化物半導体（ＭＯＳ）ＦＥＴまたは金属絶縁物半導体（ＭＩＳ）ＦＥＴのような半導体デバイス電界効果トランジスタ（ＦＥＴ）においては、デバイスの最小特徴サイズの着実な減少の傾向が続いている。チップ上に実現可能な最小トランジスタ・ゲート長の減少は、超小型電子産業において、計算能力および集積密度の結果としてめざましく向上した製品の製造を促進した。
図１は、ｐ型ドープ・シリコン基板１１に形成された従来技術のＭＯＳＦＥＴデバイス１０を示す。ゲート誘電体層１２（例えば、ゲート酸化物）およびゲート電極１４（例えば、ドープされたポリシリコン）は、ゲート電極スタックとして基板の上面に形成され、ｎ＋ドープ・ソース領域１５およびｎ＋ドープ・ドレイン領域１６がゲート電極１４と並んで形成され、チャネル領域１３がソース領域１５とドレイン領域１６との間でゲート電極１４の下にある。ドレイン・コンタクト１９に接続する配線１８を介して、電圧Ｖがドレイン領域１６に接続される。
基本的に、相補型ＭＯＳＦＥＴデバイスまたは相補型ＭＩＳＦＥＴデバイスのようなデバイスは、ますます小さくすることができる。しかし、ＦＥＴデバイスの他のパラメータを変えないで、ゲート電極の長さ「Ｌ」だけを縮小すると、すなわちスケールを減少すると、ドレイン電界は、ゲート電極が及ぼすことができる影響に比べてますます大きな影響をチャネル領域に及ぼすようになる。
最終的には、エス・エム・スジー（S. M. Sze）、「半導体デバイスの物理および技術（SemiconductorDevices Physics and Technology）」、ジョン・ウィリー・アンド・サンズ（John Wiley & Sons）、1985年、213頁に説明されているように、スケールの減少の関数として、ゲート電極はチャネル領域の制御を維持できなくなり、そしてＦＥＴデバイスにパンチスルー条件が生じる。というのは、チャネル幅が狭すぎる、または短すぎるからである。これがいわゆるショート・チャネル効果（ＳＣＥ）である。ゲート電極がＦＥＴを有効にオフにすることができなければ、ＳＣＥ条件で妨害されたデバイスは、電子スイッチとして機能しなくなる。
他方で、再び図１を参照すると、「１」よりも大きな数である因子αだけＭＯＳＦＥＴデバイスのスケールを縮小するために、垂直寸法（図１に示すゲート酸化物厚さｔＯＸ、接合深さ、および空乏幅Ｘｄ）は、ゲート電極１４の長さ「Ｌ」、ドレイン・コンタクトの幅「Ｗ」、およびチャネル１３の幅「Ｃ」のような横寸法に対応するように縮小しなければならない。この指針によって、より大きなデバイス１０がスケーリング因子αだけより小さなデバイスに縮小されたとき、適切なデバイス特性が保証される。
ソース領域１５およびドレイン領域１６の下の領域１７の空乏幅Ｘｄは、基板１１に存在するドーパントの濃度を増すことにより減少させられる。しかし、ドーパント濃度を過度に高いレベルに増加すると、閾値電圧Ｖｔ、接合キャパシタンスおよび接合漏れの増加のために、デバイス１０の性能が悪くなる。また、高くなる基板ドーピングの関数として、移動度も減少する。
超急峻レトログレード・ウェル（Retrograde Well）（ＳＳＲＷ）は、低−高−低（低−高）のチャネル・ドーピング・プロファイルを有し、このドーピング・プロファイルは、移動度を低下させることなくショート・チャネル効果（ＳＣＥ）の制御を改善することができる。しかし、グラウンド層（groundplane）のドーピング・レベルが一般に高く、このことで、接合漏れの増加および接合キャパシタンスの増加が起きるかもしれない。
図２は、ｐ型ドープ・シリコン基板２１に形成された従来技術のＳＳＲＷ型のＭＯＳＦＥＴデバイス２０の例を示す。ゲート誘電体層２２（例えば、ゲート酸化物）およびゲート電極２４（例えば、ドープされたポリシリコン）は、ゲート電極スタックとして基板の上面に形成され、ｎ＋ドープ・ソース領域２５およびｎ＋ドープ・ドレイン領域２６がゲート電極２４と並んで形成され、チャネル領域２３がソース領域２５とドレイン領域２６の間でゲート電極２４の下にある。デバイスは、それぞれゲート電極２４の下に達しているソース領域２５に隣接したｎ低濃度ドープ・ソース（ＬＤＳ）領域２７およびドレイン領域２６に隣接したｎ低濃度ドープ・ドレイン（ＬＤＤ）領域２９を含む。ソース・ハロー領域２７Ｈは、ＬＤＳ領域２７とチャネル２３の左端の間に延びている。ドレイン・ハロー領域２９Ｈは、ＬＤＤ領域２９とチャネル２３の右端の間に延びている。超急峻レトログレード・ウェル（ＳＳＲＷ）が基板２１に形成され、このウェルのレトログレード・ドーパント・プロファイルは、ゲート誘電体層２２の直ぐ下のチャネル２３に形成された比較的低いドーパント濃度を含む。ＳＳＲＷデバイスでは、ドーパント濃度は、ゲート誘電体層２２からの距離の関数として急激に増加し、それから、チャネル領域２３中の比較的深いところで平らになる。（トンプソン（Thompson）他、「ＭＯＳスケーリング：２１世紀のトランジスタの課題（MOS scaling: TransistorChallenges for the 21st Century）」、インテル技術ジャーナル（Intel Technology Journal）、Q3'98、1〜19頁を参照されたい）。この文献で、9頁に、「レトログレード・プロファイルは、一般に、ＰＭＯＳデバイスの場合は砒素またはアンチモン、またＮＭＯＳデバイスの場合はインジウムのような低速拡散ドーパント種を使用してつくられる」と述べられている。
超薄ＳＯＩＭＯＳＦＥＴ（ＳＯＩ厚さが５０ｎｍより薄い）は、垂直寸法（接合深さおよび空乏幅のような）を減少する他の魅力ある選択肢である。このＭＯＳＦＥＴは、ショート・チャネル効果を効果的に軽減し、漏れ電流の大部分をなくすることができる。
「局部絶縁物構造を有するトランジスタ（Transistor with LocalInsulator Structure）」という名称のユー（Yu）他の米国特許第６，０８４，２７１号は、完全空乏型シリコン・オン・インシュレータ（ＳＯＩ）ＭＯＳＦＥＴについて記載し、「従来の相補型金属酸化物半導体（ＣＭＯＳ）製造技術によれば、空乏層厚さの減少は超階段レトログレード・ウェル（ＳＳＲＷ）イオン打込みプロセスによって実現される。しかし、このプロセスは、その後の熱プロセス（例えば、アニール）中のドーパント原子の拡散によって制限される。イオン打込みプロセスは、一般に、トランジスタのために８０ナノメートル以上のボディ厚さを実現することができるに過ぎない。したがって、バルク半導体型デバイス用の従来の製造技術では、８０ｎｍより薄いボディ厚さを有するトランジスタをつくることができない。」「したがって、バルク半導体型デバイスは、比較的大きなボディ厚さのために不利な特性になりやすい。これらの不利な特性には、理想的とは言えないサブスレッショルド電圧低下、ショート・チャネル効果（「大きなサブスレッショルド変動」に変わることがある）、およびドレイン誘起バリア重層化がある。さらにまだ、バルク半導体型デバイスは、大きな接合キャパシタンス、効果的でない分離、および小さな飽和電流のようなさらに他の不利な特性になりやすい。トランジスタがいっそう小さくなり、ＩＣでトランジスタ密度が増すにつれて、これらの特性は目立ってくる。」と述べている。
「弗化ホウ素化合物ドーピングによる超浅超急峻レトログレード・エピ・チャネルを有する半導体デバイスの製造方法（Method for Fabricating Semiconductor Device with Ultra-ShallowSuper-Steep-Retrograde Epi-Channel by Boron-FluorideCompound Doping）」という名称のソーン（Sohn）の米国特許第６，７３０，５６８号には、超低エネルギー・イオン打込みおよびレーザ熱アニール（ＬＴＡ）プロセスによって形成されたエピ・チャネルを有する半導体デバイスの製造方法が記載されている。（ＳＴＩ）構造を有するフィールド酸化物層が半導体基板に形成され、Ｐ型ドーパントが、Ｐ型ウェルを形成するために基板にイオン打ち込みされる。引き続いて、超低エネルギー（１ｋｅＶ）でホウ素イオンが打ち込まれて、デルタ・ドープ・チャネル・ドーピング層が形成される。それから、半導体基板の表面を非晶質化するための事前非晶質化なしに、レーザ熱アニール（ＬＴＡ）プロセスが行われる。レーザ熱アニール・プロセスによって、チャネル・ドーピング層を化学的に安定なチャネル・ドーピング層に変えることだけでなくチャネル・ドーピング層内のホウ素の再分布も抑制される。それから、エピタキシャル層が高温でチャネル・ドーピング層の上に選択的に成長されて、超急峻レトログレード（ＳＳＲ）エピ・チャネル構造が形成される。
「ＳＯＩデバイスのドープ領域を形成する方法（Method for FormingDoped Regions on an SOI Device）」という名称のイー（Yeh）他の米国特許第６，３２３，０７３号は、要約で、ＳＯＩ層が誘電体層およびその誘電体層上に形成されたシリコン層を有すると述べている。浅いトレンチ分離（ＳＴＩ）構造がシリコン層に形成され、この分離構造は誘電体層まで貫通している。熱拡散プロセスが行われて、ドーパントをシリコン層の第１の領域に押し込んで、Ｎ−ウェル・ドープ領域またはＰ−ウェル・ドープ領域を形成する。次に、熱拡散プロセスで、ドーパントがシリコン層の第２の領域に押し込まれて、Ｐ−ウェル・ドープ領域またはＮ−ウェル・ドープ領域が形成される。それから、分子線エピタキシィ（ＭＢＥ）成長プロセス、液相エピタキシィ（ＬＰＥ）成長プロセス、または気相エピタキシィ（ＶＰＥ）成長プロセスによって、厚さ約２００オングストロームのエピタキシャル層が、シリコン層の表面に成長される。イー他の特許は、「このようにして、ドーピング濃度分布はＳＳＲ分布曲線を表す。ＳＳＲ分布の下で、ドーピング濃度はゲートに近い領域で減少する。これによって、チャネル中の電子および正孔の移動度が高くなり、従来技術に比べて電流速度が相当に改善される。その上、ショート・チャネル効果（ＳＣＥ）が防止される。ソースとウェルおよびドレインとウェルとの界面の接合キャパシタンス（Ｃｊ）も減少して、ＭＯＳトランジスタの電気的性能が高められる。」と述べている。
「超急峻レトログレード・ウェルを使用する先進ＣＭＯＳ（Advanced CMOSUsing Super Steep Retrograde Wells）」という名称のバブカック（Babcock）の米国特許出願公開第２００２００３３５１１Ａ１号は、「真性ドープ・チャネル領域を有する超急峻レトログレード・ウェルを使用することは、ＣＭＯＳデバイスの性能面で著しく有利である。この有利点には、ショート・チャネル効果を減少すること、チャネル領域での移動度の増加、より高い移動度、より少ない寄生キャパシタンス、およびショート・チャネル効果の軽減がある。超急峻レトログレード・ウェルは、先進ＣＭＯＳデバイスにとって著しい有利点を有するが、大量の集積回路用途のためにこのデバイスを製造するとき、この構造を実現することは非常に困難である。特にＮＭＯＳトランジスタのようなｐ−ウェル・デバイスの場合に、この困難さは、レトログレード・ウェル・ドーパント種のチャネル領域中への外方拡散に起因している。実際、現在シリコン処理技術では、４ｎｍ未満で３桁程度も変化することを目標とした厳しいドーピング・プロファイルを実現することは、２００８年までにできないことが明らかになった。」と述べている。したがって、真性に近いトランジスタ・チャネル領域を有する超急峻レトログレード・ウェルの形成を可能にする新しい処理技術が大いに必要である。請求項１に、バブカック他は次のように記載している。すなわち、ＳＳＲＷを有するトランジスタは、上面を有する半導体基板を供給することと、基板の上面の下の第１の距離のところに位置付けされた炭素を含むキャップ層（cappinglayer）と、キャップ層の下に位置付けされた基板中のレトログレード・ウェル領域と、前記キャップ層の上に位置付けされ第２の距離だけ離れた前記基板中のソース領域およびドレイン領域と、基板の上面のゲート誘電体層と、前記ソース領域とドレイン領域との間に位置付けされたゲート誘電体層上の導電性ゲート層とを備える。
超薄ＳＯＩＣＭＯＳＦＥＴまたはＣＭＩＳＦＥＴ（ＳＯＩ厚さが５０ｎｍ未満）は、垂直寸法（接合深さおよび空乏幅のような）を減少する他の魅力ある選択肢である。これは、ショート・チャネル効果を効果的に軽減し、また漏れ電流の大部分をなくすることができる。
「超薄ＳＯＩＭＯＳトランジスタの形成方法（Method of Forming an Ultra-ThinSOI MOS transistor）」という名称のシュ（Hsu）の米国特許第６，４９５，４０１号は、「シリコン・ウェーハはその上に形成された酸化物層を有す。一番上のシリコン層が最先端の付着技術によって酸化物層の上に付着される。この一番上のシリコン層は熱酸化またはエッチングによって所望の厚さに薄くされる。この厚さは好ましくは約１０ｎｍから３０ｎｍである。デバイス分離は、メサ分離のためにシリコン・アイランドをエッチングすることによって、またはＬＯＣＯＳプロセスによって行われる。」と述べている。
「ショート・チャネル制御の改善された超薄ＳＯＩデバイス（Ultra Thin SOIDevices with Improved Short-Channel Control）」という名称のクリヴォカピック（Krivokapic）の米国特許第６，５０１，１３４号は、ほぼ５０〜６０ｎｍの厚さの通常ドープされていない埋込み酸化物層ＳｉＯ２をバルク基板の最上部に有するＳＯＩデバイスを示している。埋込み酸化物層の上に、ドープされていない超薄アンドープＳＯＩシリコン層があり、このシリコン層は５〜２０ｎｍの厚さである。ＳＯＩシリコン層の上に、二酸化珪素もしくは、０．８〜１．４ｎｍの同等酸化物厚さを有する窒化珪素、酸化アルミニウム、五酸化タンタル、または酸化ハフニウムで構成されたゲート誘電体が形成される。導電性金属ゲート電極は、ＴｉＮ、ＴａＮ、ＴａＷ、Ｗ、Ａｌ、Ｎｉ、Ｔａ、Ｍｏ、またはＣｒを付着され、さらにパターン形成され、３０〜６０ｎｍのゲート長で、ほぼ２．５〜２５ｎｍの厚さを有する。５０〜１００ｎｍの厚さを有するポリシリコン封止層がゲート電極上に付着され、ゲート電極と一致してパターン形成される。この特許は、「封止層は一般に、ゲート形成後の処理中に製造ラインの相互汚染を防ぐために必要である」と述べている。この特許は、「１０〜１５ｎｍのポリシリコンを付着し、異方性エッチングしてポリのスペーサを形成し、このスペーサは、ドープされたとき、サイド・ゲートとして機能する」ことを示している。これまでＳＯＩシリコン層がドープ・チャネル領域を形成するようにドープされ、ソース領域およびドレイン領域がＳＯＩ層に形成されるという指摘はない。
「側壁の共形チャネル層付着による縦型電界効果トランジスタの製法およびこれによって製造された縦型電界効果トランジスタ」という名称のチャング（Zhang）の米国特許出願公開第２００２００６０３３８Ａ１号は、以下のように述べている。
「ショート・チャネル効果を軽減しようとする試みで、プレーナ完全空乏型超薄ボディ・セミコンダクタ−オン−インシュレータ（ＳＯＩ）ＦＥＴを開発した。例えば、セミコンダクタ−オン−インシュレータ基板およびエッチバックまたは酸化物薄化を使用して、超薄ＳＯＩチャネルを得ることができる。例えば、チョイ（Choi）他、「極端０．１ミクロン以下時代の超薄ボディＳＯＩＭＯＳＦＥＴ（Ultra-Thin Body SOI MOSFET for Deep-Sub-Tenth-Micron Era）」、１９９９年、アイ・イー・ディ・エム（ＩＥＤＭ）、ペーパペーパ3.7.1、919〜921頁を参照されたい。他の方法では、非晶質シリコンまたはシリコン・ゲルマニウム合金の薄い層が平面酸化物表面に付着され、それに続いて横方向固体結晶化が行われた。ヨウ（Yeo）他、ＳｉＧｅ／Ｓｉへテロ構造チャネルを有するナノスケール超薄ボディ・シリコン−オン−インシュレータＰ−ＭＯＳＦＥＴ（Nanoscale Ultra-Thin-Body Silicon-On-Insulator P-MOSFETwith a SiGe/Si Hetero-structure Channel）、アイ・イー・イー・イー電子デバイス・レター（IEEEElectron Device Letters）、2000年、21巻（Vol. 21）、4号（NO. 4）、161〜163頁を参照されたい。」
先に示したように、空乏層厚さの減少は超階段レトログレード・ウェル（ＳＳＲＷ）イオン打込みプロセスによって実現されることは、従来技術でよく知られている。しかし、そのようなデバイスは、より小さな寸法では不合格になった。というのは、その後の熱プロセス（例えば、アニール）中のドーパント原子の拡散のためにプロセスが制限されるからである。先に引用したユー（Yu）他の米国特許第６，０８４，２７１号に述べられているように、「イオン打込みプロセスでは、一般に、トランジスタのために８０ナノメートル以上のボディ厚さを実現できるに過ぎない。したがって、バルク半導体型デバイス用の従来の製造技術で、８０ｎｍ未満のボディ厚さのトランジスタをつくることはできない。
米国特許第６，０８４，２７１号 米国特許第６，７３０，５６８号 米国特許第６，３２３，０７３号 米国特許出願公開第２００２００３３５１１Ａ１号 米国特許第６，４９５，４０１号 米国特許第６，５０１，１３４号 米国特許出願公開第２００２００６０３３８Ａ１号 エス・エム・スジー（S. M. Sze）、「半導体デバイス物理および技術（semiconductorDevices Physics and Technology）」、ジョン・ウィリー・アンド・サンズ（John Wiley & Sons）、1985年、213頁 トンプソン（Thompson）他、「ＭＯＳスケーリング：２１世紀のトランジスタの課題（MOSscaling: Transistor Challenges for the 21st Century）」、インテル技術ジャーナル（IntelTechnology Journal）、Q3'98、1〜19頁 チョイ（Choi）他、「極端０．１ミクロン以下時代の超薄ボディＳＯＩＭＯＳＦＥＴ（Ultra-Thin Body SOI MOSFET for Deep-Sub-Tenth-Micron Era）」、１９９９年、アイ・イー・ディ・エム（ＩＥＤＭ）、ペーパ3.7.1、919〜921頁 ヨウ（Yeo）他、ＳｉＧｅ／Ｓｉへテロ構造チャネルを有するナノスケール超薄ボディ・シリコン−オン−インシュレータＰ−ＭＯＳＦＥＴ（NanoscaleUltra-Thin-Body Silicon-On-Insulator P-MOSFET with a SiGe/SiHetero-structure Channel）、アイ・イー・イー・イー電子デバイス・レター（IEEE Electron Device Letters）、2000年、21巻（Vol.21）、4号（NO. 4）、161〜163頁
本発明の目的は、並外れた反転キャリア輸送（移動度）を保証することである。
本発明の他の目的は、ＳＣＥ（ショート・チャネル効果）の制御の向上を実現することである。
本発明のなお他の目的は、接合キャパシタンスおよび接合漏れの減少を実現することである。
本発明のさらに他の目的は、空間電荷に関連した閾値電圧（Ｖｔｈ）の変動を最小限にし、かつＭＯＳＦＥＴの製造容易性の向上を実現することである。
先に述べた本発明の目的を満たす本発明の有利点は次の通りである。
１．高濃度ドープ層（ＳＳＲＷ）をゲート誘電体からより遠く離して位置付けすることで生じる真性チャネル層および小さな表面垂直方向電界によって、並外れた反転キャリア輸送（移動度）が保証される。
２．超薄ＳＯＩの高濃度ドープＳＳＲＷによって、ＳＣＥ（ショート・チャネル効果）スペースの優れた制御を実現する。
３．超薄ＳＯＩを使用して、接合キャパシタンスおよび接合漏れを著しく減少することができる。
４．部分空乏ボディおよびアンドープ表面層によって、空間電荷に関連した閾値電圧（Ｖｔｈ）の変動を著しく最小限にすることができる。この閾値電圧（Ｖｔｈ）の変動は、製造容易性にとって非常に重要な問題である。
本発明の一態様に従って、以下のステップを含んだ超急峻レトログレード・ウェル（ＳＳＲＷ）ＦＥＴ（電界効果トランジスタ）デバイスの製造方法が提供される。基板にＳＯＩ層を形成するステップ。超薄ＳＯＩ層を形成するようにＳＯＩ層を薄くするステップ。ＳＯＩ層をＮグラウンド層領域とＰグラウンド層領域とに分割する分離トレンチを形成するステップ。ＳＯＩ層で形成されたＮグラウンド層領域およびＰグラウンド層領域にそれぞれＮ型およびＰ型ドーパントをドープするステップ。Ｎグラウンド層領域およびＰグラウンド層領域の上に半導体チャネル領域を形成するステップ。チャネル領域の上のゲート電極スタックならびにＦＥＴのソースおよびドレイン領域を形成するステップ。好ましくは、ＳＯＩ層は連続した酸化および剥離のステップで薄くされて、薄くされたＳＯＩ層を形成する。好ましくは、パッド酸化物層およびパッド窒化物層が薄くされたＳＯＩ層の上に形成される。好ましくは、分離トレンチが、デバイスに形成されて、薄くされたＳＯＩ層を第１の領域と第２の領域とに分割する。好ましくは、分離誘電体が、分離トレンチを充填して形成される。好ましくは、第１および第２の領域は、ＳＯＩＮ−ウェルおよびＳＯＩＰ−ウェルをそれぞれ形成するように、Ｎ型ドーパントおよびＰ型ドーパントをイオン打ち込みされる。好ましくは、真性エピタキシャル層が、ＳＯＩＮ−ウェルおよびＳＯＩＰ−ウェルの各々の上にそれぞれ形成される。好ましくは、その場反対ドーピングがエピタキシャル層に行われる。好ましくは、分離誘電体を形成する前に、ライナが分離トレンチ中に形成される。好ましくは、Ｎ−ウェルおよびＰ−ウェルを形成する前に犠牲層が付けられ、そしてその後取り除かれる。好ましくは、エピタキシャル層を形成する前に、Ｎグラウンド層領域およびＰグラウンド層領域の表面に拡散抑制バリアが形成される。
本発明の他の態様に従って、超急峻レトログレード・ウェル（ＳＳＲＷ）ＦＥＴ（電界効果トランジスタ）デバイスは、基板上に形成された超薄ＳＯＩ層を備える。分離トレンチがＳＯＩ層をＮグラウンド層領域とＰグラウンド層領域とに分割する。Ｎグラウンド層領域およびＰグラウンド層領域は、それぞれ高濃度ドーピング・レベルのＮ型ドーパントおよびＰ型ドーパントをドープされたＳＯＩ層で形成される。半導体チャネル領域がＮグラウンド層領域およびＰグラウンド層領域の上に形成される。ＦＥＴのソース領域およびドレイン領域は、チャネル領域に近接して並び、ゲート電極スタックがチャネル領域の上にある。
１．真性チャネル層によって、並外れた反転キャリア輸送（移動度）が保証される。
２．超薄ＳＯＩおよび高濃度ドープＳＳＲＷによって、ＳＣＥ（ショート・チャネル効果）の優れた制御が可能になる。
３．超薄ＳＯＩの使用で、接合キャパシタンスおよび接合漏れを著しく減少することができる。
４．部分空乏化ボディによって、製造容易性にとって非常に重要な問題である空間電荷に関連したＶｔｈ変動を著しく最小限にすることができる。
本発明およびその目的および特徴は、図面と共に解釈されるとき、以下の詳細な説明および添付の特許請求の範囲によって、いっそう容易に明らかになるであろう。
本発明の前記および他の態様および有利点は、添付の図面を参照して以下で説明し、また記述する。
図３〜１７は、本発明の方法に従って超急峻レトログレード・ウェル（ＳＳＲＷ）ＳＯＩデバイス３０を形成するプロセスを示す。
図３は、準備段階のＳＳＲＷＳＯＩデバイス３０を示し、基板３１の上に埋込み酸化物（ＢＯＸ）層３２およびその上に厚いＳＯＩ層３３Ｋが形成されている。厚いＳＯＩ層３３Ｋは、約５５ｎｍ以上の厚さで形成されている。
図４は、超薄ＳＯＩ層を形成するために厚いＳＯＩ層３３Ｋが薄くされた後の図３のデバイスを示す。この超薄ＳＯＩ層３３は、約５０ｎｍ以上である大抵の他の超薄層と異なって、約１０ｎｍから約４０ｎｍの厚さである。熱酸化のプロセスでＳＯＩ層３３Ｋを酸化する。それから、説明の都合で図示しないが、層３３Ｋの酸化された厚さを、ウェット化学エッチングのプロセスで取り除く。
図５は、従来の一様パッド酸化物層３４および従来の一様パッド窒化物層３５が、この順序で、ＳＯＩ層３３の上に形成された後の図４のデバイス３０を示し、ここで、パッド酸化物層３４のために熱酸化、またパッド窒化物層３５のために化学気相成長（ＣＶＤ）のような従来プロセスを使用する。一様パッド窒化物層３５の上面は露出されている。
図６は、第１のパターン形成用マスク３６Ｌ／３６Ｒがパッド窒化物層３５の上面を覆って形成された後の図５のデバイス３０を示す。パターン形成用マスク３６Ｌ／３６Ｒを貫通する開いた中心の窓３６Ｗがあり、このパターン形成用マスク３６Ｌ／３６Ｒは、この中心の窓３６Ｗの両側に左のマスク部分３６Ｌおよび右のマスク部分３６Ｒを含む。開いた中心の窓３６Ｗは、図７および８に見られる分離トレンチ３７をパターン形成するように構成されている。分離トレンチ用の窓３６Ｗは、パッド窒化物層３５の上面の一部を露出させる開口を実現し、パッド窒化物層３５、パッド酸化物層３４および超薄ＳＯＩ層３３を通してエッチングして分離トレンチ３７を形成するための手段を提供する。
図７は、分離トレンチ３７が窓３６Ｗを通してエッチングされた後の図６のデバイス３０を示す。分離トレンチ３７は、パッド窒化物層３５、パッド酸化物層３４およびＳＯＩ層３３を通して下方にＢＯＸ層３２の上面まで延びている。分離トレンチ３７の左に、左のパッド窒化物層３５Ｌ、左のパッド酸化物層３４Ｌおよび左のＳＯＩ層３３Ｌが、この順序で、左のマスク部分３６Ｌの下に上から下まである。分離トレンチ３７の右に、右のパッド窒化物層３５Ｒ、右のパッド酸化物層３４Ｒおよび右のＳＯＩ層３３Ｒが、この順序で、右のマスク部分３６Ｒの下に上から下まである。分離トレンチは、反応性イオン・エッチング（ＲＩＥ）のようなプロセスでエッチングされる。
図８は、パターン形成用マスク３６Ｌ／３６Ｒをデバイスから取り除いて、パッド窒化物層３５Ｌ／３５Ｒの上面を露出させた後の図７のデバイス３０を示す。それから、分離トレンチ３７の中の左のＳＯＩ層３３Ｌおよび右のＳＯＩ層３３Ｒの側壁にシリコン酸化物ライナ３８を形成した。シリコン酸化物ライナ３８は、熱酸化のようなプロセスで形成する。
図９は、好ましくは浅いトレンチ分離（ＳＴＩ）領域を備える分離領域３９が分離トレンチ３７に形成された後の図８のデバイス３０を示す。分離領域３９は分離トレンチ中にシリコン酸化物を付着して形成されて、このシリコン酸化物は、分離トレンチ３７を充填し、かつシリコン酸化物ライナ３８を分離領域３９中のシリコン酸化物の一体化部分として取り込んでいる。好ましくは、シリコン酸化物を付着して分離領域３９を形成するために使用されるプロセスは、高密度プラズマ化学気相成長（ＨＤＰＣＶＤ）である。
それから、分離領域３９のシリコン酸化物は、好ましくは化学機械平坦化（ＣＭＰ）によって平坦化して、パッド窒化物層３５Ｌ／３５Ｒの上面を露出させるようにＳＴＩ層３９を低くする。
図１０は、好ましくはウェット化学エッチングのプロセスによって、パッド窒化物層３５Ｌ／３５Ｒおよびパッド酸化物層３４Ｌ／３４Ｒをデバイス３０から取り除いた後の図９のデバイス３０を示す。
それから、分離領域３９の左および右に分離領域３９と近接して並んでいる左のＳＯＩ領域３３Ｌおよび右のＳＯＩ領域３３Ｒの残っている部分の上に、犠牲シリコン酸化物層４０Ｌ／４０Ｒを形成する。犠牲酸化物層４０Ｌ／４０Ｒは、熱酸化のようなプロセスで形成される。
高濃度レベルのＮ＋およびＰ＋ドーパントをＳＯＩ層にイオン打ち込みして、ウェル領域を形成する。
図１１は、第２のフォトレジスト（ＰＲ）マスク４２を分離領域３９の右の犠牲シリコン酸化物層４０Ｒの上面に配置し、左のＳＯＩ領域３３Ｌのドーピングに備えて分離領域３９の左の犠牲シリコン酸化物層４０Ｌを露出された状態のままにした後の図１０のデバイス３０を示す。図１１において、犠牲シリコン酸化物層４０Ｌを通して左のＳＯＩ領域３３Ｌ中へのＮ型ドーパント・イオン４４の打込みを行って、左のＳＯＩウェル領域３３Ｌを形成する。好ましくは、Ｎ型ドーパントは、砒素（Ａｓ）イオン４４を含み、この砒素イオンは、打込みツールによって約１５ｋｅＶから約３０ｋｅＶのエネルギーで打ち込まれ、約１Ｅ１３原子／ｃｍ３から約７Ｅ１３原子／ｃｍ３の砒素原子の濃度を生じる。２ｅ１３ｃｍ−３の追加の６０ｋｅＶＡｓ打込みを４０ｎｍのグラウンド層に使用して、深いウェル打込みを実現し、それで底面の漏れチャネルを遮断する。
図１２は、分離領域３９の右の犠牲シリコン酸化物層４０Ｒの上面から第２のフォトレジスト・マスク４２を取り除き、そして第３のフォトレジスト（ＰＲ）マスク４５を分離領域３９の左の犠牲シリコン酸化物層４０Ｌの上面に配置して、右のＳＯＩ領域３３Ｒのドーピングに備えて分離領域３９の右の犠牲酸化物層４０Ｒの上面を露出された状態のままにした後の図１１のデバイス３０を示す。図１２において、犠牲シリコン酸化物層４０Ｒを通して右のＳＯＩ領域３３Ｒ中へのＰ型ドーパント・イオン４６の打込みを行って、右のＳＯＩウェル領域３３Ｒを形成する。好ましいＰ型ドーパントは、ホウ素（Ｂ）イオン４６を含み、このホウ素イオンは、打込みツールによって約２ｋｅＶから約１２ｋｅＶのエネルギーで打ち込まれ、約１Ｅ１３原子／ｃｍ３から約１．１Ｅ１４原子／ｃｍ３のホウ素原子の濃度を生じる。
図１３は、第３のフォトレジスト・マスク４５をデバイス３０から取り除いて、犠牲シリコン酸化物層４０Ｌ／４０Ｒの両方の上面を露出された状態のままにした後の図１２のデバイス３０を示す。それから、好ましくはウェット・エッチングのプロセスによって、左のＳＯＩウェル領域３３Ｌおよび右のＳＯＩウェル領域３３Ｒから犠牲シリコン酸化物層４０Ｌ／４０Ｒを取り除いて、左のＳＯＩ領域３３Ｌおよび右のＳＯＩ領域３３Ｒの上面を露出された状態のままにする。
図１４は、Ｎ＋ＳＯＩウェル領域３３ＬおよびＰ＋ＳＯＩウェル領域３３Ｒの上にドーパント拡散抑制バリア４７Ｌ／４７Ｒ（点線によって想像で示す）を設ける随意のステップが行われた後の図１３のデバイス３０を示す。ドーパント拡散抑制バリア４７Ｌ／４７Ｒは、ウェル領域３３Ｌ／３３Ｒからその上に形成されることになる図１５に示す領域４８Ｌ／４８Ｒへのドーピング拡散を遅くするために設けられる。
随意の拡散抑制プロセス
１．ドーパント拡散抑制バリア４７Ｌ／４７Ｒを形成するために、ウェル領域３３Ｌ／３３Ｒの上面は、ドーピング拡散抑制イオンを領域３３Ｌ／３３Ｒの上面に同時に打ち込んで処理される。そのようなイオンの例は、３３Ｌ／３３Ｒ層の上面への炭素（Ｃ）、ゲルマニウム（Ｇｅ）および／またはキセノン（Ｘｅ）である。
２．もしくは、Ｓｉ−Ｏ−ＣＨ３メトキシ基末端、アルキル基末端、現場で成長された炭化珪素（ＳｉＣ）、またはその場に成長させるシリコン・ゲルマニウム（ＳｉＧｅ）のようなドーパント拡散抑制種の単分子層で、ＳＯＩウェル領域３３Ｌ／３３Ｒの表面を処理することができる。生成されたドーパント拡散抑制皮膜は、ドーパント拡散抑制バリア４７Ｌ／４７Ｒとして作用することになるが、下のＳＯＩ領域３３Ｌ／３３Ｒの格子構造とエピタキシャルなシリコンをそのバリア表面にその後に成長できるために、比較的薄く保たなければならない（ただの１ｎｍまたは数ｎｍ未満）。
この実施例では、それぞれ約５５ｎｍの厚さのＳＯＩ層を有する２枚のシリコン・オン・インシュレータ（ＳＯＩ）基板を使用した。イオン打込みツールで１０ｋｅＶのエネルギーで打ち込まれる２Ｅ１３Ｂ原子／ｃｍ２のイオン・ドーズ量を使用して、イオン打込みによって、各ＳＯＩ基板特に各ＳＯＩ層にホウ素（Ｂ）をドープした。それから、その試料を約１０００℃で１０秒足らずアニールした。それから、各ＳＯＩ基板は、ＳＯＩ層を水素末端化するステップにかけた。水素末端化は、室温で各ＳＯＩ基板に希釈弗化水素酸を塗布して実現した。水素末端化後、１枚のＳＯＩ基板を、メタノールに溶解した５×１０−４Ｍヨー素の溶液に室温で浸漬して、Ｓｉ−Ｏ−ＣＨ３の単分子層としてＳＯＩ層に結合された炭素および酸素を含んだメトキシ基末端を実現した。ヨー素／メタノール浸漬は、室温で約２０分間行った。それから、浸漬されたＳＯＩ基板をメタノールで洗い、そして標準的な表面張力勾配乾燥プロセスを使用して乾燥した。上述のように処理されたＳＯＩ基板の各々に、約４０ｎｍの厚さを有するエピタキシャル・シリコン（Ｓｉ）層を７５０℃で付着した。ヨー素／メタノール処理にさらされなかったＳＯＩ基板は比較用の試料を代表し、一方で、ヨー素／メタノールで処理されたＳＯＩ基板は本発明を代表する。それから、付着の後で、および１０００℃の温度で５秒の付着後アニールの後で、各試料のホウ素ＳＩＭＳデータを収集した。収集されたデータには、付着後アニールの後の比較試料についての上の実験のためのホウ素ＳＩＭＳデータ、Ｓｉオーバレイヤー（overlayer）の付着後（アニール前）の比較試料のデータ、付着後アニールの後の発明の試料のデータ、およびＳｉオーバレイヤーの付着後（アニール前）の発明の試料を代表するデータがあった。ＳＩＭＳデータより、付着されたままおよび付着後アニールを行った後の本発明の試料は、本発明の処理ステップのない試料よりもＳｉオーバレイヤー中へのホウ素拡散がより少ないことが明らかになった。
先に述べた本発明のヨー素／メタノール処理方法を使用して、他のＳＯＩ基板を処理し、その後で、試料を真空中において８５０℃でアニールし、そして約３０ｎｍの厚さを有するエピタキシャルＳｉオーバレイヤーを８５０℃で付着した。この試料の高分解能（３ｎｍスケール）ＴＥＭ像および低分解能（５０ｎｍスケール）ＴＥＭ像を取った。ＴＥＭは、本発明のヨー素／メタノール処理ステップによって、元のＳＯＩ層の格子構造に対するＳｉオーバレイヤーのエピタキシャル整列は乱されないことを示している。ＳＯＩ層とＳｉオーバレイヤーとの界面の炭素および酸素のドーズ量は、それぞれ１．１Ｅ１４原子／ｃｍ２および１．１Ｅ１３原子／ｃｍ２であった。この界面はＴＥＭで見えない。それで、ＳＯＩ基板の格子はエピタキシャルＳｉオーバレイヤーと区別できない。
ＳＯＩ領域の上に真性エピタキシャル層を形成
図１５は、約５ｎｍから約１５ｎｍの厚さを有する超薄真性エピタキシャル領域４８Ｌ／４８Ｒを形成した後の図１４のデバイス３０を示す。この超薄真性エピタキシャル領域４８Ｌ／４８Ｒは、それぞれ高濃度ドープＳＯＩ領域３３Ｌ／３３Ｒの上の真性チャネル領域として使用されることになる。エピタキシャル領域４８Ｌ／４８Ｒは、ＳＯＩ領域３３Ｌ／３３Ｒの結晶構造に基づいたＲＴＣＶＤ（急速熱化学気相成長）によって、分離領域３９を除いて、垂直方向に異方的に成長される。
図１６は、真性エピタキシャル領域４８Ｌ／４８Ｒの外面に薄いゲート誘電体層５０を形成した後の図１５のデバイス３０を示す。ゲート誘電体層５０は、ゲート酸化物（二酸化珪素）または窒化珪素酸化物、二酸化ハフニウム珪素（ＨｆＯ２）、一酸化ハフニウム珪素（ＨｆＯ）、酸化ジルコニウム（ＺｒＯ）、または二酸化アルミニウム（ＡｌＯ２）のような任意の他のよく知られているゲート誘電体を含むことができる。
図１７は、ゲート誘電体層５０の上にＰ＋ゲート電極５４ＰおよびＮ＋ゲート電極５４Ｎを含んだＰＦＥＴデバイスおよびＮＦＥＴデバイスを形成した後の図１６のデバイス３０を示す。上のドレイン領域５５Ｌ／５５Ｒおよびソース領域５６Ｌ／５６Ｒは、ゲート電極５４Ｐ／５４Ｎから離れてエピタキシャル領域４８Ｌ／４８Ｒ中のチャネル領域ＣＨと近接して並んでいる。ゲート電極５４Ｐ／５４Ｎそれぞれの下のグラウンド層３３Ｌ／３３Ｒにそれぞれ形成された下のドレイン領域５５Ｌ’／５５Ｒ’および下のソース領域５６Ｌ’／５６Ｒ’がある。下のソース領域５５Ｌ’／５５Ｒ’および下のドレイン領域５６Ｌ’／５６Ｒ’は、高濃度ドープＳＯＩ／グラウンド層領域３３Ｌ／３３Ｒを通過して埋込み酸化物層３２まで達して、接合面積の最小化を保証しているのが示されている。したがって、接合キャパシタンスおよび漏れは最小限になる。チャネル領域ＣＨは、真性エピタキシャル領域４８Ｌ／４８Ｒに形成され、したがって、図１６のように、Ｎ＋／Ｐ＋高濃度ドープＳＯＩ／グラウンド層３３Ｌ／３３Ｒの上に位置している。シリサイド・コンタクト６９をソース／ドレイン領域５６／５５に設ける。シリサイド領域５４Ｐ’／５４Ｎ’はゲート電極５４Ｐ／５４Ｎの上に形成される。シリコン酸化物延長スペーサ５２、誘電体側壁スペーサＳＰおよびＴＥＯＳ／ソース・ドレインスペーサ５３は、ゲート電極５４とは別に形成することができる。
本発明の方法の第１の実施形態
図１８は、本発明の方法の第１の実施形態の流れ図を示す。図１８に示すプロセスは、開始７０で始まり、ステップ７１に進み、ここでデバイス３０が処理される。図３で初期に５５ｎｍ以上の厚さを有していたＢＯＸ基板３１上のＳＯＩ層３３Ｋは、図４に関連して先に説明したように酸化および剥離のプロセスで、約１０ｎｍから約４０ｎｍの極端に薄い厚さまで薄くされる。
ステップ７１の終りで、ＳＯＩ層３３の所望の厚さに達する。
ステップ７２で、パッド酸化物層３４、パッド窒化物層３５が、図５に示すように、薄くされたＳＯＩ層３３の上に形成される。それから、図６に示すように、貫通する分離用中心開口３６Ｗを有する分離パターン形成用マスク３６Ｌ／３６Ｒが、パッド窒化物層３５の上に形成される（ＳＯＩ層３３の上）。
ステップ７３で、分離トレンチ３７が分離用の窓３６Ｗを通してデバイス３０の上から下方に形成され、その結果、トレンチは、図７に関連して先に説明したように、パッド窒化物層３５、パッド酸化物層３４、およびＳＯＩ層３３を通り抜けてＢＯＸ層３２の上面まで達する。
ステップ７４で、図８に示すように、酸化物ライナ３８が、分離トレンチ３７の中に、ＳＯＩ領域３３Ｌ／３３Ｒの側壁に形成される。
ステップ７５で、図９に示すように、分離トレンチ３７が、シリコン酸化物のような分離誘電体材料で充填されて、分離領域３９が形成される。分離領域は、当業者が理解するように、ＳＴＩまたはメサ分離構造を備える。
ステップ７６で、図１０において、シリコン酸化物または同様なものの犠牲層４０Ｌ／４０Ｒが、ＳＯＩ領域３３Ｌ／３３Ｒの上面に形成される。
次に、図１１で示すように、マスク４２が、犠牲層４０Ｒの上面に形成されて、ＳＯＩ領域３３Ｒを保護する。そして、Ｎ型ドーパントが、図１１に関連して先に説明したように、左のＳＯＩ領域３３Ｌ中に高濃度Ｎ＋ドーピング・レベルにイオン打ち込みされる。
次に、図１２で示すように、マスク４２が取り除かれ、別のマスク４５が犠牲層４０Ｌの上面に形成されてＳＯＩ領域３３Ｌを保護する。そして、Ｐ型ドーパントが、図１２に関連して先に説明したように、右のＳＯＩ領域３３Ｒ中に高濃度Ｐ＋ドーピング・レベルにイオン打ち込みされる。
ステップ７７で、図１３で示すように、マスク４５および犠牲層４０Ｌ／４０Ｒが取り除かれる。
図１４は、プロセスの第２の実施形態に含まれ先に説明した随意のステップに関連し、以下でさらにより詳細に説明する。
ステップ７８で、図１５に示すように、約５ｎｍから約１５ｎｍの範囲の厚さを有する超薄真性エピタキシャル領域４８Ｌおよび４８Ｒが、それぞれＳＯＩ領域３３Ｌおよび３３Ｒの上に形成される。
ステップ７９で、図１６で示すように、ゲート誘電体層５０が真性エピタキシャル領域４８Ｌ／４８Ｒそれぞれに形成されるのが分かる。
ステップ８０で、本発明の方法の第１の実施形態のプロセスによるデバイス３０の形成を完成するために、図１７で示すような製造業者の選択に従って望まれるどんなＣＭＯＳデバイスでも形成する、当業者のよく知っているどのプロセスでも使用することができる。ステップ８１は、本発明の第１の実施形態のプロセスの終りである。
本発明の方法の第２の実施形態
図１９は、本発明の方法の第２の実施形態の流れ図を示す。図１９で示すプロセスは、開始９０で始まり、ステップ９１に進み、ここでデバイス３０が処理される。図３で初期に５５ｎｍ以上の厚さを有していたＢＯＸ基板３１上のＳＯＩ層３３Ｋは、図４に関連して先に説明したように酸化および剥離のプロセスで、約１０ｎｍから約４０ｎｍの極端に薄い厚さまで薄くされる。
ステップ９１の終りで、ＳＯＩ層３３の所望の厚さに達する。
ステップ９２で、パッド酸化物層３４、パッド窒化物層３５が、図５に示すように、薄くされたＳＯＩ層３３の上に形成される。それから、図６に示すように、貫通する分離用中心開口３６Ｗを有する分離パターン形成用マスク３６Ｌ／３６Ｒが、パッド窒化物層３５の上に形成される（ＳＯＩ層３３の上）。
ステップ９３で、分離トレンチ３７が分離用の窓３６Ｗを通してデバイス３０の上から下方に形成され、その結果、トレンチは、図７に関連して先に説明したように、パッド窒化物層３５、パッド酸化物層３４、およびＳＯＩ層３３を通り抜けてＢＯＸ層３２の上面まで達する。
ステップ９４で、図８に示すように、酸化物ライナ３８が、分離トレンチ３７の中に、ＳＯＩ領域３３Ｌ／３３Ｒの側壁に形成される。
ステップ９５で、図９に示すように、分離トレンチ３７が、シリコン酸化物のような分離誘電体材料で充填されて、分離領域３９が形成される。分離領域は、当業者が理解するように、ＳＴＩまたはメサ分離構造を備える。
ステップ９６で、図１０において、シリコン酸化物または同様なものの犠牲層４０Ｌ／４０Ｒが、ＳＯＩ領域３３Ｌ／３３Ｒの上面に形成される。
次に、図１１で示すように、マスク４２が、犠牲層４０Ｒの上面に形成されて、ＳＯＩ領域３３Ｒを保護する。そして、Ｎ型ドーパントが、図１１に関連して先に説明したように、左のＳＯＩ領域３３Ｌ中に高濃度Ｎ＋ドーピング・レベルにイオン打ち込みされる。
次に、図１２で示すように、マスク４２が取り除かれ、別のマスク４５が犠牲層４０Ｌの上面に形成されてＳＯＩ領域３３Ｌを保護する。そして、Ｐ型ドーパントが、図１２に関連して先に説明したように、右のＳＯＩ領域３３Ｒ中に高濃度Ｐ＋ドーピング・レベルにイオン打ち込みされる。
ステップ９７で、図１３で示すように、マスク４５および犠牲層４０Ｌ／４０Ｒが取り除かれる。
ステップ９８で、図１４で示すように、ドーパント拡散抑制バリア４７Ｌ／４７Ｒが高濃度ドープＳＯＩ領域３３Ｌ／３３Ｒの上に形成される。
随意のドーパント拡散抑制バリア４７Ｌ／４７Ｒを形成する２つのプロセスは、次の通りである。
随意の拡散抑制プロセス
１．ドーパント拡散抑制バリア４７Ｌ／４７Ｒを形成するために、領域３３Ｌ／３３Ｒの上面は、領域３３Ｌ／３３Ｒの上面にドーピング拡散抑制イオンを同時に打ち込んで処理される。そのようなイオンの例は、３３Ｌ／３３Ｒ層の上面への炭素（Ｃ）、ゲルマニウム（Ｇｅ）および／またはキセノン（Ｘｅ）である。
２．もしくは、Ｓｉ−Ｏ−ＣＨ３メトキシ基末端、アルキル基末端、その場に成長させる炭化珪素（ＳｉＣ）、またはその場に成長させるシリコン・ゲルマニウム（ＳｉＧｅ）のようなドーパント拡散抑制種の単分子層で、ＳＯＩ領域３３Ｌ／３３Ｒの表面を処理することができる。生成されたドーパント拡散抑制被膜は、ドーパント拡散抑制バリア４７Ｌ／４７Ｒとして作用することになるが、下のＳＯＩ領域３３Ｌ／３３Ｒの格子構造とエピタキシャルなシリコンをそのバリア表面にその後に成長できるために、比較的薄く保たなければならない（ただの１ｎｍまたは数ｎｍ未満）。
ステップ９９で、図１５に示すように、約５ｎｍから約１５ｎｍの範囲の厚さを有する超薄真性エピタキシャル領域４８Ｌおよび４８Ｒが、それぞれＳＯＩ領域３３Ｌおよび３３Ｒの上に形成される。
ステップ１００で、図１６で示すように、ゲート誘電体層５０が真性エピタキシャル領域４８Ｌ／４８Ｒそれぞれの上に形成されるのが分かる。
ステップ１０１で、本発明の方法の第２の実施形態のプロセスによるデバイス３０の形成を完成するために、図１７で示すような製造業者の選択に従って望まれるどんなＣＭＯＳデバイスでも形成する、当業者のよく知っているどのプロセスでも使用することができる。ステップ１０２は、本発明の第２の実施形態のプロセスの終りである。
以上のことをまとめると、本発明において、接合面積を最小限にするようにＳＳＲＷ方法が超薄ボディ構造と組み合わされ、それによって、上述の問題が解決される。本発明は、高性能ＣＭＯＳ用途の超薄ボディＳＳＲＷＭＯＳＦＥＴを組み立てる方法および構造を教示する。
プロセスの最重要点には、
ＳＯＩ基板での開始、ＳＴＩまたはメサ、およびウェル・イオン打込みを含み、
そして、ＳＯＩ表面は、その表面にドーパント拡散バリア（例えば、Ｓｉ−Ｏ−ＣＨ３メトキシ基末端）を形成するように予備処理されて、ホウ素拡散を遅くし、超急峻レトログレード・グラウンド層プロファイルの形成を手助けする。
ドーパント拡散を抑制する随意の表面処理
プロセスの最重要点：ｐＦＥＴとｎＦＥＴとの両方の真性チャネル層を形成するために、選択シリコン（Ｓｉ）エピタキシが使用される。
５ｎｍ〜１５ｎｍの真性エピタキシ、１０ｎｍ〜４０ｎｍＳＯＩの高濃度ドーピング。
本発明の利益には、以下の要素がある。
１．真性チャネル層によって、優れた反転キャリア輸送（移動度）が保証される。
２．超薄ＳＯＩおよび高濃度ドープＳＳＲＷによって、優れたＳＣＥ制御が可能になる。
３．超薄ＳＯＩの使用で、接合キャパシタンスおよび接合漏れを著しく減少することができる。
４．製造容易性にとって非常に重要な問題である、ドーピングの変動による閾値電圧のばらつきが、最小限になる。
プロセスの流れ（１）
ＳＯＩ基板で開始
酸化と剥離との連続ステップで、ＳＯＩ基板を１０ｎｍ〜４０ｎｍの所望の厚さまで薄くする。
浅いトレンチまたはメサ分離のような分離領域を設ける。
ｎＦＥＴ領域およびｐＦＥＴ領域のための選択イオン打込み
拡散抑制被膜
デバイスにおけるドーパントの拡散速度を抑制するために使用される本発明の随意の特徴。
１）炭素、ゲルマニウム（Ｇｅ）、および／またはキセノン（Ｘｅ）の同時打込み。
２）ＳＯＩ表面をドーパント拡散抑制種で予備処理する。（例えば、Ｓｉ−Ｏ−ＣＨ３メトキシ基末端、その場で成長された炭化珪素（ＳｉＣ）、または、その場で成長されたシリコン・ゲルマニウム（ＳｉＧｅ））。
プロセスの流れ（２）：選択シリコン・エピタキシ
選択シリコン・エピタキシを使用して、ｐＦＥＴデバイスとｎＦＥＴデバイスとの両方の真性チャネル層を形成する。随意に、選択エピタキシャル・プロセス中に、その場の反対ドーピングを追加して、閾値調整のより大きな範囲を可能にすることができる。
プロセスの流れ（３）
プロセスの残り部分は、以下に関して従来のＣＭＯＳの流れに従う。すなわち、
シリコン酸化物のようなゲート誘電体層、
ゲート電極のためのゲート導体材料、例えばドープド・ポリシリコンの付着、
ゲート導体材料をパターン形成してゲート電極を形成する、
ハロー打込みを行う（随意）、
低濃度ドープ・ソース／ドレイン延長領域の形成を行う、
ゲート電極側壁にスペーサを形成する、
ソース・ドレイン打込みを行う、
アニール、
シリサイド化、
コンタクト、
ラインの後端部（ＢＥＯＬ）。
本発明は上述の特定の実施形態に関して説明したが、当業者は認めることであろうが、本発明は添付の特許請求の範囲の精神および範囲内の修正を用いて実施することができる。すなわち、本発明の精神および範囲から逸脱することなく形および細部に変更を加えることができる。したがって、そのような変化はすべて本発明の範囲内に含まれ、また本発明は次の特許請求の範囲の内容を包含する。
ｐ型ドープ・シリコン基板に形成された従来技術のＭＯＳＦＥＴを示す図である。 ｐ型ドープ・シリコン基板に形成された従来技術のＳＳＲＷ型ＭＯＳＦＥＴデバイスの例を示す図である。 本発明の方法に従って超急峻レトログレード・ウェル（ＳＳＲＷ）ＳＯＩデバイスを形成するプロセスを示す図である。 本発明の方法に従って超急峻レトログレード・ウェル（ＳＳＲＷ）ＳＯＩデバイスを形成するプロセスを示す図である。 本発明の方法に従って超急峻レトログレード・ウェル（ＳＳＲＷ）ＳＯＩデバイスを形成するプロセスを示す図である。 本発明の方法に従って超急峻レトログレード・ウェル（ＳＳＲＷ）ＳＯＩデバイスを形成するプロセスを示す図である。 本発明の方法に従って超急峻レトログレード・ウェル（ＳＳＲＷ）ＳＯＩデバイスを形成するプロセスを示す図である。 本発明の方法に従って超急峻レトログレード・ウェル（ＳＳＲＷ）ＳＯＩデバイスを形成するプロセスを示す図である。 本発明の方法に従って超急峻レトログレード・ウェル（ＳＳＲＷ）ＳＯＩデバイスを形成するプロセスを示す図である。 本発明の方法に従って超急峻レトログレード・ウェル（ＳＳＲＷ）ＳＯＩデバイスを形成するプロセスを示す図である。 本発明の方法に従って超急峻レトログレード・ウェル（ＳＳＲＷ）ＳＯＩデバイスを形成するプロセスを示す図である。 本発明の方法に従って超急峻レトログレード・ウェル（ＳＳＲＷ）ＳＯＩデバイスを形成するプロセスを示す図である。 本発明の方法に従って超急峻レトログレード・ウェル（ＳＳＲＷ）ＳＯＩデバイスを形成するプロセスを示す図である。 本発明の方法に従って超急峻レトログレード・ウェル（ＳＳＲＷ）ＳＯＩデバイスを形成するプロセスを示す図である。 本発明の方法に従って超急峻レトログレード・ウェル（ＳＳＲＷ）ＳＯＩデバイスを形成するプロセスを示す図である。 本発明の方法に従って超急峻レトログレード・ウェル（ＳＳＲＷ）ＳＯＩデバイスを形成するプロセスを示す図である。 本発明の方法に従って作られた完成品の例を示す図である。 本発明の方法の第1の実施形態を示す流れ図である。 本発明の方法の第２の実施形態を示す流れ図である。
符号の説明
３１ 基板
３２ 埋込み酸化物層
３３Ｋ ＳＯＩ層
３３ 超薄ＳＯＩ層
３３Ｌ Ｎ＋高濃度ドープＳＯＩウェル領域（グラウンド層）
３３Ｒ Ｐ＋高濃度ドープＳＯＩウェル領域（グラウンド層）
３４ パッド酸化物層
３５ パッド窒化物層
３７ 分離トレンチ
３８ シリコン酸化物ライナ
３９ 分離領域（シリコン酸化物）
４０Ｌ、４０Ｒ 犠牲シリコン酸化物層
４７Ｌ、４７Ｒ ドーパント拡散抑制バリア
４８Ｌ、４８Ｒ 超薄真性エピタキシャル領域（半導体チャネル領域）
５０ ゲート誘電体層
５４Ｐ、５４Ｎ ゲート領域
５４Ｐ’、５４Ｎ’ シリサイド領域
５５Ｌ、５５Ｒ 上のドレイン領域
５５Ｌ’、５５Ｒ’ 下のドレイン領域
５６Ｌ、５６Ｒ 上のソース領域
５６Ｌ’、５６Ｒ’ 下のソース領域

Claims (10)

  1. 超急峻レトログレード・ウェル（ＳＳＲＷ）ＦＥＴ（電界効果トランジスタ）デバイスの製造方法であって、
    基板にＳＯＩ層を形成するステップと、
    超薄ＳＯＩ層を形成するように前記ＳＯＩ層を薄くするステップと、
    前記ＳＯＩ層をＮグラウンド層領域とＰグラウンド層領域とに分割する分離トレンチを形成するステップと、
    前記ＳＯＩ層で形成されたＮグラウンド層領域およびＰグラウンド層領域にそれぞれＮ型およびＰ型ドーパントをドープするステップと、
    前記Ｎグラウンド層領域およびＰグラウンド層領域の表面に拡散抑制バリアを形成するステップと、
    前記拡散抑制バリアの上に半導体チャネル領域を形成するステップと、
    前記チャネル領域の上のゲート電極スタックならびに前記ＦＥＴのソースおよびドレイン領域を形成するステップとを備える製造方法。
  2. 前記ＳＯＩ基板が、連続した酸化および剥離のステップで薄くされて、薄くされたＳＯＩ層を形成する、請求項１に記載の製造方法。
  3. パッド酸化物層およびパッド窒化物層が、前記薄くされたＳＯＩ層の上に形成される、請求項２に記載の製造方法。
  4. 前記分離トレンチが前記デバイスに形成されて、前記薄くされたＳＯＩ層を第１の領域と第２の領域とに分割する、請求項３に記載の製造方法。
  5. 分離誘電体が、前記分離トレンチを充填して形成される、請求項４に記載の製造方法。
  6. 前記第１および第２の領域が、ＳＯＩＮ−ウェルおよびＳＯＩＰ−ウェルをそれぞれ形成するように、Ｎ型ドーパントおよびＰ型ドーパントをイオン打ち込みされる、請求項５に記載の製造方法。
  7. 真性エピタキシャル層が、前記ＳＯＩＮ−ウェルおよび前記ＳＯＩＰ−ウェルの各々の上にそれぞれ形成される、請求項６に記載の製造方法。
  8. その場反対ドーピングが前記真性エピタキシャル層に行われる、請求項７に記載の製造方法。
  9. 前記分離誘電体を形成する前に、ライナが前記分離トレンチ中に形成され、前記Ｎ−ウェルおよび前記Ｐ−ウェルを形成する前に犠牲層が設けられ、そしてその後取り除かれる、請求項８に記載の製造方法。
  10. 超急峻レトログレード・ウェル（ＳＳＲＷ）ＦＥＴ（電界効果トランジスタ）デバイスであって、
    基板上に形成された超薄ＳＯＩ層と、
    前記ＳＯＩ層をＮグラウンド層領域とＰグラウンド層領域とに分割する分離トレンチと、前記Ｎグラウンド層領域およびＰグラウンド層領域は、それぞれ高濃度ドーピング・レベルのＮ型ドーパントおよびＰ型ドーパントをドープされた前記ＳＯＩ層で形成されたものであり、
    前記Ｎグラウンド層領域およびＰグラウンド層領域の上の拡散抑制バリアと、
    前記拡散抑制バリアの上の半導体チャネル領域と、
    前記チャネル領域に近接して並んだＦＥＴのソース領域およびドレイン領域と、
    前記チャネル領域の上のゲート電極スタックと、
    を備える超急峻レトログレード・ウェルＦＥＴデバイス。
JP2005219835A 2004-07-30 2005-07-29 超急峻レトログレード・ウェル（ｓｓｒｗ）ｆｅｔデバイスおよびその製造方法 Expired - Fee Related JP5041685B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/710736 2004-07-30
US10/710,736 US7002214B1 (en) 2004-07-30 2004-07-30 Ultra-thin body super-steep retrograde well (SSRW) FET devices

Publications (2)

Publication Number Publication Date
JP2006049897A JP2006049897A (ja) 2006-02-16
JP5041685B2 true JP5041685B2 (ja) 2012-10-03

Family

ID=35731156

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005219835A Expired - Fee Related JP5041685B2 (ja) 2004-07-30 2005-07-29 超急峻レトログレード・ウェル（ｓｓｒｗ）ｆｅｔデバイスおよびその製造方法

Country Status (4)

Country Link
US (1) US7002214B1 (ja)
JP (1) JP5041685B2 (ja)
CN (1) CN1728402B (ja)
TW (1) TWI349969B (ja)

Families Citing this family (118)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7037770B2 (en) * 2003-10-20 2006-05-02 International Business Machines Corporation Method of manufacturing strained dislocation-free channels for CMOS
US7226833B2 (en) 2004-10-29 2007-06-05 Freescale Semiconductor, Inc. Semiconductor device structure and method therefor
US7332407B2 (en) * 2004-12-23 2008-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for a semiconductor device with a high-k gate dielectric
JP4792875B2 (ja) * 2005-08-26 2011-10-12 セイコーエプソン株式会社 半導体基板の製造方法及び半導体装置の製造方法
US7485536B2 (en) * 2005-12-30 2009-02-03 Intel Corporation Abrupt junction formation by atomic layer epitaxy of in situ delta doped dopant diffusion barriers
US7344933B2 (en) * 2006-01-03 2008-03-18 Freescale Semiconductor, Inc. Method of forming device having a raised extension region
JP2007266491A (ja) * 2006-03-29 2007-10-11 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
US8227316B2 (en) * 2006-06-29 2012-07-24 International Business Machines Corporation Method for manufacturing double gate finFET with asymmetric halo
KR100843212B1 (ko) * 2006-11-29 2008-07-02 삼성전자주식회사 확산방지영역을 갖는 반도체 소자와 그의 제조 방법
US7521763B2 (en) * 2007-01-03 2009-04-21 International Business Machines Corporation Dual stress STI
KR100819562B1 (ko) 2007-01-15 2008-04-08 삼성전자주식회사 레트로그레이드 영역을 갖는 반도체소자 및 그 제조방법
US20090042353A1 (en) * 2007-08-09 2009-02-12 Yi Ma Integrated circuit fabrication process for a high melting temperature silicide with minimal post-laser annealing dopant deactivation
US7863193B2 (en) * 2007-08-09 2011-01-04 Applied Materials, Inc. Integrated circuit fabrication process using a compression cap layer in forming a silicide with minimal post-laser annealing dopant deactivation
US7737036B2 (en) * 2007-08-09 2010-06-15 Applied Materials, Inc. Integrated circuit fabrication process with minimal post-laser annealing dopant deactivation
US8216907B2 (en) 2007-09-10 2012-07-10 International Business Machines Corporation Process to fabricate a metal high-K transistor having first and second silicon sidewalls for reduced parasitic capacitance
US7776732B2 (en) * 2007-09-10 2010-08-17 International Business Machines Corporation Metal high-K transistor having silicon sidewall for reduced parasitic capacitance, and process to fabricate same
US8329564B2 (en) * 2007-10-26 2012-12-11 International Business Machines Corporation Method for fabricating super-steep retrograde well MOSFET on SOI or bulk silicon substrate, and device fabricated in accordance with the method
US9412758B2 (en) * 2007-12-10 2016-08-09 Newport Fab, Llc Semiconductor on insulator (SOI) structure with more predictable junction capacitance and method for fabrication
JP2009231376A (ja) * 2008-03-19 2009-10-08 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハ及び半導体デバイスならびにｓｏｉウェーハの製造方法
US20100102393A1 (en) * 2008-10-29 2010-04-29 Chartered Semiconductor Manufacturing, Ltd. Metal gate transistors
JP2010135553A (ja) * 2008-12-04 2010-06-17 Renesas Technology Corp 半導体装置およびその製造方法
US8236661B2 (en) * 2009-09-28 2012-08-07 International Business Machines Corporation Self-aligned well implant for improving short channel effects control, parasitic capacitance, and junction leakage
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US20110079861A1 (en) * 2009-09-30 2011-04-07 Lucian Shifren Advanced Transistors with Threshold Voltage Set Dopant Structures
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US8105893B2 (en) * 2009-11-18 2012-01-31 International Business Machines Corporation Diffusion sidewall for a semiconductor structure
CN102194869B (zh) * 2010-03-16 2013-02-20 北京大学 一种抗辐照性能增强的超陡倒掺杂mos器件
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
CN102315265B (zh) 2010-06-30 2013-12-04 中国科学院微电子研究所 半导体器件及其制造方法
US8361872B2 (en) 2010-09-07 2013-01-29 International Business Machines Corporation High performance low power bulk FET device and method of manufacture
US8377783B2 (en) * 2010-09-30 2013-02-19 Suvolta, Inc. Method for reducing punch-through in a transistor device
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
US8466473B2 (en) * 2010-12-06 2013-06-18 International Business Machines Corporation Structure and method for Vt tuning and short channel control with high k/metal gate MOSFETs
CN102569383A (zh) * 2010-12-14 2012-07-11 中国科学院微电子研究所 一种mos管及其制造方法
CN102569395B (zh) * 2010-12-31 2014-08-20 中国科学院微电子研究所 半导体器件及其形成方法
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) * 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
EP2500933A1 (en) * 2011-03-11 2012-09-19 S.O.I. TEC Silicon Multi-layer structures and process for fabricating semiconductor devices
US8400219B2 (en) 2011-03-24 2013-03-19 Suvolta, Inc. Analog circuits having improved transistors, and methods therefor
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
KR101891373B1 (ko) 2011-08-05 2018-08-24 엠아이이 후지쯔 세미컨덕터 리미티드 핀 구조물을 갖는 반도체 디바이스 및 그 제조 방법
US8994123B2 (en) 2011-08-22 2015-03-31 Gold Standard Simulations Ltd. Variation resistant metal-oxide-semiconductor field effect transistor (MOSFET)
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US9373684B2 (en) 2012-03-20 2016-06-21 Semiwise Limited Method of manufacturing variation resistant metal-oxide-semiconductor field effect transistor (MOSFET)
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
CN103377930B (zh) * 2012-04-19 2015-11-25 中国科学院微电子研究所 半导体结构及其制造方法
CN103378129B (zh) * 2012-04-19 2016-03-23 中国科学院微电子研究所 一种半导体结构及其制造方法
CN103377947B (zh) * 2012-04-28 2016-05-11 中国科学院微电子研究所 一种半导体结构及其制造方法
CN103377946B (zh) * 2012-04-28 2016-03-02 中国科学院微电子研究所 一种半导体结构及其制造方法
CN103489779B (zh) * 2012-06-12 2016-05-11 中国科学院微电子研究所 半导体结构及其制造方法
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
CN102737968A (zh) * 2012-07-26 2012-10-17 上海宏力半导体制造有限公司 阱注入方法、绝缘体上硅器件制造方法和绝缘体上硅器件
WO2014020403A1 (en) * 2012-07-28 2014-02-06 Gold Standard Simulations Ltd. Improved fluctuation resistant fdsoi transistors with charged subchannel and reduced access resistance
US9263568B2 (en) 2012-07-28 2016-02-16 Semiwise Limited Fluctuation resistant low access resistance fully depleted SOI transistor with improved channel thickness control and reduced access resistance
US9190485B2 (en) 2012-07-28 2015-11-17 Gold Standard Simulations Ltd. Fluctuation resistant FDSOI transistor with implanted subchannel
US9269804B2 (en) 2012-07-28 2016-02-23 Semiwise Limited Gate recessed FDSOI transistor with sandwich of active and etch control layers
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US8987070B2 (en) * 2012-09-12 2015-03-24 International Business Machines Corporation SOI device with embedded liner in box layer to limit STI recess
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
WO2014071049A2 (en) 2012-10-31 2014-05-08 Suvolta, Inc. Dram-type device with low variation transistor peripheral circuits, and related methods
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US8815699B2 (en) 2012-11-07 2014-08-26 Globalfoundries Inc. Fabrication of reverse shallow trench isolation structures with super-steep retrograde wells
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
FR3002080B1 (fr) * 2013-02-11 2015-03-27 Commissariat Energie Atomique Procede de fabrication d'un transistor
FR3002078B1 (fr) * 2013-02-11 2015-03-27 Commissariat Energie Atomique Procede de realisation d'une couche semi-conductrice presentant au moins deux epaisseurs differentes
FR3002079B1 (fr) 2013-02-11 2016-09-09 Commissariat Energie Atomique Procede de fabrication d'un transistor
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US8994415B1 (en) 2013-03-01 2015-03-31 Suvolta, Inc. Multiple VDD clock buffer
US8988153B1 (en) 2013-03-09 2015-03-24 Suvolta, Inc. Ring oscillator with NMOS or PMOS variation insensitivity
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9112495B1 (en) 2013-03-15 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit device body bias circuits and methods
US9449967B1 (en) 2013-03-15 2016-09-20 Fujitsu Semiconductor Limited Transistor array structure
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
US8962441B2 (en) * 2013-06-26 2015-02-24 Globalfoundries Inc. Transistor device with improved source/drain junction architecture and methods of making such a device
US9012276B2 (en) 2013-07-05 2015-04-21 Gold Standard Simulations Ltd. Variation resistant MOSFETs with superior epitaxial properties
US8976575B1 (en) 2013-08-29 2015-03-10 Suvolta, Inc. SRAM performance monitor
US9876110B2 (en) 2014-01-31 2018-01-23 Stmicroelectronics, Inc. High dose implantation for ultrathin semiconductor-on-insulator substrates
US9373721B2 (en) 2014-02-07 2016-06-21 Globalfoundries Inc. Methods of forming a non-planar ultra-thin body semiconductor device and the resulting devices
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment
JP6359401B2 (ja) * 2014-09-24 2018-07-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6716582B2 (ja) 2014-11-07 2020-07-01 サブリミティ・セラピューティクス・リミテッドＳｕｂｌｉｍｉｔｙ Ｔｈｅｒａｐｅｕｔｉｃｓ Ｌｉｍｉｔｅｄ シクロスポリンを含む組成物
CN104779167A (zh) * 2015-04-09 2015-07-15 京东方科技集团股份有限公司 多晶硅薄膜晶体管及其制备方法、阵列基板、显示面板
US11049939B2 (en) 2015-08-03 2021-06-29 Semiwise Limited Reduced local threshold voltage variation MOSFET using multiple layers of epi for improved device operation
CN107275211B (zh) * 2016-04-06 2020-04-07 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
US10529738B2 (en) * 2016-04-28 2020-01-07 Globalfoundries Singapore Pte. Ltd. Integrated circuits with selectively strained device regions and methods for fabricating same
JP6591347B2 (ja) 2016-06-03 2019-10-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10263013B2 (en) 2017-02-24 2019-04-16 Globalfoundries Inc. Method of forming an integrated circuit (IC) with hallow trench isolation (STI) regions and the resulting IC structure
US10163679B1 (en) 2017-05-31 2018-12-25 Globalfoundries Inc. Shallow trench isolation formation without planarization
US11031506B2 (en) * 2018-08-31 2021-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor using oxide semiconductor
CN112673479B (zh) 2018-09-13 2026-02-24 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
US11127621B2 (en) 2019-11-04 2021-09-21 United Microelectronics Corp. Method of forming semiconductor device
US11749671B2 (en) * 2020-10-09 2023-09-05 Globalfoundries U.S. Inc. Integrated circuit structures with well boundary distal to substrate midpoint and methods to form the same
US11373696B1 (en) 2021-02-19 2022-06-28 Nif/T, Llc FFT-dram

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10189766A (ja) * 1996-10-29 1998-07-21 Hitachi Ltd 半導体集積回路装置およびその製造方法ならびに半導体ウエハおよびその製造方法
JPH10242472A (ja) * 1997-03-03 1998-09-11 Toshiba Corp 半導体装置
US6084271A (en) * 1998-11-06 2000-07-04 Advanced Micro Devices, Inc. Transistor with local insulator structure
JP2001274403A (ja) * 2000-03-23 2001-10-05 Fujitsu Ltd 薄膜トランジスタ及びその製造方法
US7064399B2 (en) * 2000-09-15 2006-06-20 Texas Instruments Incorporated Advanced CMOS using super steep retrograde wells
US6495401B1 (en) * 2000-10-12 2002-12-17 Sharp Laboratories Of America, Inc. Method of forming an ultra-thin SOI MOS transistor
US6664143B2 (en) * 2000-11-22 2003-12-16 North Carolina State University Methods of fabricating vertical field effect transistors by conformal channel layer deposition on sidewalls
US6501134B1 (en) * 2001-01-09 2002-12-31 Advanced Micro Devices, Inc. Ultra thin SOI devices with improved short-channel control
US6323073B1 (en) * 2001-01-19 2001-11-27 United Microelectronics Corp. Method for forming doped regions on an SOI device
US6498057B1 (en) * 2002-03-07 2002-12-24 International Business Machines Corporation Method for implementing SOI transistor source connections using buried dual rail distribution
KR100414736B1 (ko) * 2002-05-20 2004-01-13 주식회사 하이닉스반도체 반도체소자의 트랜지스터 형성방법
KR100464935B1 (ko) * 2002-09-17 2005-01-05 주식회사 하이닉스반도체 불화붕소화합물 도핑에 의한 초박형 에피채널을 갖는반도체소자의 제조 방법
US7329923B2 (en) * 2003-06-17 2008-02-12 International Business Machines Corporation High-performance CMOS devices on hybrid crystal oriented substrates

Also Published As

Publication number Publication date
JP2006049897A (ja) 2006-02-16
TWI349969B (en) 2011-10-01
US7002214B1 (en) 2006-02-21
CN1728402B (zh) 2010-10-20
TW200616095A (en) 2006-05-16
US20060022270A1 (en) 2006-02-02
CN1728402A (zh) 2006-02-01

Similar Documents

Publication Publication Date Title
JP5041685B2 (ja) 超急峻レトログレード・ウェル（ｓｓｒｗ）ｆｅｔデバイスおよびその製造方法
US8685847B2 (en) Semiconductor device having localized extremely thin silicon on insulator channel region
CN101252146B (zh) 半导体结构及其制造方法
US7955917B2 (en) Fabrication of self-aligned gallium arsenide MOSFETS using damascene gate methods
US8169027B2 (en) Substrate band gap engineered multi-gate pMOS devices
US7259049B2 (en) Self-aligned isolation double-gate FET
US7151023B1 (en) Metal gate MOSFET by full semiconductor metal alloy conversion
US9281390B2 (en) Structure and method for forming programmable high-K/metal gate memory device
US20170133278A1 (en) ALTERNATIVE THRESHOLD VOLTAGE SCHEME VIA DIRECT METAL GATE PATTERNING FOR HIGH PERFORMANCE CMOS FinFETs
US8659084B1 (en) Techniques for gate workfunction engineering to reduce short channel effects in planar CMOS devices
US20140001561A1 (en) Cmos devices having strain source/drain regions and low contact resistance
JP2004528731A (ja) 低減された接合容量を有するｓｏｉデバイス
CN111834457A (zh) 半导体装置
US20190051565A1 (en) Cmos devices and manufacturing method thereof
US7648880B2 (en) Nitride-encapsulated FET (NNCFET)
US8202780B2 (en) Method for manufacturing a FinFET device comprising a mask to define a gate perimeter and another mask to define fin regions
US11495500B2 (en) Horizontal GAA nano-wire and nano-slab transistors
JP2017163170A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080527

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20090206

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120126

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120207

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120426

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120619

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120710

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150720

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees