JP5055142B2

JP5055142B2 - メモリテスト回路

Info

Publication number: JP5055142B2
Application number: JP2008006464A
Authority: JP
Inventors: 芳正関野
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2008-01-16
Filing date: 2008-01-16
Publication date: 2012-10-24
Anticipated expiration: 2028-01-16
Also published as: JP2009170024A

Description

本発明は、個々の半導体メモリに固有のＩＤ（識別符号）が付与されたＲＯＭ（読み出し専用メモリ）の記憶内容を試験するメモリテスト回路に関するものである。

図２は、従来のＲＯＭのテスト構成図である。
このテスト構成は、１台のＲＯＭ試験機１０を用いて、同一データが記憶されている複数のＲＯＭ１ａ，１ｂ，…，１ｎを同時にテストするものである。

ＲＯＭ試験機１０は、０番地から順番に１ずつ増加するアドレス信号ＡＤＲを生成するアドレス生成部１１、試験対象のＲＯＭから読み出されるべき正しいデータを保持するデータメモリ１２、及び試験対象のＲＯＭ１ａ，１ｂ，…，１ｎ毎に設けられて対応するＲＯＭから読み出されるデータとデータメモリ１２からのデータを比較して良否を判定する判定部１３ａ，１３ｂ，…，１３ｎで構成されている。

このテスト構成では、ＲＯＭ試験機１０のアドレス生成部１１によって０番地から順番に１ずつ増加するアドレス信号ＡＤＲが生成され、データメモリ１２に対するアドレス信号として与えられると共に、試験対象のＲＯＭ１ａ，１ｂ，…，１ｎのアドレス端子に共通に与えられる。

データメモリ１２からは期待値のデータＤＴ０が出力され、ＲＯＭ１ａ，１ｂ，…，１ｎからは、それぞれ記憶内容のデータＤＴａ，ＤＴｂ，…，ＤＴｎが読み出される。データＤＴａ，ＤＴｂ，…，ＤＴｎは、それぞれＲＯＭ試験機１０の判定部１３ａ，１３ｂ，…，１３ｎに与えられ、期待値のデータＤＴ０と比較判定される。そして、判定部１３ａ，１３ｂ，…，１３ｎから、判定結果の信号ＲＥＳａ，ＲＥＳｂ，…，ＲＥＳｎが出力される。

特開平５−１５７８０２号公報

前記ＲＯＭのテスト構成は、試験対象のＲＯＭ１ａ，１ｂ，…，１ｎに、すべて同一のデータが記憶されていることを前提としたものである。しかしながら、近年重要視されているセキュリティ機能の強化や、個々のシステムを特定することが必要となる用途では、個々のＲＯＭに特有のＩＤを付与する必要がある。

図３は、このようなＩＤ付きＲＯＭのメモリマップの一例を示す図で、例えば、１６進表示で、０００番地からＦＥＦ番地はユーザデータ領域に割り当てられ、ＦＦ０番地からＦＦＥ番地までの１５バイトはＩＤ領域に割り当てられ、ＦＦＦ番地がチェックサム領域に割り当てられている。なお、チェックサムは、ＩＤ領域の１５バイトのデータをバイト単位に累積加算した結果の下位８ビットの値である。

このようなＲＯＭを図２のテスト構成でテストする場合、同一のデータが記憶されているユーザデータ領域は同時にテストすることができるが、個別のＩＤやチェックサムが記憶されているＩＤ領域やチェックサム領域を同時にテストすることはできない。このため、これらのＩＤ領域やチェックサム領域を個別にテストする必要が生じ、生産効率を上げることができず大量生産に適さないという課題があった。

本発明は、ＩＤ領域とチェックサム領域を有するＲＯＭを一括してテストすることができるメモリテスト回路を提供すること目的としている。

本発明は、共通のユーザデータに加えて個別の識別符号及びそのチェックデータが記憶された複数のＲＯＭの記憶内容を一括して試験するためのメモリテスト回路を次のように構成している。

即ち、このメモリテスト回路は、試験対象のＲＯＭに与えるアドレス信号が、ユーザデータ領域か、ＩＤ領域か、チェックデータ領域かを判定するアドレス判定部と、前記アドレス信号によってＩＤ領域が指定されているときに、前記ＲＯＭから順次読み出されるＩＤデータに従ってそのチェックデータを算出するチェックサム算出部と、前記アドレス信号によってチェックデータ領域が指定されているときに、前記ＲＯＭから読み出されたチェックデータと前記チェックサム算出部で算出されたチェックデータとを比較して正常か否かを判定する第１の判定部と、前記アドレス信号によってユーザデータ領域が指定されているときには、前記ＲＯＭから読み出されたユーザデータを選択して出力し、該アドレス信号によってＩＤ領域またはチェックデータ領域が指定されているときには、前記第１の判定部から出力される信号を選択して出力するセレクタを備えている。

更に、このメモリテスト回路は、試験対象のＲＯＭの記憶内容が正常である場合に前記セレクタから出力されるべき期待値データが格納されたデータメモリと、前記アドレス信号に応じて前記データメモリから読み出される期待値データと前記ＲＯＭから読み出される記憶内容に従って前記セレクタから出力される信号とを比較して該ＲＯＭの記憶内容の良否を判定する第２の判定部を備えている。

本発明では、試験対象のＲＯＭに与えられるアドレス信号でＩＤ領域が指定されたときに、このＲＯＭから順次読み出されるＩＤデータに従ってそのチェックデータを算出するチェックサム算出部と、アドレス信号によってチェックデータ領域が指定されたときに、このＲＯＭから読み出されたチェックデータと前記チェックサム算出部で算出したチェックデータとを比較して正常か否かを判定する第１の判定部を有している。これにより、個々のＲＯＭがそれぞれ異なるＩＤを有していても、第１の判定部によってそのＩＤが正常か否かをチェックデータによって判定することができる。従って、第２の判定部では、第１の判定部の判定結果を調べるだけで、試験対象のＲＯＭのＩＤとそのチェックデータの良否を判定することができる。これにより、共通のデータ領域に加えて、個別のＩＤ領域とチェックサム領域を有するＲＯＭを一括してテストすることができるという効果がある。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例を示すＲＯＭのテスト構成図であり、図２中の要素と共通の要素には共通の符号が付されている。

このテスト構成は、同一のユーザデータが記憶されると共に、個別のＩＤとそれに対応するチェックサムが記憶された試験対象の複数のＲＯＭ１ａ，１ｂ，…，１ｎを、従来と同一のＲＯＭ試験機１０を用いて、一括してテストするものである。

このテスト構成では、各ＲＯＭ１ａ，１ｂ，…，１ｎの出力側と、ＲＯＭ試験機１０の入力側の間に、それぞれテスト回路２０ａ，２０ｂ，…，２０ｎを挿入している。これらのテスト回路２０ａ，２０ｂ，…，２０ｎは同一構成で、例えばテスト回路２０ａに記載したように、アドレス判定部２１、チェックサム算出部２２、判定部２３、及びセレクタ（ＳＥＬ）２４で構成されている。

アドレス判定部２１は、ＲＯＭ試験機１０のアドレス生成部１１から出力されるアドレス信号ＡＤＲが、試験対象のＲＯＭ１ａのどの領域を指定しているかを判定し、その領域に応じて制御信号Ｃ１，Ｃ２，Ｃ３を出力するものである。例えば、アドレス信号ＡＤＲがユーザデータ領域を指定しているとき、アドレス判定部２１は、制御信号Ｃ１をレベル“Ｈ”にして出力する。また、ＩＤ領域のときは制御信号Ｃ２を、チェックサム領域では制御信号Ｃ３を、それぞれ“Ｈ”にして出力する。なお、“Ｈ”以外の制御信号は、すべてレベル“Ｌ”となるように設定されている。

チェックサム算出部２２は、制御信号Ｃ２によってＩＤ領域であることが指定されたとき（即ち、制御信号Ｃ２が“Ｈ”のとき）、対応する試験対象のＲＯＭ１ａから読み出されるデータＤＴａを累積加算するものである。加算された１バイトの値は、判定部２３に与えられるようになっている。

判定部２３は、制御信号Ｃ３によってチェックサム領域であることが指定されたとき（即ち、制御信号Ｃ３が“Ｈ”のとき）、チェックサム算出部２２の累積加算結果と対応する試験対象のＲＯＭ１ａから読み出されるデータＤＴａとを比較判定するものである。一致した場合には、判定部２３は、例えばオール“１”のデータを出力し、不一致の場合にはオール“０”のデータを出力する。また、チェックサム領域以外のとき（即ち、制御信号Ｃ３が“Ｌ”のとき）には、判定部２３はオール“０”のデータを出力するようになっている。

セレクタ２４は、制御信号Ｃ１によってユーザデータ領域であることが指定されたとき（即ち、制御信号Ｃ１が“Ｈ”のとき）、試験対象のＲＯＭ１ａから読み出されるデータＤＴａを選択し、ユーザデータ領域以外のときには判定部２３の出力データを選択するものである。セレクタ２３から出力されるデータは、ＲＯＭ試験機１０の対応する判定部１３ａに与えられるようになっている。

なお、ＲＯＭ試験機１０は、図２と同様に、アドレス生成部１１、データメモリ１２、及び複数の判定部１３ａ，１３ｂ，…，１３ｎで構成されている。アドレス生成部１１は、図２と同様に０番地から順番に１ずつ増加するアドレス信号ＡＤＲを生成するものである。

一方、データメモリ１２は、アドレス信号ＡＤＲに応じてテスト回路２０ａ等から出力されるべき期待値を記憶したもので、ユーザデータ領域に対応するアドレスにはＲＯＭ１ａ等に記憶されるべき正しいユーザデータが記憶されている。また、ＩＤ領域に対応するアドレスのデータはオール“０”に設定され、チェックサム領域に対応するアドレスのデータはオール“１”に設定されている。判定部１３ａ，１３ｂ，…，１３ｎは、それぞれ対応するテスト回路２０ａ，２０ｂ，…，２０ｎから出力されるデータとデータメモリ１２から出力されるデータＤＴ０とを比較して良否を判定し、その判定結果の信号ＲＥＳａ，ＲＥＳｂ，…，ＲＥＳｎを出力するものである。

次に動作を説明する。
テストの開始により、ＲＯＭ試験機１０のアドレス生成部１１より、０番地から順番に１ずつ増加するアドレス信号ＡＤＲが出力される。アドレス信号ＡＤＲはデータメモリ１２に与えられると共に、試験対象の各ＲＯＭ１ａ，１ｂ，…，１ｎと、テスト回路２０ａ，２０ｂ，…，２０ｎにも共通に与えられる。

アドレス信号ＡＤＲによってユーザデータ領域が指定されているとき（例えば、図３のメモリマップを有するＲＯＭの場合、０００番地〜ＦＥＦ番地のとき）、テスト回路２０ａのアドレス判定部２１から出力される制御信号Ｃ１，Ｃ２，Ｃ３は、それぞれ“Ｈ”，“Ｌ”，“Ｌ”となる。これにより、チェックサム算出部２２と判定部２３の動作は停止され、セレクタ２４では試験対象のＲＯＭ１ａから読み出されるユーザデータ領域のデータＤＴａが選択される。テスト回路２０ａのセレクタ２４から出力されるデータＤＴａは、ＲＯＭ試験機１０の判定部１３ａに与えられ、データメモリ１２から読み出されたデータＤＴ０と比較判定される。そして、判定部１３ａから判定結果の信号ＲＥＳａが出力される。このユーザデータ領域における動作は、図２のテスト構成と同じである。

次に、アドレス信号ＡＤＲによってＩＤ領域が指定されると（例えば、図３のメモリマップを有するＲＯＭの場合、ＦＦ０番地〜ＦＦＥ番地のとき）、テスト回路２０ａのアドレス判定部２１から出力される制御信号Ｃ１，Ｃ２，Ｃ３は、それぞれ“Ｌ”，“Ｈ”，“Ｌ”となる。これにより、チェックサム算出部２２が動作状態となり、判定部２３の動作は停止され、セレクタ２４ではこの判定部２３の出力信号が選択される。

アドレス信号ＡＤＲに従ってＲＯＭ１ａから順次読み出されるＩＤ領域のデータＤＴａは、チェックサム算出部２２によって順次累積加算され、その加算結果が判定部２３に出力される。但し、この時点では判定部２３の動作は停止されているので、判定部２３の出力信号はオール“０”である。これにより、セレクタ２４からオール“０”が出力され、ＲＯＭ試験機１０の判定部１３ａに与えられる。一方、データメモリ１２から読み出されるデータＤＴ０もオール“０”であるので、判定部１３ａからは正常である旨の判定結果の信号ＲＥＳａが出力される。

その後、アドレス信号ＡＤＲによってチェックサム領域が指定されると（例えば、図３のメモリマップを有するＲＯＭの場合、ＦＦＦ番地のとき）、テスト回路２０ａのアドレス判定部２１から出力される制御信号Ｃ１，Ｃ２，Ｃ３は、それぞれ“Ｌ”，“Ｌ”，“Ｈ”となる。これにより、チェックサム算出部２２の動作が停止され、判定部２３が動作状態となり、セレクタ２４ではこの判定部２３の出力信号が選択される。

判定部２３では、チェックサム算出部２２で算出されたＩＤ領域のデータのチェックサムと、試験対象のＲＯＭ１ａから読み出されるチェックサム領域のデータＤＴａが比較判定される。２つのデータが一致していれば（即ち、チェックサムが正常であれば）、判定部２３の出力信号はオール“１”となり、一致していなければ（即ち、チェックサムが正常でなければ）、この判定部２３の出力信号はオール“０”となる。

セレクタ２４では判定部２３の出力信号が選択され、ＲＯＭ試験機１０の判定部１３ａに与えられる。一方、チェックサム領域のアドレスに対応してデータメモリ１２から読み出されるデータＤＴ０はオール“１”である。従って、テスト回路２０ａの判定部２３の出力信号がオール“１”であれば、ＲＯＭ試験機１０の判定部１３ａからは、正常である旨の判定結果の信号ＲＥＳａが出力される。

試験対象のＲＯＭ１ａの全アドレスに対して正常である旨の判定結果の信号ＲＥＳａが得られれば、そのＲＯＭ１ａの記憶内容は正常と判定される。もしも、１回でも異常の旨の判定結果の信号ＲＥＳａが出力された場合には、そのＲＯＭ１ａには不良データが存在することになる。以上、試験対象のＲＯＭ１ａに対する試験動作を説明したが、他の試験対象のＲＯＭ１ｂ，…，１ｎに対しても、同時に並行して同様の試験動作が行われる。

以上のように、本実施例のＲＯＭのテスト構成は、試験対象のＲＯＭ１ａ〜１ｎのユーザデータ領域では、このＲＯＭ１ａ〜１ｎから読み出したデータＤＴａ〜ＤＴｎをそのままＲＯＭ試験機１０に出力し、ＩＤ領域ではそのチェックサムを算出し、チェックサム領域では読み出したチェックサムと算出したチェックサムを比較してその判定結果をＲＯＭ試験機１０に出力するテスト回路２０ａ〜２０ｎを、試験対象のＲＯＭ毎に設けている。これにより、個々のＲＯＭで異なったＩＤを付与しても、ＲＯＭ試験機１０の期待値データを共通化することが可能になり、ＩＤ領域とチェックサム領域を有するＲＯＭを一括してテストすることができるという利点がある。

なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）試験対象のＲＯＭにおけるユーザデータ領域、ＩＤ領域、及びチェックサム領域のデータサイズは、例示したものに限定されない。
（ｂ）チェックサム（チェックデータ）の算出方式は、例示したものに限定されない。即ち、テスト回路２０中のチェックサム算出部２２における算出方式は、試験対象のＲＯＭにおけるチェックデータの算出方式に合わせる必要がある。
（ｃ）ＩＤ領域とチェックサム領域に対応するアドレスにおいて、判定部２３から出力される信号の値は、例示したものに限定されない。即ち、ＩＤ領域とチェックサム領域に対応するアドレスのときに、ＲＯＭ試験機１０のデータメモリ１２から読み出されるデータＤＴ０の値を、判定部２３から出力される信号の期待値に設定しておけば良い。
（ｄ）図１のテスト構成図では、各テスト回路２０ａ〜２０ｎが、それぞれアドレス判定部２１を有しているように記載しているが、アドレス判定部２１は共用することができる。即ち、テスト回路２０ｂ〜２０ｎは、それぞれチェックサム算出部２２と判定部２３とセレクタ２４で構成することができる。

本発明の実施例を示すＲＯＭのテスト構成図である。従来のＲＯＭのテスト構成図である。ＩＤ付きＲＯＭのメモリマップの一例を示す図である。

符号の説明

１ａ〜１ｎＲＯＭ
１０ＲＯＭ試験機
１１アドレス生成部
１２データメモリ
１３ａ〜１３ｎ，２３判定部
２０ａ〜２０ｎテスト回路
２１アドレス判定部
２２チェックサム算出部
２４セレクタ

Claims

共通のユーザデータに加えて個別の識別符号及びそのチェックデータが記憶された複数の読み出し専用メモリの記憶内容を一括して試験するためのメモリテスト回路であって、
試験対象の読み出し専用メモリに与えるアドレス信号が、ユーザデータ領域か、識別符号領域か、チェックデータ領域かを判定するアドレス判定部と、
前記アドレス信号によって識別符号領域が指定されているときに、前記読み出し専用メモリから順次読み出される識別符号に従ってそのチェックデータを算出するチェックサム算出部と、
前記アドレス信号によってチェックデータ領域が指定されているときに、前記読み出し専用メモリから読み出されたチェックデータと前記チェックサム算出部で算出されたチェックデータとを比較して正常か否かを判定する第１の判定部と、
前記アドレス信号によってユーザデータ領域が指定されているときには、前記読み出し専用メモリから読み出されたユーザデータを選択して出力し、該アドレス信号によって識別符号領域またはチェックデータ領域が指定されているときには、前記第１の判定部から出力される信号を選択して出力するセレクタと、
試験対象の読み出し専用メモリの記憶内容が正常である場合に前記セレクタから出力されるべき期待値データが格納されたデータメモリと、
前記アドレス信号に応じて前記データメモリから読み出される期待値データと、前記読み出し専用メモリから読み出される記憶内容に従って前記セレクタから出力される信号とを比較して該読み出し専用メモリの記憶内容の良否を判定する第２の判定部とを、
備えたことを特徴とするメモリテスト回路。