JP5057696B2

JP5057696B2 - 半導体回路及び表示装置

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Publication number: JP5057696B2
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Inventors: 光明納
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
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Description

本発明は、半導体回路に関する。特に、トランジスタを用いて構成されるシフトレジスタに関する。また、半導体回路を具備する表示装置、及び当該表示装置を具備する電子機器に関する。

なお、ここでいう半導体回路とは、半導体特性を利用することで機能しうる回路全般を指すものとする。

近年、液晶表示装置や発光装置などの表示装置は、携帯機器向けの需要の増加から、活発に開発が進められている。特に絶縁体上に多結晶半導体により形成されたトランジスタを用いて、画素回路及びシフトレジスタ回路等を含む駆動回路（以下、内部回路という）を一体形成する技術は、小型化及び低消費電力化に大きく貢献するため、活発に開発が進められている。絶縁体上に形成された内部回路は、ＦＰＣ等を介してコントローラＩＣ等（以下、外部回路という）と接続され、その動作が制御される。

従来の内部回路を構成するシフトレジスタ回路について、図２５、図２６にクロックドインバータを用いたシフトレジスタで構成されるシフトレジスタ回路を示す。図２５におけるシフトレジスタ回路は、シフトレジスタを第ｎ段（ｎは３以上の整数）有しており、ここでは、そのうちの４段のシフトレジスタについて示す。図２５において、クロック信号ＣＫ、反転クロック信号ＣＫｂ、第１のクロックドインバータＣＫＩＮＶ１、第２のクロックドインバータＣＫＩＮＶ２、インバータＩＮＶ、入力信号ＳＰで構成されている。また、図２５において、第ｉ（ｉは、ｎ以下の自然数）段のシフトレジスタをＳＲｉと表記する。

また図２６においては、図２５のシフトレジスタのうち、ＳＲ１、ＳＲ２の２段のシフトレジスタについて、トランジスタで表記したものであり、１段目のシフトレジスタＳＲ１において、第１のクロックドインバータＣＫＩＮＶ１はｐチャネル型トランジスタ２５０１ａ及び２５０１ｂ、ｎチャネル型トランジスタ２５０１ｃ及び２５０１ｄにより構成され、第２のクロックドインバータＣＫＩＮＶ２はｐチャネル型トランジスタ２５０２ａ及び２５０２ｂ、ｎチャネル型トランジスタ２５０２ｃ及び２５０２ｄにより構成され、インバータＩＮＶはｐチャネル型トランジスタ２５０３ａ、ｎチャネル型トランジスタ２５０３ｂにより構成されている。２段目のシフトレジスタＳＲ２は、詳細について割愛するが、図２６に図示の通り、入力される信号（ＣＫ、ＣＫｂ等）を反転させたシフトレジスタである。

図２７に、図２５、図２６の構成のシフトレジスタの駆動方法を示すタイミングチャートを示す。

ここで、説明のため、シフトレジスタ（内部回路）の電源電圧を１０Ｖ（高電位電源Ｖｄｄを１０Ｖ、低電位電源Ｖｓｓを０Ｖ）とし、外部回路から入力されるクロック信号ＣＫや反転クロック信号ＣＫｂや入力信号等のパルス信号の振幅電圧を３Ｖ（高電位レベル（Ｈレベル、Ｈ電位、もしくはＨという）、低電位レベル（Ｌレベル、Ｌ電位、もしくはＬという）を０Ｖ）とする。外部回路を構成するＩＣは、内部回路よりも低い電源電位で動作する。

第１のクロックドインバータＣＫＩＮＶ１に注目する。ｐチャネル型トランジスタ２５０１ａについて、ソースの電位は高電位電源Ｖｄｄの１０Ｖであり、ゲートの電位は、クロックパルスＣＫまたは反転クロックパルスＣＫＢのＨ電位、３Ｖが入力されているとき、つまりＰチャネル型トランジスタのゲートにＨ電位を入力してＰチャネル型トランジスタをオフにする場合について考える。このとき、ｐチャネル型トランジスタ２５０１ａのゲート、ソース間の電位差は７Ｖである。もし、ｐチャネル型トランジスタ２５０１ａの閾値電圧の絶対値が７Ｖより小さい場合、ｐチャネル型トランジスタ２５０１ａはオンの状態となって、そのソースとドレインの間が導通状態となってしまう。このため、本来オフの状態であることを求められるトランジスタがオンの状態となってしまうためにシフトレジスタ内の出力が、正常に行われず（図２７中の破線２７０１を参照）、誤作動を起す可能性が高い（特許文献１参照）。

また、上記理由による誤作動を配慮して、従来のシフトレジスタでは、クロックパルスＣＫ、スタートパルスＳＰ等のパルス信号は、レベルシフタを介して、その振幅電圧をシフトレジスタの電源電圧程度に大きくした後、入力されている。例えば、外部回路における３Ｖ程度の振幅の信号を用いて内部回路を正確に動作させるために、各段にレベルシフト部を配置した構成のシフトレジスタがある（例えば、特許文献２参考）。
特開２００３−１４１８９３号公報特開２０００−３３９９８５号公報

トランジスタは、作製工程や使用する基板の相違によって生じるゲート長及びゲート幅並びにゲート絶縁膜の膜厚バラツキ等に起因して、そのしきい値電圧にバラツキが生じ、想定していた値と異なる場合がある。この場合、「１」と「０」の２つの論理レベルを扱うデジタル回路では、小さい振幅の信号を用いると、しきい値バラツキの影響を受けて、正確に動作しない場合が生じる。

上述のシフトレジスタ回路は、アクティブマトリクス型の表示装置において、画素部の列及び行の増加に伴いトランジスタの数の増加が大きくなる。そのため、構成するトランジスタ数の増加に伴いトランジスタのばらつきに起因する歩留りも悪くなるといった問題がある。

よって、トランジスタの特性バラツキによる影響を緩和して、シフトレジスタとして正確に動作を行う半導体回路を提供することを課題とする。本発明では、上述の課題を鑑み、低振幅信号を用い、構成するトランジスタ数を増加させることなく、シフトレジスタとして良好に動作を行う半導体回路を提案する。

また、内部回路でレベルシフタを配置しようとすると、駆動回路の占有面積の増大、波形の遅延や鈍りから周波数特性の低下等の問題を生じる。

よって、本発明は、上述の実情を鑑み、筐体の小型化、作製費用の削減、消費電力の削減を実現することを課題とする。さらに内部回路にレベルシフタを配置しなくてもシフトレジスタとして良好に動作させることができる半導体回路を提供することで、クロック信号の波形の遅延や鈍りの問題、内部回路に配置された電源線の電圧降下の問題を解決し、内部回路における駆動回路の占有面積の小型化、消費電力の削減、高周波数動作を実現することを課題とする。

本発明の半導体回路の一は、第１の端子が高電位電源に接続されたｐチャネル型トランジスタと、ゲートがｐチャネル型トランジスタのゲートに接続され、第１の端子がｐチャネル型トランジスタの第２の端子に接続された第１のｎチャネル型トランジスタと、第１の端子が第１のｎチャネル型トランジスタの第２の端子に接続され、第２の端子が低電位電源に接続された第２のｎチャネル型トランジスタと、を含む回路群と、入力端子がｐチャネル型トランジスタの第２の端子及び第１のｎチャネル型トランジスタの第１の端子に接続されたインバータ回路と、をｍ段（ｍは任意の正の整数であり、ｍ≧３）有し、第２ｎ−１段目（ｎは任意の整数であり、ｍ≧２ｎ≧２）の第２のｎチャネル型トランジスタのゲートにはクロック信号が入力され、第２ｎ段目の第２のｎチャネル型トランジスタのゲートには反転クロック信号が入力される構成とする。

第１の端子が高電位電源に接続されたｐチャネル型トランジスタと、ゲートがｐチャネル型トランジスタのゲートに接続され、第１の端子がｐチャネル型トランジスタの第２の端子に接続された第１のｎチャネル型トランジスタと、第１の端子が第１のｎチャネル型トランジスタの第２の端子に接続され、第２の端子が低電位電源に接続された第２のｎチャネル型トランジスタと、を含む回路群と、入力端子がｐチャネル型トランジスタの第２の端子及び第１のｎチャネル型トランジスタの第１の端子に接続されたインバータ回路と、をｍ段（ｍは任意の正の整数であり、ｍ≧３）有し、第２ｎ−１段目（ｎは任意の整数であり、ｍ≧２ｎ≧２）の第２のｎチャネル型トランジスタのゲートにはクロック信号が入力され、第２ｎ段目の第２のｎチャネル型トランジスタのゲートには反転クロック信号が入力され、クロック信号、及び反転クロック信号の高電位レベルは高電位電源の電位と同じ電位であり、低電位レベルは低電位電源の電位より高い構成とする。

また本発明の半導体回路は、回路群とインバータ回路との間に電位の保持手段を有する構成としてもよい。

また本発明の半導体回路は、ｐチャネル型トランジスタのゲート及び第１のｎチャネル型トランジスタのゲート、並びにｐチャネル型トランジスタの第２の端子及び第１のｎチャネル型トランジスタの第１の端子、が接続されるＮＡＮＤ回路を有する構成としてもよい。

第１の端子が高電位電源に接続された第１のｐチャネル型トランジスタと、ゲートが第１のｐチャネル型トランジスタのゲートに接続され、第１の端子が第１のｐチャネル型トランジスタの第２の端子に接続された第１のｎチャネル型トランジスタと、第１の端子が第１のｎチャネル型トランジスタの第２の端子に接続され、第２の端子が低電位電源に接続された第２のｎチャネル型トランジスタと、を含む第１の回路群と、第１の端子が高電位電源に接続された第２のｐチャネル型トランジスタと、ゲートが第１のｐチャネル型トランジスタの第２の端子及び第１のｎチャネル型トランジスタの第１の端子、並びに第２のｐチャネル型トランジスタのゲートに接続され、第１の端子が第２のｐチャネル型トランジスタの第２の端子に接続された第３のｎチャネル型トランジスタと、第１の端子が第３のｎチャネル型トランジスタの第２の端子に接続され、第２の端子が低電位電源に接続された第４のｎチャネル型トランジスタと、を含む第２の回路群と、をｍ段（ｍは任意の正の整数であり、ｍ≧３）有し、第２ｎ−１段目（ｎは任意の整数であり、ｍ≧２ｎ≧２）の第２のｎチャネル型トランジスタのゲート、及び第４のｎチャネル型トランジスタのゲートにはクロック信号が入力され、第２ｎ段目の第２のｎチャネル型トランジスタのゲート、及び第４のｎチャネル型トランジスタのゲートには反転クロック信号が入力される構成とする。

第１の端子が高電位電源に接続された第１のｐチャネル型トランジスタと、ゲートが第１のｐチャネル型トランジスタのゲートに接続され、第１の端子が第１のｐチャネル型トランジスタの第２の端子に接続された第１のｎチャネル型トランジスタと、第１の端子が第１のｎチャネル型トランジスタの第２の端子に接続され、第２の端子が低電位電源に接続された第２のｎチャネル型トランジスタと、を含む第１の回路群と、第１の端子が高電位電源に接続された第２のｐチャネル型トランジスタと、ゲートが第１のｐチャネル型トランジスタの第２の端子及び第１のｎチャネル型トランジスタの第１の端子、並びに第２のｐチャネル型トランジスタのゲートに接続され、第１の端子が第２のｐチャネル型トランジスタの第２の端子に接続された第３のｎチャネル型トランジスタと、第１の端子が第３のｎチャネル型トランジスタの第２の端子に接続され、第２の端子が低電位電源に接続された第４のｎチャネル型トランジスタと、を含む第２の回路群と、をｍ段（ｍは任意の正の整数であり、ｍ≧３）有し、第２ｎ−１段目（ｎは任意の整数であり、ｍ≧２ｎ≧２）の第２のｎチャネル型トランジスタのゲート、及び第４のｎチャネル型トランジスタのゲートにはクロック信号が入力され、第２ｎ段目の第２のｎチャネル型トランジスタのゲート、及び第４のｎチャネル型トランジスタのゲートには反転クロック信号が入力され、クロック信号、及び反転クロック信号の高電位レベルは、高電位電源の電位と同じ電位であって、クロック信号、及び反転クロック信号の低電位レベルは、低電位電源の電位より高い構成とした。

また、本発明の半導体回路は、第１の回路群と第２の回路群との間に電位の保持手段を有する構成としてもよい。

また本発明の半導体回路は、ｐチャネル型トランジスタのゲート及び第１のｎチャネル型トランジスタのゲート、並びに第２のｐチャネル型トランジスタの第２の端子及び第３のｎチャネル型トランジスタの第１の端子、が接続されるＮＯＲ回路を有する構成としてもよい。

また本発明の半導体回路は、ｎチャネル型トランジスタ及びｐチャネル型トランジスタは、ガラス基板上に形成される薄膜トランジスタで構成されていてもよい。

また本発明の半導体回路は、ｎチャネル型トランジスタ及びｐチャネル型トランジスタは、単結晶基板上に形成されていてもよい。

また本発明の半導体回路を具備する表示装置は、液晶またはＥＬ素子を用いたものであってもよい。

なお、本発明の半導体回路を具備する表示装置を用いた電子機器は、テレビ受像器、ビデオカメラ、デジタルカメラ等のカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置、コンピュータ、ゲーム機器、モバイルコンピュータ、携帯電話、携帯型ゲーム機、電子書籍、画像再生装置であってもよい。

本発明によって、本発明の半導体回路を具備するシフトレジスタ回路は、クロック信号の振幅がシフトレジスタ回路を駆動する高電位電源と低電位電源との間の電位差よりも小さい振幅のクロック信号でも正しく動作し、高周波数動作を実現することができる。

また、本発明によって、本発明の半導体回路を具備するシフトレジスタ回路は、高電位電源と低電位電源との間に貫通電流が流れることもなく消費電力を低減することができる。

また、本発明によって、本発明の半導体回路を具備するシフトレジスタ回路は、シフトレジスタ回路を構成するトランジスタ数を従来のシフトレジスタ回路よりも少なく構成することができ、高い歩留まりが期待できる。

また、本発明によって、本発明の半導体回路を具備するシフトレジスタ回路は、レベルシフト部を特に設けなくても動作させることができ、基板上におけるシフトレジスタ回路の専有面積を低減させることができる。

また、本発明のシフトレジスタ回路として動作する半導体回路を用いた表示装置においては、クロック信号の振幅が、シフトレジスタを駆動する高電位電源と低電位電源との間の電位差よりも小さい振幅のクロック信号でもシフトレジスタ回路として正しく動作し、高周波数動作を実現することができる半導体回路を具備する表示装置を提供することができる。

また、本発明のシフトレジスタ回路として動作する半導体回路を用いた表示装置においては、高電位電源と低電位電源との間に貫通電流が流れることもなく消費電力を低減することができる半導体回路を具備する表示装置を提供することができる。

また、本発明のシフトレジスタ回路として動作する半導体回路を用いた表示装置においては、半導体回路を構成するトランジスタ数も従来のシフトレジスタ回路よりも少ないため、高い歩留まりが期待できる表示装置を提供することができる。

また、本発明のシフトレジスタ回路として動作する半導体回路を用いた表示装置においては、レベルシフト部を特に設けなくても動作させることのできる半導体回路を得ることができ、基板上におけるシフトレジスタとして動作する半導体回路の専有面積を低減させることができるため、より小型化した表示装置を提供することができる。

また、本発明のシフトレジスタ回路として動作する半導体回路を用いた電子機器においては、クロック信号の振幅が、シフトレジスタを駆動する高電位電源と低電位電源との間の電位差よりも小さい振幅のクロック信号でもシフトレジスタ回路として正しく動作し、高周波数動作を実現することができる半導体回路を具備する電気機器を顧客に提供することができる。

また、本発明のシフトレジスタ回路として動作する半導体回路を用いた電子機器においては、高電位電源と低電位電源との間に貫通電流が流れることもなく消費電力を低減することができる半導体回路を具備する電子機器を顧客に提供することができる。

また、本発明のシフトレジスタ回路として動作する半導体回路を用いた電子機器においては、半導体回路を構成するトランジスタ数も従来のシフトレジスタ回路よりも少ないため、歩留まりが高い製品を顧客に提供することができ、より安価な商品を顧客に提供することができる。

また、本発明のシフトレジスタ回路として動作する半導体回路を用いた電子機器においては、レベルシフト部を特に設けなくても動作させることのできる半導体回路を得ることができ、基板上におけるシフトレジスタとして動作する半導体回路の専有面積を低減させることができる。そのため、表示部のレイアウト面積の縮小を図れるため、電子機器の小型化、軽量化をすることができる。

以下、本発明の実施の態様について、図面を参照して説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）

図１に、本発明のシフトレジスタとして動作する半導体回路の一形態を示す。図１には、第２ｎ−１段目（ｎは任意の整数、ｍはシフトレジスタに設けられた総段数であり、ｍ≧２ｎ≧２）のレジスタ１０１（第１のレジスタ）と、第２ｎ段目のレジスタ１０２（第２のレジスタ）とが表されている。レジスタ１０１は第１の回路群１０３、第２の回路群１０４を含み、レジスタ１０２は第１の回路群１０５、第２の回路群１０６を含んでいる。第２ｎ−１段目のレジスタ１０１において、第１の回路群１０３にはクロック信号が入力されている。また、第２ｎ段目のレジスタ１０２において、第１の回路群１０５には反転クロック信号ＣＫｂが入力されている。また、第２ｎ−１段目のレジスタ１０１に信号を入力するｎｏｄｅＡ（ノードＡ）、第２ｎ−１段目のレジスタ１０１における第１の回路群と第２の回路群の間のｎｏｄｅＢ、第２ｎ段目のレジスタ１０２に信号を入力するｎｏｄｅＣ、第２ｎ段目のレジスタ１０２における第１の回路群と第２の回路群の間のｎｏｄｅＤ、において、ｎｏｄｅＡとｎｏｄｅＢに接続され、ｎｏｄｅＡとｎｏｄｅＢの否定積をとるためのＮＡＮＤ回路１（ＮＡＮＤ１）が設けられており、ｎｏｄｅＣとｎｏｄｅＤに接続され、ｎｏｄｅＣとｎｏｄｅＤの否定積をとるためのＮＡＮＤ回路２（ＮＡＮＤ２）が設けられている。勿論、取り出したい信号によっては、適宜、他のノードに接続して、他の論路素子を配置して行ってもよい。

また図２（Ａ）に本実施の形態における本発明のシフトレジスタとして動作する半導体回路の具体的な回路構成について示す。図２（Ａ）には、第１のレジスタ１０１を構成する第１の回路群１０３として、ｐチャネル型トランジスタ２０１と、第１のｎチャネル型トランジスタ２０２と、第２のｎチャネル型トランジスタ２０３、また第２の回路群としてインバータ回路が設けられており、ｐチャネル型トランジスタ２０４と、ｎチャネル型トランジスタ２０５とが設けられている。なお第２のレジスタも同様の構成の複数のトランジスタが設けられている。

図２（Ａ）において、ｐチャネル型トランジスタ２０１の第１の端子は、高電位電源Ｖｄｄに接続され、ｐチャネル型トランジスタ２０１の第２の端子は第１のｎチャネル型トランジスタ２０２の第１の端子に接続され、第１のｎチャネル型トランジスタ２０２の第２の端子は第２のｎチャネル型トランジスタ２０３の第１の端子に接続され、第２のｎチャネル型トランジスタ２０３の第２の端子は低電位電源（ＶｓｓもしくはＧＮＤ）に接続されている。また、ｐチャネル型トランジスタ２０１の第２の端子、及び第１のｎチャネル型トランジスタ２０２の第１の端子は、インバータ回路の入力端子に接続されている。また、ｐチャネル型トランジスタ２０１のゲート及び第１のｎチャネル型トランジスタ２０２のゲートに入力信号ＳＰが入力され、インバータ回路の出力端子から出力信号が出力されている。

なお、図２（Ａ）において、第１の回路群、第２の回路群間に保持容量２１１設ける構成としたが必ずしも設ける必要はない。保持容量を形成しない場合は、各トランジスタの寄生容量を用いればよい。また容量に限らず、電位の保持することができる回路を接続する構成でもよい。

なお、本発明において、ひとつのトランジスタに含まれソースまたはドレインとして機能する二つの電極は、これらの電極間に生じる電位差によっていずれがソースとして機能するか、ドレインとして機能するかが決まる。そのため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、本明細書においては、ソース及びドレインとして機能する二つの電極を、それぞれ第１端子、第２端子と表記する。

また図２（Ａ）において、第２ｎ−１段目（ｎは任意の整数であり、ｍ≧２ｎ≧２）に設けられている第１のレジスタ１０１の第２のｎチャネル型トランジスタ２０３のゲートにはクロック信号ＣＫが入力されている。また、第２ｎ段目（ｎは任意の整数であり、ｍ≧２ｎ≧２）に設けられている第２のレジスタ１０２の第２のｎチャネル型トランジスタ２０３のゲートには反転クロック信号ＣＫｂが入力されている。

本実施の形態においては、入力されるクロック信号（もしくは反転クロック信号）の高電位レベル（Ｈレベル、Ｈ電位、もしくはＨという）を高電位電源の電位より低く設定し、低電位レベル（Ｌレベル、Ｌ電位、もしくはＬという）を低電位電源の電位より同じに設定しても、シフトレジスタとして動作する半導体回路として問題なく動作する。そのため、クロック信号の振幅を低減することができるため、低消費電力化を図ることが可能となる。

次に本実施の形態における、シフトレジスタとして動作する半導体回路におけるタイミングチャートについて説明するため、図２（Ｂ）に各ノードについて表記して説明する。図２（Ｂ）において、第１のレジスタ１０１におけるｐチャネル型トランジスタ２０１のゲート及び第１のｎチャネル型トランジスタ２０２のゲートにあたるノードをＳ０とする。また、第１のレジスタ１０１におけるｐチャネル型トランジスタ２０１の第２の端子、及び第１のｎチャネル型トランジスタ２０２の第１の端子、またはインバータ回路の入力端子にあたるノードをＳ０ｂとする。また、第１のレジスタ１０１におけるインバータ回路の出力端子、または第２のレジスタ１０２におけるｐチャネル型トランジスタ２０１のゲート及び第１のｎチャネル型トランジスタ２０２のゲートにあたるノードをＳ１とする。また、第２のレジスタ１０２におけるｐチャネル型トランジスタ２０１の第２の端子、及び第１のｎチャネル型トランジスタ２０２の第１の端子、またはインバータ回路の入力端子にあたるノードをＳ１ｂとする。また、第２のレジスタ１０２におけるインバータ回路の出力端子にあたるノードをＳ２とする。またＮＡＮＤ１における出力端子のノードをＮＡ１、ＮＡＮＤ２における出力端子のノードをＮＡ２とする。

次に図３に、本実施の形態における図２（Ａ）の半導体回路のタイミングチャートについて示す。ここでは、図２（Ｂ）に示したクロック信号、反転クロック信号、各ノードの電位Ｓ０、Ｓ０ｂ、Ｓ１、Ｓ１ｂ、Ｓ２について示す。また入力信号ＳＰのパルスが入力された期間の前後のクロック信号の１／２周期分ずつに区切った区間を図示したようにそれぞれ、Ｔ０、Ｔ１，Ｔ２、Ｔ３とする。

図４（Ａ）、（Ｂ）、及び図５（Ａ）、（Ｂ）に図３におけるタイミングチャート中のＴ０、Ｔ１，Ｔ２、Ｔ３期間での、第１のレジスタ１０１における各トランジスタのオン、オフについて詳細に説明する。

ここで、説明のため、シフトレジスタとして動作する半導体回路（内部回路）の電源電圧を１０Ｖ（高電位電源Ｖｄｄを１０Ｖ、低電位電源Ｖｓｓを０Ｖ）とし、コントローラＩＣ等の外部回路から入力されるクロック信号ＣＫや反転クロック信号ＣＫｂや入力信号等のパルス信号の振幅電圧のＨレベルを３Ｖ、Ｌレベルを０Ｖとする。外部回路を構成するＩＣは、内部回路よりも低い電源電位で動作する。

まず、図４（Ａ）において、期間Ｔ０では、クロック信号ＣＫがＨレベルでノードＳ０もＨレベルであるため、ｐチャネル型トランジスタ２０１は非導通状態（以下、オフになるという）になる。第１のｎチャネル型トランジスタ２０２および第２のｎチャネル型トランジスタ２０３は導通状態（以下、オンになるという）になるため、ノードＳ０ｂはＬレベルとなる。このとき、インバータ回路におけるｐチャネル型トランジスタ２０４はオンし、ｎチャネル型トランジスタ２０５はオフするため、ノードＳ１はＨレベルを出力する。

次に図４（Ｂ）において、期間Ｔ１では、クロック信号ＣＫがＬレベルでノードＳ０がＬレベルとなり、このとき、ｐチャネル型トランジスタ２０１はオンになる。第１のｎチャネル型トランジスタ２０２及び第２のｎチャネル型トランジスタ２０３がオフになるため、ノードＳ０ｂはＨレベルとなる。このとき、インバータ回路におけるｐチャネル型トランジスタ２０４はオフし、ｎチャネル型トランジスタ２０５はオンとなるため、ノードＳ１はＨレベルを出力する。

次に図５（Ａ）において、期間Ｔ２では、クロック信号ＣＫはＨレベル、ノードＳ０はＬレベルとなり、このとき、ｐチャネル型トランジスタ２０１はオンになる。第１のｎチャネル型トランジスタ２０２がオフし、第２のｎチャネル型トランジスタ２０３はオンになるため、ノードＳ０ｂはＨレベルとなる。このとき、インバータ回路におけるｐチャネル型トランジスタ２０４はオフし、ｎチャネル型トランジスタ２０５はオンとなるため、ノードＳ１はＨレベルを出力する。

次に図５（Ｂ）において、期間Ｔ３では、クロック信号ＣＫがＬレベル、ノードＳ０がＨレベルとなり、ｐチャネル型トランジスタ２０１はオフになる。第１のｎチャネル型トランジスタ２０２がオンし、第２のｎチャネル型トランジスタはオフするため、ノードＳ０ｂは電気的に浮遊状態となる。このとき、ノードＳ０ｂの電位は期間Ｔ３の前の期間である期間Ｔ２のノードＳ０ｂの電位であるＨレベルの電位が保持される。そして、このとき、インバータ回路におけるｐチャネル型トランジスタ２０４はオフし、ｎチャネル型トランジスタ２０５はオンとなるため、ノードＳ１はＨレベルを出力する。

なお、第２のレジスタ１０２においては、反転クロック信号ＣＫｂ、上述の第１のレジスタ１０１におけるノードＳ１の電位によって動作が決定される。第２のレジスタ１０２における各トランジスタの動作については、クロック信号と反転クロック信号が反転、つまりＨレベルとＬレベルが反転した関係にあり、第１のレジスタ１０１の各トランジスタのＴ０〜Ｔ３の期間のいずれかの動作と同様であるためここでは詳述しない。

また、本発明と同様の動作を行う回路構成であれば特にトランジスタの極性は問わない。例えば、各トランジスタの極性を反転させたい場合には、各トランジスタに入力される信号を反転して入力すればよい。そのため、本実施の形態のトランジスタの極性、クロック信号等に特に限定されない。

なお、本発明におけるシフトレジスタとして動作する半導体回路は、ノードＳ０とノードＳ１の否定積をとるためのＮＡＮＤ（ナンド）回路によって、クロック信号（もしくは反転クロック信号）の半周期分遅れた信号を順次とりだす。取り出される信号はＣＫ信号の立ち上がり（本明細書では、信号がＬレベルからＨレベルに変化する動作を立ち上がりと呼ぶ）によって、ｎｏｄｅＳ０ｂを高電位状態から低電位状態にする信号を取り出すため、トランジスタのゲートへの充放電にかかる信号の波形の遅延や鈍りの問題の影響を受けることのない信号を画素部に出力することができる。

なお、クロック信号（もしくは反転クロック信号）の立ち下がり（本明細書では、信号がＬレベルからＨレベルに変化する動作を立ち上がりと呼ぶ）によって、ｎｏｄｅＳ０ｂを低電位状態から高電位状態にする信号を取り出す際には、クロック信号（もしくは、反転クロック信号）がゲートに入力される第２のｎチャネル型トランジスタの第１の端子を高電位電源側に接続し、第２の端子をｐチャネル型トランジスタの第１の端子に接続すればよい。また、このとき、入力されるクロック信号のＨレベルを高電位電源の電位と同じにし、Ｌレベルを低電位電源の電位より高く設定すればよい。

以上の様に、本発明のシフトレジスタとして動作する半導体回路を用いることで、入力信号ＳＰに対して、ＣＫ信号の半周期分遅れた信号を作り出すことができる。そして、本発明のシフトレジスタとして動作する半導体回路を複数接続することにより、シフトレジスタ回路を構成することができる。特に、本実施例における第１の回路群においては、回路群に入力される信号に対して、回路群から出力される信号の高電位状態から低電位状態への制御をクロック信号または反転クロック信号に同期して行い、入力された信号のパルスを反転させ、且つクロック信号の半波長分伸びたパルスを取り出すことができる。

本発明のシフトレジスタとして動作する半導体回路は、クロック信号ＣＫの振幅が第２のｎチャネル型トランジスタ２０３の閾値よりも大きな振幅であればよく、消費電力の低減を図ることができる。

以上に説明したシフトレジスタは、レベルシフト部を設けなくても良好に動作する。従って、基板上における駆動回路の占有面積を低減することができ、基板面を有効に活用することができるものである。また、以上に説明したシフトレジスタとして動作する半導体回路は、クロック信号の振幅を電源電圧の電位より小さくしても閾値バラツキ等の影響を非常に受けにくく良好に動作させることができるものである。

なお、本実施形態は、本明細書中の実施例のいかなる記載とも自由に組み合わせて実施することが可能である。
（実施の形態２）

図６に、本発明のシフトレジスタとして動作する半導体回路の一形態を示す。図６には、第２ｎ−１段目（ｎは任意の整数、ｍはシフトレジスタに設けられた総段数であり、ｍ≧２ｎ≧２）のレジスタ６０１（第１のレジスタ）と、第２ｎ段目のレジスタ６０２（第２のレジスタ）とが表されている。レジスタ６０１は第１の回路群６０３、第２の回路群６０４を含み、レジスタ６０２は第１の回路群６０５、第２の回路群６０６を含んでいる。第２ｎ−１段目のレジスタ６０１において、第１の回路群６０３、第２の回路群６０４にはクロック信号が入力されている。また、第２ｎ段目のレジスタ６０２において、第１の回路群６０５、第２の回路群６０６には反転クロック信号ＣＫｂが入力されている。また、第２ｎ−１段目のレジスタ６０１に信号を入力するｎｏｄｅＡ、第２ｎ−１段目のレジスタ６０１から信号が出力される、もしくは第２ｎ段目のレジスタ６０２に信号を入力するｎｏｄｅＢ、第２ｎ段目のレジスタ６０２から信号が出力されるｎｏｄｅＣにおいて、ＮｏｄｅＡとＮｏｄｅＢに接続され、ＮｏｄｅＡとＮｏｄｅＢの否定和をとるためのＮＯＲ回路１（ＮＯＲ１）が設けられており、ＮｏｄｅＢとＮｏｄｅＣに接続され、ＮｏｄｅＢとＮｏｄｅＣの否定和をとるためのＮＯＲ回路２（ＮＯＲ２）が設けられている。勿論、取り出したい信号によっては、適宜、他のノードに接続して、他の論路素子を配置して行ってもよい。

また図７（Ａ）に本実施の形態における本発明のシフトレジスタとして動作する半導体回路の具体的な回路構成について示す。図７（Ａ）には、第１のレジスタ６０１を構成する第１の回路群６０３として、第１のｐチャネル型トランジスタ７０１と、第１のｎチャネル型トランジスタ７０２と、第２のｎチャネル型トランジスタ７０３、また第２の回路群として第２のｐチャネル型トランジスタ７０４と、第３のｎチャネル型トランジスタ７０５と、第４のｎチャネル型トランジスタ７０６が設けられている。なお第２のレジスタも同様の構成の複数のトランジスタが設けられている。

図７（Ａ）において、第１のｐチャネル型トランジスタ７０１の第１の端子は、高電位電源Ｖｄｄに接続され、第１のｐチャネル型トランジスタ７０１の第２の端子は第１のｎチャネル型トランジスタ７０２の第１の端子に接続され、第１のｎチャネル型トランジスタ７０２の第２の端子は第２のｎチャネル型トランジスタ７０３の第１の端子に接続され、第２のｎチャネル型トランジスタ７０３の第２の端子は低電位電源（ＶｓｓもしくはＧＮＤ）に接続されている。また第２のｐチャネル型トランジスタ７０４の第１の端子は、高電位電源Ｖｄｄに接続され、第２のｐチャネル型トランジスタ７０４の第２の端子は第３のｎチャネル型トランジスタ７０５の第１の端子に接続され、第３のｎチャネル型トランジスタ７０５のソ第２の端子は第４のｎチャネル型トランジスタ７０６の第１の端子に接続され、第４のｎチャネル型トランジスタ７０６の第２の端子は低電位電源（ＶｓｓもしくはＧＮＤ）に接続されている。また、第１のｐチャネル型トランジスタ７０１の第２の端子、及び第１のｎチャネル型トランジスタ７０２の第１の端子は、第２のｐチャネル型トランジスタ７０４のゲート及び第３のｎチャネル型トランジスタ７０５のゲートに接続されている。また、第１のｐチャネル型トランジスタ７０１のゲート及び第１のｎチャネル型トランジスタ７０２のゲートに入力信号ＳＰが入力され、第２のｐチャネル型トランジスタ７０４の第２の端子、及び第３のｎチャネル型トランジスタ７０５の第１の端子から出力信号が出力されている。

なお、図７（Ａ）において、第１の回路群、第２の回路群間に保持容量７１１設ける構成としたが必ずしも設ける必要はない。保持容量を形成しない場合は、各トランジスタの寄生容量を用いればよい。また容量に限らず、電位の保持することができる回路を接続する構成でもよい。

また図７（Ａ）において、第２ｎ−１段目（ｎは任意の整数であり、ｍ≧２ｎ≧２）に設けられている第１のレジスタ６０１の第２のｎチャネル型トランジスタ７０３のゲート、及び第１のレジスタ６０１の第４のｎチャネル型トランジスタ７０６のゲートにはクロック信号ＣＫが入力されている。また、第２ｎ段目（ｎは任意の整数であり、ｍ≧２ｎ≧２）に設けられている第２のレジスタ６０２の第２のｎチャネル型トランジスタ７０３のゲート、及び第１のレジスタ６０１の第４のｎチャネル型トランジスタ７０６のゲートには反転クロック信号ＣＫｂが入力されている。

次に本実施の形態における、シフトレジスタとして動作する半導体回路におけるタイミングチャートについて説明するため、図７（Ｂ）に各ノードについて表記して説明する。図７（Ｂ）において、第１のレジスタ６０１における第１のｐチャネル型トランジスタ７０１のゲート及び第１のｎチャネル型トランジスタ７０２のゲートにあたるノードをＳ０とする。また、第１のレジスタ６０１における第１のｐチャネル型トランジスタ７０１の第２の端子、及び第１のｎチャネル型トランジスタ７０２の第１の端子、または第２のｐチャネル型トランジスタ７０４のゲート及び第３のｎチャネル型トランジスタ７０５のゲートにあたるノードをＳ０ｂとする。また、第１のレジスタ６０１における第２のｐチャネル型トランジスタ７０４の第２の端子、及び第３のｎチャネル型トランジスタ７０５の第１の端子、または第２のレジスタ６０２における第１のｐチャネル型トランジスタ７０１のゲート及び第１のｎチャネル型トランジスタ７０２のゲートにあたるノードをＳ１とする。また、第２のレジスタ６０２における第１のｐチャネル型トランジスタ７０１の第２の端子、及び第１のｎチャネル型トランジスタ７０２の第１の端子、または第２のｐチャネル型トランジスタ７０４のゲート及び第３のｎチャネル型トランジスタ７０５のゲートにあたるノードをＳ１ｂとする。また、第２のレジスタ６０２における第２のｐチャネル型トランジスタ７０４の第２の端子にあたるノードをＳ２とする。またＮＯＲ１における出力端子のノードをＮＯ１、ＮＯＲ２における出力端子のノードをＮＯ２とする。

次に図８に、本実施の形態における図７（Ａ）の半導体回路のタイミングチャートについて示す。ここでは、図７（Ｂ）に示したクロック信号、反転クロック信号、各ノードの電位Ｓ０、Ｓ０ｂ、Ｓ１、Ｓ１ｂ、Ｓ２について示す。また入力信号ＳＰのパルスが入力された期間の前後のクロック信号の１／２周期分ずつに区切った区間を図示したようにそれぞれ、Ｔ０、Ｔ１，Ｔ２、Ｔ３とする。

タイミングチャート中のＴ０、Ｔ１，Ｔ２、Ｔ３期間での、第１のレジスタ６０１における各トランジスタのオン、オフについて詳細に説明する。

ここで、説明のため、シフトレジスタとして動作する半導体回路（内部回路）の電源電圧を１０Ｖ（高電位電源Ｖｄｄを１０Ｖ、低電位電源Ｖｓｓを０Ｖ）とし、コントローラＩＣ等の外部回路から入力されるクロック信号ＣＫや反転クロック信号ＣＫｂや入力信号等のパルス信号の振幅電圧を３Ｖ（高電位レベル（Ｈレベル、Ｈ電位、もしくはＨという）、低電位レベル（Ｌレベル、Ｌ電位、もしくはＬという）を０Ｖとする。外部回路を構成するＩＣは、内部回路よりも低い電源電位で動作する。

まず、図９（Ａ）において、期間Ｔ０では、第１の回路群６０３において、クロック信号ＣＫがＨレベルでノードＳ０もＨレベルであるため、第１のｐチャネル型トランジスタ７０１は非導通状態（オフ）になる。第１のｎチャネル型トランジスタ７０２および第２のｎチャネル型トランジスタ７０３はオンになるため、ノードＳ０ｂはＬレベルとなる。このとき、第２の回路群６０４において、第２のｐチャネル型トランジスタ７０４はオンし、第３のｎチャネル型トランジスタ７０５はオフになる。第４のｎチャネル型トランジスタ７０６はオンになるため、ノードＳ１はＨレベルを出力する。

次に図９（Ｂ）において、期間Ｔ１では、第１の回路群６０３において、クロック信号ＣＫがＬレベルでノードＳ０がＬレベルとなり、このとき、第１のｐチャネル型トランジスタ７０１はオンになる。第１のｎチャネル型トランジスタ７０２及び第２のｎチャネル型トランジスタ７０３がオフになるため、ノードＳ０ｂはＨレベルとなる。このとき、第２の回路群６０４において、第２のｐチャネル型トランジスタ７０４はオフし、第３のｎチャネル型トランジスタ７０５はオンし、第４のｎチャネル型トランジスタ７０６はオフになる。このとき、ノードＳ１は電気的に浮遊状態となり、ノードＳ１の電位は期間Ｔ１の前の期間である期間Ｔ０のノードＳ１の電位であるＨレベルの電位が保持されるため、ノードＳ１はＨレベルを出力する。

次に図１０（Ａ）において、期間Ｔ２では、第１の回路群６０３において、クロック信号ＣＫはＨレベル、ノードＳ０はＬレベルとなり、このとき、第１のｐチャネル型トランジスタ７０１はオンになる。第１のｎチャネル型トランジスタ７０２がオフし、第２のｎチャネル型トランジスタ７０３はオンになるため、ノードＳ０ｂはＨレベルとなる。このとき、第２の回路群６０４において、第２のｐチャネル型トランジスタ７０４はオフし、第３のｎチャネル型トランジスタ７０５はオンになる。第４のｎチャネル型トランジスタ７０６はオンになるため、ノードＳ１はＬレベルを出力する。

次に図１０（Ｂ）において、期間Ｔ３では、第１の回路群６０３において、クロック信号ＣＫがＬレベル、ノードＳ０がＨレベルとなり、第１のｐチャネル型トランジスタ７０１はオフになる。第１のｎチャネル型トランジスタ２０２がオンし、第２のｎチャネル型トランジスタはオフするため、ノードＳ０ｂは電気的に浮遊状態となる。このとき、ノードＳ０ｂの電位は期間Ｔ３の前の期間である期間Ｔ２のノードＳ０ｂの電位であるＨレベルの電位が保持される。そして、このとき、第２の回路群６０４において、第２のｐチャネル型トランジスタ７０４はオフし、第３のｎチャネル型トランジスタ７０５はオンし、第４のｎチャネル型トランジスタ７０６はオフになる。このとき、ノードＳ１は電気的に浮遊状態となり、ノードＳ１の電位は期間Ｔ１の前の期間である期間Ｔ０のノードＳ１の電位であるＨレベルの電位が保持されるため、ノードＳ１はＨレベルを出力する。

なお、第２のレジスタ６０２においては、反転クロック信号ＣＫｂ、上述の第１のレジスタ６０１におけるノードＳ１の電位によって動作が決定される。第２のレジスタ１０２における各トランジスタの動作については、クロック信号と反転クロック信号が反転、つまりＨレベルとＬレベルが反転した関係にあり、第１のレジスタ１０１の各トランジスタのＴ０〜Ｔ３の期間のいずれかの動作と同様であるためここでは詳述しない。

なお、本発明におけるシフトレジスタとして動作する半導体回路は、ノードＳ０とノードＳ１の否定和をとるためのＮＯＲ（ノア）回路によって、ＣＫ信号の半周期分遅れた信号を順次とりだしていく。取り出される信号はＣＫ信号の立ち上がり（本明細書では、信号がＬレベルからＨレベルに変化する動作を立ち上がりと呼ぶ）によって、信号を取り出すため、トランジスタのゲートへの充放電にかかる信号の波形の遅延や鈍りの問題の影響を受けることのない信号を画素部に出力することができる。

以上の様に、本発明のシフトレジスタとして動作する半導体回路を用いることで、入力信号ＳＰに対して、ＣＫ信号の半周期分遅れた信号を作り出すことができる。そして、本発明のシフトレジスタとして動作する半導体回路を複数接続することにより、シフトレジスタ回路を構成することができる。

本発明のシフトレジスタとして動作する半導体回路は、クロック信号ＣＫの振幅が第２のｎチャネル型トランジスタ７０３の閾値よりも大きな振幅であればよく、従来のシフトレジスタとして動作する半導体回路に比べ、消費電力の低減を図ることができる。

なお、本実施形態は、本明細書中の実施例のいかなる記載とも自由に組み合わせて実施することが可能である。

図１１（Ａ）において、基板１１０７上に、複数の画素１１０１がマトリクス状に配置された画素部１１０２を有し、画素部１１０２の周辺には、信号線駆動回路１１０３、第１の走査線駆動回路１１０４及び第２の走査線駆動回路１１０５を有する。これらの駆動回路は、ＦＰＣ１１０６を介して外部より信号が供給される。

図１１（Ｂ）には、第１の走査線駆動回路１１０４及び第２の走査線駆動回路１１０５の構成を示す。第１の走査線駆動回路１１０４、第２の走査線駆動回路１１０５は、シフトレジスタ１１１４、バッファ１１１５を有する。また、図１１（Ｃ）には、信号線駆動回路１１０３の構成を示す。信号線駆動回路１１０３はシフトレジスタ１１１１、第１のラッチ回路１１１２、第２のラッチ回路１１１３、バッファ１１１７を有する。

本発明のシフトレジスタとして動作する半導体回路は、上記シフトレジスタ１１１１、及びシフトレジスタ１１１４に適用することができる。本発明のシフトレジスタとして動作する半導体回路を適用することによって、クロック信号の振幅が、シフトレジスタを駆動する高電位電源と低電位電源との間の電位差よりも小さい振幅のクロック信号でもシフトレジスタとして正しく動作することができる。また、本発明のシフトレジスタとして動作する半導体回路を適用することによって、高電位電源と低電位電源との間に貫通電流が流れることもなく消費電力を低減することができる。また、本発明のシフトレジスタとして動作する半導体回路を適用することによって、半導体回路を構成するトランジスタ数を従来のシフトレジスタ回路よりも少なくできるため、高い歩留まりが期待できる。また、本発明のシフトレジスタとして動作する半導体回路を適用することによって、レベルシフト部を特に設けなくても動作させることができ、基板上におけるシフトレジスタとして動作する半導体回路の専有面積を低減させることができる。

なお、走査線駆動回路と信号線駆動回路の構成は、上記記載に限定されず、例えばサンプリング回路やレベルシフタなどを具備していてもよい。また、上記駆動回路以外に、ＣＰＵやコントローラなどの回路を基板１１０７に一体形成してもよい。そうすると、接続する外部回路（ＩＣ）の個数が減少し、軽量、薄型がさらに図れるため、携帯端末などには特に有効である。

また本実施例は、上記実施の形態及び上記実施例のいかなる記載とも自由に組み合わせて実施することが可能である。

以下に本発明の半導体回路を構成するｎチャネル型トランジスタ及びｐチャネル型トランジスタを、絶縁表面を有する基板上に薄膜トランジスタ（ＴＦＴ）で作製する例について、作製手順を簡略に図１２〜１４を用いて示す。図１２〜１４に示す構成を具備するアクティブマトリクス型表示装置は液晶表示装置やＥＬ（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ）素子を用いた表示装置を実現することを可能とするものである。

まず、図１２（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラス基板４０１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成るブロッキング層４０２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ_４、ＮＨ_３、Ｎ_２Ｏから作製される酸化窒化シリコン膜を１０〜２００ｎｍ（好ましくは５０〜１００ｎｍ）形成し、同様にＳｉＨ_４、Ｎ_２Ｏから作製される酸化窒化水素化シリコン膜を５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）の厚さに積層形成する。本実施例ではブロッキング層４０２を２層構造として示したが、絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。

島状に分割された半導体層４０３〜４０６は、非晶質構造を有する半導体膜を、レーザーアニール法やファーネスアニール炉を用いた熱処理により結晶構造を有する半導体膜（以下、結晶質半導体膜という）で形成する。熱処理には、加熱炉、レーザ照射、若しくはレーザ光の代わりにランプから発する光の照射（以下、ランプアニールと表記する）、又はそれらを組み合わせて用いることができる。この島状の半導体層４０３〜４０６の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。

レーザーアニール法での結晶質半導体膜を作製には、連続発振型のレーザビーム（ＣＷレーザビーム）やパルス発振型のレーザビーム（パルスレーザビーム）を用いることができる。ここで用いることができるレーザビームは、Ａｒレーザ、Ｋｒレーザ、エキシマレーザなどの気体レーザ、単結晶のＹＡＧ、ＹＶＯ_４、フォルステライト（Ｍｇ_２ＳｉＯ_４）、ＹＡｌＯ_３、ＧｄＶＯ_４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ_２Ｏ_３、ＹＶＯ_４、ＹＡｌＯ_３、ＧｄＶＯ_４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種から発振されるものを用いることができる。このようなレーザビームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ_４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ^２程度（好ましくは０．１〜１０ＭＷ／ｃｍ^２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。

なお、単結晶のＹＡＧ、ＹＶＯ_４、フォルステライト（Ｍｇ_２ＳｉＯ_４）、ＹＡｌＯ_３、ＧｄＶＯ_４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ_２Ｏ_３、ＹＶＯ_４、ＹＡｌＯ_３、ＧｄＶＯ_４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、Ａｒイオンレーザ、またはＴｉ：サファイアレーザは、連続発振をさせることが可能であり、Ｑスイッチ動作やモード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザビームを発振させると、半導体膜がレーザによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。

媒質としてセラミック（多結晶）を用いると、短時間かつ低コストで自由な形状に媒質を形成することが可能である。単結晶を用いる場合、通常、直径数ｍｍ、長さ数十ｍｍの円柱状の媒質が用いられているが、セラミックを用いる場合はさらに大きいものを作ることが可能である。

発光に直接寄与する媒質中のＮｄ、Ｙｂなどのドーパントの濃度は、単結晶中でも多結晶中でも大きくは変えられないため、濃度を増加させることによるレーザの出力向上にはある程度限界がある。しかしながら、セラミックの場合、単結晶と比較して媒質の大きさを著しく大きくすることができるため大幅な出力向上が期待できる。

さらに、セラミックの場合では、平行六面体形状や直方体形状の媒質を容易に形成することが可能である。このような形状の媒質を用いて、発振光を媒質の内部でジグザグに進行させると、発振光路を長くとることができる。そのため、増幅が大きくなり、大出力で発振させることが可能になる。また、このような形状の媒質から射出されるレーザビームは射出時の断面形状が四角形状であるため、丸状のビームと比較すると、線状ビームに整形するのに有利である。このように射出されたレーザビームを、光学系を用いて整形することによって、短辺の長さ１ｍｍ以下、長辺の長さ数ｍｍ〜数ｍの線状ビームを容易に得ることが可能となる。また、励起光を媒質に均一に照射することにより、線状ビームは長辺方向にエネルギー分布の均一なものとなる。

この線状ビームを半導体膜に照射することによって、半導体膜の全面をより均一にアニールすることが可能になる。線状ビームの両端まで均一なアニールが必要な場合は、その両端にスリットを配置し、エネルギーの減衰部を遮光するなどの工夫が必要となる。

次いで、島状の半導体層４０３〜４０６を覆うゲート絶縁膜４０７を形成する。ゲート絶縁膜４０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜４０７はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。

そして、ゲート絶縁膜４０７上にゲート電極を形成するための第１の導電膜４０８ａと第２の導電膜４０８ｂとを形成する。本実施例では、第１の導電膜４０８ａを窒化タンタルまたはチタンで５０〜１００ｎｍの厚さに形成し、第２の導電膜４０８ｂをタングステンで１００〜３００ｎｍの厚さに形成する。これらの材料は、窒素雰囲気中における４００〜６００℃の熱処理でも安定であり、抵抗率が著しく増大することがない。

次に図１２（Ｂ）に示すように、レジストによるマスク４０９を形成し、ゲート電極を形成するための第１のエッチング処理を行う。エッチング方法に限定はないが、好適にはＩＣＰ（ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いる。エッチング用ガスにＣＦ_４とＣｌ_２を混合し、０．５〜２Ｐａ、好ましくは１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ_４とＣｌ_２を混合した場合にはタングステン膜、窒化タンタル膜及びチタン膜の場合でも、それぞれ同程度の速度でエッチングすることができる。

上記エッチング条件では、レジストによるマスクの形状と、基板側に印加するバイアス電圧の効果により端部をテーパー形状とすることができる。テーパー部の角度は２５〜４５度となるようにする。また、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。タングステンに対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０ｎｍ程度エッチングされる。こうして、第１のエッチング処理により第１の導電膜と第２の導電膜から成る第１の形状の導電層４１０〜４１５（第１の導電膜４１０ａ〜４１５ａと第２の導電膜４１０ｂ〜４１５ｂ）を形成する。４１６はゲート絶縁膜であり、第１の形状の導電層で覆われない領域は２０〜５０ｎｍ程度エッチングされ薄くなる。

そして図１２（Ｃ）に示すように、第１のドーピング処理を行いｎ型の不純物（ドナー）をドーピングする。ドーピングの方法はイオンドープ法若しくはイオン注入法で行う。イオンドープ法の条件はドーズ量を１×１０^１３〜５×１０^１４／ｃｍ^２として行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。この場合、加速電圧を制御（例えば、２０〜６０ｋｅＶ）して、第１の形状の導電層をマスクとして利用する。こうして、第１の不純物領域４１７〜４２０を形成する。例えば、第１の不純物領域４１７〜４２０おけるｎ型の不純物の濃度は１×１０^２０〜１×１０^２１／ｃｍ^３の範囲で形成する。

図１３（Ａ）で示す第２のエッチング処理は、同様にＩＣＰエッチング装置を用い、エッチングガスにＣＦ_４とＣｌ_２とＯ_２を混合して、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ電力（１３．５６ＭＨｚ）を供給してプラズマを生成する。基板側（試料ステージ）には５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりタングステン膜を異方性エッチングし、第１の導電層である窒化タンタル膜またはチタン膜を残存させるようにする。こうして、第２の形状の導電層４２１〜４２６（第１の導電膜４２１ａ〜４２６ａと第２の導電膜４２１ｂ〜４２６ｂ）を形成する。ゲート絶縁膜は第２の形状の導電層４２１〜４２６で覆われない領域はさらに２０〜５０ｎｍ程度エッチングされて膜厚が薄くなる。

次いで、第２のドーピング処理を行う。第１のドーピング処理よりもドーズ量を下げ高加速電圧の条件でｎ型の不純物（ドナー）をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０^１３／ｃｍ^２のドーズ量で行い、図１２（Ｃ）で島状の半導体層に形成された第１の不純物領域の内側に第２の不純物領域４２７〜４３０を形成する。このドーピングは、第２の導電膜４２３ｂ〜４２６ｂを不純物元素に対するマスクとして用い、第１の導電膜４２３ａ〜４２６ａの下側の領域に不純物元素が添加されるようにドーピングする。この不純物領域は、第１の導電膜４２３ａ〜４２６ａがほぼ同じ膜厚で残存していることから、第２の形状の導電層に沿った方向における濃度分布の差は小さく、１×１０^１７〜１×１０^１９／ｃｍ^３の濃度でｎ型の不純物（ドナー）が含まれるように形成する。

そして、図１３（Ｂ）に示すように、第３のエッチング処理を行い、ゲート絶縁膜のエッチング処理を行う。その結果、第１の導電膜４２１ａ〜４２６ａもエッチングされ、端部が後退して小さくなり、第３の形状の導電層４３１〜４３６（第１の導電膜４３１ａ〜４３６ａと第２の導電膜４３１ｂ〜４３６ｂ）が形成される。４３７は残存するゲート絶縁膜であり、エッチングをさらに進めて半導体層の表面を露出させても良い。

ｐチャネル型ＴＦＴに対しては、図１３（Ｃ）に示すように、レジストマスク４３８、４３９を形成し、ｐチャネル型ＴＦＴを形成する島状の半導体層にｐ型の不純物（アクセプタ）をドーピングする。ｐ型の不純物（アクセプタ）は１３族に属する元素から選ばれ、典型的にはボロン（Ｂ）を用いる。第３の不純物領域４４０ａ〜４４０ｃの不純物濃度は２×１０^２０〜２×１０^２１／ｃｍ^３となるようにする。第３の不純物領域にはリンが添加されているが、それ以上の濃度でボロンを添加して導電型を反転させておく。

以上までの工程で半導体層に不純物領域が形成される。図１３において、第３の形状の導電層４３３〜４３５はゲート電極となり、第３の形状の導電層４３６は容量配線となる。また、第３の形状の導電層４３１、４３２はソース線などの配線を形成する。

次に、図１４（Ａ）では最初に、窒化シリコン膜（ＳｉＮ：Ｈ）または酸化窒化シリコン膜（ＳｉＮ_ｘＯ_ｙ：Ｈ）から成る第１の絶縁膜４４１をプラズマＣＶＤ法で形成する。そして導電型の制御を目的としてそれぞれの島状の半導体層に添加された不純物元素を活性化する工程を行う。活性化はファーネスアニール炉を用いる熱アニール法で行うことが好ましい。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することもできる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行う。

その後、第１の絶縁膜４４１上に窒化シリコン膜（ＳｉＮ：Ｈ）または酸化窒化シリコン膜（ＳｉＮ_ｘＯ_ｙ：Ｈ）から成る第２の絶縁膜４４２を形成する。そして、３５０〜５００℃で熱処理を行う。第２の絶縁膜４４２から放出される水素により半導体膜の水素化を行う。

さらに、図１４（Ｂ）で示すように有機樹脂からなる第３の絶縁膜４４３を約１０００ｎｍの厚さに形成する。有機樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜を用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成する。

次に、第３の絶縁膜４４３、第２の絶縁膜４４２、第１の絶縁膜４４１に、コンタクトホールを形成し、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）などを用いて、接続電極４５１及びソースまたはドレイン配線４４４〜４４７を形成する。また、画素部においては、第１の画素電極４５０、ゲート配線４４９、接続電極４４８を形成する。

こうして、同一の基板上にｐチャネル型ＴＦＴ４５３とｎチャネル型ＴＦＴ４５４が形成される。図１４（Ｂ）ではｐチャネル型ＴＦＴ４５３とｎチャネル型ＴＦＴ４５４の断面図のみを示しているが、これらのＴＦＴを用いて、本発明の半導体回路を具備するゲート信号線駆動回路、ソース信号線駆動回路を同一基板上に一体に形成することができる。

本実施例で説明した薄膜トランジスタの構造はあくまで一実施例であり、図１２〜１４に示した作製工程及び構造に限定される必要はない。公知の薄膜トランジスタ作製方法によって、本発明の半導体回路を同一基板上に一体に形成することができる。そしてこのような回路は、薄膜トランジスタで構成されることによりガラス基板などの面積の大きい基板上に安価に形成できるため、表示装置の大面積化、低コスト化が可能である。また併せて、ゲート信号線駆動回路、ソース信号線駆動回路に、本発明のシフトレジスタとして動作する半導体回路を適用することによって、クロック信号の振幅が、シフトレジスタを駆動する高電位電源と低電位電源との間の電位差よりも小さい振幅のクロック信号でもシフトレジスタとして正しく動作することができる。また、本発明のシフトレジスタとして動作する半導体回路を適用することによって、高電位電源と低電位電源との間に貫通電流が流れることもなく消費電力を低減することができる。また、本発明のシフトレジスタとして動作する半導体回路を適用することによって、半導体回路を構成するトランジスタ数を従来のシフトレジスタ回路よりも少なくできるため、高い歩留まりが期待できる。また、本発明のシフトレジスタとして動作する半導体回路を適用することによって、レベルシフト部を特に設けなくても動作させることができ、基板上におけるシフトレジスタとして動作する半導体回路の専有面積を低減させることができる。

本実施例では、アクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。図１５に示すように、図１４（Ｂ）の状態の基板上に層間膜４６１、４６２を形成し、その上に第２の画素電極４６３を形成し、その上に配向膜５５１を形成する。本実施例では配向膜としてポリイミド膜を用いる。また、対向基板５５２には、透明導電膜５５３と、配向膜５５４とを形成する。なお、対向基板には必要に応じてカラーフィルターや遮蔽膜を形成しても良い。

次に、配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するように調節する。そして、画素部と、駆動回路が形成されたアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ（共に図示せず）などを介して貼りあわせる。

その後、両基板の間に液晶５０５を注入し、封止材（図示せず）によって完全に封止する。液晶には公知の液晶材料を用いれば良い。このようにして図１５に示すアクティブマトリクス型液晶表示装置が完成する。

次に、このアクティブマトリクス型液晶表示装置の構成を、図１６の斜視図を用いて説明する。アクティブマトリクス基板は、ガラス基板１６０１上に形成された、画素部１６０２と、ゲート側駆動回路１６０３と、ソース側駆動回路１６０４で構成される。画素部の画素ＴＦＴ１６０５はｎチャネル型ＴＦＴであり、画素電極１６０６及び保持容量１６０７に接続される。

また、周辺に設けられる駆動回路は本発明の半導体回路を基本として構成されている。ゲート側駆動回路１６０３と、ソース側駆動回路１６０４はそれぞれゲート配線１６０８とソース配線１６０９で画素部１６０２に接続されている。また、ＦＰＣ１６１０が接続された外部入出力端子１６１１には駆動回路まで信号を伝達するための入出力配線１６１２（接続配線）、入出力配線１６１３が設けられている。また、１６１４は対向基板である。

本実施例で説明したアクティブマトリクス型液晶表示装置の構成はあくまで一実施例であり、図１５、図１６に示した構造に限定される必要はない。公知のアクティブマトリクス型液晶表示装置の作製方法によって、本発明の半導体回路をアクティブマトリクス型液晶表示装置の駆動回路部に実装することができる。そして本発明の半導体回路を具備するアクティブマトリクス型液晶表示装置は、薄膜トランジスタで構成されることによりガラス基板などの面積の大きい基板上に安価に形成できるため、表示装置の大面積化、低コスト化が可能である。また併せて、ゲート信号線駆動回路、ソース信号線駆動回路に、本発明のシフトレジスタとして動作する半導体回路を適用することによって、クロック信号の振幅が、シフトレジスタを駆動する高電位電源と低電位電源との間の電位差よりも小さい振幅のクロック信号でもシフトレジスタとして正しく動作することができる。また、本発明のシフトレジスタとして動作する半導体回路を適用することによって、高電位電源と低電位電源との間に貫通電流が流れることもなく消費電力を低減することができる。また、本発明のシフトレジスタとして動作する半導体回路を適用することによって、半導体回路を構成するトランジスタ数を従来のシフトレジスタ回路よりも少なくできるため、高い歩留まりが期待できる。また、本発明のシフトレジスタとして動作する半導体回路を適用することによって、レベルシフト部を特に設けなくても動作させることができ、基板上におけるシフトレジスタとして動作する半導体回路の専有面積を低減させることができる。

なお、本明細書中では図１６に示した半導体装置をアクティブマトリクス型液晶表示装置と呼んでいるが、図１６に示すようにＦＰＣまで取り付けられた液晶パネルのことを一般的には液晶モジュールという。従って、本実施例でいうアクティブマトリクス型液晶表示装置を液晶モジュールと呼んでも差し支えない。

本実施例では、本発明の半導体回路を具備する発光装置の一形態に相当するパネルの外観について、図１７を用いて説明する。図１７（Ａ）は、第１の基板上に形成されたトランジスタ及び発光素子を、第２の基板との間にシール材によって封止した、パネルの上面図であり、図１７（Ｂ）は、図１７（Ａ）のＡ−Ａ’における断面図に相当する。

第１の基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、第１の走査線駆動回路４００４と、第２の走査線駆動回路４００５とを囲むようにして、シール材４０２０が設けられている。また画素部４００２と、信号線駆動回路４００３と、第１の走査線駆動回路４００４と、第２の走査線駆動回路４００５の上に、第２の基板４００６が設けられている。よって画素部４００２と、信号線駆動回路４００３と、第１の走査線駆動回路４００４と、第２の走査線駆動回路４００５とは、第１の基板４００１とシール材４０２０と第２の基板４００６とによって、充填材４００７と共に密封されている。

また第１の基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、第１の走査線駆動回路４００４と、第２の走査線駆動回路４００５とは、トランジスタを複数有しており、図１７（Ｂ）では、信号線駆動回路４００３に含まれるトランジスタ４００８と、画素部４００２に含まれる駆動用トランジスタ４００９及びスイッチング用トランジスタ４０１０とを例示している。

また４０１１は発光素子に相当し、駆動用トランジスタ４００９のドレインと接続されている配線４０１７の一部が、発光素子４０１１の第１の電極として機能する。また透明導電膜が、発光素子４０１１の第２の電極４０１２として機能する。なお発光素子４０１１の構成は、本実施例に示した構成に限定されない。発光素子４０１１から取り出す光の方向や、駆動用トランジスタ４００９の極性などに合わせて、発光素子４０１１の構成は適宜変えることができる。

また信号線駆動回路４００３、第１の走査線駆動回路４００４、第２の走査線駆動回路４００５または画素部４００２に与えられる各種信号及び電圧は、図１７（Ｂ）に示す断面図では図示されていないが、引き出し配線４０１４及び４０１５を介して、接続端子４０１６から供給されている。

本実施例では、接続端子４０１６が、発光素子４０１１が有する第２の電極４０１２と同じ導電膜から形成されている。また、引き出し配線４０１４は、配線４０１７と同じ導電膜から形成されている。また引き出し配線４０１５は、駆動用トランジスタ４００９、スイッチング用トランジスタ４０１０、トランジスタ４００８がそれぞれ有するゲートと、同じ導電膜から形成されている。

接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。

なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはステンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−ＲｅｉｎｆｏｒｃｅｄＰｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。

但し、発光素子４０１１からの光の取り出し方向に位置する第２の基板４００６は、透光性を有していなければならない。よって第２の基板４００６は、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。

また、充填材４００７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素を用いた。

また、周辺に設けられる駆動回路は本発明の半導体回路を基本として構成されている。第１の走査線駆動回路４００４、第２の走査線駆動回路４００５と、信号線駆動回路４００３はそれぞれゲート配線とソース配線で画素部に接続されている。

本実施例は、上記実施の形態及び上記実施例と組み合わせて実施することができる。

本実施例で説明した発光装置の構成はあくまで一実施例であり、図１７に示した構造に限定される必要はない。公知の発光装置の作製方法によって、本発明の半導体回路を発光装置の駆動回路部に実装することができる。そして本発明の半導体回路を具備する発光装置は、薄膜トランジスタで構成されることによりガラス基板などの面積の大きい基板上に安価に形成できるため、表示装置の大面積化、低コスト化が可能である。また併せて、ゲート信号線駆動回路、ソース信号線駆動回路に、本発明のシフトレジスタとして動作する半導体回路を適用することによって、クロック信号の振幅が、シフトレジスタを駆動する高電位電源と低電位電源との間の電位差よりも小さい振幅のクロック信号でもシフトレジスタとして正しく動作することができる。また、本発明のシフトレジスタとして動作する半導体回路を適用することによって、高電位電源と低電位電源との間に貫通電流が流れることもなく消費電力を低減することができる。また、本発明のシフトレジスタとして動作する半導体回路を適用することによって、半導体回路を構成するトランジスタ数を従来のシフトレジスタ回路よりも少なくできるため、高い歩留まりが期待できる。また、本発明のシフトレジスタとして動作する半導体回路を適用することによって、レベルシフト部を特に設けなくても動作させることができ、基板上におけるシフトレジスタとして動作する半導体回路の専有面積を低減させることができる。

なお、本明細書中では図１７に示した半導体装置をアクティブマトリクス型発光装置と呼んでいるが、図１７（Ａ）に示すようにＦＰＣまで取り付けられたＥＬ素子を用いたパネルのことを本明細書ではＥＬモジュールという。

以下に本発明の半導体回路を構成するＮチャネル型トランジスタ及びＰチャネル型トランジスタを単結晶基板上に作製する例について、簡略に図１８を用いて示す。

まず、単結晶シリコンからなるシリコン基板１９０１を用意する。そして、シリコン基板の主面（素子形成面または回路形成面）の第１の素子形成領域にｎ型ウェル１９０２を、第２の素子形成領域にｐ型ウェル１９０３をそれぞれ選択的に形成する。

次いで、第１の素子形成領域と第２の素子形成領域とを区画するための素子分離領域となるフィールド酸化膜１９０４を形成する。フィールド酸化膜１９０４は厚い熱酸化膜であり、公知のＬＯＣＯＳ法を用いて形成すればよい。なお、素子分離法は、ＬＯＣＯＳ法に限定されず、例えば素子分離領域はトレンチ分離法を用いてトレンチ構造を有していてもよいし、ＬＯＣＯＳ構造とトレンチ構造の組み合わせであってもよい。

次いで、シリコン基板の表面を、例えば熱酸化させることによってゲート絶縁膜を形成する。ゲート絶縁膜は、ＣＶＤ法を用いて形成してもよく、酸化窒化珪素膜や酸化珪素膜や窒化珪素膜やそれらの積層膜を用いることができる。例えば、熱酸化により得られる膜厚５ｎｍの酸化珪素膜とＣＶＤ法で得られる膜厚１０ｎｍ〜１５ｎｍの酸化窒化珪素膜の積層膜を形成する。

次いで、ポリシリコン層１９０５ｂ、１９０６ｂとシリサイド層１９０５ａ、１９０６ａとの積層膜を全面に形成し、リソグラフィ技術およびドライエッチング技術に基づき積層膜をパターニングすることによってゲート絶縁膜上にポリサイド構造を有するゲート電極１９０５、１９０６を形成する。ポリシリコン層１９０５ｂ、１９０６ｂは低抵抗化するために予め、１０^２１／ｃｍ^３程度の濃度でリン（Ｐ）をドープしておいても良いし、ポリシリコン膜を形成した後で濃いｎ型不純物を拡散させても良い。また、シリサイド層１９０５ａ、１９０６ａを形成する材料はモリブデンシリサイド（ＭｏＳｉｘ）、タングステンシリサイド（ＷＳｉｘ）、タンタルシリサイド（ＴａＳｉｘ）、チタンシリサイド（ＴｉＳｉｘ）などを適用することが可能であり、公知の方法に従い形成すれば良い。

次いで、エクステンション領域を形成するために、ゲート絶縁膜を介してシリコン半導体基板にイオン注入を行う。本実施例においては、各ソース領域およびドレイン領域とチャネル形成領域との間に形成された不純物領域をエクステンション領域と呼ぶ。エクステンション領域１９０７、１９０８の不純物濃度は、ソース領域およびドレイン領域の不純物濃度よりも低い場合もあるし、同等の場合もあるし、高い場合もある。即ち、エクステンション領域の不純物濃度は、半導体装置に要求される特性に基づいて決定すればよい。

本実施例は、ｐチャネル型ＦＥＴを形成すべき第１の素子形成領域をレジスト材料で被覆し、ｎ型不純物であるヒ素（Ａｓ）やリン（Ｐ）をシリコン基板に注入する。また、ｎチャネル型ＦＥＴを形成すべき第２の素子形成領域をレジスト材料で被覆し、ｐ型不純物であるボロン（Ｂ）をシリコン基板に注入する。

次いで、イオン注入された不純物の活性化および、イオン注入によって発生したシリコン基板における結晶欠陥を回復するために、第１回目の活性化処理を行う。Ｓｉの融点程度の温度まで半導体基板を加熱して活性化する。

次いで、ゲート電極の側壁にサイドウォール１９０９、１９１０を形成する。例えば酸化珪素からなる絶縁材料層を全面にＣＶＤ法にて体積させ、かかる絶縁材料層をエッチバックすることによってサイドウォールを形成すればよい。エッチバックの際に自己整合的にゲート絶縁膜を選択的に除去してもよい。また、エッチバック後にゲート絶縁膜のエッチングを行ってもよい。こうして、ゲート電極の幅と、そのゲート電極の側壁の両側に設けられたサイドウォールの幅とを合計した幅を有するゲート絶縁膜１９１１、１９１２が形成される。

次いで、ソース領域およびドレイン領域を形成するために、露出したシリコン基板にイオン注入を行う。ｐチャネル型ＦＥＴを形成すべき第１の素子形成領域をレジスト材料で被覆し、ｎ型不純物であるヒ素（Ａｓ）やリン（Ｐ）をシリコン基板に注入してソース領域１９１３及びドレイン領域１９１４を形成する。また、ｎチャネル型ＦＥＴを形成すべき第２の素子形成領域をレジスト材料で被覆し、ｐ型不純物であるボロン（Ｂ）をシリコン基板に注入してソース領域１９１５及びドレイン領域１９１６を形成する。

次いで、イオン注入された不純物の活性化および、イオン注入によって発生したシリコン基板における結晶欠陥を回復するために、第２回目の活性化処理を行う。

そして、活性化後に層間絶縁膜やプラグ電極やメタル配線等を形成する。第１の層間絶縁膜１９１７は、プラズマＣＶＤ法や減圧ＣＶＤ法を用いて酸化シリコン膜や酸化窒化シリコン膜などで１００〜２０００ｎｍの厚さに形成する。さらにその上にリンガラス（ＰＳＧ）、あるいはボロンガラス（ＢＳＧ）、もしくはリンボロンガラス（ＰＢＳＧ）の第２の層間絶縁膜１９１８が形成する。第２の層間絶縁膜１９１８は、平坦性を上げるため、スピンコート法や常圧ＣＶＤ法で作製する。

ソース電極１９１９、１９２１、及びドレイン電極１９２０、１９２２は、第１の層間絶縁膜１９１７および第２の層間絶縁膜１９１８にそれぞれのＦＥＴのソース領域及びドレイン領域に達するコンタクトホールを形成した後に形成するもので、低抵抗材料として通常良く用いられるアルミニウム（Ａｌ）を用いると良い。また、Ａｌとチタン（Ｔｉ）の積層構造としても良い。

また、ここでは図示していないが、第１の層間絶縁膜１９１７および第２の層間絶縁膜１９１８にゲート電極に達するコンタクトホールが設けられ、第１の層間絶縁膜上に設けられている配線と電気的に接続する電極が形成する。

最後に、パッシベーション膜１９２３と第３の層間絶縁膜１９２４を形成する。図１８において向かって左側がｐチャネル型トランジスタ１９２５であり、右側がｎチャネル型トランジスタ１９２６である。

パッシベーション膜１９２３は、プラズマＣＶＤ法で窒化シリコン膜、または酸化シリコン膜、あるいは窒化酸化シリコン膜で形成されている。さらに、第３の層間絶縁膜１９２４は有機樹脂材料で１μｍ〜２μｍの厚さに形成する。有機樹脂材料として、ポリイミド、ポリアミド、アクリル、ベンゾシクロブテン（ＢＣＢ）などを用いることができる。有機樹脂膜を用いることの利点は、膜の形成方法が簡単である点や、比誘電率が低いので寄生容量を低減できる点、平坦化するのに適している点などがある。勿論、上述した以外の有機樹脂膜を用いても良い。

このようにして、ｐチャネル型トランジスタ１９２５とｎチャネル型トランジスタ１９２６が完成する。本実施例で説明したトランジスタの構成はあくまで一実施例であり、図１８に示した作製工程及び構造に限定される必要はない。公知の単結晶基板上へのトランジスタ作製方法によって、本発明の半導体回路を単結晶基板上に形成することができる。そしてこのような回路は、単結晶基板に構成されることにより高速動作が可能であり、また、駆動電圧を低くして低消費電力化をすることができる。また併せて、ゲート信号線駆動回路、ソース信号線駆動回路に、本発明のシフトレジスタとして動作する半導体回路を適用することによって、クロック信号の振幅が、シフトレジスタを駆動する高電位電源と低電位電源との間の電位差よりも小さい振幅のクロック信号でもシフトレジスタとして正しく動作することができる。また、本発明のシフトレジスタとして動作する半導体回路を適用することによって、高電位電源と低電位電源との間に貫通電流が流れることもなく消費電力を低減することができる。また、本発明のシフトレジスタとして動作する半導体回路を適用することによって、半導体回路を構成するトランジスタ数を従来のシフトレジスタ回路よりも少なくできるため、高い歩留まりが期待できる。また、本発明のシフトレジスタとして動作する半導体回路を適用することによって、レベルシフト部を特に設けなくても動作させることができ、基板上におけるシフトレジスタとして動作する半導体回路の専有面積を低減させることができる。

本発明の半導体装置を具備する電子機器として、テレビ受像器、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図１９、図２０、図２１（Ａ）〜図２１（Ｂ）、図２２（Ａ）〜図２２（Ｂ）、図２３、図２４（Ａ）〜図２４（Ｅ）に示す。

図１９は表示パネル５００１と、回路基板５０１１を組み合わせたＥＬモジュールを示している。回路基板５０１１には、コントロール回路５０１２や信号分割回路５０１３などが形成されており、接続配線５０１４によって表示パネル５００１と電気的に接続されている。

この表示パネル５００１には、複数の画素が設けられた画素部５００２と、走査線駆動回路５００３、選択された画素にビデオ信号を供給する信号線駆動回路５００４を備えている。なおＥＬモジュールを作製する場合は上記実施例を用いて画素部５００２の画素を構成する半導体装置を作製すればよい。また、走査線駆動回路５００３や信号線駆動回路５００４等制御用駆動回路部を、上記実施例により形成されたＴＦＴを用いて作製することが可能である。以上のように、図１９に示すＥＬモジュールテレビを完成させることができる。

図２０は、ＥＬテレビ受像機の主要な構成を示すブロック図である。チューナ５１０１は映像信号と音声信号を受信する。映像信号は、映像信号増幅回路５１０２と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路５１０３と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路５０１２により処理される。コントロール回路５０１２は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路５０１３を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。

チューナ５１０１で受信した信号のうち、音声信号は音声信号増幅回路５１０５に送られ、その出力は音声信号処理回路５１０６を経てスピーカー５１０７に供給される。制御回路５１０８は受信局（受信周波数）や音量の制御情報を入力部５１０９から受け、チューナ５１０１や音声信号処理回路５１０６に信号を送出する。

図２１（Ａ）に示すように、ＥＬモジュールを筐体５２０１に組みこんで、テレビ受像機を完成させることができる。ＥＬモジュールにより、表示画面５２０２が形成される。また、スピーカー５２０３、操作スイッチ５２０４などが適宜備えられている。

また図２１（Ｂ）に、ワイヤレスで信号受信が可能であり、且つディスプレイのみを持ち運び可能なテレビ受像器を示す。筐体５２１２にはバッテリー及び信号受信器が内蔵されており、そのバッテリーで表示部５２１３やスピーカー部５２１７を駆動させる。バッテリーは充電器５２１０で繰り返し充電が可能となっている。また、充電器５２１０は映像信号を送受信することが可能で、その映像信号をディスプレイの信号受信器に送信することができる。筐体５２１２は操作キー５２１６によって制御する。また、図２１（Ｂ）に示す装置は、操作キー５２１６を操作することによって、筐体５２１２から充電器５２１０に信号を送ることも可能であるため映像音声双方向通信装置とも言える。また、操作キー５２１６を操作することによって、筐体５２１２から充電器５２１０に信号を送り、さらに充電器５２１０が送信できる信号を他の電子機器に受信させることによって、他の電子機器の通信制御も可能であり、汎用遠隔制御装置とも言える。

本発明の半導体装置を図１９、図２０、図２１（Ａ）〜図２１（Ｂ）に示すテレビ受像器のゲート信号線駆動回路、ソース信号線駆動回路に、本発明のシフトレジスタとして動作する半導体回路を適用することによって、クロック信号の振幅が、シフトレジスタを駆動する高電位電源と低電位電源との間の電位差よりも小さい振幅のクロック信号でもシフトレジスタとして正しく動作することができる。また、本発明のシフトレジスタとして動作する半導体回路を適用することによって、高電位電源と低電位電源との間に貫通電流が流れることもなく消費電力を低減することができる。また、本発明のシフトレジスタとして動作する半導体回路を適用することによって、半導体回路を構成するトランジスタ数を従来のシフトレジスタ回路よりも少なくできるため、高い歩留まりが期待できる。また、本発明のシフトレジスタとして動作する半導体回路を適用することによって、レベルシフト部を特に設けなくても動作させることができ、基板上におけるシフトレジスタとして動作する半導体回路の専有面積を低減させることができる。そのため、安定した動作を表示する製品、より不良の少ない製品、より低消費電力化した製品を顧客に提供することができる。

勿論、本発明はテレビ受像機に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の表示媒体として様々な用途に適用することができる。

図２２（Ａ）は表示パネル５３０１とプリント配線基板５３０２を組み合わせたモジュールを示している。表示パネル５３０１は、複数の画素が設けられた画素部５３０３と、第１の走査線駆動回路５３０４、第２の走査線駆動回路５３０５と、選択された画素にビデオ信号を供給する信号線駆動回路５３０６を備えている。

プリント配線基板５３０２には、コントローラ５３０７、中央処理装置５３０８（ＣＰＵ）、メモリ５３０９、電源回路５３１０、音声処理回路５３１１及び送受信回路５３１２などが備えられている。プリント配線基板５３０２と表示パネル５３０１は、フレキシブル配線基板５３１３（ＦＰＣ）により接続されている。フレキシブル配線基板５３１３には、容量素子、バッファ回路などを設け、電源電圧や信号にノイズがのったり、信号の立ち上がりが鈍ったりすることを防ぐ構成としても良い。また、コントローラ５３０７、音声処理回路５３１１、メモリ５３０９、ＣＰＵ５３０８、電源回路５３１０などは、ＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）方式を用いて表示パネル５３０１に実装することもできる。ＣＯＧ方式により、プリント配線基板５３０２の規模を縮小することができる。

プリント配線基板５３０２に備えられたインターフェース部５３１４（Ｉ／Ｆ部）を介して、各種制御信号の入出力が行われる。また、アンテナとの間の信号の送受信を行うためのアンテナ用ポート５３１５が、プリント配線基板５３０２に設けられている。

図２２（Ｂ）は、図２２（Ａ）に示したモジュールのブロック図を示す。このモジュールは、メモリ５３０９としてＶＲＡＭ５３１６、ＤＲＡＭ５３１７、フラッシュメモリ５３１８などが含まれている。ＶＲＡＭ５３１６にはパネルに表示する画像のデータが、ＤＲＡＭ５３１７には画像データまたは音声データが、フラッシュメモリには各種プログラムが記憶されている。

電源回路５３１０は、表示パネル５３０１、コントローラ５３０７、ＣＰＵ５３０８、音声処理回路５３１１、メモリ５３０９、送受信回路５３１２を動作させる電力を供給する。またパネルの仕様によっては、電源回路５３１０に電流源が備えられている場合もある。

ＣＰＵ５３０８は、制御信号生成回路５３２０、デコーダ５３２１、レジスタ５３２２、演算回路５３２３、ＲＡＭ５３２４、ＣＰＵ５３０８用のインターフェース５３１９などを有している。インターフェース５３１９を介してＣＰＵ５３０８に入力された各種信号は、一旦レジスタ５３２２に保持された後、演算回路５３２３、デコーダ５３２１などに入力される。演算回路５３２３では、入力された信号に基づき演算を行い、各種命令を送る場所を指定する。一方デコーダ５３２１に入力された信号はデコードされ、制御信号生成回路５３２０に入力される。制御信号生成回路５３２０は入力された信号に基づき、各種命令を含む信号を生成し、演算回路５３２３において指定された場所、具体的にはメモリ５３０９、送受信回路５３１２、音声処理回路５３１１、コントローラ５３０７などに送る。

メモリ５３０９、送受信回路５３１２、音声処理回路５３１１、コントローラ５３０７は、それぞれ受けた命令に従って動作する。以下その動作について簡単に説明する。

入力手段５３２５から入力された信号は、Ｉ／Ｆ部５３１４を介してプリント配線基板５３０２に実装されたＣＰＵ５３０８に送られる。制御信号生成回路５３２０は、ポインティングデバイスやキーボードなどの入力手段５３２５から送られてきた信号に従い、ＶＲＡＭ５３１６に格納してある画像データを所定のフォーマットに変換し、コントローラ５３０７に送付する。

コントローラ５３０７は、パネルの仕様に合わせてＣＰＵ５３０８から送られてきた画像データを含む信号にデータ処理を施し、表示パネル５３０１に供給する。またコントローラ５３０７は、電源回路５３１０から入力された電源電圧やＣＰＵ５３０８から入力された各種信号をもとに、Ｈｓｙｎｃ信号、Ｖｓｙｎｃ信号、クロック信号ＣＬＫ、交流電圧（ＡＣＣｏｎｔ）、切り替え信号Ｌ／Ｒを生成し、表示パネル５３０１に供給する。

送受信回路５３１２では、アンテナ５３２８において電波として送受信される信号が処理されており、具体的にはアイソレータ、バンドパスフィルタ、ＶＣＯ（ＶｏｌｔａｇｅＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔｏｒ）、ＬＰＦ（ＬｏｗＰａｓｓＦｉｌｔｅｒ）、カプラ、バランなどの高周波回路を含んでいる。送受信回路５３１２において送受信される信号のうち音声情報を含む信号が、ＣＰＵ５３０８からの命令に従って、音声処理回路５３１１に送られる。

ＣＰＵ５３０８の命令に従って送られてきた音声情報を含む信号は、音声処理回路５３１１において音声信号に復調され、スピーカー５３２７に送られる。またマイク５３２６から送られてきた音声信号は、音声処理回路５３１１において変調され、ＣＰＵ５３０８からの命令に従って、送受信回路５３１２に送られる。

コントローラ５３０７、ＣＰＵ５３０８、電源回路５３１０、音声処理回路５３１１、メモリ５３０９を、本実施例のパッケージとして実装することができる。本実施例は、アイソレータ、バンドパスフィルタ、ＶＣＯ（ＶｏｌｔａｇｅＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔｏｒ）、ＬＰＦ（ＬｏｗＰａｓｓＦｉｌｔｅｒ）、カプラ、バランなどの高周波回路以外であれば、どのような回路にも応用することができる。

図２３は、図２２（Ａ）〜図２２（Ｂ）に示すモジュールを含む携帯電話機の一態様を示している。表示パネル５３０１はハウジング５３３０に脱着自在に組み込まれる。ハウジング５３３０は表示パネル５３０１のサイズに合わせて、形状や寸法を適宜変更することができる。表示パネル５３０１を固定したハウジング５３３０はプリント基板５３３１に嵌着されモジュールとして組み立てられる。

表示パネル５３０１はＦＰＣ５３１３を介してプリント基板５３３１に接続される。プリント基板５３３１には、スピーカー５３３２、マイクロフォン５３３３、送受信回路５３３４、ＣＰＵ及びコントローラなどを含む信号処理回路５３３５が形成されている。このようなモジュールと、入力手段５３３６、バッテリー５３３７、アンテナ５３４０を組み合わせ、筐体５３３９に収納する。表示パネル５３０１の画素部は筐体５３３９に形成された開口窓から視認できように配置する。

本実施例に係る携帯電話機は、その機能や用途に応じてさまざまな態様に変容し得る。例えば、表示パネルを複数備えたり、筐体を適宜複数に分割して蝶番により開閉式とした構成としてもよい。

図２３の携帯電話機において、表示パネル５３０１の信号線駆動回路、及び走査線駆動回路は実施の形態で説明したものと同様の半導体回路を有している。当該半導体回路は、クロック信号の振幅が、シフトレジスタを駆動する高電位電源と低電位電源との間の電位差よりも小さい振幅のクロック信号でもシフトレジスタとして正しく動作すること、高電位電源と低電位電源との間に貫通電流が流れることもなく消費電力を低減すること、半導体回路を構成するトランジスタ数を従来のシフトレジスタ回路よりも少なくすること、レベルシフト部を特に設けなくても動作させることができ、基板上におけるシフトレジスタとして動作する半導体回路の専有面積を低減させること、ができる。従って、安定した動作を表示する製品、より不良の少ない製品、より低消費電力化した製品、より小型化した製品を顧客に提供すること、が可能となるという特徴を有している。その半導体回路を有する表示パネル５３０１も同様の特徴を有するため、この携帯電話機は低消費電力化、及び安定した動作の表示が図られている。このような特徴により、携帯電話機において、安定した動作を表示する製品、より不良の少ない製品、より低消費電力化した製品を顧客に提供することができるので、筐体５３３９の低消費電力化、小型軽量化を図ることが可能である。本発明に係る携帯電話機は、低消費電力、小型軽量化が図られているので、それにより携帯性の向上した製品を顧客に提供することができる。

図２４（Ａ）はテレビ装置であり、筐体６００１、支持台６００２、表示部６００３などによって構成されている。このテレビ装置において、表示部６００３の信号線駆動回路、及び走査線駆動回路は実施の形態で説明したものと同様の半導体回路を有している。当該半導体回路は、クロック信号の振幅が、シフトレジスタを駆動する高電位電源と低電位電源との間の電位差よりも小さい振幅のクロック信号でもシフトレジスタとして正しく動作すること、高電位電源と低電位電源との間に貫通電流が流れることもなく消費電力を低減すること、半導体回路を構成するトランジスタ数を従来のシフトレジスタ回路よりも少なくすること、レベルシフト部を特に設けなくても動作させることができ、基板上におけるシフトレジスタとして動作する半導体回路の専有面積を低減させること、ができる。従って、安定した動作を表示する製品、より不良の少ない製品、より低消費電力化した製品、より小型化した製品を顧客に提供すること、が可能となるという特徴を有している。その半導体回路を有する表示部６００３も同様の特徴を有するため、このテレビ装置は低消費電力化、及び安定した動作の表示が図られている。このような特徴により、テレビ装置において、安定した動作を表示する製品、より不良の少ない製品、より低消費電力化した製品を顧客に提供することができるので、筐体６００１の低消費電力化、小型軽量化を図ることが可能である。本発明に係るテレビ装置は、低消費電力、小型軽量化が図られているので、それにより携帯性の向上した製品を顧客に提供することができる。

図２４（Ｂ）はコンピュータであり、本体６１０１、筐体６１０２、表示部６１０３、キーボード６１０４、外部接続ポート６１０５、ポインティングマウス６１０６等を含む。このコンピュータにおいて、表示部６１０３の信号線駆動回路、及び走査線駆動回路は実施の形態で説明したものと同様の半導体回路を有している。当該半導体回路は、クロック信号の振幅が、シフトレジスタを駆動する高電位電源と低電位電源との間の電位差よりも小さい振幅のクロック信号でもシフトレジスタとして正しく動作すること、高電位電源と低電位電源との間に貫通電流が流れることもなく消費電力を低減すること、半導体回路を構成するトランジスタ数を従来のシフトレジスタ回路よりも少なくすること、レベルシフト部を特に設けなくても動作させることができ、基板上におけるシフトレジスタとして動作する半導体回路の専有面積を低減させること、ができる。従って、安定した動作を表示する製品、より不良の少ない製品、より低消費電力化した製品、より小型化した製品を顧客に提供すること、が可能となるという特徴を有している。その半導体回路を有する表示部６１０３も同様の特徴を有するため、このコンピュータは低消費電力化、及び安定した動作の表示が図られている。このような特徴により、コンピュータにおいて、安定した動作を表示する製品、より不良の少ない製品、より低消費電力化した製品を顧客に提供することができるので、本体６１０１や筐体６１０２の低消費電力化、小型軽量化を図ることが可能である。本発明に係るコンピュータは、低消費電力、小型軽量化が図られているので、それにより携帯性の向上した製品を顧客に提供することができる。

図２４（Ｃ）は携帯可能なコンピュータであり、本体６２０１、表示部６２０２、スイッチ６２０３、操作キー６２０４、赤外線ポート６２０５等を含む。この携帯可能なコンピュータにおいて、表示部６２０２の信号線駆動回路、及び走査線駆動回路は実施の形態で説明したものと同様の半導体回路を有している。当該半導体回路は、クロック信号の振幅が、シフトレジスタを駆動する高電位電源と低電位電源との間の電位差よりも小さい振幅のクロック信号でもシフトレジスタとして正しく動作すること、高電位電源と低電位電源との間に貫通電流が流れることもなく消費電力を低減すること、半導体回路を構成するトランジスタ数を従来のシフトレジスタ回路よりも少なくすること、レベルシフト部を特に設けなくても動作させることができ、基板上におけるシフトレジスタとして動作する半導体回路の専有面積を低減させること、ができる。従って、安定した動作を表示する製品、より不良の少ない製品、より低消費電力化した製品、より小型化した製品を顧客に提供すること、が可能となるという特徴を有している。その半導体回路を有する表示部６２０２も同様の特徴を有するため、この携帯可能なコンピュータは低消費電力化、及び安定した動作の表示が図られている。このような特徴により、携帯可能なコンピュータにおいて、安定した動作を表示する製品、より不良の少ない製品、より低消費電力化した製品を顧客に提供することができるので、本体６２０１の小型軽量化を図ることが可能である。本発明に係る携帯可能なコンピュータは、低消費電力、小型軽量化が図られているので、それにより携帯性の向上した製品を顧客に提供することができる。

図２４（Ｄ）は携帯型のゲーム機であり、筐体６３０１、表示部６３０２、スピーカー部６３０３、操作キー６３０４、記録媒体挿入部６３０５等を含む。この携帯型のゲーム機において、表示部６３０２の信号線駆動回路、及び走査線駆動回路は実施の形態で説明したものと同様の半導体回路を有している。当該半導体回路は、クロック信号の振幅が、シフトレジスタを駆動する高電位電源と低電位電源との間の電位差よりも小さい振幅のクロック信号でもシフトレジスタとして正しく動作すること、高電位電源と低電位電源との間に貫通電流が流れることもなく消費電力を低減すること、半導体回路を構成するトランジスタ数を従来のシフトレジスタ回路よりも少なくすること、レベルシフト部を特に設けなくても動作させることができ、基板上におけるシフトレジスタとして動作する半導体回路の専有面積を低減させること、ができる。従って、安定した動作を表示する製品、より不良の少ない製品、より低消費電力化した製品、より小型化した製品を顧客に提供すること、が可能となるという特徴を有している。その半導体回路を有する表示部６３０２も同様の特徴を有するため、この携帯型のゲーム機は低消費電力化、及び安定した動作の表示が図られている。このような特徴により、携帯型のゲーム機において安定した動作を表示する製品、より不良の少ない製品、より低消費電力化した製品を顧客に提供することができるので、筐体６３０１の小型軽量化を図ることが可能である。本発明に係る携帯型のゲーム機は、低消費電力、小型軽量化が図られているので、それにより携帯性の向上した製品を顧客に提供することができる。

図２４（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体６４０１、筐体６４０２、表示部Ａ６４０３、表示部Ｂ６４０４、記録媒体読込部６４０５（ＤＶＤ等）、操作キー６４０６、スピーカー部６４０７等を含む。表示部Ａ６４０３は主として画像情報を表示し、表示部Ｂ６４０４は主として文字情報を表示する。この画像再生装置において、表示部Ａ６４０３及び表示部Ｂ６４０４の信号線駆動回路、及び走査線駆動回路は実施の形態で説明したものと同様の半導体回路を有している。当該半導体回路は、クロック信号の振幅が、シフトレジスタを駆動する高電位電源と低電位電源との間の電位差よりも小さい振幅のクロック信号でもシフトレジスタとして正しく動作すること、高電位電源と低電位電源との間に貫通電流が流れることもなく消費電力を低減すること、半導体回路を構成するトランジスタ数を従来のシフトレジスタ回路よりも少なくすること、レベルシフト部を特に設けなくても動作させることができ、基板上におけるシフトレジスタとして動作する半導体回路の専有面積を低減させること、ができる。従って、安定した動作を表示する製品、より不良の少ない製品、より低消費電力化した製品、より小型化した製品を顧客に提供すること、が可能となるという特徴を有している。その半導体回路を有する表示部Ａ６４０３及び表示部Ｂ６４０４も同様の特徴を有するため、この画像再生装置は低消費電力化、及び安定した動作の表示が図られている。このような特徴により、画像再生装置において、安定した動作を表示する製品、より不良の少ない製品、より低消費電力化した製品を顧客に提供することができるので、表示部Ａ６４０３及び表示部Ｂ６４０４の小型軽量化を図ることが可能である。本発明に係る画像再生装置は、低消費電力、小型軽量化が図られているので、それにより携帯性の向上した製品を顧客に提供することができる。

これらの電子機器に使われる表示装置は、大きさや強度、または使用目的に応じて、ガラス基板だけでなく耐熱性のプラスチック基板を用いることも可能である。それによってよりいっそうの軽量化を図ることができる。

なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。

実施形態１の構成を示すブロック図。実施形態１の構成を示す回路図。実施形態１のタイミングチャート図。実施形態１の構成について動作を説明する図。実施形態１の構成について動作を説明する図。実施形態２の構成を示すブロック図。実施形態２の構成を示す回路図。実施形態２のタイミングチャート図。実施形態２の構成について動作を説明する図。実施形態２の構成について動作を説明する図。実施例１の構成を示すブロック図。実施例２のトランジスタの作製工程の断面図。実施例２のトランジスタの作製工程の断面図。実施例２のトランジスタの作製工程の断面図。実施例３の液晶モジュールの断面図。実施例３の液晶モジュールの斜視図。実施例４のＥＬモジュールの斜視図及び断面図。実施例５のトランジスタの断面図。本発明が適用される電子機器の例を示す図。本発明が適用される電子機器の例を示す図。本発明が適用される電子機器の例を示す図。本発明が適用される電子機器の例を示す図。本発明が適用される電子機器の例を示す図。本発明が適用される電子機器の例を示す図。従来例の構成を示す回路図。従来例の構成を示す回路図。従来例の構成におけるタイミングチャート図。

符号の説明

１０１レジスタ
１０２レジスタ
１０３第１の回路群
１０４第２の回路群
１０５第１の回路群
１０６第２の回路群
２０１ｐチャネル型トランジスタ
２０２第１のｎチャネル型トランジスタ
２０３第２のｎチャネル型トランジスタ
２０４ｐチャネル型トランジスタ
２０５ｎチャネル型トランジスタ
２１１保持容量
４０１ガラス基板
４０２ブロッキング層
４０３半導体層
４０４半導体層
４０５半導体層
４０６半導体層
４０７ゲート絶縁膜
４０８ａ第１の導電膜
４０８ｂ第２の導電膜
４０９マスク
４１０第１の形状の導電層
４１０ａ第１の導電膜
４１０ｂ第２の導電膜
４１１第１の形状の導電層
４１１ａ第１の導電膜
４１１ｂ第２の導電膜
４１２第１の形状の導電層
４１２ａ第１の導電膜
４１２ｂ第２の導電膜
４１３第１の形状の導電層
４１３ａ第１の導電膜
４１３ｂ第２の導電膜
４１４第１の形状の導電層
４１４ａ第１の導電膜
４１４ｂ第２の導電膜
４１５第１の形状の導電層
４１５ａ第１の導電膜
４１５ｂ第２の導電膜
４１６ゲート絶縁膜
４１７第１の不純物領域
４１８第１の不純物領域
４１９第１の不純物領域
４２０第１の不純物領域
４２１第２の形状の導電層
４２１ａ第１の導電膜
４２１ｂ第２の導電膜
４２２第２の形状の導電層
４２２ａ第１の導電膜
４２２ｂ第２の導電膜
４２３第２の形状の導電層
４２３ａ第１の導電膜
４２３ｂ第２の導電膜
４２４第２の形状の導電層
４２４ａ第１の導電膜
４２４ｂ第２の導電膜
４２５第２の形状の導電層
４２５ａ第１の導電膜
４２５ｂ第２の導電膜
４２６第２の形状の導電層
４２６ａ第１の導電膜
４２６ｂ第２の導電膜
４２７第２の不純物領域
４２８第２の不純物領域
４２９第２の不純物領域
４３０第２の不純物領域
４３１第３の形状の導電層
４３１ａ第１の導電膜
４３１ｂ第２の導電膜
４３２第３の形状の導電層
４３２ａ第１の導電膜
４３２ｂ第２の導電膜
４３３第３の形状の導電層
４３３ａ第１の導電膜
４３３ｂ第２の導電膜
４３４第３の形状の導電層
４３４ａ第１の導電膜
４３４ｂ第２の導電膜
４３５第３の形状の導電層
４３５ａ第１の導電膜
４３５ｂ第２の導電膜
４３６第３の形状の導電層
４３６ａ第１の導電膜
４３６ｂ第２の導電膜
４３７ゲート絶縁膜
４３８レジストマスク
４３９レジストマスク
４４０ａ第３の不純物領域
４４０ｂ第３の不純物領域
４４０ｃ第３の不純物領域
４４１第１の絶縁膜
４４２第２の絶縁膜
４４３第３の絶縁膜
４４４ドレイン配線
４４５ドレイン配線
４４６ドレイン配線
４４７ドレイン配線
４４８接続電極
４４９ゲート配線
４５０第１の画素電極
４５１接続電極
４５２画素部
４５３ｐチャネル型ＴＦＴ
４５４ｎチャネル型ＴＦＴ
４５５画素ＴＦＴ
４５６保持容量
４６１層間膜
４６２層間膜
４６３第２の画素電極
５５１配向膜
５５２対向基板
５５３透明導電膜
５５４配向膜
６０１レジスタ
６０２レジスタ
６０３第１の回路群
６０４第２の回路群
６０５第１の回路群
６０６第２の回路群
７０１第１のｐチャネル型トランジスタ
７０２第１のｎチャネル型トランジスタ
７０３第２のｎチャネル型トランジスタ
７０４第２のｐチャネル型トランジスタ
７０５第３のｎチャネル型トランジスタ
７０６第４のｎチャネル型トランジスタ
７１１保持容量
１１０１画素
１１０２画素部
１１０３信号線駆動回路
１１０４第１の走査線駆動回路
１１０５第２の走査線駆動回路
１１０６ＦＰＣ
１１０７基板
１１１１シフトレジスタ
１１１２第１のラッチ回路
１１１３第２のラッチ回路
１１１４シフトレジスタ
１１１５バッファ
１１１７バッファ
１６０１ガラス基板
１６０２画素部
１６０３ゲート側駆動回路
１６０４ソース側駆動回路
１６０５画素ＴＦＴ
１６０６画素電極
１６０７保持容量
１６０８ゲート配線
１６０９ソース配線
１６１０ＦＰＣ
１６１１外部入出力端子
１６１２入出力配線
１６１３入出力配線
１６１４対向基板
１９０１シリコン基板
１９０２ｎ型ウェル
１９０３ｐ型ウェル
１９０４フィールド酸化膜
１９０５ゲート電極
１９０５ａシリサイド層
１９０５ｂポリシリコン層
１９０６ゲート電極
１９０６ａシリサイド層
１９０６ｂポリシリコン層
１９０７エクステンション領域
１９０８エクステンション領域
１９０９サイドウォール
１９１０サイドウォール
１９１１ゲート絶縁膜
１９１２ゲート絶縁膜
１９１３ソース領域
１９１４ドレイン領域
１９１５ソース領域
１９１６ドレイン領域
１９１７第１の層間絶縁膜
１９１８第２の層間絶縁膜
１９１９ソース電極
１９２０ドレイン電極
１９２１ソース電極
１９２２ドレイン電極
１９２３パッシベーション膜
１９２４第３の層間絶縁膜
１９２５ｐチャネル型トランジスタ
１９２６ｎチャネル型トランジスタ
２５０１ａｐチャネル型トランジスタ
２５０１ｂｐチャネル型トランジスタ
２５０１ｃｎチャネル型トランジスタ
２５０１ｄｎチャネル型トランジスタ
２５０２ａｐチャネル型トランジスタ
２５０２ｂｐチャネル型トランジスタ
２５０２ｃｎチャネル型トランジスタ
２５０２ｄｎチャネル型トランジスタ
２５０３ａｐチャネル型トランジスタ
２５０３ｂｎチャネル型トランジスタ
２７０１破線
４００１第１の基板
４００２画素部
４００３信号線駆動回路
４００４第１の走査線駆動回路
４００５第２の走査線駆動回路
４００６第２の基板
４００７充填材
４００８トランジスタ
４００９駆動用トランジスタ
４０１０スイッチング用トランジスタ
４０１１発光素子
４０１２第２の電極
４０１４引き出し配線
４０１５引き出し配線
４０１６接続端子
４０１７配線
４０１８ＦＰＣ
４０１９異方性導電膜
４０２０シール材
５００１表示パネル
５００２画素部
５００３走査線駆動回路
５００４信号線駆動回路
５０１１回路基板
５０１２コントロール回路
５０１３信号分割回路
５０１４接続配線
５１０１チューナ
５１０２映像信号増幅回路
５１０３映像信号処理回路
５１０５音声信号増幅回路
５１０６音声信号処理回路
５１０７スピーカー
５１０８制御回路
５１０９入力部
５２０１筐体
５２０２表示画面
５２０３スピーカー
５２０４操作スイッチ
５２１０充電器
５２１２筐体
５２１３表示部
５２１６操作キー
５２１７スピーカー部
５３０１表示パネル
５３０２プリント配線基板
５３０３画素部
５３０４第１の走査線駆動回路
５３０５第２の走査線駆動回路
５３０６信号線駆動回路
５３０７コントローラ
５３０８中央処理装置
５３０９メモリ
５３１０電源回路
５３１１音声処理回路
５３１２送受信回路
５３１３フレキシブル配線基板
５３１４Ｉ／Ｆ部
５３１５アンテナ用ポート
５３１６ＶＲＡＭ
５３１７ＤＲＡＭ
５３１８フラッシュメモリ
５３２０制御信号生成回路
５３２１デコーダ
５３２２レジスタ
５３２３演算回路
５３２４ＲＡＭ
５３２５入力手段
５３２６マイク
５３２７スピーカー
５３２８アンテナ
５３３０ハウジング
５３３１プリント基板
５３３２スピーカー
５３３３マイクロフォン
５３３４送受信回路
５３３５信号処理回路
５３３６入力手段
５３３７バッテリー
５３３９筐体
５３４０アンテナ
６００１筐体
６００２支持台
６００３表示部
６１０１本体
６１０２筐体
６１０３表示部
６１０４キーボード
６１０５外部接続ポート
６１０６ポインティングマウス
６２０１本体
６２０２表示部
６２０３スイッチ
６２０４操作キー
６２０５赤外線ポート
６３０１筐体
６３０２表示部
６３０３スピーカー部
６３０４操作キー
６３０５記録媒体挿入部
６４０１本体
６４０２筐体
６４０３表示部Ａ
６４０４表示部Ｂ
６４０５記録媒体読込部
６４０６操作キー
６４０７スピーカー部
ＳＲ１シフトレジスタ
ＳＲ２シフトレジスタ

Claims

第１端子が高電位電源に電気的に接続された第１のｐチャネル型トランジスタと、
ゲートが前記第１のｐチャネル型トランジスタのゲートに電気的に接続され、第１端子が前記第１のｐチャネル型トランジスタの第２端子に電気的に接続された第１のｎチャネル型トランジスタと、
第１端子が前記第１のｎチャネル型トランジスタの第２端子に電気的に接続され、第２端子が低電位電源に電気的に接続された第２のｎチャネル型トランジスタと、を含む第１の回路群と、
第１端子が高電位電源に電気的に接続された第２のｐチャネル型トランジスタと、
ゲートが前記第１のｐチャネル型トランジスタの第２端子及び前記第１のｎチャネル型トランジスタの第１端子、並びに前記第２のｐチャネル型トランジスタのゲートに電気的に接続され、第１端子が前記第２のｐチャネル型トランジスタの第２端子に電気的に接続された第３のｎチャネル型トランジスタと、
第１端子が前記第３のｎチャネル型トランジスタの第２端子に電気的に接続され、第２端子が低電位電源に電気的に接続された第４のｎチャネル型トランジスタと、を含む第２の回路群と、をｍ段（ｍは任意の正の整数であり、ｍ≧３）有し、
第２ｎ−１段目（ｎは任意の整数であり、ｍ≧２ｎ≧２）の前記第２のｎチャネル型トランジスタのゲート、及び前記第４のｎチャネル型トランジスタのゲートにはクロック信号が入力され、
第２ｎ段目の前記第２のｎチャネル型トランジスタのゲート、及び前記第４のｎチャネル型トランジスタのゲートには反転クロック信号が入力されることを特徴とする半導体回路。
第１端子が高電位電源に電気的に接続された第１のｐチャネル型トランジスタと、
ゲートが前記第１のｐチャネル型トランジスタのゲートに電気的に接続され、第１端子が前記第１のｐチャネル型トランジスタの第２端子に電気的に接続された第１のｎチャネル型トランジスタと、
第１端子が前記第１のｎチャネル型トランジスタの第２端子に電気的に接続され、第２端子が低電位電源に電気的に接続された第２のｎチャネル型トランジスタと、を含む第１の回路群と、
第１端子が高電位電源に電気的に接続された第２のｐチャネル型トランジスタと、
ゲートが前記第１のｐチャネル型トランジスタの第２端子及び前記第１のｎチャネル型トランジスタの第１端子、並びに前記第２のｐチャネル型トランジスタのゲートに電気的に接続され、第１端子が前記第２のｐチャネル型トランジスタの第２端子に電気的に接続された第３のｎチャネル型トランジスタと、
第１端子が前記第３のｎチャネル型トランジスタの第２端子に電気的に接続され、第２端子が低電位電源に電気的に接続された第４のｎチャネル型トランジスタと、を含む第２の回路群と、をｍ段（ｍは任意の正の整数であり、ｍ≧３）有し、
第２ｎ−１段目（ｎは任意の整数であり、ｍ≧２ｎ≧２）の前記第２のｎチャネル型トランジスタのゲート、及び前記第４のｎチャネル型トランジスタのゲートにはクロック信号が入力され、
第２ｎ段目の前記第２のｎチャネル型トランジスタのゲート、及び前記第４のｎチャネル型トランジスタのゲートには反転クロック信号が入力され、
前記クロック信号、及び前記反転クロック信号のそれぞれの振幅は、前記高電位電源と前記低電位電源の電位差よりも小さいことを特徴とする半導体回路。
請求項１または２において、前記第１の回路群と前記第２の回路群との間に電位の保持手段を有することを特徴とする半導体回路。
請求項１乃至３のいずれか一において、前記第１のｐチャネル型トランジスタのゲート及び前記第１のｎチャネル型トランジスタのゲート、並びに前記第２のｐチャネル型トランジスタの第２端子及び前記第３のｎチャネル型トランジスタの第１端子、が電気的に接続されるＮＯＲ回路を有することを特徴とする半導体回路。
請求項１乃至４のいずれか一に記載のｎチャネル型トランジスタ及びｐチャネル型トランジスタは、ガラス基板上に形成される薄膜トランジスタで構成されることを特徴とする半導体回路。
請求項１乃至４のいずれか一に記載のｎチャネル型トランジスタ及びｐチャネル型トランジスタは、単結晶シリコン基板上に形成されることを特徴とする半導体回路。
請求項１乃至６にいずれか一において、前記半導体回路は、シフトレジスタ回路に用いられることを特徴とする半導体回路。
請求項１乃至７のいずれか一に記載の半導体回路を具備することを特徴とする表示装置。