JP5063775B2 - 高密度の平面磁壁メモリ装置およびその形成方法 - Google Patents

Description

本発明は一般にメモリ・ストレージ・デバイスに関し、とりわけ、高密度の平面磁壁（planar magnetic domain wall）メモリ装置およびこれを形成する方法に関する。

動的ランダム・アクセス・メモリ（ＤＲＡＭ）集積回路アレイは、ここ数年間、半導体製造技術および回路設計技術の進歩によってストレージ容量の劇的な増加を達成すると共に存在してきた。これら２つの技術における目覚しい進歩の結果、集積のレベルもさらに向上し、メモリ・アレイのサイズおよびコストの劇的な縮小ならびにプロセス生産量の増加を可能にした。

ＤＲＡＭメモリ・セルは、通常、基本コンポーネントとして、アクセス・トランジスタ（スイッチ）と、電荷の形で２進データ・ビットを格納するためのキャパシタとを含む。典型的には、第１の電圧が論理ＨＩＧＨまたは２進「１」値（たとえばＶ_ＤＤ）を表すためにキャパシタ上に格納され、ストレージ・キャパシタ上の第２の電圧は論理ＬＯＷまたは２進「０」値（たとえば接地）を表す。ＤＲＡＭデバイスの基本的な欠点は、キャパシタ上の電荷が最終的には漏洩してしまうため、キャパシタの電荷を「リフレッシュ」するための対策を講じなければならず、そうでなければメモリ・セルによって格納されたデータ・ビットが失われてしまうことである。

これに対して、従来の静的ランダム・アクセス・メモリ（ＳＲＡＭ）のメモリ・セルは、基本コンポーネントとして、アクセス・トランジスタまたはトランジスタと、双安定ラッチ（bistable latch）として機能するために相互接続された２つまたはそれ以上の集積回路デバイスの形のメモリ要素とを含む。こうした双安定ラッチの例が、たすきがけ結合（cross-coupled）された１対のインバータである。双安定ランチは、ＤＲＡＭメモリ・セルのように「リフレッシュ」する必要がなく、供給電圧の受け入れを続けている限り無期限に、確実にデータ・ビットを格納することになる。しかしながら、こうしたメモリ・セルは多数のトランジスタを必要とするため、単純なＤＲＡＭセルよりもシリコン表面積が大きくなり、ＤＲＡＭセルよりも多くの電力を使用する。ＤＲＡＭアレイと同様に、ＳＲＡＭアレイも揮発性メモリの形であり、電力が除去されるとデータは失われる。

したがって、データ状態を格納することが可能であり、大規模なリフレッシュを必要とせず、本来は不揮発性である、他のタイプのメモリ要素を特定付ける努力が続けられている。たとえば、ビットあたりのコストが極端に少ないストレージを提供するあるタイプの磁気メモリが考案されたが、一般に、ＳＲＡＭまたはＤＲＡＭなどの半導体メモリに匹敵するほどの性能は達成していない。現在、磁気学の分野では、ハード・ドライブのように大規模かつ低速の（ただし安価な）磁気メモリ技術および商業的にはそれほど成功していない「バブル・メモリ」デバイスを、ある種の適用分野に対してはＳＲＡＭまたはＤＲＡＭに代わるような、より性能の高い領域に引き上げるために多大な努力が払われている。「バブル・メモリ」とは、磁性材料テープ上の直線的な一連の磁化「バブル」の形での情報ストレージを言い表す。この固定テープに適切に磁界を印加することにより、シフト・レジスタの場合と同様にテープに沿って移動またはシフトするバブルが生成される。テープに沿った１つのポジションに読み取り要素を配置することによって、個々のビットが外部磁界によってシフトされるにつれて、その状態を読み出すことができる。

しかしながら、バブル・メモリの初期概念は、少なくとも２つの理由によって商品化が遅れた。第１に、磁気ビットをシフトさせるために外部磁界を使用することに依拠しており、通常は非常に低速の「高度な性能が多大に要求される」プロセスであり、巨視的規模での動作に好適である（たとえば、小規模なビット・アレイが個々にシフトするのではなく、平面全体が一緒にシフトした場合、効率が良くなる）。第２に、従来のバブル・メモリの巨視的性質は、「シフト・レジスタ」トラック内に単一の欠陥が存在する場合、極めて多数のビットが使用不可能となることを示唆している。さらに、生産量向上のための冗長およびヒュージング（fusing）方式はかなり費用がかかり、実用的でない。

スピントロニクスの分野での最近の開発により、「巨視的」バブル・メモリに関連した緊密な類似性を有する、ある種の微視的メモリが可能となっている。この概念には、情報のストレージに関するメカニズムとしての「磁壁」の使用が含まれ、こうした磁壁は磁性材料の微視的（ナノスケール）ワイヤ内に配置されている。磁壁メモリ概念の基礎となる物理学は、シフト・レジスタ・トラックに沿ってビットをシフトさせるローカルな微視的手段を通じて明らかにされる。十分に大きなスピン偏極電流をナノワイヤに沿って流すことにより、磁壁がワイヤに沿って移動できるように、電子から磁壁上に十分な力が付与される。加えて、多数ビットの情報に対して少数の読み取り要素による、情報の簡単な信頼できる読み出しのために、ある種の技法を使用して、ワイヤに沿って一定間隔の位置に磁壁がピン留めされる。

このように実用的で有用なメモリを作成するための主要な態様は、シフト・レジスタ・トラックを極めて小さくできることであり、グローバルな外部磁界を用いるのではなく、ローカルにシフトできることである。これにより、ランダム・アクセス・メモリ（単一ビット・ストレージ）の速度と高密度（および低コスト）のシフト・レジスタとの間に橋渡しが行われる。磁壁メモリを使用することによって、複数の小規模シフト・レジスタを回路上にアレイ様式で構成することができる。これにより、フレキシビリティを最大にするために各ビットを個々にアドレス指定およびシフトすると同時に、高密度のビット・ストレージを極微のナノワイヤにパッキングする機能が与えられる。加えて、追加の冗長シフト・レジスタを使用することによって、所与のシフト・レジスタの製造障害が回復可能なように、シフト・レジスタを十分に小規模にすることが可能であり、これによって所与の回路上のすべてのデバイスの完全な歩留まりは不要となる。

概して、従来のバブル・メモリは、回避が困難な速度、トラック密度、および物理的欠陥に関連する制限を受ける。前述の磁壁メモリの概念はバブル・メモリの問題に対する解決策を提供するが、このように新しく提案された磁壁メモリの概念は、実際問題として、製造が非常に複雑かつ困難である（たとえば、３次元シフト・レジスタ構造）。

したがって、より費用対効果の高い製造環境で、実用的な磁壁メモリ構造を製造できることが望ましい。

前述の従来技術の欠点および欠陥は、書き込み／読み取り機能を備えた磁壁メモリ装置によって克服または緩和される。例示的実施形態において、デバイスは、内部に複数の磁区を有する強磁性材料から形成された伸長トラックをそれぞれが備える、複数の共面シフト・レジスタ構造であって、さらにこのシフト・レジスタ構造が磁壁の配置を容易にするために内部に複数の不連続部を有する、複数の共面シフト・レジスタ構造と、それぞれのシフト・レジスタ構造に関連付けられた磁気読み取り要素と、それぞれのシフト・レジスタ構造に関連付けられた磁気書き込み要素であって、さらにこの磁気書き込み要素がそれぞれの共面シフト・レジスタ構造の縦軸とほぼ直交する縦軸を有する単一の書き込みワイヤを備える、磁気書き込み要素と、を含む。

他の例示的実施形態では、書き込み／読み取り機能を備えた磁壁メモリ装置は、内部に複数の磁区を有する強磁性材料から形成された伸長トラックをそれぞれが備える、複数の共面シフト・レジスタ構造であって、さらにこのシフト・レジスタ構造が磁壁の配置を容易にするために内部に複数の不連続部を有する、複数の共面シフト・レジスタ構造と、それぞれのシフト・レジスタ構造に関連付けられた磁気読み取り要素と、それぞれのシフト・レジスタ構造に関連付けられた磁気書き込み要素であって、さらにこの磁気書き込み要素が内部にくびれ（constriction）を有する書き込みワイヤを備え、このくびれが、関連付けられたシフト・レジスタ構造内の複数の不連続部の位置に対応するポイントに配置された、磁気書き込み要素と、を含む。

他の実施形態では、書き込み／読み取り機能を備えた磁壁メモリ装置を形成する方法は、内部に複数の磁区を有する強磁性材料から形成された伸長トラックをそれぞれが備える、複数の共面シフト・レジスタ構造を形成することであって、さらにこのシフト・レジスタ構造が磁壁の配置を容易にするために内部に複数の不連続部を有する、複数の共面シフト・レジスタ構造を形成することと、それぞれのシフト・レジスタ構造に関連付けられた磁気読み取り要素を形成することと、それぞれのシフト・レジスタ構造に関連付けられた磁気書き込み要素を形成することであって、さらにこの磁気書き込み要素が内部にくびれ（constriction）を有する書き込みワイヤを備え、このくびれが、関連付けられたシフト・レジスタ構造内の複数の不連続部の位置に対応するポイントに配置された、磁気書き込み要素を形成することと、を含む。

さらに他の実施形態では、書き込み／読み取り機能を備えた磁壁メモリ装置を形成する方法は、ｐおよびｎタイプの電界効果トランジスタ（ＦＥＴ）を含む、半導体デバイスまたはチップのＣＭＯＳレベル上に第１の中間誘電層を形成することと、中間誘電層内に複数の書き込みワイヤを形成することであって、書き込みワイヤは第１の方向にトラバースし、複数の書き込みワイヤのそれぞれが内部にくびれを有し、１本の書き込みワイヤ内のくびれが他の書き込みワイヤの隣接するくびれに対して第１の方向に沿って線形にオフセットされる、複数の書き込みワイヤを形成することと、第１の中間誘電層内に、複数の書き込みワイヤを半導体デバイスのＣＭＯＳレベルに接続する、第１の複数のバイアを形成することと、書き込みワイヤの頂面上に誘電キャップ層を形成することと、誘電キャップ層上に強磁性自由層（ferromagnetic free layer）を、自由層上にトンネル・バリア層を、トンネル・バリア層上にピン留め層を、さらにピン留め層上に第２のキャップ層を、形成することと、磁気トンネル接合（ＭＴＪ）読み取り要素に対応する位置で第２のキャップ層およびピン留め層をリソグラフでパターン化およびエッチングすることと、トンネル・バリア層と第２のキャップ層およびピン留め層のパターン化部分との上にカプセル化層を形成することと、複数の共面シフト・レジスタ構造のそれぞれについて伸長トラックを画定するために、カプセル化層、トンネル・バリア層、および自由層をリソグラフでパターン化およびエッチングすることであって、伸長トラックが第１の方向に対して通常は垂直の第２の方向にトラバースする、リソグラフでパターン化およびエッチングすることと、を含み、共面シフト・レジスタ構造が内部に複数の磁区を含むように形成され、さらにシフト・レジスタ構造が磁壁の配置を容易にするために内部に複数の不連続部を有する。

いくつかの図面において同じ要素に同じ番号が付けられた、例示的図面を参照する。

既存の単一の磁壁シフト・レジスタを示す概略上面図である。 既存の単一の磁壁シフト・レジスタを示す概略上面図である。 さらに書き込みおよび読み取り要素を示した、図１および図２のシフト・レジスタを示す他の上面図である。 フロントエンドＣＭＯＳ制御回路を示した、図３のシフト・レジスタを示す概略断面図である。 本発明の実施形態に従った、高密度、平面磁壁メモリ・デバイス用の書き込みコンダクタの構造およびこれを形成する方法を示す、一連のプロセス流れステップを示す図である。 本発明の実施形態に従った、高密度、平面磁壁メモリ・デバイス用の書き込みコンダクタの構造およびこれを形成する方法を示す、一連のプロセス流れステップを示す図である。 本発明の実施形態に従った、高密度、平面磁壁メモリ・デバイス用の書き込みコンダクタの構造およびこれを形成する方法を示す、一連のプロセス流れステップを示す図である。 本発明の他の実施形態に従った、高密度、平面磁壁メモリ・デバイスの構造およびこれを形成する方法を示す、一連のプロセス流れステップを示す図である。 本発明の他の実施形態に従った、高密度、平面磁壁メモリ・デバイスの構造およびこれを形成する方法を示す、一連のプロセス流れステップを示す図である。 本発明の他の実施形態に従った、高密度、平面磁壁メモリ・デバイスの構造およびこれを形成する方法を示す、一連のプロセス流れステップを示す図である。 本発明の他の実施形態に従った、高密度、平面磁壁メモリ・デバイスの構造およびこれを形成する方法を示す、一連のプロセス流れステップを示す図である。 本発明の他の実施形態に従った、高密度、平面磁壁メモリ・デバイスの構造およびこれを形成する方法を示す、一連のプロセス流れステップを示す図である。 本発明の他の実施形態に従った、高密度、平面磁壁メモリ・デバイスの構造およびこれを形成する方法を示す、一連のプロセス流れステップを示す図である。 本発明の他の実施形態に従った、高密度、平面磁壁メモリ・デバイスの構造およびこれを形成する方法を示す、一連のプロセス流れステップを示す図である。 本発明の他の実施形態に従った、高密度、平面磁壁メモリ・デバイスの構造およびこれを形成する方法を示す、一連のプロセス流れステップを示す図である。 本発明の他の実施形態に従った、高密度、平面磁壁メモリ・デバイスの構造およびこれを形成する方法を示す、一連のプロセス流れステップを示す図である。 本発明の他の実施形態に従った、複数の共面シフト・レジスタを備える、例示的な高密度、平面磁壁メモリ・デバイスを示す概略上面図である。 本発明の他の実施形態に従った、コンパクトな書き込み装置を有する例示的な高密度、平面磁壁メモリ・デバイスを示す概略上面図である。 本発明の他の実施形態に従った、シフト・レジスタ磁壁メモリ内でのエレクトロマイグレーションからの障害を減少させる、例示的書き込み方法を示す概略図である。

本明細書では、たとえば冗長およびヒュージングを介した速度および物理的な誤り訂正機能の追加の利点を有する、高密度、平面磁壁メモリの構造およびそれを形成する方法が開示される。簡単に言えば、既存の半導体業界の処理技法を使用して、複数の平面磁壁シフト・レジスタ・トラックが形成される。複数の平面シフト・レジスタを交互に配置することによって、個々のレジスタに関連付けられた複数の平面読み取りおよび書き込みコンダクタ用の収容部（accommodation）が作成される。さらに平面構造は、シリコン・トランジスタを過度に使用する必要がない、バックエンドオブライン（ＢＥＯＬ：back-end-of-line）構造内に集約されるため、本発明の一実施形態は、超高密度メモリ・アレイのために、複数のこうした平面構造を順に積層していくことを利用する。別の方法として、複数の平面シフト・レジスタを、共通の書き込みワイヤを利用するように互いに整列させることもできる。

初めに図１および図２を参照すると、メモリ・ストレージおよびシフティングの一般的な原理を示す、既存の単一の磁壁シフト・レジスタ構造１００の概略上面図が示されている。シフト・レジスタ構造１００は、強磁性材料からなる薄トラック１０２を備える。トラック１０２は、矢印で示されるように一方向または他の方向に、小規模な領域またはセクション１０４単位で磁化することができる。トラック１０２内には、たとえば薄磁性トラック１０２内のノッチ１０６に配置および検出される磁壁の有無に基づいて、ビットが格納される。しかしながら、たとえば、磁気セグメントの物理的な重複、層厚さの変化（たとえば、背面を部分的にエッチングすること、または他のあらゆる領域をめっきすることによる）、またはトラック１０２内での交互タイプの磁性材料の使用などの、他の特徴を使用して、個々の領域境界を画定することもできる。言い換えれば、物理的な不連続部（たとえばノッチ）によって、または材料の不連続部によって、個々のビットを格納するための領域境界を形成することができる。

レジスタ１００内のデータは、より具体的には図２に示されるように、トラック１０２の両端に接続されたワイヤ１０８を介して電流を印加することによってシフトされる。印加される偏極電子電流の持続時間に応じて、磁壁を１つのノッチから隣接するノッチへとシフトさせることが可能な力が付与される。図２に示された例では、印加された電流の方向が、データを右方向へ１ポジション、シフトさせる。データをキャプチャするための対策が講じられない限り（右端の領域にあるデータはトラック１０２の外側へシフトされる）、そのビットは失われることになる。

図３は、書き込みおよび読み取り要素を示した、図１および図２のシフト・レジスタ１００の他の上面図である。具体的に言えば、シフト・レジスタ１００の一方の端部に配置された書き込み要素は、領域１０４または領域境界（ノッチ１０６）に対応して内部に形成されたくびれ１１２（すなわち狭い部分）を有するコンダクタまたはワイヤ１１０を含む。図３は、領域境界の下に配置された書き込みワイヤ１１０を示すが、これに代わってワイヤを領域の下に配置することも可能であることに留意されたい。書き込み要素ワイヤ１１０は、磁気メモリ要素に対して直角に電流を流すため、結果として、磁壁の書き込みを容易にするために、磁界はくびれ１１２で拡大されることになる。

加えて、読み取り要素１１４は、書き込み要素に対してシフト・レジスタ１０２の反対側に配置される。示された例では、読み取り要素１１４は磁気トンネル接合（ＭＴＪ）によって具体化される。前述のように、シフト・レジスタ１００内のデータを維持するために、ワイヤ１０８を介した電流の印加によってシフト・レジスタ１０２内のデータがシフトされた際に、「読み取られた」データを書き込み要素にフィードバックすることによって、閉ループ型シフト・レジスタを作成することができる。読み取りワイヤ１１６もＭＴＪ １１４に結合される。

図４は、フロントエンドＣＭＯＳシフト、読み取り、および書き込み制御回路への接続を具体的に示した、図３のシフト・レジスタ１００の概略断面図である。シフト・レジスタ全体には最大でも３つのトランジスタが必要であるため、メモリにはＢＥＯＬの高負荷がかけられ、複数構造の積み重ねを採用して、下のシリコン表面積をすべて使用することなくメモリの密度を高めることができる。しかしながら単一平面に関しては、それぞれに別々の読み取りおよび書き込みワイヤを使用する結果として、複数の共面シフト・レジスタの形成に関する問題がある。

したがって図５から図７は、本発明の実施形態に従った、高密度、平面磁壁メモリ・デバイス用の書き込みコンダクタの構造およびこれを形成する方法を示す、一連のプロセス流れステップである。磁気シフト・レジスタ要素に近づけることによって、書き込みワイヤの効率性が向上するため、示された実施形態は、短絡なしに書き込みワイヤから次の磁気フィルムへの間隔を正確に（および綿密に）空けるために、書き込みワイヤの上で適切に制御された薄誘電キャップを使用するのに理論上好適である。

具体的に図５に示されるように、半導体デバイスのシリコンＣＭＯＳレベル４０６上の中間誘電層４０４内に、複数の書き込みワイヤ４０２が波形模様（damascene）状に形成される。バイア４０８などのバイアを使用して、書き込みワイヤ４０２が、シリコンＣＭＯＳレベル４０８上に位置する関連付けられたスイッチング・トランジスタに接続される。図６の上面図に示されるように、波形模様の書き込みワイヤ溝は、磁界拡張を支援するために、シフト・レジスタに対応する位置でくびれ４１０を用いてパターン化され、それによって、レジスタ内での磁壁の形成が可能となる。さらに、同じ水平配線レベル内に複数のシフト・レジスタが形成できるように、くびれ４１０が書き込みワイヤ４０２の縦方向に沿って互い違いに配置されることに留意されよう。

図７には、書き込みワイヤ４０２および中間誘電層４０４の上に形成された、薄誘電キャップ層４１２が示される。キャップ層４１２は、ウェハ全体にわたって周知の厚さで良好な均一性を有する、薄絶縁バリアを形成する。このフィルム４１２の厚さを正確に制御することによって、短絡の危険なしに、キャップ層４１２の上に堆積されることになる磁気フィルムに対してかなり密接に、書き込みワイヤを配置することができる。こうした密接な配置により、書き込みワイヤの上の領域の磁化状態を切り替えるために必要な、書き込みワイヤ内で必要な電流が減少することになる。

次に図８から図１６を参照すると、本発明の他の実施形態に従った、高密度、平面磁壁メモリ・デバイスの構造およびこれを形成する方法を示す、一連のプロセス流れステップが示される。より具体的に言えば、図８から図１６は、シフト・レジスタ要素、読み取り要素、およびシフト・レジスタ要素への配線接続の形成を示す。

図８に示されるように、図７に示された書き込みワイヤ／誘電層構造の上に、フィルムのブランケット・スタックが堆積される。図が見やすいように、書き込みワイヤ／誘電層構造は、図８〜図１６のシーケンスでは具体的に示されていない。示された実施形態では、フィルムは磁気トンネル接合で使用された材料に対応しているが、異なる読み取りデバイスが採用されている他の層も使用可能であることを理解されよう。ＭＴＪデバイスの場合、フィルムには、自由層５０２、自由層５０２の上のトンネル・バリア５０４、トンネル・バリア５０４の上のピン留め層５０６、およびキャップ層５０８が含まれる。ＭＴＪデバイス層に使用される特定の材料は、当分野で周知の材料に従うものとすることができる。

図９では、関連付けられたシフト・レジスタの端部近くの位置に対応する、ＭＴＪ要素を画定するために、キャップ層５０８およびピン留め層５０６が、リソグラフでパターン化された後、エッチングされる。ＭＴＪデバイス形成では、トンネル・バリア層５０４および自由層５０２はエッチングの必要がないことに留意されよう。次に図１０で、デバイス上にカプセル化層５１０が形成され、続いて、磁壁の配置のために内部に不連続部（たとえばノッチ５１２）が形成された伸長トラック形状によって特徴付けられる、シフト・レジスタを画定するための他のリソグラフ・パターン化プロセスが実行される。不連続部を配置する磁壁は、伸長トラック形状の画定と同じフォトマスクによって作成可能であるか、または別の方法として、不連続部はノッチ以外の技法を使用して初期の段階で形成可能である。図１０で形成されたシフト・レジスタ構造５１４の上面図が図１１に示されており、ノッチの不連続部５１２およびＭＴＪ読み取り要素５１６を伴うシフト・レジスタの形状が、より良く示されている。

次に図１２を参照すると、シフト・レジスタ５１４およびＭＴＪ読み取り要素５１６の端部への接触形成の準備として、図１１の構造の上に中間誘電層５１８が形成および平坦化されている。図１３では、シフト・レジスタの両端にバイア５２０が開けられ、自由層５０２で止まっている。他のバイア５２１は、ＭＴＪ要素のキャップ層５０８で止まるように形成される。図１３の矢印に沿って見た上面図が、図１４に示される。

図１５へ進むと、２重波形模様処理技法に従って溝エッチングが実行され、続いて、シフト電流ワイヤ５２２および読み取りワイヤ５２４を形成するように、導電性金属充填が実行される。図１６は、図１５の矢印に沿って見た上面図である。ここでも、自由層５０２の下に形成される書き込みワイヤは、図８〜図１６のシーケンスでは示されていないことに留意されよう。

図１７は、各シフト・レジスタ要素に個々の書き込みワイヤが割り当てられた、平面上にメモリ要素を密にパッキングするための、いくつかの共面シフト・レジスタ５１４の交互の配置を示す上面図である。図からわかるように、書き込みワイヤ４０２（くびれ４１０を伴う）がシフト・レジスタ５１４の一方の端部に配置され、ＭＴＬ要素５１６および関連付けられた読み取りワイヤ５２４がレジスタ５１４の他方の端部に配置される。書き込みワイヤ４０２がシフト・レジスタ５１４の下に形成されているように示され、ＭＴＪ読み取り要素５１６がシフト・レジスタの上に形成されているように示されるが、他の配置構成も企図されることを理解されたい。

たとえば、ＭＴＪ読み取り要素５１６は、シフト・レジスタ５１４の下、またはシフト・レジスタ５１４に隣接して（すなわち同じ平面内に）、形成することができる。同様に、書き込みワイヤ４０２およびくびれ４１０の位置は、シフト・レジスタ５１４の上とするか、またはシフト・レジスタ５１４に対して垂直に配置することができる。言い換えれば、書き込みワイヤは、ウェハ基板に対して垂直に電流を流すバイアとして形成することができる。

ＭＴＪ読み取り要素５１６の代わりに、ＧＭＲ（巨大磁気抵抗）センサなどの他の読み取りメカニズムも採用可能である。他の企図された変形形態には、高透過性（high-permeability）磁界集束（field-focusing）要素（強磁性磁界コンセントレータとも呼ばれる）などの拡張書き込みワイヤ構成、および、回路面にカーブ、湾曲、または他の非線形形状を含むような非線形シフト・レジスタが含まれるが、これらに限定されるものではない。

次に図１８を参照すると、メモリ要素を密にパッキングするための、いくつかの共面シフト・レジスタ５１４の代替実施形態を示す上面図が示されている。示された実施形態では、シフト・レジスタ要素５１６を交互に配置する必要はなくなっている。図１８に示された構造の一実装では、単一の共通書き込みワイヤ４０２がいくつかのシフト・レジスタ要素５１６に関連付けられる。回路の電流駆動機能に応じて、くびれ（たとえば図１７の要素４１０）を各シフト・レジスタ要素の下で使用するか、または（図１８で具体的に示されるように）単純な直線状書き込みワイヤ４０２を使用することができる。どちらの場合でも、複数の共面シフト・レジスタ５１４の整列により、結果として、図１８に示されるような読み取りワイヤ５２４の変更された構成が生じる。たとえば、一番下のシフト・レジスタ５１４に対応する右端の読み取りワイヤは、ほぼ直線状であるが、その上のシフト・レジスタに対応する読み取りワイヤは、よりＬ字型になっている。しかしながら、他の読み取りワイヤ構成も企図される。

図１８の単一の書き込みワイヤ構成を使用した、選択されたシフト・レジスタ５１４への所望のビットの書き込みに関して、（１）ビットの磁化の方向を画定するために使用される所望の方向の（ワイヤ４０２に沿った）書き込み電流、および（２）シフト・レジスタの左端のアクティブ・ストレージ・セル６０４上の位置にビットを「入力」するために、所望のシフト・レジスタのみに沿って印加される（矢印６０２で表された）シフト電流という、２つのメカニズムの合流が使用される。関連付けられたシフト電流６０２のない、書き込みワイヤ４０２に沿った書き込み電流は、結果としてセル６０４の状態を切り替えないため、シフト・レジスタのストレージ状態には影響を与えない。セル６０４の左側の要素は、シフト・レジスタの端部を書き込みワイヤ４０２の縁部から所望の距離だけ離した間隔で配置することによって、信頼できる書き込みを容易にするための、ダミー（非ストレージ）要素として意図される。

当分野では、シフト・レジスタ要素に沿って磁壁を効果的にシフトさせるために、シフト電流６０２には比較的高い電流密度が必要であることが知られている。簡易性およびパッキング密度のために、ビットが常に同じ方向にシフトされる単極動作が支持される。しかしながら、高電流密度シフティングと組み合わせることで、こうした動作は、エレクトロマイグレーションを介した経時的なデバイス障害につながる可能性がある。したがって、図１９は、アクティブにシフトしているレジスタにおけるシフト電流に対するリターン電流パスとして、非シフティング・レジスタを使用することによって、エレクトロマイグレーションによるデバイス障害を減少させるための例示的方式を示す。磁壁のシフティングは一定のしきい値を超える電流を必要とするため、そのしきい値レベル以下の電流は、磁壁のシフティングなしでシフト・レジスタを通過することができる。したがって、所与のレジスタの（たとえばワイヤ５２２ｂを通る）シフト電流６０２のリターン・パスを、（たとえばワイヤ５２２ａ、５２２ｃ、５２２ｄを通る）複数のレジスタ電流７０２に分割することによって、電流６０２が供給されるレジスタはシフトされ、同時に、減少した電流７０２が供給されるいずれのレジスタもシフトされない。このようにリターン電流を使用することが、デバイスの寿命を延ばすためにエレクトロマイグレーションの影響を緩和することになる。

以上、本発明について、好ましい実施形態を参照しながら説明してきたが、当業者であれば、様々な変更が実施可能であること、および、本発明の範囲を逸脱することなく、その要素を等価物に置換可能であることを理解されよう。加えて、特定の状況または材料を本発明の教示に適合させるために、本発明の不可欠な範囲を逸脱することなく、多くの変更が実施可能である。したがって、本発明は、本発明を実施するために企図された最善の方法として開示された特定の実施形態に限定されるものではないが、本発明は、添付の特許請求の範囲内にあるすべての実施形態を含むものであることが意図される。

Claims (14)

1. 内部に複数の磁区を有する強磁性材料から形成された伸長トラックをそれぞれが備える、複数の共面シフト・レジスタ構造であって、さらに前記共面シフト・レジスタ構造が磁壁の配置を容易にするために内部に複数の不連続部を有する、複数の共面シフト・レジスタ構造と、
   それぞれの前記共面シフト・レジスタ構造に関連付けられた磁気読み取り要素と、
   それぞれの前記共面シフト・レジスタ構造に関連付けられた磁気書き込み要素であって、さらに前記磁気書き込み要素がそれぞれの前記共面シフト・レジスタ構造の縦軸とほぼ直交する縦軸を有する単一の書き込みワイヤを備える、磁気書き込み要素と、
   を備え、
   それぞれの前記共面シフト・レジスタ構造に関連付けられた複数のシフト電流ワイヤをさらに備え、
   前記複数のシフト電流ワイヤは、未選択のシフト・レジスタに対応する前記シフト電流ワイヤが、選択されたシフト・レジスタを通過するシフト電流用の電流リターン・パスとして動作するように構成され、前記電流リターン・パスは、前記シフト電流の方向に対して反対方向であることを特徴とする、書き込み／読み取り機能を備えた磁壁メモリ装置。
2. それぞれの共面シフト・レジスタ構造の端部が互いに整列された、請求項１に記載の磁壁メモリ装置。
3. 前記書き込みワイヤが内部に複数のくびれを含み、前記くびれが、それぞれの前記関連付けられた共面シフト・レジスタ構造内の前記複数の不連続部のうちの１つの位置に対応するポイントに配置された、請求項２に記載の磁壁メモリ装置。
4. 前記書き込みワイヤが前記共面シフト・レジスタ構造の第１の端部近くに配置され、各読み取り要素がその第２の端部近くに配置され、
   最端部にある前記読み取り要素がほぼ直線状であり、残りの前記読み取り要素がほぼＬ字型である、
   請求項１〜３のいずれか１項に記載の磁壁メモリ装置。
5. 前記磁気読み取り要素各々が磁気トンネル接合（ＭＴＪ）を備える、請求項１〜４のいずれか１項に記載の磁壁メモリ装置。
6. 各トラック内の前記複数の不連続部が、前記強磁性材料内に形成された複数の垂直ノッチによって画定される、請求項１〜５のいずれか１項に記載の磁壁メモリ装置。
7. 各トラック内の前記複数の不連続部が、磁気セグメントの物理的な重複によって画定される、請求項１〜６のいずれか１項に記載の磁壁メモリ装置。
8. 各トラック内の前記複数の不連続部が、前記トラック内で交互タイプの磁性材料を使用することによって画定される、請求項１〜７のいずれか１項に記載の磁壁メモリ装置。
9. 書き込み／読み取り機能を備えた磁壁メモリ装置を形成するための方法であって、前記方法は、
   内部に複数の磁区を有する強磁性材料から形成された伸長トラックをそれぞれが備える、複数の共面シフト・レジスタ構造であって、前記共面シフト・レジスタ構造が磁壁の配置を容易にするために内部に複数の不連続部を有する、複数の共面シフト・レジスタ構造を形成する工程と、
   それぞれの前記共面シフト・レジスタ構造に関連付けられた磁気読み取り要素を形成する工程と、
   それぞれの前記共面シフト・レジスタ構造に関連付けられた磁気書き込み要素であって、前記磁気書き込み要素がさらに内部にくびれを有する書き込みワイヤを備え、前記くびれが、前記関連付けられた共面シフト・レジスタ構造内の前記複数の不連続部のうちの１つの位置に対応するポイントに配置されている、磁気書き込み要素を形成する工程と、
   それぞれの前記共面シフト・レジスタ構造に関連付けられた複数のシフト電流ワイヤを形成する工程と
   を含み、前記複数のシフト電流ワイヤが、未選択のシフト・レジスタに対応する前記シフト電流ワイヤが、選択されたシフト・レジスタを通過するシフト電流用の電流リターン・パスとして動作するように構成され、前記電流リターン・パスが前記シフト電流の方向に対して反対方向であることを特徴とする、方法。
10. 前記共面シフト・レジスタ構造を形成する工程が、
    強磁性自由層、前記強磁性自由層上にトンネル・バリア層、前記トンネル・バリア層上にピン留め層、および前記ピン留め層上にキャップ層を、形成する工程と、
    前記磁気読み取り要素に対応する位置で前記キャップ層およびピン留め層をリソグラフでパターン化およびエッチングする工程と、
    前記トンネル・バリア層と、前記キャップ層およびピン留め層のパターン化部分との上に、カプセル化層を形成する工程と、
    それぞれの共面シフト・レジスタ構造の前記伸長トラックを画定するために、前記カプセル化層、トンネル・バリア層、および自由強磁性層をリソグラフでパターン化およびエッチングする工程と、
    をさらに含む、請求項９に記載の方法。
11. 前記不連続部を画定するために、前記伸長トラック内に複数の垂直ノッチを形成する工程をさらに含む、請求項９または１０に記載の方法。
12. 前記共面シフト・レジスタ構造の前記伸長トラックおよび前記磁気読み取り要素の上に、中間誘電層を形成する工程と、
    前記磁気読み取り要素と前記伸長トラックの第１および第２の端部との頂部に接触するように、前記中間誘電層内に複数のバイアを形成する工程と、
    前記伸長トラックの第１および第２の端部の前記頂部にある前記バイアと接触するように、前記中間誘電層内にシフト電流配線溝を形成し、前記磁気読み取り要素の前記頂部にある前記バイアと接触するように、前記中間誘電層内に読み取りワイヤ溝を形成する工程と、
    シフト電流ワイヤおよび読み取りワイヤを画定するように、前記シフト電流配線溝および読み取りワイヤ溝を導電性金属で充填する工程と、
    をさらに含む、請求項１１に記載の方法。
13. 前記磁気書き込み要素を形成する工程が、
    半導体デバイスのシリコンＣＭＯＳレベル上に中間誘電層を形成する工程と、
    前記誘電層内に複数の書き込みワイヤを形成する工程であって、前記書き込みワイヤが、前記共面シフト・レジスタ構造の前記伸長トラックに対して通常は垂直の方向にトラバースする、書き込みワイヤを形成する工程と、
    をさらに含み、
    １本の書き込みワイヤ内のくびれが、他の書き込みワイヤの隣接するくびれに対して前記書き込みワイヤの前記方向に沿って線形にオフセットされる、
    請求項９〜１２のいずれか１項に記載の方法。
14. 前記書き込みワイヤを前記シリコンＣＭＯＳレベルに接続する、複数のバイアを形成する工程と、
    前記書き込みワイヤの頂面上に薄誘電キャップを形成する工程と、
    をさらに含む、請求項１３に記載の方法。

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