JP5063958B2 - 半導体集積回路および半導体集積回路の設計方法 - Google Patents

Description

本発明は、第１の半導体集積回路チップと第２の半導体集積回路チップとが互いに積層され電気的に接続された半導体集積回路、およびその半導体集積回路の設計方法に関する。

従来より、半導体集積回路を誤動作させる原因となるクロックスキューを低減する技術として、クロック信号を分配するためのクロックツリーを合成するクロックツリー合成（ＣＴＳ：Ｃｌｏｃｋ Ｔｒｅｅ Ｓｙｎｔｈｅｓｉｓ）技術や、クロック信号を伝送するためのクロック配線を格子状に形成する技術が知られている。

クロックツリー合成技術は、ファンアウトの大きいクロック配線をツリー状に形成し、クロック配線それぞれのファンアウトを一定にしてクロックスキューを揃える技術である。

クロック配線を格子状に形成する技術としては、例えば、互いに異なる配線層に形成された配線どうしを各格子点でスルーホールにより接続した配線構造部を半導体集積回路チップ上に複数配置し、これら複数の配線構造部を互いに等しい長さの配線（等配線長配線と称する）によってクロックドライバと接続することにより、クロックスキューを低減する技術が提案されている（特許文献１参照）。

また、分割されたセル配置領域それぞれに複数のフリップフロップを同一直線上に並べて配置し、等配線長配線によってクロックを分配することにより、クロックスキューを低減する技術が提案されている（特許文献２参照）。

さらに、半導体集積回路チップ上の第１の領域にフリップフロップおよびクロック配線を形成するとともに第２の領域に基本ゲート（組み合わせ論理回路）を形成する技術が提案されている（特許文献３参照）。この技術によれば、第１の領域にのみクロックツリーを形成することができ、従って半導体集積回路チップ全体にクロックツリーを形成した場合と比較し、クロックスキューを低減することができる。
特開平６−２４４２８２号公報 特開２０００−２４３８４６号公報 特許第２８５０９４５号公報

しかし、上述したクロックツリー合成技術では、ファンアウトという側面からのクロックスキューの低減は可能であるものの、配線長という観点からクロックスキューを低減することは困難である。

また、特許文献１，２に提案された技術では、半導体集積回路チップ全体にわたり多数の等配線長配線が張り巡らされる場合、クロックスキューの低減化に限界があるという問題を抱えている。

さらに、特許文献３に提案された技術では、フリップフロップと基本ゲートとの間で多数の配線が行なわれる場合、回路面積が増大するとともに最大動作周波数の低下を招く恐れがあるという問題がある。

本発明は、上記事情に鑑み、クロックスキューの低減化および回路面積の削減化が図られた半導体集積回路および半導体集積回路の設計方法を提供することを目的とする。

上記目的を達成する本発明の半導体集積回路は、第１の半導体集積回路チップと第２の半導体集積回路チップとが互いに積層され、電気的に接続された半導体集積回路において、
上記第１の半導体集積回路チップに配置されるとともに、その第１の半導体集積回路チップに配置されたクロック配線からクロック信号が供給された複数のフリップフロップと、上記第２の半導体集積回路チップに配置された複数の組み合わせ論理回路とが、交互に接続されて形成された論理回路を含むことを特徴とする。

複数のチップを積層して半導体集積回路を構成しようとする試みは、従来より提案されている。しかし、半導体集積回路のどの部分をそれぞれのチップに形成するかという具体的な提案は行われていない。本発明は、この観点に着目してなされたものである。

本発明の半導体集積回路は、フリップフロップと組み合わせ論理回路とが交互に接続された論理回路（例えば、フリップフロップが、クロック信号に同期して、前段の組み合わせ論理回路からの出力信号をラッチするとともに、後段の組み合わせ論理回路の入力信号として供給する同期論理回路）を含むものであって、その論理回路を構成するフリップフロップと、そのフリップフロップにクロック信号を供給するクロック配線とを一方のチップである第１の半導体集積回路チップに形成し、組み合わせ論理回路を他方のチップである第２の半導体集積回路チップに形成するものである。

本発明の半導体集積回路は、上記構成のため、格子状に並べて配置されたフリップフロップおよび等配線長に配線されたクロック配線が配置された第１の半導体集積回路チップと、複数の組み合わせ論理回路が配置された第２の半導体集積回路チップとが互いに積層され電気的に接続された論理回路を実現することができる。ここで、第１の半導体集積回路チップは、格子状に並べて配置されたフリップフロップおよび等配線長に配線されたクロック配線が配置された構成であるため、クロックスキューを十分に低減することができる。また、フリップフロップが配置された第１の半導体集積回路チップと組み合わせ論理回路が配置された第２の半導体集積回路チップとが互いに積層された構成であるため、１つの半導体集積回路チップ上にフリップフロップと組み合わせ論理回路との双方を配置する場合と比較し、配線が短くて済み、従って最大動作周波数を高くすることができる。また、チップ面積を小さく抑えることができ、パッケージの縮小化にも寄与することができる。

ここで、上記第１の半導体集積回路チップと第２の半導体集積回路チップが、互いに異なる製造技術で製造されたものであることが好ましい。

このようにすると、例えば、クロック配線とフリップフロップが配置される第１の半導体集積回路チップは、０．５ミクロンルールを採用した製造技術で製造し、フリップフロップと接続されるクロック配線を太くすることができる。従ってクロック配線の寄生抵抗や寄生容量を小さく抑えることができ、クロックスキューをさらに低減することができる。一方、組み合わせ論理回路が配置される第２の半導体集積回路チップは、技術の進歩に合せた新たな製造技術で製造することができ、多くのトランジスタ個数を要するさまざまな機能を実現することができる。

また、上記第１の半導体集積回路チップに、さらに、スキャンチェーンを形成するための配線が配置されていることも好ましい態様である。

このようにすると、例えば、スキャンチェーンの配線遅延を小さく抑え、高速でのスキャンテストを可能とすることができる。

また、上記目的を達成する本発明の半導体集積回路の設計方法は、複数のフリップフロップが配置された第１の半導体集積回路チップと、複数の組み合わせ論理回路が配置された第２の半導体集積回路チップとを、互いに積層し、電気的に接続して、それら複数のフリップフロップと複数の組み合わせ論理回路とが交互に接続されて形成された論理回路を含む複数種の半導体集積回路を設計する方法において、
上記複数種の半導体集積回路に共通に、上記複数のフリップフロップを配置し、それら複数のフリップフロップのそれぞれの入出力端子を上記第２の半導体集積回路チップの対応する組み合わせ論理回路の入出力端子に接続するための接続点を配置するとともに、上記複数のフリップフロップにクロック信号を供給するクロック配線を行った上記第１の半導体集積回路チップを設計し、
上記複数種の半導体集積回路それぞれのために、上記複数の組み合わせ論理回路を配置し、それら複数の組み合わせ論理回路のそれぞれの入出力端子と、上記第１の半導体集積回路チップの対応する接続点との接続が可能な位置との間を接続する接続配線を配置した第２の半導体集積回路チップを設計することを特徴とする。

本発明の半導体集積回路の設計方法を用いることにより、フリップフロップを配置した第１のチップと、組み合わせ論理回路を配置した第２チップとのそれぞれを設計することができる。特に、フリップフロップが配置された第１のチップは、複数種の半導体集積回路に共通に設計することができる。従って、それぞれの半導体集積回路を設計する際には、組み合わせ論理回路を配置した第２のチップのみを新たに設計すればいいので、半導体集積回路の設計を短時間で行うことができる。

ここで、上記第１の半導体集積回路チップと第２の半導体集積回路チップとを、互いに異なる設計ルールで設計することが好ましい。

このようにすると、例えば、フリップフロップが配置される第１の半導体集積回路チップは０．５ミクロンの設計ルールで設計し、組み合わせ論理回路が配置される第２の半導体集積回路チップは技術の進歩に合せた新たな設計ルールで設計することができる。

本発明によれば、クロックスキューの低減化およびチップ面積の削減化が図られた半導体集積回路を提供することができる。また、このような半導体集積回路を短時間で設計することができる設計方法を提供することができる。

以下、図面を参照して本発明の実施の形態を説明する。

図１は、本発明の一実施形態の半導体集積回路の外観斜視図、図２は、図１に示す半導体集積回路に形成された同期論理回路の概念図である。

図１には、第１の半導体集積回路チップ１０と第２の半導体集積回路チップ２０とが互いに積層され、電気的に接続された半導体集積回路１が示されている。尚、この半導体集積回路１は、本発明の半導体集積回路の設計方法の一実施形態が採用されて形成されている。また、図２には、図１に示す半導体集積回路１に形成された同期論理回路（本発明にいう論理回路の一例に相当）を構成する複数のフリップフロップ１１と、組み合わせ論理回路群２１とが示されている。図示は省略するが、組み合わせ論理回路群２１内には複数の論理回路が含まれている。そして、複数の論理回路と複数のフリップフロップ１１とが交互に接続されて、組み合わせ論理回路が形成される。

図１に示す第１の半導体集積回路チップ１０には、図２に示すフリップフロップ１１が配置されたゲート層１０＿１と、フリップフロップ１１の入出力端子に接続されたクロック配線を含む配線が配置された配線層１０＿２が備えられている。

また、第２の半導体集積回路チップ２０には、図２に示す組み合わせ論理回路群２１に含まれる複数の組み合わせ論理回路が配置されたゲート層２０＿１と、組み合わせ論理回路群２１の入出力端子に接続された配線が配置された配線層２０＿２と、第１，第２の半導体集積回路チップ１０，２０を電気的に接続するためのビア（Ｖｉａ）配線層２０＿３とが備えられている。

図３は、第１の半導体集積回路チップに配置された多数のフリップフロップおよびクロック配線を示す図である。

図３に示す多数のフリップフロップ１１は、格子状に並べて配置されている。また、格子状に並べて配置されたフリップフロップ１１に対し、図３の左右に同じ距離で延びることを繰り返すことにより等配線長になるようにクロック配線１１０が配置されている。また、図示は省略するが、クロック配線１１０のそれぞれの分岐箇所には、バッファが配置されている。このようにすることにより、全てのフリップフロップ１１に同じタイミングでクロック信号を入力することができ、従ってクロックスキューを低減することができる。

また、第１の半導体集積回路チップ１０と第２の半導体集積回路チップ２０は、互いに異なる半導体集積回路チップであるため、これら第１の半導体集積回路チップ１０と第２の半導体集積回路チップ２０を、異なる製造技術で製造することができる。従って、例えば、クロック配線１１０とフリップフロップ１１が配置される第１の半導体集積回路チップ１０を、０．５ミクロンルールを採用した製造技術で製造し、第１の半導体集積回路チップ１０にクロック信号を供給するためのクロック配線１１０の幅を大きくすることができる。従って、クロック配線１１０の寄生抵抗や寄生容量を小さく抑えることができ、クロックスキューをさらに低減することができる。一方、組み合わせ論理回路群２１が配置される第２の半導体集積回路チップ２０を、技術の進歩に合せた新たな製造技術で製造することができ、多くのトランジスタ個数を要するさまざまな機能を実現することができる。

また、第１の半導体集積回路チップ１０に配置されたクロック配線１１０を伝送するクロック信号による、第２の半導体集積回路チップ２０における信号への影響を小さく抑えることができる。従って、本実施形態の半導体集積回路１において、ある信号の波形が配線を伝送する過程でどれだけ影響を受けないで保たれるのかという波形の信頼性を表わすシグナルインテグリティ（Ｓｉｇｎａｌ Ｉｎｔｅｇｒｉｔｙ）特性の劣化を小さく抑えることができる。

図４は、第１の半導体集積回路チップに配置されたフリップフロップと第２の半導体集積回路チップに配置された組み合わせ論理回路とが交互に接続された状態を示す図である。

図４には、第１の半導体集積回路チップ１０に配置された３つのフリップフロップ１１と、第２の半導体集積回路チップ２０に配置された組み合わせ論理回路群２１に含まれる３つの組み合わせ論理回路２１＿１，２１＿２，２１＿３とが示されている。本実施形態の半導体集積回路１では、第２の半導体集積回路チップ２０に配置された組み合わせ論理回路２１＿１，２１＿２，２１＿３それぞれのサイズの方が、第１の半導体集積回路チップ１０に配置されたフリップフロップ１１のサイズよりも大きい。このような場合は、この図４に示すように、格子状に並べて配置されたフリップフロップ１１の下に組み合わせ論理回路２１が十分に重なるように配置される。

また、図４には、第１の半導体集積回路チップ１０に配置された複数の配線１４およびそれら複数の配線１４に接続された複数の接続点１５が示されている。これら複数の接続点１５は、フリップフロップ１１の入出力端子を第２の半導体集積回路チップ２０の対応する組み合わせ論理回路２１＿１，２１＿２，２１＿３の入出力端子２２に接続するための接続点である。さらに、図４には、第２の半導体集積回路チップ２０に配置された複数の接続配線２３も示されている。これら複数の接続配線２３は、組み合わせ論理回路２１＿１，２１＿２，２１＿３の入出力端子２２と、上記複数の接続点１５との接続が可能な位置との間を接続する接続配線である。これら複数の配線１４，複数の接続点１５，組み合わせ論理回路２１＿１，２１＿２，２１＿３の入出力端子２２，複数の接続配線２３と、第２の半導体集積回路チップ２０のビア配線層２０＿３の、複数の接続点１５のそれぞれに対応する位置に設けられるビアとによって、第１の半導体集積回路チップ１０に配置されたフリップフロップ１１と第２の半導体集積回路チップ２０に配置された組み合わせ論理回路２１＿１，２１＿２，２１＿３とが交互に接続される。

図５は、フリップフロップの幅方向のサイズの方が組み合わせ論理回路の幅方向のサイズよりも大きい場合の、フリップフロップと組み合わせ論理回路とが交互に接続された状態を示す図である。

ここでは、第２の半導体集積回路チップ２０に配置された組み合わせ論理回路２１の幅方向のサイズの方が、第１の半導体集積回路チップ１０に配置されたフリップフロップ１１の幅方向のサイズよりも小さい。このような場合は、この図５に示すように、配線（複数の配線１４，複数の接続配線２３）ができるだけ短くなるように、フリップフロップ１１の下に組み合わせ論理回路２１＿１，２１＿２，２１＿３が重ねられて配置される。

このように、本実施形態の半導体集積回路１では、第１の半導体集積回路チップ１０が、格子状に並べて配置されたフリップフロップ１１および等配線長に配線されたクロック配線１１０が配置された構成であるため、クロックスキューを十分に低減することができる。また、フリップフロップが配置された第１の半導体集積回路チップ１０と組み合わせ論理回路が配置された第２の半導体集積回路チップ２０とが互いに積層された構成であるため、１つの半導体集積回路チップ上にフリップフロップと組み合わせ論理回路との双方を配置する場合と比較し、配線が短くて済み、従って最大動作周波数を高くすることができる。また、回路面積を小さく抑えることができ、パッケージの縮小化にも寄与することができる。

図６は、本発明の半導体集積回路の設計方法の一実施形態の設計フローを示す図である。

ここでは、複数の半導体集積回路に共通に使えるよう、あらかじめ用意された、フリップフロップの格子状の配置と、スキューが発生しないようなクロック配線を行った第１の半導体集積回路チップの設計データを利用する場合について説明する。

一般に、半導体集積回路を設計するにあたり、設計工程をＦｒｏｎｔ Ｅｎｄ（論理設計用の工程）とＢａｃｋ Ｅｎｄ（物理設計用の工程）とに分けて行う場合が多いため、ここでの設計フローにおいても両者の区分けを記して説明する。

先ず、Ｆｒｏｎｔ Ｅｎｄのうちの第１の設計工程３１において、論理設計を行なう。

次に、第２の設計工程３２において、ＦＦ変換を行なう。このＦＦ変換では、あらかじめ用意された第１の半導体集積回路チップが、クロック信号の正エッジ（ＰｏｓＥｄｇｅ）でデータをラッチするフリップフロップしか持たないにもかかわらず、論理設計を、クロック信号の負エッジ（ＮｅｇＥｄｇｅ）でデータをラッチするフリップフロップも使用可能なセルライブラリを利用して行なった場合に行う。具体的には、クロック信号の負エッジでデータをラッチするフリップフロップのクロック配線にインバータを付加する。尚、論理設計の際に、負エッジでデータをラッチするフリップフロップを使用しないようにすれば、この第２の設計工程３２は不要である。

次に、Ｂａｃｋ Ｅｎｄを行なう。先ず、第３の設計工程３３において、Ｆｒｏｎｔ ＥｎｄからＢａｃｋ Ｅｎｄへのデータの受け渡しを、ネットリストの形態で行なう。

次いで、第４の設計工程３４において、フリップフロップチップの配置配線（Ｐ＆Ｒ：Ｐｌａｃｅｍｅｎｔ ａｎｄ Ｒｏｕｔｉｎｇ）を行なう。ここでは、フリップフロップの配置およびクロック配線は変更せず、スキャンチェーンを形成するための配線の追加や、シフトレジスタ（組み合わせ論理回路を介さずに、フリップフロップ同士を配線で接続することによって構成できる回路）を構成するための配線の追加等を行なう。

さらに、第５の設計工程３５において、フリップフロップの座標と組み合わせ論理回路の座標の合せ込みを、あらかじめ用意された第１の半導体集積回路チップのフリップフロップの配置を前提にして行なう。これにより、どのフリップフロップにどの組み合わせ論理回路の入出力を対応させるのかが、この時点で決定される。

次いで、第６の設計工程３６において、組み合わせ論理回路チップの配置配線（Ｐ＆Ｒ）を行なう。ここでは、なるべく多くのフリップフロップが利用できる（無駄になるフリップフロップの発生が少なくなる）ように、フリップフロップの配置に合せて組み合わせ論理回路を配置する。また、組み合わせ論理回路の入出力端子からチップ間接続を行なう位置までの配線を短くして、この部分での遅延を短くする等の処理を行なう。

さらに、第７の設計工程３７において、ＥＣＯ（Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｈａｎｇｅ Ｏｒｄｅｒ）が有るか否かが判定される。ＥＣＯが有ると判定された場合は、第３の設計工程３３に戻る。このようにすることにより、第４の設計工程３４，第６の設計工程３６において行なわれたＰ＆Ｒ（配置配線）後に、小規模の論理修正をかけることができる。一方、ＥＣＯがないと判定された場合は、このフローを終了して、レチクルを作成する。

このように、あらかじめ用意された第１のチップの設計データを利用することにより、設計対象の半導体集積回路の仕様決定以降の設計期間を短縮することができる。

一方、今回設計しようとする半導体集積回路の論理設計を行った後で、第１および第２の半導体集積回路チップの両方について、配置配線を新たに行なってもよい。この場合、両方のチップの配置を最適化することにより、フリップフロップと組み合わせ論理回路との問の配線距離の短縮によるチップ面積の縮小や高速化を実現することができる。

本発明の一実施形態の半導体集積回路の外観斜視図である。 図１に示す半導体集積回路に形成された同期論理回路の概念図である。 第１の半導体集積回路チップに配置された多数のフリップフロップおよびクロック配線を示す図である。 第１の半導体集積回路チップに配置されたフリップフロップと第２の半導体集積回路チップに配置された組み合わせ論理回路とが交互に接続された状態を示す図である。 フリップフロップの幅方向のサイズの方が組み合わせ論理回路の幅方向のサイズよりも大きい場合の、フリップフロップと組み合わせ論理回路とが交互に接続された状態を示す図である。 本発明の半導体集積回路の設計方法の一実施形態の設計フローを示す図である。

符号の説明

１ 半導体集積回路
１０ 第１の半導体集積回路チップ
１０＿１，２０＿１ ゲート層
１０＿２，２０＿２ 配線層
１１ フリップフロップ
１４ 配線
１５ 接続点
２０ 第２の半導体集積回路チップ
２０＿３ ビア（Ｖｉａ）配線層
２１ 組み合わせ論理回路群
２１＿１，２１＿２，２１＿３ 組み合わせ論理回路
２２ 入出力端子
２３ 接続配線
３１ 第１の設計工程
３２ 第２の設計工程
３３ 第３の設計工程
３４ 第４の設計工程
３５ 第５の設計工程
３６ 第６の設計工程
３７ 第７の設計工程
１１０ クロック配線

Claims (5)

1. 第１の半導体集積回路チップと第２の半導体集積回路チップとが互いに積層され、電気的に接続された半導体集積回路において、
   前記第１の半導体集積回路チップに配置されるとともに、該第１の半導体集積回路チップに配置されたクロック配線からクロック信号が供給された複数のフリップフロップと、前記第２の半導体集積回路チップに配置された複数の組み合わせ論理回路とが直接、交互に接続されて形成された論理回路を含むことを特徴とする半導体集積回路。
2. 前記第１の半導体集積回路チップと第２の半導体集積回路チップが、互いに異なる製造技術で製造されたものであることを特徴とする請求項１記載の半導体集積回路。
3. 前記第１の半導体集積回路チップに、さらに、スキャンチェーンを形成するための配線が配置されていることを特徴とする請求項１または２記載の半導体集積回路。
4. 複数のフリップフロップが配置された第１の半導体集積回路チップと、複数の組み合わせ論理回路が配置された第２の半導体集積回路チップとを、互いに積層し、電気的に接続して、該複数のフリップフロップと複数の組み合わせ論理回路とが直接、交互に接続されて形成された論理回路を含む複数種の半導体集積回路を設計する方法において、
   前記複数種の半導体集積回路に共通に、前記複数のフリップフロップを配置し、該複数のフリップフロップのそれぞれの入出力端子を前記第２の半導体集積回路チップの対応する組み合わせ論理回路の入出力端子に接続するための接続点を配置するとともに、前記複数のフリップフロップにクロック信号を供給するクロック配線を行った前記第１の半導体集積回路チップを設計し、
   前記複数種の半導体集積回路それぞれのために、前記複数の組み合わせ論理回路を配置し、該複数の組み合わせ論理回路のそれぞれの入出力端子と、前記第１の半導体集積回路チップの対応する接続点との接続が可能な位置との間を接続する接続配線を配置した第２の半導体集積回路チップを設計することを特徴とする半導体集積回路の設計方法。
5. 前記第１の半導体集積回路チップと第２の半導体集積回路チップとを、互いに異なる設計ルールで設計することを特徴とする請求項４記載の半導体集積回路の設計方法。

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