JP5073197B2 - ページバッファおよびこれを含むマルチ−ビット不揮発性メモリ装置 - Google Patents

Description

本発明は一般的に半導体メモリ装置に係り、より詳しくは、不揮発性半導体メモリ装置および不揮発性半導体メモリ装置の駆動方法に関する。

最近、電気的プログラム（ｐｒｏｇｒａｍ）および電気的消去（ｅｒａｓｅ）が可能な不揮発性半導体メモリ装置に対する需要が急激に増加している。このような装置は、少なくとも供給電源のない状態で記憶されたデータを保持することができる能力に部分的な特徴がある。いわゆる、フラッシュメモリは、特にデジタルカメラ、携帯電話（ｃｅｌｌ ｐｈｏｎｅ）、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄａｔａ ａｓｓｉｓｔａｎｔ）、およびラップトップコンピュータ（ｌａｐｔｏｐ ｃｏｍｐｕｔｅｒ）のようなポータブル装置に広く利用されているが、これらに限定されるものではない。フラッシュメモリ、たとえばＮＡＮＤ型フラッシュメモリは、比較的小さな面積に多量のデータを記憶することができる。

従来技術の考察として、フラッシュメモリセルとフラッシュメモリ装置の基礎を成す基本的動作原理を以下に提示する。しかし、以下に提示する説明はただ一例にすぎず、本発明の範囲を決して制限および／または限定するものではないことを明確に理解しなければならない。

まず、フラッシュメモリセル（ｆｌａｓｈ ｍｅｍｏｒｙ ｃｅｌｌ）の動作原理を図１ａ〜図１ｃに基づいて説明する。図１ａはメモリ装置のワードラインとビットラインとに連結される一つのフラッシュメモリセルトランジスタの典型的な構造を示し、図１ｂは一つのフラッシュメモリセルトランジスタの等価回路を示し、そして、図１ｃは一つのフラッシュメモリセルトランジスタのスレショルド電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）特性を示す。

図１ａ〜図１ｃをともに参照すれば、一つのフラッシュメモリセルトランジスタは、基板３の表面上に位置するソース領域（ｓｏｕｒｃｅ ｒｅｇｉｏｎ）４と、ドレイン領域（ｄｒａｉｎ ｒｅｇｉｏｎ）５とを含む。本実施例において、基板３はＰ型であり、ソース領域４とドレイン領域５とはＮ＋型である。ゲート構造は、ソース領域４とドレイン領域５との間に決まるチャンネル領域（ｃｈａｎｎｅｌ ｒｅｇｉｏｎ）の上部に整列される。ゲート構造は、フローティングゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）１と制御ゲート（ｃｏｎｔｒｏｌ ｇａｔｅ）２とを含む。図示されていないが、トンネリング誘電体層（ｔｕｎｎｅｌｉｎｇ ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ）がフローティングゲートと基板の表面との間に挿入され、ほかの薄膜酸化層（ｔｈｉｎ ｏｘｉｄｅ ｌａｙｅｒ）（あるいは、制御誘電体層）がフローティングゲート１と制御ゲート２との間に挿入される。図示の例において、ドレイン電圧（Ｖｄ）はビットライン（ＢＬ）から供給され、制御ゲート電圧（Ｖｃｇ）はワードライン（ＷＬ）から供給され、ソース電圧（Ｖｓ）は接地のような基準電位に連結される。

フラッシュメモリセルトランジスタのスレショルド電圧は、それの記憶された論理値を定義する。すなわち、フラッシュメモリセルトランジスタが初期状態（また“消去”状態ともいう）にある場合には、スレショルド電圧（Ｖｔｈ）は、図１ｃに示すように、比較的低い。このような状態で、セルトランジスタは論理値“１”を有すると指定し、一般的に通常のトランジスタ素子のオン（ＯＮ）状態に相当する。一方、セルトランジスタがプログラムされた状態（ＰＧＭ）にある場合は、スレショルド電圧（Ｖｔｈ）は比較的高い。このような高いスレショルド電圧状態は論理値“０”を有すると指定し、一般的に通常のトランジスタ素子のオフ（ＯＦＦ）状態に相当する。

セルトランジスタを初期状態からプログラムされた状態に変換（プログラム）するために、ファウラー−ノルドハイムトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ、以下“ＦＮトンネリング”という）として広く知られたプロセスが用いられる。このプロセスを簡略に説明すれば、比較的大きい正（＋）の電位差が制御ゲート２と基板（Ｐｓｕｂ）との間で生成され、基板（Ｐｓｕｂ）上のチャンネル内に励起された電子（ｅｘｃｉｔｅｄ ｅｌｅｃｔｒｏｎ）は透過されてフローティングゲート１にトラップされる。このような負（−）でチャージされた電子は制御ゲート２と基板（Ｐｓｕｂ）との間の障壁として作用し、したがって、図１ｃに示すように、セルトランジスタのスレショルド電圧を増加させる。制御ゲート２と基板（Ｐｓｕｂ）との間に大きい負（−）の電位差を形成することによって、セルトランジスタは初期状態に復元できる。そして、結果として生ずるＦＮトンネリングは、トラップされた電子を、薄膜酸化層を横切ってフローティングゲート１から基板（Ｐｓｕｂ）に返し、電子障壁を除去しスレショルド電圧（Ｖｔｈ）を低下させる。

マルチ−ビット（またはマルチ−状態）不揮発性メモリは二つまたはそれ以上のデータビット（ｂｉｔ）を同時に記憶するそれぞれのセルトランジスタを用いることに特徴がある。図２は例示的な２ビット不揮発性セルメモリの動作を説明するための図である。フラッシュメモリ装置で発見される多数のフラッシュセルトランジスタのスレショルド電圧（Ｖｔｈ）は一般にベルカーブ（ｂｅｌｌ ｃｕｒｖｅ）分布を示す。図２の例において、セルトランジスタは四つの異なるスレショルド電圧分布、例えば、第１状態、第２状態、第３状態および第４状態のなかでいずれか一つに設定できる。このような４状態の一つによって定義される分布内のスレショルド電圧を有するどのセルトランジスタであっても対応する２ビットの論理値、例えば、図２に示すように、“１１”、“１０”、“００”および“０１”が指定される。図２に示す特定のビット割当ては“グレー−コーディング（ｇｒａｙ−ｃｏｄｉｎｇ）”として周知である。

前述したように、セルトランジスタのスレショルド電圧が“オン（ＯＮ）”状態（消去された状態）からもっと高い状態のスレショルド電圧に増加する時、セルトランジスタは“プログラムされる”という。図２で、図の最左側（“１１”）のスレショルド電圧分布は消去された状態である。セルトランジスタの２ビットプログラミングにおいて、二つの連続したプログラミング動作、すなわち最下位ビット（ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ；ＬＳＢ）プログラムモードおよび最上位ビット（ｍｏｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ；ＭＳＢ）プログラムモードが実行される。このような最下位ビットおよび最上位ビット（ＬＳＢ、ＭＳＢ）のプログラムモードを図３〜図５を参照して次に説明する。

まず、セルトランジスタは消去された状態で初期化され、したがって、セルトランジスタの初期論理値は“１１”という点に留意すべきである（図２を参照）。本例において、記憶されたデータの最下位ビット（ＬＳＢ）が“０”であれば、セルトランジスタのスレショルド電圧が第１状態から第２状態に増加するために、プログラミング動作が実行される（図３を参照）。一方、記憶されたデータの最下位ビット（ＬＳＢ）が“１”であれば、最下位ビット（ＬＳＢ）プログラムモードの間に、プログラミング動作が実行されない。ここで、最下位ビット（ＬＳＢ）プログラムモード以後、セルトランジスタは第１状態または第２状態のなかでいずれかにあることを留意すべきである。

ついで、記憶されたデータの最上位ビット（ＭＳＢ）が最上位ビット（ＭＳＢ）プログラムモードでの動作を指示する。図４は“グレーコーディング”が適用された場合を示す。最下位ビット（ＬＳＢ）プログラムモード以後のセルトランジスタが、第１状態または第２状態であるかにかかわらず、記憶されたデータの最上位ビット（ＭＳＢ）が“１”の場合には、最上位ビット（ＭＳＢ）プログラムモードでプログラミング動作は実行されない。一方、記憶されたデータの最上位ビット（ＭＳＢ）が“０”であれば、最下位ビット（ＬＳＢ）プログラムモード以後のセルトランジスタが第１状態または前記第２状態にあるかによって異なるプログラミング動作が起こる。これは図４に点線で示す。記憶されたデータの最上位ビット（ＭＳＢ）が“０”で、最下位ビット（ＬＳＢ）プログラムモード以後のセルトランジスタが第１状態であれば、第１状態から第４状態にセルトランジスタのスレショルド電圧を変えるようにプログラミングが実行される。一方、記憶されたデータの最上位ビット（ＭＳＢ）が“０”で、最下位ビット（ＬＳＢ）プログラムモード以後のセルトランジスタが第２状態であれば、第２状態から第３状態にセルトランジスタのスレショルド電圧を変えるようにプログラミングが実行される。

図５は、バイナリコーディング（ｂｉｎａｒｙ ｃｏｄｉｎｇ）が適用された点を除き、図４と類似する。この場合、第１〜前記第４スレショルド電圧状態は“１１”、“１０”、“０１”および“００”の２ビット値を指定する。再び、最下位ビット（ＬＳＢ）プログラムモード以後のセルトランジスタが第１状態または第２状態であるかにかかわらず、記憶されたデータの最上位ビット（ＭＳＢ）が“１”の場合には、最上位ビット（ＭＳＢ）プログラムモードでプログラミング動作は実行されない。一方、記憶されたデータの最上位ビット（ＭＳＢ）が“０”であれば、最下位ビット（ＬＳＢ）プログラムモード以後のセルトランジスタが第１状態または第２状態にあるかによって異なるプログラミング動作が起こる。これは図５に点線で示す。記憶されたデータの最上位ビット（ＭＳＢ）が“０”で、最下位ビット（ＬＳＢ）プログラムモード以後のセルトランジスタが前記第１状態であれば、第１状態から第３状態にセルトランジスタのスレショルド電圧を変えるようにプログラミングが実行される。一方、記憶されたデータの最上位ビット（ＭＳＢ）が“０”で、最下位ビット（ＬＳＢ）プログラムモード以後のセルトランジスタが第２状態であれば、第２状態から第４状態にセルトランジスタのスレショルド電圧を変えるようにプログラミングが実行される。

ついで、図６および図７を参照してマルチビット不揮発性メモリの読み出し動作を説明する。特に、図６は記憶されたデータの最下位ビット（ＬＳＢ）の論理値が決定された状態で、最下位ビット（ＬＳＢ）の読み出しモードを示す。最下位ビット（ＬＳＢ）の読み出しモードは、第１最下位ビット（ＬＳＢ）の読み出しモード動作と条件付きの第２最下位ビット（ＬＳＢ）の読み出しモード動作とを含む。第１最下位ビット（ＬＳＢ）の読み出しモード動作において、第１読み出し電圧（Ｖｒｅａｄ１）がセルトランジスタのワードラインに印加される。セルトランジスタが結果として“オン（ＯＮ）”となれば、セルトランジスタは第１状態“１１”にあることが明らかである。セルトランジスタが“オフ（ＯＦＦ）”に維持されれば、第２読み出し電圧（Ｖｒｅａｄ２）がセルトランジスタのワードラインに印加されることにより、第２最下位ビット（ＬＳＢ）読み出し動作が実行される。ここで、第２最下位ビット（ＬＳＢ）読み出し動作において、セルトランジスタが“オフ（ＯＦＦ）”に維持されれば、セルトランジスタは第４状態（“０１”）にあることが明らかである。一方、第２最下位ビット（ＬＳＢ）読み出し動作において、セルトランジスタが“オン”となれば、記憶されたデータの最下位ビット（ＬＳＢ）は“０”であるが、前記記憶されたデータの最上位ビット（ＭＳＢ）は依然として分からない。

グレー−コーディング（ｇｒａｙ−ｃｏｄｉｎｇ）の場合、記憶されたデータの最上位ビット（ＭＳＢ）はシングル読み出し動作によって認知できる。これは図７に示されているが、第３読み出し電圧（Ｖｒｅａｄ３）がメモリセルのワードラインに印加されることによって読み出し動作が実行される。セルトランジスタが“オン”状態となれば、前記記憶されたデータの最上位ビット（ＭＳＢ）は“１”である。セルトランジスタが“オフ”状態に維持されれば、記憶されたデータの最上位ビット（ＭＳＢ）は“０”である。

前述した内容から明らかなように、マルチビット不揮発性メモリのマルチビットの認知は、シングル−ビット不揮発性メモリの認知に比べて、非常に複雑である。個々のセルトランジスタからマルチビットをプログラムおよび読み出すのに必要な回路を設計して開発する時、多くの問題と直面する。

ところが、従来のマルチ−ビット不揮発性半導体メモリ装置のページバッファは、シングル−ビット不揮発性半導体メモリ装置のページバッファと全く別個の構造に開発されて設計された。このように、マルチ−ビット不揮発性半導体メモリ装置のページバッファがシングル−ビット不揮発性半導体メモリ装置のページバッファと全く別個の構造を有することにより、従来のマルチ−ビット不揮発性半導体メモリ装置はシングルビット不揮発性半導体メモリ装置の開発以後から開発期間が大きく増加するという問題点を有する。

本発明の目的は、シングルビット不揮発性半導体メモリ装置のページバッファから、一部の回路を付け加えて、ページバッファを実現することができるマルチ−ビット不揮発性半導体メモリ装置を提供することにある。

上記課題を解決するために、本発明の一観点によれば、メモリセルアレイ、ページバッファ回路およびサブ−ラッチ回路を含むマルチビット不揮発性半導体メモリ装置を提供する。メモリセルアレイは、1ビットのデータより多いデータを記憶するために二つより多いスレショルド電圧状態にプログラム可能な複数の不揮発性メモリセルに連結されるビットラインを含む。

ページバッファ回路は、メインラッチデータとして論理値を記憶し、メインラッチ信号に応答して、ビットラインの電圧レベルによってメインラッチデータの論理値を選択的にフリップさせる。
サブ−ラッチ回路は、サブ−ラッチデータとして論理値を記憶し、サブ−ラッチ信号に応答して、ビットラインの電圧レベルによってサブ−ラッチデータの論理値を選択的にフリップさせる。

メモリ装置は、不揮発性メモリセルのスレショルド電圧状態を読み出す読み出しモードおよび不揮発性メモリセルのスレショルド電圧状態をプログラムするプログラミングモードで動作することができ、ページバッファ回路は、サブ−ラッチデータに応答して、プログラミングモードでメインラッチデータの論理値のビットラインを介したフリッピングを抑制する。

本発明のほかの一観点によれば、メモリセルアレイ、メインバッファ回路およびサブ−ラッチ回路を含むマルチビット不揮発性半導体メモリ装置を提供する。メモリセルアレイは、1ビットのデータより多いデータを記憶するために二つより多いスレショルド電圧状態にプログラム可能な複数の不揮発性メモリセルに連結されるビットラインを含む。

ページバッファ回路は、メインラッチデータとして論理値を記憶し、メインラッチ信号に応答して、ビットラインの電圧レベルによってメインラッチデータの論理値を選択的にフリップさせる。
サブ−ラッチ回路は、サブ−ラッチデータとして論理値を記憶し、サブ−ラッチ信号に応答して、ビットラインの電圧レベルによってサブ−ラッチデータの論理値を選択的にフリップさせる。
ページバッファ回路およびサブ−ラッチ回路はメモリセルアレイの反対側でビットラインに連結される。

本発明のさらにほかの一観点によれば、複数の不揮発性メモリセルに連結されるビットラインを含むメモリセルアレイと、ビットラインの電圧をプレセットし、メモリセルアレイの反対側でビットラインに連結される第１および第２電圧バイアス回路と、前記ビットラインに連結され、不揮発性メモリセルから読み出されたデータおよび不揮発性メモリセルにプログラムされたデータを記憶するページバッファ回路とを備える、不揮発性メモリ装置を提供する。

本発明のさらにほかの一観点によれば、複数の不揮発性メモリセルに連結されるビットラインを含むメモリセルアレイと、メインラッチユニットとメインセンシング応答ユニットとを含むメインセンシングラッチユニットと、サブ−ラッチ回路を含むサブ−ラッチユニットと、メインセンシングユニットをビットラインに選択的に連結する第１ビットライン選択回路と、サブ−ラッチユニットをビットラインに選択的に連結する第２ビットライン選択回路とを備える、不揮発性半導体メモリ装置を提供する。

本発明のさらにほかの一観点によれば、第１ラッチにメインラッチデータとして論理値を記憶する段階と、ビットラインの電圧レベルによって、第２ラッチにサブ−ラッチデータとして論理値を記憶する段階と、プログラムモードで、ビットラインに連結される少なくとも一つの不揮発性メモリセルのスレショルド電圧状態をセットする段階と、第２ラッチのサブ−ラッチデータに記憶されたビットラインの電圧レベルによってスレショルド電圧状態をセットした後にメインラッチデータの論理値のフリッピングを選択的に抑制する段階とを備える、マルチビット不揮発性半導体メモリ装置の駆動方法を提供する。

本発明のさらにほかの一観点によれば、外部から提供される第１ビットデータ値を用いて、第１データ状態に対応するスレショルド電圧に選択されたメモリセルをプログラムすることを含む第１ビットプログラム段階と、サブ−ラッチブロックの第１ビットデータ値に対応するサブ−ラッチデータを記憶するために、第１ビットプログラム動作でプログラムされたメモリセルを第１基準電圧に駆動することを含む初期読み出し記憶段階と、メモリセルを第４データ状態にプログラムするのに使用される第２ビットデータ値に相応するメインラッチデータをメインバッファブロックに記憶し、初期読み出し記憶段階の実行後に、メモリセルを第４データ状態にプログラムさせることによりメモリセルを第３データ状態に対応するスレショルド電圧にプログラムすることを含む第２ビットプログラム段階と、第２ビットプログラム段階後、メモリセルの第２ビットデータ値をメインセンシングノードに反映するために、第２基準電圧でメモリセルを駆動することを含む１次確認読み出し段階と、初期読み出し記憶段階で記憶されたサブ−ラッチデータをメインセンシングノードに反映するために、サブ−ラッチブロックを駆動することを含むサブ−ラッチ駆動段階と、１次確認読み出し段階での前記メインセンシングノードの電圧レベルによってメインラッチデータをフリップさせ、サブ−ラッチ駆動段階でのメインセンシングノードの電圧レベルによって、メインラッチデータのフリッピングを選択的に抑制させる１次メインフリップ段階と、１次メインフリップ段階の実行後、メモリセルの第２ビットデータ値をメインセンシングノードに反映するために、第３基準電圧でメモリセルを駆動する２次確認読み出し段階と、２次確認読み出し段階でのメインセンシングノードの電圧レベルによってメインラッチデータをフリップさせることを含む２次メインフリップ段階とを備える、マルチビット不揮発性半導体メモリ装置の駆動方法を提供する。

本発明のさらにほかの一観点によれば、外部から提供される第１ビットデータ値を用いて、選択されたメモリセルをプログラムすることを含む第１ビットプログラム段階と、サブ−ラッチブロックの第１ビットデータ値に対応するサブ−ラッチデータを記憶するために、第１ビットプログラム段階でプログラムされたメモリセルを駆動することを含む初期読み出し記憶段階と、初期読み出し記憶段階の実行後、外部から提供される第２ビットデータ値をメモリセルにプログラムするためにメモリセルを駆動することを含む第２ビットプログラム段階と、第２ビットプログラム段階の実行後、メモリセルの第２ビットデータ値をメインセンシングノードに反映するために、第２基準電圧でメモリセルを駆動することを含む１次確認読み出し段階と、初期読み出し記憶段階で記憶されたサブ−ラッチデータをメインセンシングノードに反映するために、サブ−ラッチブロックを駆動することを含むサブ−ラッチ駆動段階と、１次確認読み出し段階およびサブ−ラッチ駆動段階で得られたメインセンシングノードの電圧レベルによってメインラッチデータを選択的にフリップさせることを含む１次メインフリップ段階とを含む、マルチビット不揮発性半導体メモリ装置の駆動方法を提供する。

本発明のさらにほかの一観点によれば、外部から提供される第１ビットデータ値を用いて、選択されたメモリセルをプログラムすることを含む第１ビットプログラム段階と、サブ−ラッチブロックの第１ビットデータ値に対応するサブ−ラッチデータを記憶するために、第１ビットプログラム動作でプログラムされたメモリセルを駆動することを含む初期読み出し記憶段階と、初期読み出し記憶段階の実行後、外部から提供される第２ビットデータ値をメモリセルにプログラムするために、第２メモリ駆動することを含む第２ビットプログラム段階と、第２ビットプログラム段階の実行後、メモリセルの第２ビットデータ値をメインセンシングノードに反映するために、第２基準電圧でメモリセルを駆動することを含む１次確認読み出し段階と、初期読み出し記憶段階で記憶されたサブ−ラッチデータをメインセンシングノードに反映するために、サブ−ラッチブロックを駆動することを含むサブ−ラッチ駆動段階と、１次確認読み出し段階およびサブ−ラッチ駆動段階で得られたメインセンシングノードの電圧レベルによってメインラッチデータを選択的にフリップさせることを含む１次メインフリップ段階と、１次メインフリップ段階の実行後、メモリセルの第２データビット値をメインセンシングノードに反映するために、第３基準電圧でメモリセルを駆動することを含む２次確認読み出し段階と、２次確認読み出し段階で得られたメインセンシングノードの電圧レベルによってメインラッチデータを選択的にフリップさせることを含む２次メインフリップ段階とを備える、マルチビット不揮発性半導体メモリ装置の駆動方法を提供する。

前記のような本発明のマルチ−ビット不揮発性半導体メモリ装置によれば、メインバッファブロックは独自的に選択されるメモリセルのデータを感知して記憶し、また外部から提供されるデータを記憶することができる。したがって、メインバッファブロックは、シングル−ビット不揮発性半導体メモリ装置でのページバッファをそのまま採用することができる。すなわち、シングル−ビット不揮発性半導体メモリ装置にサブ−ラッチブロックのみを付け加えれば、本発明のマルチ−ビット不揮発性半導体メモリ装置が実現される。したがって、シングル−ビット不揮発性半導体メモリ装置の開発以後から、本発明のマルチ−ビット不揮発性半導体メモリ装置の開発まで必要となる開発期間および努力が大幅に節減できる。

本発明および本発明の動作上の利点および本発明の実施によって達成される目的を充分に理解するためには、本発明の好適な実施例を例示する添付図面および添付図面に記載された内容を参照しなければならない。各図面を理解するに際して、同一部材はできるだけ同一参照符号で示すものとする。また、下記の説明で、具体的な処理流れのような多くの特定詳細を本発明のより全般的な理解を提供するために説明する。しかし、これらの特定詳細がなくても、本発明を実施することができるというのは、当該技術分野で通常の知識を持った者には自明な事実である。そして、本発明の要旨を不要にあいまいにし得ると判断される公知機能および構成についての詳細な説明は省略する。

以下、添付した図面を参照して本発明の好適な非限定実施例を説明することにより、本発明を詳しく説明する。
図８は本発明の実施例による不揮発性半導体メモリ装置の概略的なブロック図である。図８に示すように、本発明による不揮発性半導体メモリ装置は、メモリセルアレイ（ＭＣＡＲＲ）、メインラッチブロック（ＮＷＭＬＢ＜６３：０＞）、第１および第２グローバル入力ライン（ＧＤＩ／ｎＧＤＩ）、グローバル出力ライン（ＧＤＯＵＴ）、ｙアドレス信号ライン（Ｙｐ＜７：０＞、Ｙｑ＜７：０＞およびＹｒ＜７：０＞）、メイン読み出しラッチ信号（ＬＣＨＭ＜７：０＞）、サブ−読み出しラッチ信号ライン（ＬＣＨＳ＜７：０）、およびページバッファデコーダ（ＮＷＤＥ＜６３：０＞）を含む。

メモリセルアレイ（ＭＣＡＲＲ）は、メモリセルのマトリックスアレイ、ワードライン（ＷＬ）およびビットライン（ＢＬ）を含む。本実施例において、メモリセルはＮＡＮＤフラッシュメモリセルトランジスタである。
内部入力ライン（ＩＤＩ＜６３：０＞およびｎＩＤＩ＜６３：０＞）、および内部出力ライン（ＩＤＯＵＴ＜６３：０＞）は、ページバッファデコーダ（ＮＷＥＤ＜６３：０＞）と対応メインラッチブロック（ＮＷＭＬＢ＜６３：０＞）との間に連結される。

第１グローバル入力ライン（ＧＤＩ）と第２グローバル入力ライン（ｎＧＤＩ）は、所定の動作区間、たとえば読み出しモード（ｒｅａｄ ｍｏｄｅ）、プログラムモード（ｐｒｏｇｒａｍ ｍｏｄｅ）、および消去モード（ｅｒａｓｅ ｍｏｄｅ）の間に相反した論理状態の入力データを伝送する。後にもっと詳細に説明するように、ページバッファデコーダ（ＮＷＤＥ＜６３：０＞）のそれぞれは、内部入力ライン（ＩＤＩ＜６３：０＞およびｎＩＤＩ＜６３：０＞）のデータを出力するために、データ（ＧＤＩ、ｎＧＤＩ）をｙアドレスデータ（Ｙｑ＜７：０＞／Ｙｒ＜７：０＞）とともにデコードする。

また、ページバッファデコーダ（ＮＷＥＤ＜６３：０＞）のそれぞれは、内部出力ライン（ＩＤＯＵＴ＜６３：０＞）上のデータに対応するデータをグローバル出力ライン（ＧＤＯＵＴ）に提供する。
メインラッチブロック（ＮＷＭＬＢ＜６３：０＞）とサブ−ラッチブロック（ＮＷＳＬＢ＜６３：０＞）のそれぞれの対はマルチ−ビット不揮発性メモリのページバッファブロックとして機能する。

図９を参照すれば、各メインラッチブロック（ＮＷＭＬＢ）は、複数のメインラッチ回路（ＮＷＭＬ）を含む。すなわち、図９の例において、メインラッチブロック（ＮＷＭＬＢ０）は、ページバッファデコーダ（ＮＷＤＥ０）とメモリセルアレイ（ＭＣＡＲＲ）との間に並置される八つのメインラッチ回路（ＮＷＭＬ＜７：０＞）を含む。特に、メインラッチ回路（ＮＷＭＬ＜７：０＞）のそれぞれは内部入力ライン（ＩＤＩ０、ｎＩＤＩ０）および内部出力ライン（ＩＤＯＵＴ０）を介してページバッファデコーダ（ＮＷＤＥ０）に連結され、そして、ラッチ回路（ＮＷＭＬ＜７：０＞）のそれぞれはメインビットライン（ＢＬｍ＜７：０＞）を介してメモリセルアレイ（ＭＣＡＲＲ）に連結される。また、後に詳細に説明するように、メインラッチ回路（ＮＷＭＬ＜７：０＞）のそれぞれは、メインビットライン遮断信号（ＢＬＳＨＦＭ）にゲートされるトランジスタ２４０ａを含む。各トランジスタ８７０ａは、メインビットライン（ＢＬｍ＜７：０＞）とそれぞれのメインセンシングノード（ＮＳＥＮＭ＜７：０＞）との間に連結される。

図１０を参照すれば、各サブ−ラッチブロック（ＮＷＳＬＢ）は複数のサブ−ラッチ回路（ＮＷＳＬ）を含む。すなわち、図１０の例において、サブ−ラッチブロック（ＮＷＳＬＢ０）は、前記メモリセルアレイ（ＭＣＡＲＲ）に連結された八つのサブ−ラッチ回路（ＮＷＳＬ＜７：０＞）を含む。図示のように、サブ−ラッチ回路（ＮＷＳＬ＜７：０＞）のそれぞれはサブ−ビットライン（ＢＬｓ＜７：０＞）を介してメモリセルアレイ（ＭＣＡＲＲ）に連結される。また、後に詳しく説明するように、サブ−ラッチ回路（ＮＷＳＬ＜７：０＞）のそれぞれはサブ−ビットライン遮断信号（ＢＬＳＨＦＳ）にゲートされるトランジスタ（３４０ａ）を含む。各トランジスタ３４０ａは、サブ−ビットライン（ＢＬｓ＜７：０＞）とそれぞれのサブ−センシングノード（ＮＳＥＮＳ＜７：０＞）との間に連結される。

図１１は図８〜図１０のマルチ−ビット不揮発性メモリ装置のシングルビットラインに関連した回路要素の概略ブロック図である。図１１には、メモリセルアレイ１００（図８のメモリセルアレイ（ＭＣＡＲＲ）に相当する）、メインバッファブロック２００（図９のメインラッチ回路（ＮＷＭＬ）のなかで一つに相当する）、サブ−ラッチブロック３００（図１０のサブ−ラッチ回路（ＮＷＳＬ）のなかで一つに相当する）、メインビットライン選択バイアスブロック４００、サブ−ビットライン選択バイアスブロック５００、およびローデコーダ６００が示されている。メインビットライン選択バイアスブロック４００およびサブ−ビットライン選択バイアスブロック５００は図８に示されておらず、このようなブロックは状況に応じて図８のメモリセルアレイ（ＭＣＡＲＲ）の一部を形成するものとして考慮することができることを留意すべきである。また、図の簡便化のために、ローデコーダ６００は図８に示さない。

ＮＡＮＤフラッシュメモリは、フラッシュメモリトランジスタが直列に連結されるストリング（ｓｔｒｉｎｇ）構造に特徴があり、多数の並列のストリングがフラッシュメモリのメモリブロックを構成する。各ストリングはメモリブロックのビットライン（ＢＬ）に沿って直列に連結される複数のフラッシュメモリセルトランジスタで構成され、ワードライン（ＷＬ）はメモリブロックの対応行のセルトランジスタの制御ゲートに連結される。例えば、フラッシュメモリ装置は各ストリングに１６〜３２のセルトランジスタを含むことができ、各メモリブロックには４２２４のストリングを含むことができる。

図１１は、それぞれデータを記憶し、それぞれの偶数ビットライン（ＢＬｅ）および奇数ビットライン（ＢＬｏ）を介してデータを出力するメモリセル（ＭＣ）の二つのストリングを示す。すなわち、本実施例によれば、各ビットライン（ＢＬ）は偶数ビットライン（ＢＬｅ）および奇数ビットライン（ＢＬｏ）で構成される。このような偶数ビットライン（ＢＬｅ）および奇数ビットライン（ＢＬｏ）は後に詳しく説明する。

各ストリングの両端には、ストリング選択信号（ＳＳＬ）およびグラウンド選択信号（ＧＳＬ）を受信する制御ゲートを有するストリング選択トランジスタがある。一般に、選択信号（ＳＳＬ、ＧＳＬ）はセルトランジスタの読み出し（ｒｅａｄｉｎｇ）およびプログラミング（ｐｒｏｇｒａｍｍｉｎｇ）に用いられる。また、各ストリングの一側端部には、各メモリブロックのセルトランジスタストリングのソースライン電圧を設定する共通ソースライン（ＣＳＬ）がある。図示のように、ワードライン信号（ＷＬ＜ｎ：１＞）および選択信号（ＳＳＬ、ＧＳＬ）は、ローアドレス信号（ＲＡＤＤ）をデコードするローデコーダ６００から供給される。

図１１を再び参照すれば、メインビットライン選択バイアスブロック４００およびサブビットライン選択バイアスブロック５００がビットライン（ＢＬｅ、ＢＬｏ）の両端に連結される。メインビットライン（ＢＬｍ）はメインバッファブロック２００とメインビットライン選択バイアスブロック４００との間に延長され、一方、サブ−ビットライン（ＢＬｓ）はサブ−ラッチブロック３００とサブ−ビットライン選択バイアスブロック５００との間に延長される。メインバッファブロック２００は、メインラッチ信号（ＬＣＨＭ）およびｙアドレス信号（Ｙｐ）に応答して、メインビットライン（ＢＬｍ）へ／からデータを送信／受信し、内部出力ライン（ＩＤＯＵＴ）上にデータを伝送する。また、ページバッファデコーダ７００は、グローバル入力データ信号（ＧＤＩ、ｎＧＤＩ）およびｙアドレスデータ（Ｙｑ、Ｙｒ）に基づいて、内部入力データライン（ＩＤＩ、ｎＩＤＩ）上にデータを供給する。そして、ページバッファデコーダ７００は、内部出力データライン（ＩＤＯＵＴ）上のデータに対応するデータをグローバル出力ライン（ＧＤＯＵＴ）に提供する。最後に、サブ−ラッチブロック３００は、サブ−ラッチ信号（ＬＣＨＳ）および確認信号（ＶＦＹ）に応答して、サブ−ビットライン（ＢＬｓ）へ／からデータを送信／受信する。

図１１に示すブロックのそれぞれは後により詳しく説明する。しかし、本発明による実施例のマルチ−ビット不揮発性メモリの多様な状態を構成するセルトランジスタのスレショルド電圧分布に対する説明のために、図１２をまず注目する。図１２に示す電圧値はただ一例として理解しなければでならない。

本実施例において、各セルトランジスタに記憶される論理値は四つのスレショルド電圧分布状態のなかで少なくとも一つに対応する。すなわち、図１２に示すように、ここで説明する例は、“１１”、“１０”、“００”および“０１”の２ビット論理値が四つの連続するスレショルド電圧分布（例えば、四つの相違したデータ状態）によってそれぞれ指定されるグレーコーディング（ｇｒａｙ ｃｏｄｉｎｇ）設計を採用する。
本実施例の例において、各データ状態に関連したスレショルド電圧分布を表１に表す。

また、本実施例の例において、各データ状態は第１ビットデータ値および第２ビットデータ値から構成されるように指定され、第１ビットデータ値は最下位ビット（ＬＳＢ）データ値で、第２ビットデータ値は最上位ビット（ＭＳＢ）データ値である。このような指定は下記表２に表す。

表２に示すように、第１および第４データ状態は同一の第１ビットデータ値（すなわち、“１”）を有し、第２および第３データ状態は同一の第１ビットデータ値（すなわち、“０”）を有する。また、第１および第２データ状態は同一の第２ビットデータ値（すなわち、“１”）を有し、第３および第４データ状態は同一の第２ビットデータ値（すなわち、“０”）を有する。

また、図１２を参照すれば、第１、第２、および第３読み出し電圧（ＶＲ１、ＶＲ２およびＶＲ３）はセルトランジスタのデータ状態を決定するように、すなわち、どんな２ビットの値がセルトランジスタに記憶されるかを決定するように、ワードライン（ＷＬ）に印加される。読み出し電圧はデータ状態のスレショルド電圧分布間の区間で設定され、本実施例において、読み出し電圧（ＶＲ１、ＶＲ２およびＶＲ３）はそれぞれ０Ｖ、１Ｖおよび２Ｖである。

例えば、第３読み出し電圧（ＶＲ３）が選択されるメモリセル（ＭＣｓｅｌ）に連結されるワードライン（ＷＬ１）に印加される読み出し動作を仮定する。この際、選択されるメモリセル（ＭＣｓｅｌ）が“１１”、“１０”、または“００”のデータ状態にプログラムされていると、メモリセル（ＭＣｓｅｌ）は、第３読み出し電圧（ＶＲ３）に応答して、“ターンオン”となり、対応するビットライン（ＢＬ）は接地電圧（ＶＳＳ）に駆動される。一方、メモリセル（ＭＣｓｅｌ）がデータ状態“０１”にプログラムされていると、メモリセル（ＭＣｓｅｌ）は“ターンオフ”を維持し、対応するビットラインは初期の電圧状態をそのまま維持するであろう。後により詳しく説明するように、読み出し動作モードで選択されるメモリセル（ＭＣｓｅｌ）の記憶されたデータ状態を決定するように、読み出し電圧（ＶＲ１、ＶＲ２およびＶＲ３）は選択されたワードライン（ＷＬ１）に選択的に印加される。

また、図１２には、第１、第２および第３確認読み出し電圧（ＶＦ１、ＶＦ２およびＶＦ３）が示されている。後により詳しく説明するように、このような電圧は、選択されたメモリセル（ＭＣｓｅｌ）で第１および第２ビットデータ値の正確なプログラミングを確認するように行われる確認読み出し動作に用いられる。確認読み出し電圧（ＶＦ１、ＶＦ２およびＶＦ３）は、第２〜第４スレショルド電圧分布の最小スレショルド電圧にほぼ近接するようにそれぞれ設定される。本実施例において、確認読み出し電圧（ＶＦ１、ＶＦ２およびＶＦ３）はそれぞれ約０．３Ｖ、１．３Ｖおよび２．３Ｖである。

以下、図１１に示すメインビットライン選択バイアスブロック４００およびサブ−ビットライン選択バイアスブロック５００の例を示す図１３を参照する。このようなブロックは、読み出し、プログラムおよび消去動作モードで、偶数ビットライン（ＢＬｅ）および奇数ビットライン（ＢＬｏ）を適当な電圧に調節する機能をする。

本実施例のメインビットライン選択バイアスブロック４００は、高電圧ＮＭＯＳトランジスタ４１１〜４１７を含む。トランジスタ４１２および４１２は、電源電圧（ＶＤＤ）を偶数ビットライン（ＢＬｅ）および奇数ビットライン（ＢＬｏ）に選択的に印加するように、メインハイ偶数遮断制御信号（ｍａｉｎ ｈｉｇｈ ｅｖｅｎ ｓｈｉｅｌｄｉｎｇ ｃｏｎｔｒｏｌ ｓｉｇｎａｌ；ＳＨＬＤＨｅＭ）およびメインハイ奇数遮断制御信号（ｍａｉｎ ｈｉｇｈ ｅｖｅｎ ｓｈｉｅｌｄｉｎｇ ｃｏｎｔｒｏｌ ｓｉｇｎａｌ；ＳＨＬＤＨｏＭ）によってそれぞれゲートされる。同様に、トランジスタ４１３、４１４は、接地電圧（ＶＳＳ）が偶数ビットライン（ＢＬｅ）および奇数ビットライン（ＢＬＯ）に選択的に印加するように、メインロー偶数遮断制御信号（ＳＨＬＤＬｅＭ）およびメインロー奇数遮断制御信号（ＳＨＬＤＬｏＭ）によってゲートされる。トランジスタ４１５、４１６は、偶数ビットライン（ＢＬｅ）および奇数ビットライン（ＢＬｏ）のいずれか一つの選択に使用される。図示のように、このようなトランジスタ４１５、４１６はそれぞれ偶数ビットライン（ＢＬｅ）および奇数ビットライン（ＢＬｏ）に連結され、メイン偶数ビットライン選択信号（ＢＬＳＬＴｅＭ）およびメイン奇数ビットライン選択信号（ＢＬＳＬＴｏＭ）にゲートされる。最後に、メインビットライン選択バイアスブロック４００のメインビットライン（ＢＬｍ）へのアクセス（ａｃｅｓｓ）を制御するトランジスタ４１７は、メインビットライン（ＢＬｍ）とトランジスタ４１５、４１６との共通ノード間に連結され、メインセンシングノードブロッキング信号（ＳＯＢＬＫＭ）によってゲートされる。

本例のサブ−ビットライン選択バイアスブロック５００は高電圧ＮＭＯＳトランジスタ５１１〜５１７を含む。トランジスタ５１１、５１２は、電源電圧（ＶＤＤ）を偶数ビットライン（ＢＬｅ）および奇数ビットライン（ＢＬｏ）に選択的に印加するように、サブ−ハイ偶数遮断制御信号（ＳＨＬＤｅＳ）およびサブ−ハイ奇数遮断制御信号（ＳＨＬＤＨｏＳ）によってそれぞれゲートされる。同様に、トランジスタ５１３、５１４は、接地電圧（ＶＳＳ）を偶数ビットライン（ＢＬｅ）および奇数ビットライン（ＢＬｏ）に選択的に印加するように、サブ−ロー偶数遮断制御信号（ＳＨＬＤＬｅＳ）およびサブ−ロー奇数遮断制御信号（ＳＨＬＤＬｏＳ）にそれぞれゲートされる。トランジスタ５１５、５１６は偶数ビットライン（ＢＬｅ）および奇数ビットライン（ＢＬｏ）のいずれか一つの選択に使用される。図示のように、このようなトランジスタ５１５、５１６は偶数ビットライン（ＢＬｅ）および奇数ビットライン（ＢＬｏ）にそれぞれ連結され、サブ−偶数ビットライン選択信号（ＢＬＳＬＴｅＳ）およびサブ−奇数ビットライン選択信号（ＢＬＳＬＴｏＳ）によってそれぞれゲートされる。最後に、トランジスタ５１７は、サブ−ビットライン選択バイアスブロック５００のサブ−ビットライン（ＢＬｓ）へのアクセスを制御して、サブ−ビットライン（ＢＬｓ）とトランジスタ（５１５、５１６）との共通ノード間に連結され、サブ−センシングノードブロッキング信号（ＳＯＬＢＬＫＳ）によってゲートされる。

望ましくは、前述した制御信号（ＳＨＬＤＬｅＭ／ＳＨＬＤＬｅＳ、ＳＨＬＤＨｅＭ／ＳＨＬＤＨｅＳ、ＳＨＬＤＬｏＭ／ＳＨＬＤＬｏＳ、ＳＨＬＤＨｏＭ／ＳＨＬＤＨｏＳ、ＢＬＳＬＴｅＭ／ＢＬＳＬＴｅＳ、ＢＬＳＬＴｏＭ／ＢＬＳＬＴｏＳおよびＳＯＢＬＫＭ／ＳＯＢＬＫＳ）は電源電圧（ＶＤＤ）を超過する高電圧のゲート信号である。

メインビットライン選択バイアスブロック４００のトランジスタ４１１〜４１４とサブ−ビットライン選択バイアスブロック５００のトランジスタ５１１〜５１４とは一般的にそれぞれメインビットライン（ＢＬｍ）とサブ−ビットライン（ＢＬｓ）のドライブ能力を向上させるために提供される。一方、メインビットライン選択バイアスブロック４００のトランジスタ４１５〜４１７とサブ−ビットライン選択バイアスブロック５００のトランジスタ５１５〜５１７とは一般的に偶数および奇数ビットライン（ＢＬｅ、ＢＬｏ）を選択するために提供される。しかし、本発明はこのような回路の提供に限定されない。

また、本実施例において、偶数ビットライン（ＢＬｅ）と奇数ビットライン（ＢＬｏ）とのなかで選択されなかった一つは干渉遮断ライン（ｉｎｔｅｒｆｅｒｅｎｃｅｓ ｈｉｅｌｄｉｎｇ ｌｉｎｅ）として作用する。しかし、本発明はこのような配置に限定されない。そして、実際に、本発明はシングルビットライン（ＢＬ；“例えば、偶数および奇数ビットライン（ＢＬｅ、ＢＬＯ）でない一つのビットライン”）を有する構造に適用することができる。

図１４は図１１に示すメインバッファブロック２００の例を示す回路図である。メインバッファブロック２００は、読み出し動作の間に、論理“Ｈ”状態に活性化されるメイン読み出しラッチ信号（ＬＣＨＭ）の活性化に応答して、メインビットライン（ＢＬｍ）の電圧レベル、すなわち、ビットライン上に反映されたメモリセル（ＭＣｓｅｌ）のデータを感知する動作をする。この際、メモリセル（ＭＣｓｅｌ）に記憶された感知されたデータに対応するデータがメインバッファブロック２００のメインラッチノード（ＮＬＡＴＭ）上に記憶される。そして、メインバッファブロック２００は、プログラム動作の間に外部から印加される第１グローバル入力ライン（ＧＤＩ）および第２グローバル入力ライン（ｎＧＤＩ）のデータに対応するデータをメインラッチノード（ＮＬＡＴＭ）上に記憶する動作をする。ここで、メインバッファブロック２００のメインラッチノード（ＮＬＡＴＭ）上のデータは“メインラッチデータ”と指定する。

図１４を参照すれば、本例のメインバッファブロック２００は、メインセンシングノード（ＮＳＥＮＭ）、メインセンシングラッチユニット２１０、および出力ドライビングユニット２２０を含む。また、望ましくは、メインバッファブロック２００は、メインプレチャージユニット２３０、およびメインビットライン遮断ユニット２４０をさらに含む。本例のメインセンシングラッチユニット２１０は、メインラッチユニット２１１、メインラッチ伝送ユニット２１３、メインラッチドライビングユニット２１５、メインセンシング応答ユニット２１７、およびメインバッファ選択ユニット２１９を含む。

メインセンシングノード（ＮＳＥＮＭ）はメインビットライン（ＢＬｍ）の電圧レベルを反映するのに適用され、メインビットライン遮断ユニット２４０を介してメインビットライン（ＢＬｍ）に選択的に連結される。
メインビットライン遮断ユニット２４０は、メインビットライン（ＢＬｍ）とメインセンシングノード（ＮＳＥＮＭ）との連結を制御するメインビットライン遮断信号（ＢＬＳＨＦＭ）に応答する。本例において、メインビットライン遮断ユニット２４０は、メインビットライン遮断信号（ＢＬＳＨＦＭ）に応答してゲートされる低電圧のＮＭＯＳトランジスタであるメインビットライン遮断トランジスタ２４０ａを使用して実現される。

メインラッチユニット２１１は、読み出し動作の間に、メインセンシングノード（ＮＳＥＮＭ）上の電圧レベルに対応するメインラッチデータをメインラッチノード（ＮＬＡＴＭ）上に記憶する。
メインラッチドライビングユニット２１５は、メインラッチドライビング電圧を発生するために、バッファ選択アドレス（Ｙｐ）に応答してイネーブルされる。本例において、メインラッチドライビング電圧は接地電圧（ＶＳＳ）である。そして、本例において、メインラッチドライビングユニット２１５はメインラッチドライビングトランジスタ２１５ａを含む。メインラッチドライビングトランジスタ２１５ａは、バッファ選択アドレス（Ｙｐ）に応答してゲートされ、接地電圧（ＶＳＳ）に連結されるソース端子（ｓｏｕｒｃｅ ｔｅｒｍｉｎａｌ）を有するＮＭＯＳトランジスタである。

本例のラッチ伝送ユニット２１３は、第１ラッチ伝送トランジスタ２１３ａと第２ラッチ伝送トランジスタ２１３ｂとを含む。第１ラッチ伝送トランジスタ２１３ａは、メインラッチドライビングトランジスタ２１５ａから提供されるメインラッチドライビング電圧を、第１内部入力ライン（ＩＤＩ）に応答して、メインラッチユニット２１１のノードＮ２１１ａに提供する。第１ラッチ伝送トランジスタ２１３ａはメインラッチドライビングトランジスタ２１５ａと直列に連結され、第１内部入力ライン（ＩＤＩ）上にロードされたデータに応答してゲートされる。したがって、バッファ選択アドレス（Ｙｐ）が論理“Ｈ”状態であるとき、論理“Ｈ”のデータが第１内部入力ライン（ＩＤＩ）に印加されれば、第１ラッチ伝送トランジスタ２１３ａは接地電圧（ＶＳＳ）をメインラッチユニット２１１のノードＮ２１１ａに提供する。

第２ラッチ伝送トランジスタ２１３ｂは、メインラッチドライビングトランジスタ２１５ａから提供されるメインラッチドライビング電圧を、第２内部入力ライン（ｎＩＤＩ）に応答して、メインラッチユニット２１１のメインラッチノード（ＮＬＡＴＭ）に提供する。第２ラッチ伝送トランジスタ２１３ｂはメインラッチドライビングトランジスタ２１５ａと直列に連結され、第２内部入力ライン（ｎＩＤＩ）上にロードされたデータに応答してゲートされる。論理“Ｈ”のデータが第２内部入力ライン（ｎＩＤＩ）に印加され、バッファ選択アドレス（Ｙｐ）が論理“Ｈ”であるとき、２ラッチ伝送トランジスタ２１３ｂが接地電圧（ＶＳＳ）をメインラッチユニット２１１のメインラッチノード（ＮＬＡＴＭ）に提供する。

すなわち、本例において、論理“１”のデータが第１または第２ビットデータとしてプログラムされる時、第１ラッチ伝送トランジスタ２１３ａは“ターンオン”になって、メインラッチノード（ＮＬＡＴＭ）上に記憶されたメインラッチデータは論理“Ｈ”である。そして、論理“０”のデータが第１または第２ビットデータにプログラムされる時、第２ラッチ伝送トランジスタ（２１３ｂ）が“ターンオン”され、メインラッチノード（ＮＬＡＴＭ）上に記憶されたメインラッチデータは論理“Ｌ”である。

ここで、図１４に示すように、メインラッチドライビング電圧がメインラッチユニット２１１に伝送されるパスは“バッファ入力パス（ＲＢＩＮ１、ＲＢＩＮ２）”と命名する。すなわち、メインラッチドライビングトランジスタ２１５ａと第１ラッチ伝送トランジスタ２１３ａとを含むパスは第１バッファ入力パス（ＲＢＩＮ１）と命名し、メインラッチドライビングトランジスタ２１５ａと第２ラッチ伝送トランジスタ２１３ｂとを含むパスは第２バッファ入力パス（ＲＢＩＮ２）と命名する。

一方、第１ラッチ伝送トランジスタ２１３ａは、データ読み出し時に“ターンオン”される。この際、メインセンシング応答ユニット２１７から提供されるメインセンシング応答電圧は、第１ラッチ伝送トランジスタ２１３ａを介してメインラッチユニット２１１のノードＮ２１１ａに選択的に提供される。

メインセンシング応答ユニット２１７はメインセンシングノード（ＮＳＥＮＭ）によって駆動され、メインセンシング応答電圧をラッチ伝送ユニット２１３に伝送する。本例において、メインセンシング応答電圧は接地電圧（ＶＳＳ）であり、メインセンシング応答ユニット２１７はメイン出力センシングトランジスタ２１７ｂと直列に連結されるメインセンシング応答トランジスタ２１７ａを含む。メインセンシング応答トランジスタ２１７ａは、メインセンシングノード（ＮＳＥＮＭ）上にロードされるデータに応答してゲートされるＮＭＯＳトランジスタである。メイン出力センシングトランジスタ２１７ｂは、メイン読み出しラッチ信号（ＬＣＨＭ）にゲートされ、接地電圧（ＶＳＳ）に連結されるソース端子を有するＮＭＯＳトランジスタである。

メインセンシングノード（ＮＳＥＮＭ）の電圧レベルが電源電圧（ＶＤＤ）に近い時、メインセンシング応答トランジスタ２１７ａは“ターンオン”される。また、この動作区間内で、第１内部入力ライン（ＩＤＩ）が論理“Ｈ”状態に活性化されると仮定する。この場合、メイン読み出しラッチ信号（ＬＣＨＭ）に応答して、メイン出力センシングトランジスタ２１７ｂは、メインセンシング応答電圧、すなわち接地電圧（ＶＳＳ）をラッチ伝送ユニット２１３の第１ラッチ伝送トランジスタ２１３ａを通じてメインラッチユニット２１１のノードＮ２１１ａに提供する。これは、メインセンシングノード（ＮＳＥＮＭ）のデータ（ほぼ電源電圧（ＶＤＤ）レベルである）に対応して、メインラッチノード（ＮＬＡＴＭ）が論理“Ｈ”のメインラッチデータを記憶するようにする。

一方、メインセンシングノード（ＮＳＥＮＭ）の電圧レベルが接地電圧（ＶＳＳ）に近い時、メインセンシング応答トランジスタ２１７ａは“ターンオフ”される。この際、メイン読み出しラッチ信号（ＬＣＨＭ）が論理“Ｈ”となっても、メインラッチユニット２１１は入力データ値によって、記憶された論理値をそのまま維持する。

バッファ選択ユニット２１９は、メインラッチノード（ＮＬＡＴＭ）のメインセンシングノード（ＮＳＥＮＭ）との連結を制御する。本例においては、バッファ選択ユニット２１９は、バッファ選択信号（ＰＢＳＬＴ）に応答してゲートされるＮＭＯＳトランジスタバッファ選択トランジスタ（２１９ａ）を含む。したがって、バッファ選択信号（ＰＢＳＬＴ）が論理“Ｈ”となれば、メインラッチノード（ＮＬＡＴＭ）上のデータは前記バッファ選択トランジスタ２１９ａを介してメインセンシングノード（ＮＳＥＮＭ）に伝送される。

メインプレチャージユニット２３０は、メインセンシングノード（ＮＳＥＮＭ）を所定のメインプレチャージ電圧にプレチャージする。本実施例において、メインプレチャージ電圧は電源電圧（ＶＤＤ）である。すなわち、メインビットライン（ＢＬｍ）の電圧レベルを反映するために、メインセンシングノード（ＮＳＥＮＭ）は初期に電源電圧（ＶＤＤ）にプレチャージされる。この際、選択されるメモリセル（ＭＣｓｅｌ）が“オンセル（ｏｎ ｃｅｌｌ）”の場合には、メインセンシングノード（ＮＳＥＮＭ）の電圧レベルは接地電圧（ＶＳＳ）に下降する。

一方、選択されたメモリセル（ＭＣｓｅｌ）が“オフセル（ｏｆｆ ｃｅｌｌ）”と感知される場合、メインセンシングノード（ＮＳＥＮＭ）は電源電圧（ＶＤＤ）に維持することができる（後述するように、この場合にも、サブ−ラッチブロック３００の動作のため、メインセンシングノード（ＮＳＥＮＭ）の電圧レベルは接地電圧（ＶＳＳ）に下降することができる）。

本例のメインプレチャージユニット２３０はメインプレチャージトランジスタ２３０ａを備える。メインプレチャージトランジスタ２３０ａは、ソース端子が電源電圧（ＶＤＤ、例えば、２.２Ｖ）に連結され、メインプレチャージ信号（／ＰＬＯＡＤＭ）に応答してゲートされるピモス（ＰＭＯＳ）トランジスタである。

出力ドライビングユニット２２０は、バッファ選択アドレス（Ｙｐ）に応答してイネーブルされる。そして、出力ドライビングユニット２２０は、メインラッチノード（ＮＬＡＴＭ）に記憶されたメインラッチデータによって、内部出力ライン（ＩＤＯＵＴ）を所定の出力ドライビング電圧にドライビングする。内部出力ライン（ＩＤＯＵＴ）は、メインラッチノード（ＮＬＡＴＭ）およびバッファ入力パス（ＲＢＩＮ１、ＲＢＩＮ２）から電気的に分離される。このように、内部出力ライン（ＩＤＯＵＴ）のデータによって引き起こされるメインラッチノード（ＮＬＡＴＭ）の不注意なドライビングが防止される。

本例において、出力ドライビングユニット２２０は、出力ドライビング電圧と内部出力ライン（ＩＤＯＵＴ）との間に直列に連結される第１出力ドライビングトランジスタ２２０ａと第２出力ドライビングトランジスタ２２０ｂとを含む。第１出力ドライビングトランジスタ２２０ａは、メインラッチユニット２１１のメインラッチノード（ＮＬＡＴＭ）上に記憶されたメインラッチデータに応答してゲートされる。第２出力ドライビングトランジスタ２２０ｂはバッファ選択アドレス（Ｙｐ）に応答してゲートされる。本例において、出力ドライビング電圧は接地電圧（ＶＳＳ）である。

本実施例によれば、メインラッチノード（ＮＬＡＴＭ）上に記憶されたメインラッチデータが論理“Ｈ”である時、バッファ選択アドレス（Ｙｐ）の論理“Ｈ”状態への遷移に応答して、内部出力ライン（ＩＤＯＵＴ）は接地電圧（ＶＳＳ）に駆動される。

一方、メインラッチノード（ＮＬＡＴＭ）に記憶されたメインラッチデータが論理“Ｌ”である時、第１出力ドライビングトランジスタ２２０ａは“ターンオフ”される。この場合、バッファ選択アドレス（Ｙｐ）が論理“Ｈ”に遷移されるかにかかわらず、内部出力ライン（ＩＤＯＵＴ）は高電圧状態を維持する。本例において、内部出力ライン（ＩＤＯＵＴ）の高電圧状態は電源電圧（ＶＤＤ）である。

以下、図１１のサブ−ラッチブロック３００の例を示す図１５を参照する。サブ−ラッチブロック３００は、読み出し動作のうちに、サブ−読み出しラッチ信号（ＬＣＨＳ）の論理“Ｈ”への活性化に応答して、サブ−ビットライン（ＢＬｓ）の電圧レベルを読み出して、サブ−ラッチデータとしての読み出されたデータを記憶する動作をする。本実施例において、サブ−読み出しラッチ信号（ＬＣＨＳ）は、メモリセル（ＭＣｓｅｌ）の第２ビットデータ値のプログラミングが完了する以前にかつメモリセル（ＭＣｓｅｌ）の第１ビットデータ値のプログラミングが完了した以後に、論理“Ｈ”状態に活性化される。また、本実施例において、メインバッファブロック２００に記憶されたメインラッチデータは究極的にメモリセル（ＭＣｓｅｌ）から読み出されたデータに対応してフリップされることができる。しかし、サブ−ラッチデータが論理“Ｈ”である時、メインラッチデータのフリッピング（ｆｌｉｐｐｉｎｇ）は遮断（ｂｌｏｃｋ）することができる。

本明細書において、前述したメインバッファブロック２００はシングルビット不揮発性半導体メモリ装置に適用される時、完全な機能を有し、また、ただサブ−ラッチブロック３００の追加によってマルチ−ビットの機能性が獲得されるという点を注目すべきである。当業者が理解できるように、これは重要な設計および構造に関連した利点を発生する。このような利点は、本発明の実施例で説明するように、メモリセルアレイ１００の両側にメインバッファブロック２００とサブ−ラッチブロック３００を配置することによって、さらに向上される。

図１５のサブ−ラッチブロック３００は、サブ−センシングノード（ＮＳＥＮＳ）、サブ−センシングラッチユニット３１０、およびサブ−ドライビングユニット３２０を含み、望ましくは、サブ−プレチャージユニット３３０およびサブ−ビットライン遮断ユニット３４０をさらに含む。サブ−センシングラッチユニット３１０は、サブ−ラッチユニット３１１、サブ−ラッチ初期化ユニット３１５、およびサブ−センシング応答ユニット３１７を含む。

サブ−センシングノード（ＮＳＥＮＳ）はサブビットライン（ＢＬｓ）の電圧レベルを反映するようになっており、サブ−ビットライン遮断ユニット３４０を介してサブ−ビットライン（ＢＬｓ）に連結される。
サブビットライン遮断ユニット３４０は、サブ−ビットライン遮断信号（ＢＬＳＨＦＳ）に応答して、サブ−ビットライン（ＢＬｓ）とサブ−センシングノード（ＮＳＥＮＳ）の連結を制御する。本例においては、サブ−ビットライン遮断ユニット３４０は、サブ−ビットライン遮断信号（ＢＬＳＨＦＳ）に応答してゲートされる低電圧のＮＭＯＳトランジスタサブビットライン遮断トランジスタ３４０ａを用いて実現される。

サブ−センシングラッチユニット３１０は、サブ−センシングノード（ＮＳＥＮＳ）の電圧レベルに対応するデータをサブ−ラッチノード（ＮＬＡＴＳ）上に記憶する。ここで、サブ−ラッチノード（ＮＬＡＴＳ）上に記憶されたデータは“サブ−ラッチデータ”と命名する。
サブ−ラッチ初期化ユニット３１５は、サブ−ラッチ初期化信号（ＲＳＴ）に応答してサブ−ラッチデータを初期化させる。本実施例において、サブ−ラッチ初期化信号（ＲＳＴ）が“Ｈ”に活性化される時、サブ−ラッチノード（ＮＬＡＴＳ）のサブ−ラッチデータは論理“Ｈ”状態のデータに初期化される。また、本実施例において、サブ−ラッチノード（ＮＬＡＴＳ）の論理“Ｈ”状態は電源電圧（ＶＤＤ）である。

サブ−ラッチ初期化ユニット３１５は、例えば、サブ−ラッチ初期化トランジスタ３１５ａを含む。サブ−ラッチ初期化トランジスタ３１５ａは、サブ−ラッチ初期化信号（ＲＳＴ）によってゲートされ、ソース端子が前記接地電圧（ＶＳＳ）に連結されるＮＭＯＳトランジスタである。
サブ−ラッチユニット３１１は、サブ−センシングノード（ＮＳＥＮＳ）の電圧レベルに対応するデータをサブ−ラッチノード（ＮＬＡＴＳ）上に記憶する。

サブ−センシング応答ユニット３１７は、サブ−センシングノード（ＮＳＥＮＳ）によって駆動されてサブ−センシング応答電圧をサブ−ラッチユニット３１１に伝送し、究極的にはサブ−センシングノード（ＮＳＥＮＳ）に対応するデータがサブ−ラッチノード（ＮＬＡＴＳ）上に記憶されるように制御される。本実施例において、サブ−センシング応答電圧は接地電圧（ＶＳＳ）であり、サブ−センシング応答ユニット３１７は、サブ−センシング応答トランジスタ３１７ａおよびサブ−出力センシングトランジスタ３１７ｂを含む。サブ−センシング応答トランジスタ３１７ａは、サブ−センシングノード（ＮＳＥＮＳ）上に記憶されたデータに応答してゲートされるＮＭＯＳトランジスタである。サブ−出力センシングトランジスタ３１７ｂはサブ−センシング応答トランジスタ３１７ａと直列に連結されるＮＭＯＳトランジスタであり、接地電圧（ＶＳＳ）に連結されるソース端子を含む。また、図１５のサブ−センシング応答ユニット３１７は、図示のように、ＮＭＯＳトランジスタ３１７ｃを含む。このようなＮＭＯＳトランジスタ３１７ｃは、図１４のメインバッファブロック２００の第１ラッチ伝送トランジスタ２１３ａをモデリングすることにより実現され、電源電圧（ＶＤＤ）によってゲートされる。

サブ−プレチャージユニット３３０は、サブ−センシングノード（ＮＳＥＮＳ）を所定のサブ−プレチャージ電圧にプレチャージする。本実施例において、サブ−プレチャージ電圧は電源電圧（ＶＤＤ）であり、サブ−プレチャージユニット３３０はサブ−プレチャージトランジスタ３３０ａを含む。サブ−プレチャージトランジスタ３３０ａは電源電圧（ＶＤＤ）に連結されるソース端子を含み、サブ−プレチャージ信号（／ＰＬＯＡＤＳ）に応答してゲートされるＰＭＯＳトランジスタである。

サブ−ドライビングユニット３２０は、確認読み出し制御信号（ＶＦＹ）に応答してイネーブルされる。そして、サブ−ドライビングユニット３２０は、サブ−ラッチノード（ＮＬＡＴＳ）上に記憶されたサブ−ラッチデータによって、サブ−センシングノード（ＮＳＥＮＳ）を所定のサブ−ドライビング電圧にドライビングする。本実施例において、サブドライビングユニット３２０は、第２サブ−ドライビングトランジスタ３２０ｂと、サブ−ドライビング電圧およびサブ−センシングノード（ＮＳＥＮＳ）と直列に連結される第１サブ−ドライビングトランジスタ３２０ａとを含む。第１サブ−ドライビングトランジスタ３２０ａは、サブ−ラッチノード（ＮＬＡＴＳ）上に記憶されたサブ−ラッチデータに応答してゲートされる。すなわち、第１サブドライビングトランジスタ３２０ａは、サブ−ラッチユニット３１１のサブ−ラッチノード（ＮＬＡＴＳ）に記憶されたデータが論理“Ｈ”である時、ターンオンされる。

第２サブ−ドライビングトランジスタ３２０ｂは、確認読み出し制御信号（ＶＦＹ）に応答してゲートされて、サブ−センシングノード（ＮＳＥＮＳ）をサブ−ドライビング電圧にドライビングする。本実施例において、前記サブ−ドライビング電圧は第２サブ−ドライビングトランジスタ３２０ｂのソース端子と連結される接地電圧（ＶＳＳ）である。

サブ−ラッチブロック３００の動作において、選択されるメモリセル（ＭＣｓｅｌ）が“オフセル（ｏｆｆ ｃｅｌｌ）”と判読されれば、サブ−センシングノード（ＮＳＥＮＳ）はプレチャージされた電源電圧（ＶＤＤ）を有する。そして、サブ−読み出しラッチ信号（ＬＣＨＳ）に応答して、サブ−ラッチノード（ＮＬＡＴＳ）のサブ−ラッチデータは論理“Ｌ”状態にフリップされる。この際、確認読み出し制御信号（ＶＦＹ）が論理“Ｈ”状態に遷移されても、サブ−センシングノード（ＮＳＥＮＳ）は電源電圧（ＶＤＤ）をそのまま維持する。

一方、選択されるメモリセル（ＭＣｓｅｌ）が“オンセル”と判読されれば、サブ−センシングノード（ＮＳＥＮＳ）は接地電圧（ＶＳＳ）に下降する。この場合、サブ−読み出しラッチ信号（ＬＣＨＳ）が“Ｈ”状態に活性化されても、サブ−ラッチノード（ＮＬＡＴＳ）のサブ−ラッチデータはフリップされなく、初期の論理“Ｈ”状態をそのまま維持する。この際、確認読み出し制御信号（ＶＦＹ）の論理“Ｈ”への遷移が起こると、サブ−センシングノード（ＮＳＥＮＳ）は接地電圧（ＶＳＳ）に駆動される。このように、接地電圧（ＶＳＳ）に駆動されるサブ−センシングノード（ＮＳＥＮＳ）は究極的にメインバッファブロック２００のメインセンシングノード（ＮＳＥＮＭ、図１４参照）を接地電圧（ＶＳＳ）側にドライビングして、メインラッチノード（ＮＬＡＴＭ）のメインラッチデータのフリップを遮断することになる。

図１６は図１１に示すページバッファデコーダ７００の例を示す回路図である。図１６の例において、ページバッファデコーダ７００は、第１〜第３デコーダ論理ゲート７０１、７０３および７０５、インバータ７０６、およびデコーダトランジスタ７０７を含む。
ページバッファデコーダ７００は二通りの主な機能を有する。一つ目、ページバッファデコーダ７００は、内部出力ライン（ＩＤＯＵＴ）上のデータに対応する出力データをグローバル出力ライン（ＧＤＯＵＴ）に伝送する。二つ目、ページバッファデコーダ７００は、第１グローバル入力ライン（ＧＤＩ）および第２グローバル入力ライン（ｎＧＤＩ）上の入力データに対応するデータを第１内部入力ライン（ＩＤＩ）および第２内部入力ライン（ｎＩＤＩ）にそれぞれ伝送する。

ここで、ｙアドレス信号（Ｙｑ）は“メイン選択アドレス”と呼ばれ、ｙアドレス信号（Ｙｒ）は“サブ−選択アドレス”と呼ばれる。すなわち、前述した図８の例において、不揮発性メモリは、６４のページバッファデコーダ（ＮＷＤＥ＜６３：０＞）を含む。ページバッファデコーダ（ＮＷＤＥ＜６３：０＞）は、メイン選択アドレス（Ｙｑ＜７：０＞）とサブ選択アドレス（Ｙｒ＜７：０＞）との組合せに基づいて個別的に選択される。メイン選択アドレス（Ｙｑ＜７：０＞）は６４のページバッファデコーダ（ＮＷＤＥ＜６３：０＞）のなかで、それぞれが八つのバッファデコーダを有する８グループのなかで一つを選択するのに使用され、サブ選択アドレス（Ｙｒ＜７：０＞）は選択されたグループに含まれた八つのページバッファデコーダのなかで一つを選択するのに使用される。また、前述したように、バッファ選択アドレス（Ｙｐ＜７：０＞）は、選択されたバッファデコーダに関連した八つのページバッファのそれぞれを選択するのに使用される。

図１６を参照すれば、第１デコーダ論理ゲート７０１は、所定のメイン選択アドレス（Ｙｑ）とサブ−選択アドレス（Ｙｒ）を論理演算し、ブロックデコーディング信号（／ＢＬＤＥＣ）として論理演算の結果値を出力する。本実施例において、第１デコーダ論理ゲート７０１は、メイン選択アドレス（Ｙｑ）とサブ−選択アドレス（Ｙｒ）をＮＡＮＤ演算し、ブロックデコーディング信号（／ＢＬＤＥＣ）としてのＮＡＮＤ演算値を出力するＮＡＮＤゲートである。この場合、メイン選択アドレス（Ｙｑ）とサブ−選択アドレス（Ｙｒ）とが共に論理“Ｈ”状態に活性化される時、ブロックデコーディング信号（／ＢＬＤＥＣ）は論理“Ｌ”状態に活性化される。

第２デコーダ論理ゲート７０３はブロックデコーディング信号（／ＢＬＤＥＣ）に応答してイネーブルされて、第１グローバル入力ライン（ＧＤＩ）上のデータによる論理演算結果を第１内部入力ライン（ＩＤＩ）に提供する。本例において、第２デコーダ論理ゲート７０３はブロックデコーディング信号（／ＢＬＤＥＣ）と第１グローバル入力ライン（ＧＤＩ）のＮＯＲ演算を行うＮＯＲゲートである。この場合、第２デコーダ論理ゲート７０３は、ブロックデコーディング信号（／ＢＬＤＥＣ）が論理“Ｌ”状態である時（すなわち、メイン選択アドレス（Ｙｑ）とサブ選択アドレス（Ｙｒ）とが共に論理“Ｈ”状態である時）、第１グローバル入力ライン（ＧＤＩ）上のデータを反転させ、反転された結果を第１内部入力ライン（ＩＤＩ）に提供する。

第３デコーダ論理ゲート７０５はブロックデコーディング信号（／ＢＬＤＥＣ）に応答してイネーブルされ、第２グローバル入力ライン（ｎＧＤＩ）上のデータによる論理演算結果を第２内部入力ライン（ｎＩＤＩ）に提供する。本例において、第３デコーダ論理ゲート７０５は、ブロックデコーディング信号（／ＢＬＤＥＣ）と第２グローバル入力ライン（ｎＧＤＩ）上でＮＯＲ演算を行うＮＯＲゲートである。この場合、第３デコーダ論理ゲート７０５は、ブロックデコーディング信号（／ＢＬＤＥＣ）が論理“Ｌ”状態である時（すなわち、メイン選択アドレス（Ｙｑ）とサブ選択アドレス（Ｙｒ）が共に論理“Ｈ”状態である時）、第２グローバル入力ライン（ｎＧＤＩ）上のデータを反転させ、反転されたデータを第２内部入力ライン（ｎＩＤＩ）に提供する。

インバータ７０６はブロックデコーディング信号（／ＢＬＤＥＣ）を反転させて、デコーダトランジスタ７０７をゲートさせる。このように、本例において、デコーダトランジスタ７０７は、ブロックデコーディング信号（／ＢＬＤＥＣ）が論理“Ｌ”状態に活性化される時、内部出力ライン（ＩＤＯＵＴ）上のデータを前記グローバル出力ライン（ＧＤＯＵＴ）に提供する。

以下、本発明の実施例によるプログラム、読み出しおよび消去動作上のモードを詳細に説明する。以下の説明では、図８〜図１６を同時に参照する。また、便宜上、単一対の奇数および偶数ビットライン（ＢＬｏ、ＢＬｅ）と関連した前述した全ての回路要素を示すダイヤグラムを示す図１７を提供する。図１７では、以前の図面に示したものと類似の信号およびノード記号表示を用い、したがって、図１７に示す要素の相互連結に関する以前の対応説明を参照する。

図１８ａおよび図１８ｂは本発明の実施例によるマルチ−ビット不揮発性半導体メモリ装置の第１データビット値、すなわち最下位ビット（ＬＳＢ）のプログラムモード中の主要信号および主要ノードのタイミング図である。このようなプログラム過程は“第１データビット値（ＬＳＢ）プログラムモード（ＬＳＢＰＧ）”という。

説明の目的上、図１８ａおよび図１８ｂを八つのＬＳＢＰＧ区間、すなわち、ページバッファセットアップ区間（以下、“ＬＳＢＰＧ１区間”という）、データローディング区間（以下、“ＬＳＢＰＧ２区間”という）、高電圧イネーブル区間（以下、“ＬＳＢＰＧ３区間”という）、ビットラインセットアップ区間（以下、“ＬＳＢＰＧ４区間”という）、プログラム実行区間（以下、“ＬＳＢＰＧ５区間”という）、回復区間（以下、“ＬＳＢＰＧ６区間”という）、確認読み出し区間（以下、“ＬＳＢＰＧ７区間”という）、および確認スキャン区間（以下、“ＬＳＢＰＧ８区間”という）に分ける。

ＬＳＢＰＧ１区間ないしＬＳＢＰＧ８区間にわたって、サブ−プレチャージ信号（／ＰＬＯＡＤＳ）、サブ−読み出しラッチ信号（ＬＣＨＳ）、確認読み出し制御信号（ＶＦＹ）、およびサブ−ラッチ初期化信号（ＲＳＴ）はすべて非活性化状態である。したがって、サブ−ラッチブロック３００はメインセンシングノード（ＮＳＥＮＭ）の影響から効果的に排除される。

“ＬＳＢＰＧ１区間”では、外部から印加されるデータがロードされる前に、メインラッチノード（ＮＬＡＴＭ）がプログラム禁止状態に制御される。すなわち、本例においては、メインラッチノード（ＮＬＡＴＭ）の電圧レベルは論理“Ｈ”状態に設定される。ここで、“プログラム禁止状態”は、外部から入力されるデータに対してプログラムの実行が要求されない状態を言う。本例において、外部から“１”のデータが入力される場合には、プログラムの実行が要求されない。

より具体的に、“ＬＳＢＰＧ１区間”では、バッファ選択アドレス（Ｙｐ）は、ラッチドライビングトランジスタ２１５ａを“ターンオン”するために、論理“Ｈ”状態にある。そして、メイン選択アドレス（Ｙｑ）とサブ選択アドレス（Ｙｒ）とは共に論理“Ｈ”状態であり、よってブロックデコーディング信号（／ＢＬＤＥＣ）は論理“Ｌ”状態に活性化される。本実施例において、第１グローバル入力ライン（ＧＤＩ）は論理“Ｌ”状態を有するアクティブパルスであり、第２グローバル入力ライン（ｎＧＤＩ）は論理“Ｈ”状態にある。したがって、第１内部入力データ（ＩＤＩ）は論理“Ｈ”状態を有するアクティブパルスであり、第２内部入力データ（ｎＩＤＩ）は論理“Ｌ”状態にある。したがって、第１ラッチ伝送トランジスタ２１３ａは一時的に“オン（ＯＮ）”となり、第２ラッチ伝送トランジスタ（２１３ｂ）は“オフ（ＯＦＦ）”となる。このように、メインラッチノード（ＮＬＡＴＭ）はプログラム禁止状態、すなわち、論理“Ｈ”状態に設定される。

“ＬＳＢＰＧ２区間”では、選択されたメモリセル（ＭＣｓｅｌ）がプログラムされる前に、外部から入力されるデータがメインラッチノード（ＮＬＡＴＭ）にロードされる。この際、入力されたデータが“０”であれば、メインラッチノード（ＮＬＡＴＭ）上には、論理“Ｌ”のメインラッチデータが記憶される。一方、入力されたデータが“１”であれば、メインラッチノード（ＮＬＡＴＭ）上には、論理“Ｈ”状態のメインラッチデータが記憶される。

より具体的に、“ＬＳＢＰＧ２区間”では、バッファ選択アドレス（Ｙｐ）は論理“Ｈ”である。また、メイン選択アドレス（Ｙｑ）とサブ−選択アドレス（Ｙｒ）とは共に論理“Ｈ”である。したがって、ブロックデコーディング信号（／ＢＬＤＥＣ）は論理“Ｌ”である。この際、第１グローバル入力ライン（ＧＤＩ）または第２グローバル入力ライン（ｎＧＤＩ）は論理“Ｈ”状態に変化される。

すなわち、入力データが論理“Ｌ”であれば、第２グローバル入力ライン（ｎＧＤＩ）は論理“Ｌ”に変化され、よって、第１内部入力ライン（ＩＤＩ）は論理“Ｌ”状態にあり、第２内部入力ライン（ｎＩＤＩ）は論理“Ｈ”状態に変化される。したがって、論理“Ｌ”状態のデータは前記ラッチノード（ＮＬＡＴＭ）上に記憶される。

一方、入力データが論理“Ｈ”であれば、第１グローバル入力ライン（ＧＤＩ）は論理“Ｌ”状態に変化される。結果として、第２内部入力ライン（ｎＩＤＩ）は論理“Ｌ”状態にあり、第１内部入力ライン（ＩＤＩ）は論理“Ｈ”状態に変化される。したがって、論理“Ｈ”状態のデータはラッチノード（ＮＬＡＴＭ）上に記憶される。

“ＬＳＢＰＧ３区間”では、本発明のマルチビット不揮発性半導体メモリ装置の高電圧ポムピング回路（ｈｉｇｈ ｖｏｌｔａｇｅ ｐｕｍｐｉｎｇ ｃｉｒｃｕｉｔ）がイネーブルされる。図面に示されていないが、このような回路は、電源電圧（ＶＤＤ）を超える多様な動作上の供給電圧を発生する。本発明の実施例において、高電圧ポムピング回路はプログラム電圧（ＶＰＧＭ；例えば、２０Ｖ）、パス電圧（ＶＰＡＳＳ：例えば、７Ｖ〜９Ｖ）、および読み出し電圧（ＶＲＥＡＤ；例えば、５Ｖ）を発生する回路を含む。そして、高電圧ポムピング回路は、ローデコーダ６００が用いるブースティング電圧（ＶＰＰ；図示せず）を発生する回路も含むことができる。参考として、本実施例における電源電圧（ＶＤＤ）は約２．２Ｖである。

“ＬＳＢＰＧ４区間”では、選択されるメモリセル（ＭＣｓｅｌ）の偶数ビットライン（ＢＬｅ）の電圧は、メインラッチノード（ＮＬＡＴＭ）上に記憶されたデータに対応する電圧レベルに制御される。すなわち、論理“１”のデータがプログラムされる時、偶数ビットライン（ＢＬｅ）はおよそ電源電圧（ＶＤＤ）の電圧レベルに設定される。そして、論理“０”のデータがプログラムされる場合、偶数ビットライン（ＢＬｅ）はおよそ接地電圧（ＶＳＳ）の電圧レベルに設定される。そして、選択されたメモリセル（ＭＣｓｅｌ）に連結されなかった奇数ビットライン（ＢＬｏ）、すなわち、選択されなかったビットラインはプログラム禁止された状態に制御される。

より具体的に、制御信号（ＳＨＬＤＨｅＭ、ＳＨＬＤＨｅＳ）の電圧レベルは読み出し電圧（ＶＲＥＡＤ）に一時的に増加し、制御信号（ＳＨＬＤＨｏＭ、ＳＨＬＤＨｏＳ）の電圧レベルは読み出し電圧（ＶＲＥＡＤ）に増加する。したがって、偶数ビットライン（ＢＬｅ）および奇数ビットライン（ＢＬｏ）の電圧レベルは電源電圧（ＶＤＤ）となる。

また、制御信号（ＢＬＳＬＴｅＭ、ＢＬＳＬＴｅＳ）とメインセンシングノードブロッキング信号（ＳＯＢＬＫ）の電圧レベルが読み出し電圧（ＶＲＥＡＤ）に増加し、メインビットライン遮断信号（ＢＬＳＨＦＭ）の電圧レベルは電圧“ＶＤＤ＋Ｖｔ１”に増加する。本実施例において、電圧“Ｖｔ１”は約１．５Ｖの電圧である。

ＬＳＢＰＧ４区間で所定の時間が経過し後、制御信号（ＳＨＬＤＨｅＭ、ＳＨＬＤＨｅＳ）の電圧レベルは再び接地電圧（ＶＳＳ）に下降する。そして、バッファ選択信号（ＰＢＳＬＴ）が初期に第１基準電圧（ＶＲＥＦ１）に変化した後、すぐ第５電圧にさらに変化する。本実施例の例において、第１基準電圧（ＶＲＥＦ１）は約１．３Ｖであり、第５電圧は“ＶＤＤ＋Ｖｔ１”と同一である。

前述した動作の結果として、メインラッチノード（ＮＬＡＴＭ）上に記憶されたデータは、選択されるメモリセル（ＭＣｓｅｌ）に連結される偶数ビットライン（ＢＬｅ）に伝送される。メインラッチノード（ＮＬＡＴＭ）上に記憶されたデータが論理“Ｌ”であれば、偶数ビットライン（ＢＬｅ）の電圧は“０Ｖ”となる。一方、メインラッチノード（ＮＬＡＴＭ）上に記憶されたデータが論理“Ｈ”であれば、偶数ビットライン（ＢＬｅ）の電圧は電源電圧（ＶＤＤ）に維持される。

“ＬＳＢＰＧ５区間”では、偶数ビットライン（ＢＬｅ）に伝送される最下位ビット（ＬＳＢ）が選択されたメモリセル（ＭＣｓｅｌ）に記憶される過程が実行される。すなわち、最下位ビット（ＬＳＢ）が論理“１”である時、偶数ビットライン（ＢＬｅ）の電圧レベルはおよそ電源電圧（ＶＤＤ）となり、プログラム禁止された状態がそのまま維持される。一方、最下位ビット（ＬＳＢ）が論理“０”である時、偶数ビットライン（ＢＬｅ）の電圧レベルはほぼ接地電圧（ＶＳＳ）となり、選択されるメモリセル（ＭＣｓｅｌ）はファウラー−ノルドハイムトンネリング（Ｆ−Ｎ ｔｕｎｎｅｌｉｎｇ）の結果としてプログラムされる。

特に、パス電圧（ＶＰＡＳＳ）は選択されたワードライン（ＷＬ）に一時的に印加され、以後、第３電圧であるプログラム電圧（ＶＰＧＭ）が選択されるワードライン（ＷＬ）に印加される。前述したように、プログラム電圧（ＶＰＧＭ）は、偶数ビットライン（ＢＬｅ）の電圧レベルによって決定されるデータが選択されたメモリセル（ＭＣｓｅｌ）内でプログラムされるようにする。そして、パス電圧（ＶＰＡＳＳ）は残りの選択されないワードライン（ＷＬ）に印加され、したがって、選択されなかったメモリセル（ＭＣ）はプログラムイネーブルされないで、その現在状態を維持する。

また、“ＬＳＢＰＧ５区間”で、ストリング選択ライン（ＳＳＬ）は電源電圧（ＶＤＤ）に変化され、グラウンド選択ライン（ＧＳＬ）は接地電圧（ＶＳＳ）に維持され、共通ソースラである（ＣＳＬ）は約１．５Ｖの電圧に維持される。
ついで、“ＬＳＢＰＧ６区間”で、ワードライン（ＷＬ）、ビットライン（ＢＬ、ＢＬｅおよびＢＬｏ）およびセンシングノード（ＮＳＥＮＭ）が接地電圧（ＶＳＳ）にディスチャージされる過程が実行される。

すなわち、前記“ＬＳＢＰＧ６区間”で、制御信号（ＳＨＬＤＬｅＭ、ＳＨＬＤＬｅＳ）および制御信号（ＳＨＬＤＬｏＭ、ＳＨＬＤＬｏＳ）は活性化され、制御信号（ＢＬＳＬＴｅＭ、ＢＬＳＬＴｅＳ）、メインセンシングノードブロッキング信号（ＳＯＢＬＫＭ）およびメインビットライン遮断信号（ＢＬＳＨＦＭ）が電源電圧（ＶＤＤ）に変化する。したがって、ビットライン（ＢＬ、ＢＬｅおよびＢＬｏ）およびメインセンシングノード（ＮＳＥＮＭ）は接地電圧（ＶＳＳ）にディスチャージされる。また、選択されたワードラインおよび選択されなかったワードラインは接地電圧（ＶＳＳ）となる。

そして、バッファ選択信号（ＰＢＳＬＴ）は接地電圧（ＶＳＳ）に変化され、ビットライン（ＢＬ）をメインラッチノード（ＮＬＡＴＭ）から電気的に分離する。
ついで、“ＬＳＢＰＧ７”区間では、メモリセル（ＭＣｓｅｌ）にプログラムされたデータを感知（確認）する過程が実行される。要約すれば、この過程は、読み出し確認モードの間に、第１読み出し確認電圧（ＶＦ１）を、選択されるワードライン（ＷＬ）に印可することにより行われる。

“ＬＳＢＰＧ７”区間で行われる特徴的な動作は、後述するノ−マル読み出しモードで行われる動作と実質的に同一である。すなわち、“ＬＳＢＰＧ７”区間は、ただシンググル読み出し過程が、選択されたワードライン（ＷＬｎ−１）に対して（確認読み出し電圧（ＶＦ１）で）行われ、メインラッチノード（ＮＬＡＴＭ）のリセットが省略できるという点で、ノ−マル読み出しモードとは違う。“ＬＳＢＰＧ７”区間で行われる残り動作は後述する読み出しモードと類似するので、ここで、その詳細な説明は、重複を避けるために省略する。

ついで、“ＬＳＢＰＧ８”区間で、選択されるメモリセル（ＭＣｓｅｌ）が正しくプログラムされたかを確認する過程が実行される。この過程は、“ＬＳＢＰＧ７”区間での前記メインラッチノード（ＮＬＡＴＭ）上に記憶されたデータを用いて実行される。
すなわち、“ＬＳＢＰＧ８”区間では、メインラッチノード（ＮＬＡＴＭ）上に記憶されたデータが論理“Ｈ”の場合、グローバル出力線（ＧＤＯＵＴ）に“Ｌ”のデータが出力され、パス（ｐａｓｓ）を知らせる信号が発生する。一方、メインラッチノード（ＮＬＡＴＭ）上のデータが論理“Ｌ”の場合、グローバル出力ライン（ＧＤＯＵＴ）に“Ｈ”のデータが出力され、不良（ｆａｉｌ）を知らせる信号が発生する。

“ＬＳＢＰＧ８区間”で、不良を知らせる信号が発生すれば、“ＬＳＢＰＧ４区間”から“ＬＳＢＰＧ８区間”までのループ（ｌｏｏｐ）が、パス（ｐａｓｓ）を知らせる信号が発生するまで、繰り返し実行される。こうして、パス（ｐａｓｓ）を知らせる信号が発生する時、プログラムモードが完了する。

図１９ａ〜１９ｃは本発明の実施例によるマルチ−ビット半導体メモリ装置の第２データビット値、すなわち、最上位ビット（ＭＳＢ）のプログラミングでの信号およびノード電圧を示すタイミング図である。本明細書において、このプログラム過程は、“第２データビット値（ＭＳＢ）”プログラムモード（ＭＳＢＰＧ）という。

説明の目的上、図１９ａ〜１９ｃは、複数の区間、すなわちページバッファセットアップ区間（以下、“ＭＳＢＰＧ１区間”という）、データローディング区間（以下、“ＭＳＢＰＧ２区間”という）、初期読み出し区間（以下、“ＭＳＢＰＧ−Ｘ”という）、高電圧イネーブル区間（以下、“ＭＳＢＰＧ３区間”という）、ビットラインセットアップ区間（以下、“ＭＳＢＰＧ４区間”という）、プログラム実行区間（以下、“ＭＳＢＰＧ５区間”という）、回復区間（以下、“ＭＳＢＰＧ６区間”という）、確認読み出し区間（以下、“ＭＳＢＰＧ７区間”という）、および確認スキャン区間（以下、“ＭＳＢＰＧ８区間”という）に分けられる。図１９ａ〜１９ｃの“ＭＳＢＰＧ７区間”は第１確認読み出し区間（以下、“ＭＳＢＰＧ７Ａ区間”という）および第２確認読み出し区間（以下、“ＭＳＢＰＧ７Ｂ区間”という）に分けられる。

第２データビット値プログラムモード（ＭＳＢＰＧ）の“ＭＳＢＰＧ１区間”〜“ＭＳＢＰＧ６区間”は第１ビットデータ値プログラムの“ＬＳＢＰＧ１区間”〜“ＬＳＢＰＧ６区間”（“ＭＳＢＰＧ−Ｘ区間”は除外）とほぼ同一である。したがって、重複を避けるために、本明細書でこれについての具体的な説明は省略する。
しかし、図１９ａ〜図１９ｃに示すように、初期読み出し区間（ＭＳＢＰＧ−Ｘ）は“ＭＳＢＰＧ２区間”と“ＭＳＢＰＧ３区間”との間で実行される。

初期読み出し区間（ＭＳＢＰＧ−Ｘ）では、メモリセル（ＭＣｓｅｌ）にプログラムされている第１ビットデータ値が読み出され、読み出されたデータに対応するサブ−ラッチデータがサブ−ラッチブロック３００のサブ−ラッチノード（ＮＬＡＴＳ）上に記憶される。すなわち、“０Ｖ”の第１読み出し電圧（ＶＲ１）が選択されたメモリセル（ＭＣｓｅｌ）のワードライン（ＷＬ１）に印加され、高電圧（ＶＲＥＡＤ）が選択されなかったメモリセル（ＭＣ）のワードライン（ＷＬ＜ｎ：２＞）に印加される。すると、メモリセル（ＭＣｓｅｌ）にプログラムされている第１ビットデータ値（ＬＳＢ）が“０”の場合には、サブ−読み出しラッチ信号（ＬＣＨＳ）に応答して（ｔＭＰ１）、サブ−ラッチノード（ＮＬＡＴＳ）上に記憶されたサブ−ラッチデータは論理“Ｌ”にフリップされる。一方、メモリセル（ＭＣｓｅｌ）にプログラムされている第１ビットデータ値（ＬＳＢ）が“１”の場合には、サブ−ラッチノード（ＮＬＡＴＳ）に記憶されたサブ−ラッチデータは論理“Ｈ”状態を維持する。その後、“ＭＳＢＰＧ３区間”〜“ＭＳＢＰＧ６区間”が順次実行され、前述したように、このような区間は前述した“ＬＳＢＰＧ３区間”〜“ＬＳＢＰＧ６区間”での過程と実質的に同一である。

その後、第１確認読み出し区間（ＭＳＢＰＧ７Ａ）が実行される。第１確認読み出し区間（ＭＳＢＰＧ７Ａ）では、１．３Ｖの第２確認読み出し電圧（ＶＦ２）が、選択されたメモリセル（ＭＣｓｅｌ）のワードライン（ＷＬ１）に印加される。
すると、第１データ状態（“１１”）または第２データ状態（“１０”）にプログラムされているメモリセル（ＭＣｓｅｌ）の場合、メインセンシングノード（ＭＳＥＮＭ）の電圧レベルは接地電圧（ＶＳＳ）に下降する。したがって、メインラッチデータはフリップされないで、“ＭＳＢＰＧ２区間”での論理“Ｈ”をそのまま維持する。

第３データ状態（“００”）にプログラムされるメモリセル（ＭＣｓｅｌ）の場合、メインセンシングノード（ＮＳＥＮＭ）の電圧レベルは電源電圧（ＶＤＤ）を維持する。したがって、メインラッチデータは論理“Ｌ”状態から論理“Ｈ”状態にフリップされる。
第４データ状態（“０１”）にプログラムされるメモリセル（ＭＣｓｅｌ）の場合は、サブ−ラッチノード（ＮＬＡＴＳ）上に記憶されたサブ−ラッチデータが論理“Ｈ”である。この際、メインセンシングノード（ＮＳＥＮＭ）の電圧レベルは確認読み出し制御信号（ＶＦＹ）に応答して、接地電圧（ＶＳＳ）に下降する。したがって、メインラッチデータはフリップされないで、“ＭＳＢＰＧ２区間”での論理“Ｌ”状態をそのまま維持する。

ついで、第２確認読み出し区間（ＭＳＢＰＧ７Ｂ）の過程が実行される。第２確認読み出し区間（ＭＳＢＰＧ７Ｂ）では、２．３Ｖの第３確認読み出し電圧（ＶＦ３）が選択されたメモリセル（ＭＣｓｅｌ）のワードライン（ＷＬ１）に印加される。
第４データ状態（“０１”）にプログラムされているメモリセル（ＭＣｓｅｌ）の場合は、メインセンシングノード（ＮＳＥＮＭ）の電圧レベルは電源電圧（ＶＤＤ）を維持する。したがって、メインラッチデータは論理“Ｌ”から論理“Ｈ”にフリップされる。そうでなければ、メインラッチデータは現在の状態をそのまま維持する。

第１〜第４データ状態が正常にメモリセル（ＭＣｓｅｌ）に記憶されている場合、“ＭＳＢＰＧ７Ｂ区間”の終了時点でメインラッチデータは論理“Ｈ”状態を有する。したがって、内部出力ライン（ＩＤＯＵＴ）およびグローバル出力ライン（ＧＤＯＵＴ）に、パス条件を示す論理“Ｌ”のデータが提供される。一方、所望のデータ状態が正しくないようにプログラムされれば、メインラッチデータは論理“Ｌ”状態を有する。したがって、不良を示すデータ（論理“Ｈ”）が内部出力ライン（ＩＤＯＵＴ）およびグローバル出力ライン（ＧＤＯＵＴ）に伝送される。

ここで、２タイプの不良条件、すなわち、“第３データ状態不良プログラム動作”および“第４データ状態不良プログラム動作”を説明する。
“第３データ状態不良プログラム動作”は第２データ状態（“１０”）から第３データ状態（“００”）にプログラムされようとするメモリセル（ＭＣｓｅｌ）がまだ第２確認読み出し電圧（ＶＦ２）より低いスレショルド電圧を有する場合を言う。そして、“第４データ状態不良プログラム動作”は第１データ状態（“１１”）から第４データ状態（“０１”）にプログラムされようとするメモリセル（ＭＣｓｅｌ）がまだ第３読み出し電圧（ＶＦ３）より低いスレショルド電圧を有する場合を言う。

図１９ｃは前述した第３データ状態プログラム動作の場合、関連したノードおよび信号電圧を示すタイミング図である。
図１９ｃに示すように、“ＭＳＢＰＧ２区間”で、入力される第２ビットデータ値が論理“０”であるので、論理“Ｌ”状態のメインラッチデータがメインラッチノード（ＮＬＡＴＭ）上に記憶される。そして、第１確認読み出し区間（ＭＳＢＰＧ７Ａ）と第２確認読み出し区間（ＭＳＢＰＧ７Ｂ）で、選択されたメモリセル（ＭＣｓｅｌ）がターンオンされるので、メインセンシングノード（ＮＳＥＮＭ）の電圧レベルは接地電圧（ＶＳＳ）に下降する。したがって、メインラッチデータはフリップされないで、“ＭＳＢＰＧ２区間”での論理“Ｌ”をそのまま維持する。

前記第３データ状態不良プログラム動作で、前記メインラッチデータは、前記第１および第２確認読み出し区間（ＭＳＢＰＧ７Ａ、ＭＳＢＰＧ７Ｂ）が終決した以後にも、依然として論理“Ｌ”状態である。したがって、後続の前記“ＭＳＢＰＧ８区間”で、内部出力ライン（ＩＤＯＵＴ）およびグローバル出力ライン（ＧＤＯＵＴ）は論理“Ｈ”を維持して、データプログラム不良を認識することになる。

不良信号が発生すれば、“ＭＳＢＰＧ８区間”でパス信号が発生するまで、“ＭＳＢＰＧ４区間”から“ＭＳＢＰＧ８区間”までのプログラムループ（ｌｏｏｐ）が繰り返し実行され、パス（ｐａｓｓ）信号が発生する時、ＭＳＢＰＧプログラムモードが完了する。
また、図１９ｃは前述した第４データ状態不良プログラム動作に対する関連したノードおよび信号電圧を示す。

図１９ｃを参照すれば、“ＭＳＢＰＧ２区間”で、第２ビットデータ値が“０”であるので、論理“Ｌ”状態のメインラッチデータが前記メインラッチノード（ＮＬＡＴＭ）上に記憶される。そして、初期読み出し区間（ＭＳＢＰＧ−Ｘ）で、メモリプログラムされる第１ビットデータ値（ＬＳＢ）が論理“１”であるので、サブ−ラッチノード（ＮＬＡＴＳ）上に記憶されたサブ−ラッチデータは論理“Ｈ”状態を維持する。

そして、第１確認読み出し区間（“ＭＳＢＰＧ７Ａ”）で、メインセンシングノード（ＮＳＥＮＭ）の電圧レベルは、確認読み出し制御信号（ＶＦＹ）に応答して、接地電圧（ＶＳＳ）に下降する。したがって、メインラッチデータはフリップされないで、“ＭＳＢＰＧ２区間”で、論理“Ｌ”状態をそのまま維持する。

ついで、選択されたメモリセル（ＭＣｓｅｌ）は、第２確認読み出し区間（“ＭＳＢＰＧ７Ｂ”）でも“オンセル”と判読されるので、メインセンシングノード（ＮＬＡＴＭ）の電圧レベルは接地電圧（ＶＳＳ）に下降する。したがって、メインラッチデータはフリップされないで、“ＭＳＢＰＧ２区間”で、論理“Ｌ”状態を維持する。

前述したように、第４データ状態不良プログラム動作で、第１および第２確認読み出し区間（ＭＳＢＰＧ７Ａ、ＭＳＢＰＧ７Ｂ）が終結した以後にも、メインラッチデータは依然として論理“Ｌ”状態である。したがって、後続の“ＭＳＢＰＧ８区間”で、内部出力ライン（ＩＤＯＵＴ）およびグローバル出力ライン（ＧＤＯＵＴ）はデータプログラム不良を示す論理“Ｈ”状態を維持する。
不良信号が発生すれば、“ＭＳＢＰＧ８区間”でパス信号が発生するまで、“ＭＳＢＰＧ４区間”から“ＭＳＢＰＧ８区間”までのプログラムループ（ｌｏｏｐ）が繰り返し実行され、パス（ｐａｓｓ）信号が発生する時、ＭＳＢＰＧプログラムモードが完了する。

図２０ａ〜図２０ｂは本発明の実施例によるマルチ−ビット不揮発性半導体メモリ装置のプログラム方法を説明するためのフローチャートである。
第１ビットプログラム段階（Ｓ１０１０）で、外部から提供される第１ビットデータ値（ＬＳＢ）を用いて、選択されたメモリセル（ＭＣｓｅｌ）がプログラムされる

そして、初期ローディング段階（Ｓ１０３０）では、第２ビットデータ値に対応するメインラッチデータがメインラッチノード（ＮＬＡＴＭ）上に記憶される。“第４データ状態不良プログラム動作”の場合であれば、論理“Ｌ”のデータがメインラッチノード（ＮＬＡＴＭ）上に記憶される。

初期読み出し記憶段階（Ｓ１０５０）で、第１ビットプログラム段階（Ｓ１０１０）でプログラムされたメモリセル（ＭＣｓｅｌ）は所定の第１基準電圧にドライビングされ、第１ビットデータ値に対応するサブ−ラッチデータがサブ−ラッチブロック３００に記憶されるようにする制御動作を行う。第１基準電圧は第１スレショルド電圧グループと第２スレショルド電圧グループを区分するのに利用され、望ましくは、第１基準電圧は第１読み出し電圧（ＶＲ１）である。

“第４データ状態不良プログラム動作”であれば、第１読み出し電圧（ＶＲ１）によって読み出されたメモリセル（ＭＣｓｅｌ）は“オン（ｏｎ）セル”である。したがって、第１データ状態の第１ビットデータ値に対応する論理“Ｈ”のサブ−ラッチデータがサブ−ラッチブロック３００のサブ−ラッチノード（ＮＬＡＴＳ）上に記憶される。

初期読み出し記憶段階（Ｓ１０５０）は、サブ−ラッチ初期化段階（１０５１）、初期読み出し段階（Ｓ１０５３）およびサブ−ラッチ記憶段階（Ｓ１０５５）を含む。
サブ−ラッチ初期化段階（Ｓ１０５１）では、サブ−ラッチデータが論理“Ｈ”に初期化される。

初期読み出し段階（Ｓ１０５３）で、第１ビットプログラム段階（Ｓ１０１０）でプログラムされたメモリセル（ＭＣｓｅｌ）は第１ビットデータ値をビットライン（ＢＬ）に反映させるように駆動される。ここで、初期読み出し段階（Ｓ１０５３）は第１基準電圧ドライビング段階（Ｓ１０５３ａ）およびビットライン反映段階（Ｓ１０５３ｂ）を含む。

第１基準電圧ドライビング段階（Ｓ１０５３ａ）では、メモリセル（ＭＣｓｅｌ）が第１基準電圧に駆動される。第１ビットデータ値が“１”の場合には、メモリセル（ＭＣｓｅｌ）はターンオンされる。一方、第１ビットデータ値が“０”の場合には、メモリセル（ＭＣｓｅｌ）はターンオフされる。

ビットライン反映段階（Ｓ１０５３ｂ）では、第１基準電圧ドライビング段階（Ｓ１０５３ａ）で引き出された第１ビットデータ値をビットライン（ＢＬ）、すなわちサブ−ビットライン（ＢＬｓ）に反映する。第１ビットデータ値が“１”の場合には、サブ−ビットライン（ＢＬｓ）の電圧レベルは接地電圧（ＶＳＳ）に下降する。一方、第１ビットデータ値が“０”の場合には、サブ−ビットライン（ＢＬｓ）はプレチャージされた電圧レベルを維持する。

サブ−ラッチ記憶段階（Ｓ１０５５）はサブ−ラッチフリップ段階（Ｓ１０５５ａ）を含み、サブ−ラッチデータはサブ−ビットライン（ＢＬｓ）の電圧レベルによってフリップされ、究極的にサブ−ラッチデータはビットライン（ＢＬ）の電圧レベルである。すなわち、第１ビットデータ値が“１”の場合は、サブ−ラッチデータは初期の論理“Ｈ”を維持する。一方、第１ビットデータ値が“０”の場合には、サブ−ラッチデータは論理“Ｈ”状態から論理“Ｌ”状態にフリップされる。
初期読み出し記憶段階（Ｓ１０５０）の実行後、第２ビットプログラム段階（Ｓ１０７０）が実行される。

第２ビットプログラム段階（Ｓ１０７０）では、初期ローディング段階（Ｓ１０３０）で記憶されたメインラッチデータ、究極的には外部から提供される第２ビットデータ値をメモリセル（ＭＣｓｅｌ）にプログラムさせるための動作が実行される。“第４データ状態不良プログラム動作”であれば、メモリセル（ＭＣｓｅｌ）を“第４データ状態”にプログラムさせるための動作が実行されるが、メモリセル（ＭＣｓｅｌ）のスレショルド電圧は第３確認電圧（ＶＦ３）より未だ低い。
前記第２ビットプログラム段階（Ｓ１０７０）の実行後、前記１次確認読み出し段階（Ｓ１０９０）および前記サブ−ラッチドライビング段階（Ｓ１１１０）が実行される。

１次確認読み出し段階（Ｓ１０９０）では、メモリセル（ＭＣｓｅｌ）の第２ビットデータ値をメインセンシングノード（ＮＳＥＮＭ）上に反映するために、メモリセル（ＭＣｓｅｌ）が第２基準電圧に駆動される。前記第２基準電圧は前記第２スレショルド電圧グループと第３スレショルド電圧グループとを区分するのに利用され、望ましくは第２確認読み出し電圧（ＶＦ２）である。“第４データ状態不良プログラム動作”であれば、第２確認読み出し電圧（ＶＦ２）によって読み出されたメモリセル（ＭＣｓｅｌ）は“オフ（ｏｆｆ）セル”である。したがって、第２ビットデータ値に対応して、メインセンシングノード（ＮＳＥＮＭ）が論理“Ｈ”状態のデータ値を有するように、メモリセル（ＭＣｓｅｌ）が駆動される。

一方、サブ−ラッチドライビング段階（Ｓ１１１０）では、初期読み出し記憶段階（Ｓ１０５０）で記憶されたサブ−ラッチデータを究極的にメインセンシングノード（ＮＳＥＮＭ）に反映するために、サブ−ラッチブロック３００が駆動される。“第４データ状態不良プログラム動作”であれば、初期読み出し記憶段階（Ｓ１０５０）で“Ｈ”のサブ−ラッチデータが記憶されるので、論理“Ｌ”状態がメインセンシングノード（ＮＳＥＮＭ）上に反映されるように、サブ−ラッチブロック３００が駆動される。
１次確認読み出し段階（Ｓ１０９０）およびサブ−ラッチドライビング段階（Ｓ１１１０）の実行によって獲得されるメインセンシングノード（ＮＳＥＮＭ）上の電圧レベルは後述する。

メモリセル（ＭＣｓｅｌ）が正常に第１または第２データ状態にプログラムされている場合、１次確認読み出し段階（Ｓ１０９０）でメモリセル（ＭＣｓｅｌ）は“オンセル”と判読されるので、メインセンシングノード（ＮＳＥＮＭ）上の電圧レベルは論理“Ｌ”状態のデータ値を有する。そして、第１データ状態から第４データ状態にプログラムされている場合も、サブ−ラッチデータは“Ｈ”の初期化状態を維持するので、メインセンシングノード（ＮＳＥＮＭ）は論理“Ｌ”状態に近いデータ値を有する。

一方、第２データ状態から第３データ状態がプログラムされた場合には、メインセンシングノード（ＮＳＥＮＭ）は論理“Ｈ”状態に近いデータ値を有する。
“第４データ状態不良プログラム動作”であれば、初期読み出し記憶段階（Ｓ１０５０）で、論理“Ｈ”状態のサブ−ラッチデータが記憶されるので、論理“Ｌ”状態のデータ値がメインセンシングノード（ＮＳＥＮＭ）上に反映される。

１次メインフリップ段階（Ｓ１１３０）では、１次確認読み出し段階（Ｓ１０９０）およびサブ−ラッチドライビング段階（Ｓ１１１０）で獲得されたメインセンシングノード（ＮＳＥＮＭ）の電圧レベルによって、メインラッチデータが選択的にフリップされる。
すなわち、第１または第２データ状態に正常にプログラムされた場合には、メインラッチノード（ＮＬＡＴＭ）上のメインラッチデータは初期ローディング段階（Ｓ１０３０）で獲得された論理“Ｈ”状態をそのまま維持する。そして、第３データ状態に正常にプログラムされた場合には、メインラッチノード（ＮＬＡＴＭ）上のメインラッチデータは論理“Ｌ”状態から論理“Ｈ”状態にフリップされる。

一方、メモリセルが第４データ状態にプログラムされた場合（“第４データ状態不良プログラム動作”を含む）には、メインラッチノード（ＮＬＡＴＭ）上のメインラッチデータは初期ローディング段階（Ｓ１０３０）で獲得された論理“Ｌ”状態をそのまま維持する。

２次確認読み出し段階（Ｓ１１５０）では、メモリセル（ＭＣｓｅｌ）が第４データ状態にプログラムされたかを判読した以後に究極的にメインセンシングノード（ＮＳＥＮＭ）上に第４データ状態を反映するために、メモリセル（ＭＣｓｅｌ）が第３基準電圧に駆動される。第３基準電圧は第３スレショルド電圧グループと第４スレショルド電圧グループとを区分するのに利用され、望ましくは、第３確認読み出し電圧（ＶＦ３）である。すなわち、正常に第４データ状態にプログラムされた場合には、メインセンシングノード（ＮＳＥＮＭ）は電源電圧（ＶＤＤ）に近い電圧レベルを有する。

“第４データ状態不良プログラム動作”であれば、第３確認読み出し電圧（ＶＦ３）によって読み出されたメモリセル（ＭＣｓｅｌ）は“オン（ｏｎ）セル”である。したがって、メインセンシングノード（ＮＳＥＮＭ）は接地電圧（ＶＳＳ）に近い電圧レベルを有する。

２次メインフリップ段階（Ｓ１１７０）では、２次確認読み出し段階（Ｓ１１５０）で獲得されたメインセンシングノード（ＮＳＥＮＭ）の電圧レベルによって、メインラッチデータが選択的にフリップされる。すなわち、メモリセル（ＭＣｓｅｌ）が正常に第４データ状態にプログラムされた場合には、メインラッチノード（ＮＬＡＴＭ）上のメインラッチデータは論理“Ｌ”状態から論理“Ｈ”状態にフリップされる。

“第４データ状態不良プログラム動作”であれば、メインラッチノード（ＮＬＡＴＭ）上のメインラッチデータは初期ローディング段階（Ｓ１０３０）で獲得された論理“Ｌ”状態をそのまま維持する。
確認スキャン段階（Ｓ１１９０）では、１次メインフリップ段階（Ｓ１１３０）および２次メインフリップ段階（Ｓ１１７０）の実行によって獲得されたメインラッチデータに対応する内部出力データが発生する。

すなわち、メモリセル（ＭＣｓｅｌ）が第１〜第４データ状態に正常にプログラムされる場合、すべてのメインラッチデータの電圧レベルは論理“Ｈ”である。したがって、確認スキャン段階（Ｓ１１９０）で、論理“Ｌ”状態のデータが内部出力ライン（ＩＤＯＵＴ）およびグローバル出力ライン（ＧＤＯＵＴ）の両方に提供され、よって、データプログラムが所望とおり実行されることが分かることになる。

“第４データ状態不良プログラム動作”では、１次メインフリップ段階（Ｓ１１３０）および２次メインフリップ段階（Ｓ１１７０）が実行された後にも、メインラッチデータの電圧レベルは論理“Ｌ”である。したがって、確認スキャン段階（Ｓ１１９０）で、内部出力ライン（ＩＤＯＵＴ）およびグローバル出力ライン（ＧＤＯＵＴ）は論理“Ｈ”状態を維持して、データプログラム不良が表示される。

図２１ａ〜図２１ｂは第１データビット値、すなわち本発明の実施例によるマルチ−ビット不揮発性半導体メモリ装置の最下位ビット（ＬＳＢ）の読み出し過程での主要な信号およびノード電圧を示すタイミング図である。ここで、このようなプログラミング過程は“第１データビット値（ＬＳＢ）”読み出しモード（ＬＳＢＲＤ）という。

説明の目的上、図２１ａ〜図２１ｂは、九つＬＳＢＲＤ区間、すなわちビットラインディスチャージおよびページバッファリセット区間（以下、“ＬＳＢＲＤ１区間”という）、第１ビットラインプレチャージ区間（以下、“ＬＳＢＲＤ２区間”という）、第１ビットラインデベロップ区間（以下、“ＬＳＢＲＤ３区間”という）、第１センシング区間（以下、“ＬＳＢＲＤ４区間”という）、第２ビットラインプレチャージ区間（以下、“ＬＳＢＲＤ５区間”という）、第２ビットラインデベロップ区間（以下、“ＬＳＢＲＤ６区間”という）、第２センシング区間（以下、“ＬＳＢＲＤ７区間”という）、回復区間（以下、“ＬＳＢＲＤ８区間”という）、およびデータ引き出し区間（以下、“ＬＳＢＲＤ９区間”という）に分けられる。

説明の目的上、ここで、“ＬＳＢＲＤ１区間”はページバッファリセット区間（以下、“ＬＳＢＲＤ１ａ区間”という）とビットラインディスチャージ区間（以下、“ＬＳＢＲＤ１ｂ区間”という）とに分けられる。“ＬＳＢＲＤ１ａ区間”では、メインバッファブロック２００のメインラッチノード（ＮＬＡＴＭ）が論理“Ｌ”状態、すなわち接地電圧（ＶＳＳ）にリセットされる。そして、“ＬＳＢＲＤ１ｂ区間”では、ビットライン（ＢＬｅ、ＢＬｏ、ＢＬｍおよびＢＬｓ）が接地電圧（ＶＳＳ）にディスチャージされる。

つぎに、“ＬＳＢＲＤ１ａ区間”でのメインラッチノード（ＮＬＡＴＭ）のリセット過程を説明する。
“ＬＳＢＲＤ１ａ区間”で、バッファ選択アドレス（Ｙｐ）は論理“Ｈ”であるので、メインラッチドライビングトランジスタ２１５ａは“ターンオン”である。そして、メイン選択アドレス（Ｙｑ）とサブ−選択アドレス（Ｙｒ）とが共に論理“Ｈ”であるので、ブロックデコーディング信号（／ＢＬＤＥＣ）の電圧レベルは論理“Ｌ”状態に変化される。この際、第１グローバル入力ライン（ＧＤＩ）の電圧レベルは論理“Ｈ”で、第２グローバル入力ライン（ｎＧＤＩ）は論理“Ｌ”である。したがって、第１内部入力ライン（ＩＤＩ）の電圧レベルは論理“Ｌ”で、第２内部入力ライン（ｎＩＤＩ）の電圧レベルは論理“Ｈ”である。前記第１ラッチ伝送トランジスタ２１３ａは“オフ（ｏｆｆ）状態”であり、第２ラッチ伝送トランジスタ２１３ｂは“オン（ｏｎ）状態”である。したがって、メインラッチユニット２１１のノード（Ｎ２１１ａ）上の電圧レベルは論理“Ｈ”状態に変化され、メインラッチノード（ＮＬＡＴＭ）は論理“Ｌ”状態にリセットされる。

つぎに、“ＬＳＢＲＤ１ｂ区間”でのビットライン（ＢＬｅ、ＢＬｏ、ＢＬｍおよびＢＬｓ）のディスチャージ過程を説明する。
“ＬＳＢＲＤ１ｂ区間”では、選択されなかったワードライン（ＷＬ＜ｎ：２＞）には読み出し電圧（ＶＲＥＡＤ、例えば５Ｖ）が印加され、選択されたワードライン（ＷＬ１）には接地電圧（ＶＳＳ）が印加される。そして、読み出し電圧（ＶＲＥＡＤ）がストリング選択ライン（ＳＳＬ）およびグラウンド選択ライン（ＧＳＬ）に共に印加され、接地電圧（ＶＳＳ）が共通ソースライン（ＣＳＬ）に印加される。また、制御信号（ＳＨＬＤＨｅＭ、ＳＨＬＤＨｅＳ、ＳＨＬＤＨｏＭ、ＳＨＬＤＨｏＳ）は接地電圧（ＶＳＳ）に設定され、制御信号（ＳＨＬＤＬｅＭ、ＳＨＬＤＬｅＳ、ＳＨＬＤＬｏＭ、ＳＨＬＤＬｏＳ、ＢＬＳＬＴｅＭ、ＢＬＳＬＴｅＳ、ＳＯＢＬＫＭ、ＳＯＢＬＫＳ）は電源電圧（ＶＤＤ）に設定される。このように、ビットライン（ＢＬｅ、ＢＬｏ、ＢＬｍおよびＢＬｓ）は接地電圧（ＶＳＳ）にディスチャージされる。

ついで、選択されたメモリセル（ＭＣｓｅｌ）に記憶されたデータ値を感知するために、偶数ビットライン（ＢＬｅ）とメインビットライン（ＢＬｍ）とを所定のプレチャージ電圧（例えば、０．８Ｖ）にプレチャージする“ＬＳＢＲＤ２区間”が実行される。

“ＬＳＢＲＤ２区間”で、選択されたワードライン（ＷＬ１）には第１基準電圧である接地電圧（ＶＳＳ）が印加され、選択されなかったワードライン（ＷＬ＜ｎ：２＞）には読み出し電圧（ＶＲＥＡＤ）が印加される。したがって、選択されたメモリセル（ＭＣｓｅｌ）に記憶されたデータによって、選択されたメモリセル（ＭＣｓｅｌ）のオン／オフの状態が制御される。選択されたメモリセル（ＭＣｓｅｌ）に記憶されたデータが第１データ状態（本実施例では、“１１”）の場合には、選択されたメモリセル（ＭＣｓｅｌ）は“オン”状態にあり、記憶されたデータが第２〜第４データ状態（本実施例では、“１０”、“００”および“０１”）の場合には、選択されたメモリセル（ＭＣｓｅｌ）は“オフ”状態にある。

“ＬＳＢＲＤ２区間”では、制御信号（ＳＨＬＤＬｅＭ、ＳＨＬＤＬｅＳ）の電圧レベルは接地電圧（ＶＳＳ）に変化される。したがって、前記偶数ビットライン（ＢＬｅ）および前記メインビットライン（ＢＬｍ）のディスチャージ状態は解除される。この際、制御信号（ＳＨＬＤＬｏＭ、ＳＨＬＤＬｏＳ）は電源電圧（ＶＤＤ）に維持される。したがって、奇数ビットライン（ＢＬｏ）の電圧レベルは接地電圧（ＶＳＳ）となり、偶数ビットライン（ＢＬｅ）間の遮断ライン（ｓｈｉｅｌｄｉｎｇ ｌｉｎｅ）として機能する。

そして、メインプレチャージ信号（／ＰＬＯＡＤＭ）が電源電圧（ＶＤＤ）から第１予備電圧（ＶＰＲＥ１）に変化して、一定時間第１予備電圧（ＶＰＲＥ１）を維持した後、メインプレチャージ信号（／ＰＬＯＡＤＭ）は接地電圧（ＶＳＳ）に下降する。したがって、メインプレチャージトランジスタ２３０ａがターンオンされて、メインセンシングノード（ＮＳＥＮＭ）は電源電圧（ＶＤＤ）にプレチャージされる。

この際、メインビットライン遮断信号（ＢＬＳＨＦＭ）の電圧レベルは、電源電圧（ＶＤＤ）と接地電圧（ＶＳＳ）との間の電圧レベルを有する第２予備電圧（ＶＰＲＥ２）に変化する。したがって、メインセンシングノード（ＮＳＥＮＭ）とメインビットライン（ＢＬｍ）とは電気的に互いに連結される。前述したように、メインビットライン遮断信号（ＢＬＳＨＦＭ）が第２予備電圧（ＶＰＲＥ２）でメインビットライン遮断トランジスタ２４０ａをゲートさせる。したがって、メインプレチャージトランジスタ２３０ａから供給される電流によって、メインビットライン（ＢＬｍ）が第２予備電圧（ＶＰＲＥ２）よりメインビットライン遮断トランジスタ２４０ａのスレショルド電圧だけ低いレベルまでプレチャージされる。

ついで、メインビットライン（ＢＬｍ）が選択されたメモリセル（ＭＣｓｅｌ）に記憶されたデータを感知して、感知されたデータをデベロップさせる“ＬＳＢＲＤ３区間”過程が実行される。
“ＬＳＢＲＤ３”区間で、メインビットライン遮断信号（ＢＬＳＨＦＭ）は接地電圧（ＶＳＳ）であるので、メインビットライン遮断トランジスタ（２４０ａ）はオフ（ｏｆｆ）状態に設定される。したがって、メインビットライン（ＢＬｍ）はメインセンシングノード（ＮＳＥＮＭ）から電気的に分離され、メインビットライン（ＢＬｍ）のデベロップが進行される。

選択されたメモリセル（ＭＣｓｅｌ）に記憶されたデータ値が第１データ状態（本実施例では、“１１”）の場合には、メインビットライン（ＢＬｍ）上のデータは共通ソースライン（ＣＳＬ）にディスチャージされる。したがって、メインビットライン（ＢＬｍ）は接地電圧（ＶＳＳ）に近接する。そして、選択されたメモリセル（ＭＣｓｅｌ）のデータ値が第２〜第４データ状態（本実施例では、“１０”、“００”および“０１”）のいずれか一つの場合には、メインビットライン（ＢＬｍ）上の電圧レベルは、漏洩電流による影響を除き、変化しない。

そして、メインプレチャージトランジスタ（２３０ａ）は“ターンオン”状態を維持した後、“ＬＳＢＲＤ３”区間が終わる直前に“ターンオフ”される。したがって、メインセンシングノード（ＮＳＥＮＭ）は電源電圧（ＶＤＤ）を維持してからフローティング（ｆｌｏａｔｉｎｇ）状態となる。
ついで、デベロップされたメインビットライン（ＢＬｍ）のデータ、すなわちメインビットライン（ＢＬｍ）上の電圧レベルに対応するデータをメインバッファブロック２００のメインラッチノード（ＮＬＡＴＭ）に記憶させる“ＬＳＢＲＤ４区間”が実行される。

まず、“ＬＳＢＲＤ３”区間で発生するメインセンシングノード（ＮＳＥＮＭ）のフローティング状態がそのまま維持される。ついで、メインビットライン遮断信号（ＢＬＳＨＦＭ）の電圧レベルは第３予備電圧（ＶＰＲＥ３）に変化し、メインビットライン遮断トランジスタ（２４０ａ）をターンオンさせる。本実施例によれば、第３予備電圧（ＶＰＲＥ３）は接地電圧（ＶＳＳ）と電源電圧（ＶＤＤ）との間の電圧である。したがって、デベロップされたメインビットライン（ＢＬｍ）の電圧レベルによって、メインセンシングノード（ＮＳＥＮＭ）の電圧レベルが決定される。

この際、第１内部入力ライン（ＩＤＩ）のデータ値が論理“Ｈ”状態に変化することにより、第１ラッチ伝送トランジスタ（２１３ａ）は“ターンオン”される。そして、メインラッチノード（ＮＬＡＴＭ）は、メインビットライン（ＢＬｍ）の電圧レベルによって決定されて、究極的に選択されたメモリセル（ＭＣｓｅｌ）に記憶されたデータに対応するメインセンシングノード（ＮＳＥＮＭ）上にロードされたデータを記憶する。すなわち、選択されたメモリセル（ＭＣｓｅｌ）のデータ値が第１データ状態（本実施例では、“１１”）の場合には、メインビットライン（ＢＬｍ）とメインセンシングノード（ＮＳＥＮＭ）とは前記接地電圧（ＶＳＳ）に近い電圧である。したがって、メイン読み出しラッチ信号（ＬＣＨＭ）が論理“Ｈ”状態にイネーブルされても、メインラッチノード（ＮＬＡＴＭ）上のメインラッチデータは論理“Ｌ”状態を維持する。

選択されたメモリセル（ＭＣｓｅｌ）に記憶されたデータ値が第２〜第４データ状態（本実施例では、“１０”、“００”、“０１”）のいずれか一つの場合には、メインビットライン（ＢＬｍ）が初期にプレチャージされた電圧レベルを維持して、メインセンシングノード（ＮＳＥＮＭ）は論理“Ｈ”状態を維持する。したがって、メイン読み出しラッチ信号（ＬＣＨＭ）が論理“Ｈ”にイネーブルされれば、メインラッチノード（ＮＬＡＴＭ）のメインラッチデータは論理“Ｈ”状態にフリップされる。

ついで、第２ビットラインプレチャージ区間（ＬＳＢＲＤ５区間）、第２ビットラインデベロップ区間（ＬＳＢＲＤ６区間）および第２センシング区間（ＬＳＢＲＤ７区間）の過程が実行される。
後述するものを除き、“ＬＳＢＲＤ５区間”、“ＬＳＢＲＤ６区間”および “ＬＳＢＲＤ７区間”で行われる動作は“ＬＳＢＲＤ２区間”、“ＬＳＢＲＤ３区間”および“ＬＳＢＲＤ４区間”とそれぞれほぼ同一である。

具体的に、“ＬＳＢＲＤ２区間”、“ＬＳＢＲＤ３区間”および“ＬＳＢＲＤ４区間”では、第１基準電圧（ＶＳＳ）が選択されたワードライン（ＷＬ１）に印加される一方、“ＬＳＢＲＤ５区間”、“ＬＳＢＲＤ６区間”および“ＬＳＢＲＤ７区間”では、第３基準電圧（約２．３Ｖ）が選択されたワードライン（ＷＬ１）に印加される。したがって、選択されたメモリセル（ＭＣｓｅｌ）に記憶されたデータが第１〜前記第３データ状態（本実施例では、“１１”、“１０”、“００”）のいずれか一つの場合には、選択されたメモリセル（ＭＣｓｅｌ）は“オン”状態にある。記憶されたデータ値が第４データ状態（本実施例では、“０１”）の場合には、選択されたメモリセル（ＭＣｓｅｌ）は“オン”状態にある。

“ＬＳＢＲＤ６区間”および“ＬＳＢＲＤ７区間”で得られたメインビットライン（ＢＬｍ）およびメインセンシングノード（ＮＳＥＮＭ）上の電圧レベルは、“ＬＳＢＲＤ３区間”および“ＬＳＢＲＤ４区間”と多少異なる。すなわち、“ＬＳＢＲＤ６区間”および“ＬＳＢＲＤ７区間”で、選択されたメモリセル（ＭＣｓｅｌ）のデータ値が第１〜第３データ状態（本実施例では、“１１”、“１０”および“００”）のいずれか一つの場合には、メインビットライン（ＢＬｍ）およびメインセンシングノード（ＮＳＥＮＭ）上の電圧レベルは接地電圧（ＶＳＳ）に接近する。そして、選択されたメモリセル（ＭＣｓｅｌ）に記憶されたデータ値が第４データ状態（本実施例では、“０１”）の場合には、メインビットライン（ＢＬｍ）およびメインセンシングノード（ＮＳＥＮＭ）上の電圧レベルはほとんど変化しない。

また、“ＬＳＢＲＤ７区間”は、“ＬＳＢＲＤ４区間”では第１内部入力ライン（ＩＤＩ）が論理“Ｈ”であるが、“ＬＳＢＲＤ７区間”では第２内部入力ライン（ｎＩＤＩ）が論理“Ｈ”という点で、“ＬＳＢＲＤ４区間”と異なる。
したがって、“ＬＳＢＲＤ４区間”でメインラッチデータが論理“Ｌ”状態から論理“Ｈ”状態にフリップされる一方、“ＬＳＢＲＤ７区間”でメインラッチデータは論理“Ｈ”状態か論理“Ｌ”状態にフリップされる。

したがって、選択されるメモリセル（ＭＣｓｅｌ）のデータ値が第４データ状態（本実施例では、“０１”）の場合に、メインラッチデータは論理“Ｈ”状態から論理“Ｌ”状態にフリップされる。
結果的に、“ＬＳＢＲＤ７区間”でメイン読み出しラッチ信号（ＬＣＨＭ）が論理“Ｈ”にイネーブルされた後、メインラッチノード（ＮＬＡＴＭ）のメインラッチデータの論理状態は次のようである。

すなわち、選択されたメモリセル（ＭＣｓｅｌ）のデータ値が第１または第４データ状態（本実施例では、“１１”または“０１”）の場合、すなわち第１ビットデータ値（ＬＳＢ）が“１”の場合には、メインラッチノード（ＮＬＡＴＭ）のメインラッチデータの電圧レベルは論理“Ｌ”である。そして、選択されたメモリセル（ＭＣｓｅｌ）のデータ値が第２または第３データ状態（本実施例では、“１０”または“００”）の場合、すなわち第１ビットデータ値（ＬＳＢ）が“０”の場合には、メインラッチノード（ＮＬＡＴＭ）のメインラッチデータの電圧レベルは論理“Ｈ”である。

“ＬＳＢＲＤ５区間”、“ＬＳＢＲＤ６区間”および“ＬＳＢＲＤ７区間”で行われるそのほかの動作は“ＬＳＢＲＤ２区間”、“ＬＳＢＲＤ３区間”および“ＬＳＢＲＤ４区間”で行われる動作と同一であるので、それについての具体的な説明は重複を避けるために省略する。
ついで、メインビットライン（ＢＬｍ）とメインセンシングノード（ＮＳＥＮＭ）とをリセットさせる“ＬＳＢＲＤ８区間”が実行される。

“ＬＳＢＲＤ８”区間で、制御信号（ＳＨＬＤＬｅＭ、ＳＨＬＤＬｅＳ）の電圧レベルは電源電圧（ＶＤＤ）に変化し、制御信号（ＢＬＳＬＴｅＭ、ＢＬＳＬＴｅＳおよびＳＯＢＬＫＭ）の電圧レベルは読み出し電圧（ＶＲＥＡＤ）から電源電圧（ＶＤＤ）に変化する。したがって、メインビットライン（ＢＬｍ）とメインセンシングノード（ＮＳＥＮＭ）とは接地電圧（ＶＳＳ）にリセットされる。
そして、選択されなかったワードライン（ＷＬ＜ｎ：２＞）、ストリング選択ライン（ＳＳＬ）、グラウンド選択ライン（ＧＳＬ）の電圧レベルは読み出し電圧（ＶＲＥＡＤ）から接地電圧（ＶＳＳ）に変化する。

ついで、“ＬＳＢＲＤ７区間”でメインラッチノード（ＮＬＡＴＭ）に記憶されたメインラッチデータに対応するデータを内部出力ライン（ＩＤＯＵＴ）を通じてグローバル出力ライン（ＧＤＯＵＴ）に出力する“ＬＳＢＲＤ９区間”が実行される。
“ＬＳＢＲＤ９区間”では、バッファ選択アドレス（Ｙｐ）とブロックデコーディング信号（／ＢＬＤＥＣ）がパルスの形態で活性化される。そして、ブロックデコーディング信号（／ＢＬＤＥＣ）の活性化に応答して、メインラッチデータに対応するデータが内部出力ライン（ＩＤＯＵＴ）を通じてグローバル出力ライン（ＧＤＯＵＴ）に伝送される。

本実施例の例において、グローバル出力ライン（ＧＤＯＵＴ）は、ブロックデコーディング信号（／ＢＬＤＥＣ）の活性化の前に、出力ラインプレチャージ回路（図示せず）によって電源電圧（ＶＤＤ）にプレチャージされる。
したがって、選択されたメモリセル（ＭＣｓｅｌ）の第１ビットデータ値（ＬＳＢ）が“１”の場合には、メインラッチノード（ＮＬＡＴＭ）上のデータは論理“Ｌ”であるので、グローバル出力ライン（ＧＤＯＵＴ）上のデータは“Ｈ”状態に変化される。そして、選択されたメモリセル（ＭＣｓｅｌ）の第１ビットデータ値（ＬＳＢ）が“０”の場合には、メインラッチノード（ＮＬＡＴＭ）上のデータは論理“Ｈ”であるので、グローバル出力ライン（ＧＤＯＵＴ）のデータは“Ｌ”にディスチャージされる。このように、グローバル出力ライン（ＧＤＯＵＴ）は選択されたメモリセル（ＭＣｓｅｌ）の最下位ビット（ＬＳＢ）として表示される信号を出力する。

図２２ａおよび図２３ｂは、本発明の一実施例によるマルチ−ビット不揮発性半導体メモリ装置の第２データビット値、すなわち最上位ビット値（ＭＳＢ）の読み出し過程での主要信号および主要ノード電圧を示すタイミング図である。このようなプログラミング過程は、“第２データビット値（ＭＳＢ）”読み出しモード（ＭＳＢＲＤ）という。

説明の目的上、図２２ａおよび図２３ｂは、六つのＭＳＢＲＤ区間、すなわち、ビットラインディスチャージおよびページバッファリセット区間（以下、“ＭＳＢＲＤ１区間”という）、ビットラインプレチャージ区間（以下、“ＭＳＢＲＤ２区間”という）、ビットラインデベロップ区間（以下、“ＭＳＢＲＤ３区間”という）、センシング区間（以下、“ＭＳＢＲＤ４区間”という）、回復区間（以下、“ＭＳＢＲＤ５区間”という）、およびデータ引き出し区間（以下、“ＭＳＢＲＤ６区間”という）に分けられる。

後述するものを除き、図２２ａおよび図２２ｂでの“ＭＳＢＲＤ１区間”〜“ＭＳＢＲＤ４区間”で行われる動作は前述した図２１ａおよび図２１ｂでの“ＬＳＢＲＤ１区間”〜“ＬＳＢＲＤ４区間”とほぼ同一である。
“ＬＳＢＲＤ１区間〜“ＬＳＢＲＤ４区間”では、第１基準電圧である接地電圧（ＶＳＳ）が選択されたワードライン（ＷＬ１）に印加される一方、“ＭＳＢＲＤ１区間〜“ＭＳＢＲＤ４区間”では、約１．３Ｖの第２基準電圧が選択されたワードライン（ＷＬ１）に印加される。

したがって、選択されたメモリセル（ＭＣｓｅｌ）に記憶されたデータ値が第１および第２データ状態（本実施例では、“１１”、“１０”）のいずれか一つの場合には、選択されたメモリセル（ＭＣｓｅｌ）は“オン”状態にある。記憶されたデータ値が第３および第４データ状態（本実施例では、“００”、“０１”）のいずれか一つの場合には、選択されたメモリセル（ＭＣｓｅｌ）は“オフ”状態にある。

したがって、“ＭＳＢＲＤ３区間”および“ＭＳＢＲＤ４区間”でのメインビットライン（ＢＬｍ）およびメインセンシングノード（ＮＳＥＮＭ）の電圧レベルは、次のように、“ＬＳＢＲＤ３区間”および“ＬＳＢＲＤ４区間”と多少異なる。すなわち、“ＭＳＢＲＤ３区間”および“ＭＳＢＲＤ４区間”で、選択されたメモリセル（ＭＣｓｅｌ）のデータ値が第１および第２データ状態（本実施例では、“１１”、“１０”）のいずれか一つの場合には、メインビットライン（ＢＬｍ）およびメインセンシングノード（ＮＳＥＮＭ）は接地電圧（ＶＳＳ）に接近する。そして、選択されたメモリセル（ＭＣｓｅｌ）のデータ値が第３〜第４データ状態（本実施例では、“００”、“０１”）のいずれか一つの場合には、メインビットライン（ＢＬｍ）およびメインセンシングノード（ＮＳＥＮＭ）の電圧レベルはほとんど変化しない。

“ＭＳＢＲＤ４区間”でメイン読み出しラッチ信号（ＬＣＨＭ）が論理“Ｈ”にイネーブルされた後、メインラッチノード（ＮＬＡＴＭ）のメインラッチデータの論理状態は次のようである。
選択されたメモリセル（ＭＣｓｅｌ）に記憶されたデータ値が第１または第２データ状態（本実施例では、“１１”または“１０”）の場合、すなわち第２ビットデータ値（ＭＳＢ）が論理“１”の場合には、メインラッチノード（ＮＬＡＴＭ）のメインラッチデータは論理“Ｌ”である。そして、選択されたメモリセル（ＭＣｓｅｌ）に記憶されたデータ値が第３または第４データ状態（本実施例では、“００”、“０１”）の場合、すなわち第２ビットデータ値（ＭＳＢ）が“０”の場合には、メインラッチノード（ＮＬＡＴＭ）のメインラッチデータは論理“Ｈ”である。

“ＭＳＢＲＤ１区間”〜“ＭＳＢＲＤ４”区間で行われるそのほかの動作は“ＬＳＢＲＤ１区間”〜“ＬＳＢＲＤ４”区間で行われる動作と同一であるので、本明細書では、それについての具体的な説明は重複を避けるために省略する。
ついで、ＭＳＢＲＤ５区間およびＭＳＢＲＤ６区間での過程が実行され、後述するものを除き、図２１ａおよび図２２ｂのＬＳＢＲＤ８およびＬＳＢＲＤ９で行われる動作とほぼ同一であるので、本明細書で、それについての具体的な説明は重複を避けるために省略する。

選択されたメモリセル（ＭＣｓｅｌ）の第２ビットデータ値（ＭＳＢ）が“１”の場合には、メインラッチノード（ＮＬＡＴＭ）のデータは“Ｌ”であるので、グローバル出力ライン（ＧＤＯＵＴ）のデータは“Ｈ”となる。そして、選択されたメモリセル（ＭＣｓｅｌ）の第２ビットデータ値（ＭＳＢ）が“０”の場合には、メインラッチノード（ＮＬＡＴＭ）のデータは“Ｈ”であるので、グローバル出力線（ＧＤＯＵＴ）のデータは論理“Ｌ”状態にディスチャージされる。このように、選択されたメモリセル（ＭＣｓｅｌ）の最上位ビット（ＭＳＢ）として表示されるデータがグローバル出力ライン（ＧＤＯＵＴ）上に出力される。

図２３は本発明の一実施例によるマルチ−ビット不揮発性半導体メモリ装置の読み出し方法を示すフローチャートである。
図２３に示す読み出しモードでの駆動方法は、第１メインラッチデータ初期化段階（Ｓ１４１０）、第１ビットデータ値の１次読み出し段階（Ｓ１４３０）、第１ビットデータ値の２次読み出し段階（Ｓ１４５０）、第１ビットデータ値確認段階（Ｓ１４７０）、第２メインラッチデータ初期化段階（Ｓ１４９０）、第２ビットデータ値読み出し段階（Ｓ１５１０）、および第２ビットデータ値確認段階（Ｓ１５３０）を含む。

第１メインラッチデータ初期化段階（Ｓ１４１０）では、メインラッチノード（ＮＬＡＴＭ）に記憶されたメインラッチデータが論理“Ｌ”に初期化される。この際、メインラッチドライビングユニット２１５から提供されるメインラッチドライビング電圧が用いられる。
第１ビットデータ値の１次読み出し段階（Ｓ１４３０）では、選択されたメモリセル（ＭＣｓｅｌ）が第１基準電圧に駆動される。

この際、メモリセル（ＭＣｓｅｌ）に記憶されたデータが第２〜第４データ状態（本実施例では、“１０”、“００”および“０１”）のいずれか一つの場合には、メインラッチデータが論理“Ｌ”から論理“Ｈ”にフリップされる。そして、メインラッチデータは、メインセンシング応答ユニット２１７から提供されるメインセンシング応答電圧を用いてフリップされる。一方、メモリセル（ＭＣｓｅｌ）に記憶されたデータが第１データ状態（本実施例では、“１１”）の場合には、メインラッチデータはフリップされない。

第１ビットデータ値の２次読み出し段階（Ｓ１４５０）では、選択されたメモリセル（ＭＣｓｅｌ）が第３基準電圧に駆動される。この際、メモリセル（ＭＣｓｅｌ）に記憶されたデータが第４データ状態（本実施例では、“０１”）の場合には、メインラッチデータが論理“Ｈ”状態から論理“Ｌ”状態にフリップされる。そして、メインラッチデータはメインセンシング応答電圧を用いてフリップされる。一方、メモリセル（ＭＣｓｅｌ）に記憶されたデータが第１〜第３データ状態（本実施例では、“１１”、“１０”および“００”）のいずれか一つの場合には、メインラッチデータはフリップされない。

第１ビットデータ値確認段階（Ｓ１４７０）では、第１ビットデータ値の２次読み出し段階（Ｓ１４５０）の実行によって獲得されたメインラッチデータによって、内部出力ライン（ＩＤＯＵＴ）およびグローバル出力ライン（ＧＤＯＵＴ）が駆動される。そして、第１ビットデータ値確認段階（Ｓ１４７０）で、第１ビットデータ値（ＬＳＢ）が確認される。

第２メインラッチデータ初期化段階（Ｓ１４９０）では、メインラッチノード（ＮＬＡＴＭ）に記憶されたメインラッチデータがさらに論理“Ｌ”状態に初期化される。この際、メインラッチドライビングユニット２１５から提供されるメインラッチドライビング電圧が用いられる。

第２ビットデータ値読み出し段階（Ｓ１５１０）で、選択されたメモリセル（ＭＣｓｅｌ）は第２基準電圧によって駆動される。この際、メモリセル（ＭＣｓｅｌ）に記憶されたデータが第３および第４データ状態（本実施例では、“００”および“０１”）のいずれか一つの場合には、メインラッチデータが論理“Ｌ”状態から論理“Ｈ”状態にフリップされる。そして、メインラッチデータは、メインセンシング応答ユニット２１７から提供されるメインセンシング応答電圧を用いてフリップされる。一方、メモリセル（ＭＣｓｅｌ）に記憶されたデータが第１および第２データ状態（本実施例では、“１１”および“１０”）のいずれか一つの場合には、メインラッチデータはフリップされない。

第２ビットデータ値確認段階（Ｓ１５３０）では、第２ビットデータ値読み出し段階（Ｓ１５１０）の実行によって得られたメインラッチデータによって、内部出力ライン（ＩＤＯＵＴ）およびグローバル出力ライン（ＧＤＯＵＴ）が駆動される。そして、第２ビットデータ値確認段階（Ｓ１５３０）で、第２ビットデータ値（ＭＳＢ）が確認される。

まとめると、本発明のマルチビット不揮発性半導体メモリ装置の読み出しモードでの動作により、二つの確認段階（Ｓ１４７０、Ｓ１５３０）で、グローバル出力ライン（ＧＤＯＵＴ）のデータ値を確認することにより、選択されたメモリセル（ＭＣｓｅｌ）のデータ状態が分かる。
このように、グローバル出力ライン（ＧＤＯＵＴ）上の最下位ビット値（ＬＳＢ）および最上位ビット値（ＭＳＢ）が二つの確認段階（Ｓ１４７０、Ｓ１５３０）で確認される。

図２４は本発明の実施例によるマルチ−ビット不揮発性半導体メモリ装置の消去動作過程での主要信号および主要ノード電圧を示すタイミング図である。
説明の目的上、図２４は、六つの区間、すなわち消去実行区間（以下、“ＥＲＳ１区間”という）、第１回復区間（以下、“ＥＲＳ２区間”という）、第２回復区間（以下、“ＥＲＳ３区間”という）、第１確認読み出し区間（以下、“ＥＲＳ４区間”という）、第２確認読み出し区間（以下、“ＥＲＳ５区間”という）、およびＹ−スキャン区間（以下、“ＥＲＳ６区間”という）に分けられる。

“ＥＲＳ１区間”では、消去電圧（ＶＥＲＳ）がメモリセル（ＭＣ）のバルクの領域に印加され、対応メモリセルからデータを消去するために、約０．３Ｖの電圧が選択されたワードラインに印加される。本発明の実施例では、消去電圧（ＶＥＲＳ）は約２０Ｖである。そして、選択されなかったワードラインはフローティング状態に制御される。この際、選択されなかったワードラインの電圧レベルは、バルク領域とのカップルリング（ｃｏｕｐｌｉｎｇ）によって、消去電圧（ＶＥＲＳ）に接近する。したがって、選択されなかったワードラインに連結されたメモリセルでは、消去動作が実行されない。

また、“ＥＲＳ１区間”では、制御信号（ＳＨＬＤＨｅＭ、ＳＨＬＤＨｅＳ、ＳＨＬＤＨｏＭ、ＳＨＬＤＨｏＳ、ＳＨＬＤＬｅＭ、ＳＨＬＤＬｅＳ、ＳＨＬＤＬｏＭ、ＳＨＬＤＬｏＳ）の電圧レベルは接地電圧（ＶＳＳ）に維持され、制御信号（ＢＬＳＬＴｅＭ、ＢＬＳＬＴｅＳ、ＢＬＳＬＴｏＭ、ＢＬＳＬＴｏＳ）の電圧レベルは“ＶＥＲＳ−Ｖｔ２”に変化される。センシングノードブロッキング信号（ＳＯＢＬＫＭおよびＳＯＢＬＫＳ）は電源電圧（ＶＤＤ）を維持する。本実施例において、“Ｖｔ２”は高電圧ＮＭＯＳトランジスタスレショルド電圧を意味し、“Ｖｔ２”は約１．３Ｖである。

“ＥＲＳ２区間”と“ＥＲＳ３区間”では、選択されたメモリセル（ＭＣｓｅｌ）のデータを感知するために、メモリセルのバルク領域とビットライン（ＢＬ）の電圧が制御される。
すなわち、共通ソースラである（ＣＳＬ）がディスチャージされる“ＥＲＳ２区間”で、“ＥＲＳ２区間”はメモリセル（ＭＣ）のバルク領域がフローティングされ、共通ソースラである（ＣＳＬ）にチャージされた“ＶＥＲＳ−Ｖｔ”の電圧が接地電圧（ＶＳＳ）にディスチャージされる過程が実行される。

そして、“ＥＲＳ３区間”では、バルク領域とビットライン（ＢＬｍ、ＢＬｓ、ＢＬｅおよびＢＬｏ）とがディスチャージされる。すなわち、“ＥＲＳ３区間”では、制御信号（ＳＨＬＤＨｅＭ、ＳＨＬＤＨｅＳ、ＳＨＬＤＨｏＭ、ＳＨＬＤＨｏＳ）の電圧レベルは接地電圧（ＶＳＳ）に変化する。そして、制御信号（ＳＨＬＤＬｅＭ、ＳＨＬＤＬｅＳ、ＳＨＬＤＬｏＭ、ＳＨＬＤＬｏＳ、ＢＬＳＬＴｅＭ、ＢＬＳＬＴｅＳ、ＢＬＳＬＴｏＭ、ＢＬＳＬＴｏＳ）の電圧レベルは電源電圧（ＶＤＤ）に変化する。したがって、ビットライン（ＢＬｍ、ＢＬｓ、ＢＬｅおよびＢＬｏ）は接地電圧（ＶＳＳ）にディスチャージされる。

“ＥＲＳ４区間”と“ＥＲＳ５区間”では、メモリセル（ＭＣ）の消去されなかったデータを感知するために、メインラッチノード（ＮＬＡＴＭ）がプレチャージされる。そして、メモリセルに記憶されたデータが前記メインラッチノード（ＮＬＡＴＭ）によって感知され記憶される。

すなわち、“ＥＲＳ４区間”では、メインラッチノード（ＮＬＡＴＭ）が論理“Ｈ”状態にプレチャージされた後、偶数ビットライン（ＢＬｅ）に連結されて“ＥＲＳ１区間”で消去されなかったメモリセル（ＭＣ）のデータが感知される。“ＥＲＳ４区間”で行われる動作は第２ビットデータ値（ＭＳＢ）の読み出しモードで行われる動作と非常に類似する。しかし、選択されたメモリセル（ＭＣｓｅｌ）のすべてのワードライン（ＷＬ＜ｎ：１＞）に０Ｖの第１基準電圧が印加され、“ＥＲＳ４区間”では、メインラッチノード（ＮＬＡＴＭ）が論理“Ｈ”状態にリセットされる。そして、“ＥＲＳ４区間”で読み出されたデータが第２内部入力ライン（ｎＩＤＩ）の活性化によって感知される。“ＥＲＳ４区間”での残り動作は第２ビットデータ値（ＭＳＢ）の読み出しモードと実質的に同一であるので、“ＥＲＳ４区間”の説明は重複を避けるために省略する。

ついで、奇数ビットライン（ＢＬｏ）のメモリセル（ＭＣ）に記憶されて前記“ＥＲＳ１区間”で消去されなかったデータを感知するために、“ＥＲＳ５区間”が実行される。“ＥＲＳ５区間”で行われる動作は、メインラッチノード（ＮＬＡＴＭ）をセットする動作が実行されないという点で、“ＥＲＳ４区間”で行われる動作と異なる。“ＥＲＳ５区間”の動作は“ＥＲＳ４区間”の動作とほぼ同一であるので、それについての具体的な説明は重複を避けるために省略する。

ついで、“ＥＲＳ４区間”と“ＥＲＳ５区間”で感知されたデータに対してメモリセル（ＭＣ）の消去動作が正しく実行されたかを確認する“ＥＲＳ６区間”が実行される。
“ＥＲＳ６区間”でメインラッチノード（ＮＬＡＴＭ）が論理“Ｈ”状態の場合、論理“Ｌ”状態のデータがグローバル出力ライン（ＧＤＯＵＴ）に出力されるが、これはパス信号が発生したことを意味する。一方、メインラッチノード（ＮＬＡＴＭ）が論理“Ｌ”状態の場合、論理“Ｈ”状態のデータがグローバル出力ライン（ＧＤＯＵＴ）に出力されるが、これは不良信号が発生したことを意味する。したがって、パス信号が発生したとき、消去モードが完了する。

ところが、“ＥＲＳ６区間”で、メインラッチノード（ＮＬＡＴＭ）が論理“Ｈ”状態を維持する場合は、“ＥＲＳ４区間”および“ＥＲＳ５区間”で、メモリセル（ＭＣｓｅｌ）は“オンセル（ｏｎ ｃｅｌｌ）”として感知される。偶数ビットライン（ＢＬｅ）が“オフセル（ｏｆｆ ｃｅｌｌ）”に連結された場合には、“ＥＲＳ４区間”で、メインラッチノード（ＮＬＡＴＭ）は接地電圧（ＶＳＳ）にディスチャージされる。したがって、“ＥＲＳ５区間”で、たとえ奇数ビットライン（ＢＬｏ）に連結されるメモリセル（ＭＣ）が“オンセル”であっても、メインラッチノード（ＮＬＡＴＭ）上のデータは論理“Ｌ”である。

そして、奇数ビットライン（ＢＬｏ）が“オフセル”に連結された場合は、たとえ偶数ビットライン（ＢＬｅ）に連結されたメモリセル（ＭＣ）が“オンセル”であっても、“ＥＲＳ５区間”で、メインラッチノード（ＮＬＡＴＭ）のデータが論理“Ｌ”となる。このように、不良信号が発生する。
したがって、偶数ビットライン（ＢＬｅ）と奇数ビットライン（ＢＬｏ）とが共に“オンセル”に連結された場合にだけ、パス信号が発生する。

以上、本発明の好適な実施例を説明の目的で開示したが、当業者であれば、本発明の思想および範囲から逸脱しないで多様な変形、付加および代替が可能であることが分かる。たとえば、本明細書では、ＮＡＮＤ型不揮発性半導体メモリ装置を図示し説明したが、当業者であれば、ＡＮＤ型半導体メモリ装置などのほかのタイプの不揮発性半導体メモリ装置にも本発明を適用することができることが分かる。

また、先で提案したように、本発明の利益および利点を実現するために前記実施例の全ての要素を含む必要なない。一例として、図１７に示す実施例の変形例である図２５を注目する。具体的に、図２５の実施例は、図１７のサブ−ビットライン選択ブロック５００にあるバイアシングを省略する。当業者であれば、ここに記載するのに枚挙にいとまがないほどの本発明のほかの変形例が容易に考えられる。

したがって、本発明の技術的保護範囲は添付の特許請求の範囲の技術的思想によって定義されなければならない。ここで、“に連結される”およびこれと類似の語句は要素間に直接的な連結を要求するものと解釈してはならない。

本発明は、シングルビット不揮発性半導体メモリ装置のページバッファに、一部の回路を付け加えて、ページバッファを実現することができるマルチ−ビット不揮発性半導体メモリ装置に適用可能である。

不揮発性メモリセルを示す概略図である。 図１ａの不揮発性メモリセルの等価回路を示す概略図である。 図１の不揮発性メモリセルのスレショルド電圧特性を示す概略図である。 マルチ−ビット不揮発性メモリセルのスレショルド電圧分布状態を示す図である。 マルチ−ビット不揮発性メモリセルの最下位ビット（ＬＳＢ）プログラムモードの動作を説明するためのスレショルド電圧分布図である。 グレーコーディングが適用されたマルチ−ビット不揮発性メモリセルの最上位ビット（ＭＳＢ）プログラムモードの動作を説明するためのスレショルド電圧分布図である。 バイナリコーディングが適用されたマルチ−ビット不揮発性メモリセルの最上位ビット（ＭＳＢ）プログラムモードの動作を説明するためのスレショルド電圧分布図である。 記憶されたデータの最下位ビット（ＬＳＢ）の論理値が決定された状態で、最下位ビット（ＬＳＢ）の読み出しモードを示すスレショルド電圧分布図である。 グレー−コーディングの場合、記憶されたデータの最上位ビット（ＭＳＢ）の読み出しモードを示すスレショルド電圧分布図である。 本発明の一実施例によるマルチ−ビット不揮発性メモリ装置の概略図である。 本発明の一実施例による図８のメインラッチブロックの概略図である。 本発明の一実施例による図８のサブ−ラッチブロックの概略図である。 本発明の一実施例によるマルチ−ビット不揮発性メモリ装置の一部を示すブロック図である。 本発明の一実施例によるマルチ−ビット不揮発性メモリ装置のスレショルド電圧分布図である。 本発明の一実施例によるマルチ−ビット不揮発性メモリ装置のメインビットライン選択バイアスブロックおよびサブ−ビットライン選択バイアスブロックの回路図である。 本発明の一実施例による図１１のマルチ−ビット不揮発性メモリ装置のメインバッファブロックの回路図である。 本発明の一実施例による図１１のマルチ−ビット不揮発性メモリ装置のサブ−ラッチブロックの回路図である。 本発明の一実施例による図１１のマルチ−ビット不揮発性メモリ装置のページバッファデコーダの回路図である。 本発明の一実施例による図１１のマルチ−ビット不揮発性メモリ装置の回路図である。 本発明の一実施例による図１１のマルチ−ビット不揮発性メモリ装置の最下位ビット（ＬＳＢ）のプログラム方法を説明するためのタイミング図である。 本発明の一実施例による図１１のマルチ−ビット不揮発性メモリ装置の最下位ビット（ＬＳＢ）のプログラム方法を説明するためのタイミング図である。 本発明の一実施例による図１１のマルチ−ビット不揮発性メモリ装置の最上位ビット（ＭＳＢ）のプログラム動作を説明するためのタイミング図である。 本発明の一実施例による図１１のマルチ−ビット不揮発性メモリ装置の最上位ビット（ＭＳＢ）のプログラム動作を説明するためのタイミング図である。 本発明の一実施例による図１１のマルチ−ビット不揮発性メモリ装置の最上位ビット（ＭＳＢ）のプログラム動作を説明するためのタイミング図である。 本発明の一実施例による図１１のマルチ−ビット不揮発性メモリ装置のプログラム方法を説明するためのフローチャートである。 本発明の一実施例による図１１のマルチ−ビット不揮発性メモリ装置のプログラム方法を説明するためのフローチャートである。 本発明の一実施例による図１１のマルチ−ビット不揮発性メモリ装置の最下位ビット（ＬＳＢ）の読み出し動作を説明するためのタイミング図である。 本発明の一実施例による図１１のマルチ−ビット不揮発性メモリ装置の最下位ビット（ＬＳＢ）の読み出し動作を説明するためのタイミング図である。 本発明の一実施例による図１１のマルチ−ビット不揮発性メモリ装置の最上位ビット（ＭＳＢ）の読み出し動作を説明するためのタイミング図である。 本発明の一実施例による図１１のマルチ−ビット不揮発性メモリ装置の最上位ビット（ＭＳＢ）の読み出し動作を説明するためのタイミング図である。 本発明の一実施例による図１１のマルチ−ビット不揮発性メモリ装置のプログラム方法を説明するためのフローチャートである。 本発明の一実施例による図１１のマルチ−ビット不揮発性メモリ装置の消去動作を説明するためのタイミング図である。 本発明のほかの一実施例によるマルチ−ビット不揮発性メモリ装置の回路図である。

符号の説明

１００ メモリセルアレイ
２００ メインバッファブロック
２１０ メインセンシングラッチユニット
２１１ メインラッチユニット
２１３ ラッチ伝送ユニット
２１５ メインラッチドライビングユニット
２１７ メインセンシング応答ユニット
２２０ 出力ドライビングユニット
２３０ メインプレチャージユニット
２４０ メインビットライン遮断ユニット
３００ サブ−ラッチブロック
３１０ サブ−センシングラッチユニット
３１１ サブ−ラッチユニット
３１５ サブ−ラッチ初期化ユニット
３１７ サブ−センシング応答ユニット
３２０ サブ−ドライビングユニット
３３０ サブ−プレチャージユニット
３４０ サブ−ビットライン遮断ユニット
４００ メインビットライン選択バイアスブロック
５００ サブ−ビットライン選択バイアスブロック
ＬＣＨＭ メイン読み出しラッチ信号
ＬＣＨＳ サブ−読み出しラッチ信号
ＮＬＡＴＭ メインラッチノード
ＮＬＡＴＳ サブ−ラッチノード
ＮＳＥＮＭ メインセンシングノード
ＮＳＥＮＳ サブ−センシングノード
ＶＦＹ 確認読み出し制御信号

Claims (56)

1. マルチビット不揮発性半導体メモリ装置において、
   １ビットのデータより多いデータを記憶するために二つより多いスレショルド電圧状態にプログラム可能な複数の不揮発性メモリセルに連結されるビットラインを含むメモリセルアレイと、
   前記メモリセルアレイの一方側に前記ビットラインを介して配置され、外部データの入出力を行ってメインラッチデータとして論理値を記憶し、メインラッチ信号に応答して、前記ビットラインの電圧レベルによって前記メインラッチデータの前記論理値を選択的にフリップさせるメインバッファ回路と、
   前記メモリセルアレイを挟んで他方側に前記ビットラインを介して配置され、内部データの入出力を行ってサブラッチデータとして論理値を記憶し、サブ−ラッチ信号に応答して、前記ビットラインの前記電圧レベルによって前記サブラッチデータの前記論理値を選択的にフリップさせるサブ−ラッチ回路とを備え、
   前記メモリ装置は、前記不揮発性メモリセルの前記スレショルド電圧状態を読み出す読み出しモードおよび前記不揮発性メモリセルの前記スレショルド電圧状態をプログラムするプログラミングモードで動作することができ、
   前記メインバッファ回路は、前記サブラッチデータに応答して、前記プログラミングモードで前記メインラッチデータの前記論理値の前記ビットラインを介したフリッピングを抑制し、
   前記プログラミングモードは第１ビットデータ値をプログラミングする動作と第２ビットデータ値をプログラミングする動作とを含み、
   前記プログラミングモードで、前記サブ−ラッチ信号は前記第１ビットデータ値をプログラミングする動作後と前記第２ビットデータ値をプログラミングする動作前とに活性化されることを特徴とする、マルチビット不揮発性半導体メモリ装置。
2. 前記メインバッファ回路および前記サブ−ラッチ回路のなかで前記メインバッファ回路のみが前記読み出しモードで使用され、前記メインバッファ回路および前記サブ−ラッチ回路は共に前記プログラミングモードで使用されることを特徴とする、請求項１に記載のマルチビット不揮発性半導体メモリ装置。
3. 前記サブ−ラッチ回路は、
   前記ビットラインに連結されるサブ−センシングノードと、
   前記サブ−センシングノードの電圧レベルによって前記サブラッチデータを記憶するサブ−センシングラッチユニットと、
   前記サブラッチデータに応答して選択的にイネーブルされ、前記メインラッチデータの前記論理値のフリッピングを抑制するために前記サブ−センシングノードをサブ−ドライビング電圧にドライビングするように、確認制御信号に応答するサブ−ドライビングユニットとを備えることを特徴とする、請求項１に記載のマルチビット不揮発性半導体メモリ装置。
4. 前記サブ−ドライビングユニットは、前記サブ−センシングノードとサブ−ドライビング電圧ソースとの間に直列に連結される第１サブ−ドライビングトランジスタおよび第２サブ−ドライビングトランジスタを含み、
   前記第１サブ−ドライビングトランジスタは前記確認制御信号に応答してゲートされ、前記第２サブ−ドライビングトランジスタは前記サブラッチデータに応答してゲートされることを特徴とする、請求項３に記載のマルチビット不揮発性半導体メモリ装置。
5. 前記サブ−ドライビング電圧は接地電圧であることを特徴とする、請求項４に記載のマルチビット不揮発性半導体メモリ装置。
6. 前記サブ−ラッチ回路は、前記サブ−センシングノードをサブ−センシングプレチャージ電圧にプレチャージするために、サブ−センシングプレチャージ信号に応答するサブ−プレチャージユニットをさらに備えることを特徴とする、請求項４に記載のマルチビット不揮発性半導体メモリ装置。
7. 前記サブ−センシングプレチャージ電圧は電源電圧であり、
   前記サブ−プレチャージユニットは、電源電圧ソースと前記サブ−センシングノードとの間に連結され、前記サブ−センシングプレチャージ信号に応答してゲートされるトランジスタを含むことを特徴とする、請求項６に記載のマルチビット不揮発性半導体メモリ装置。
8. 前記サブ−センシングラッチユニットは、
   前記サブラッチデータを記憶するサブ−ラッチと、
   サブ−ラッチ初期化信号に応答して前記サブラッチデータを初期化させるサブ−ラッチ初期化回路と、
   前記サブ−ラッチ信号に応答してイネーブルされ、前記サブ−センシングノードの電圧レベルによって前記サブラッチデータの前記論理値を選択的にフリップさせるように駆動されるサブ−センシング応答回路とを備えることを特徴とする、請求項３に記載のマルチビット不揮発性半導体メモリ装置。
9. 前記マルチビット不揮発性半導体メモリ装置は、
   第１グローバル格納データを伝送する第１グローバル入力ラインと、
   特定の動作区間で前記第１グローバル入力ラインの論理状態と反対の論理状態を有する第２グローバル格納データを伝送する第２グローバル入力ラインと、
   前記第１および前記第２グローバル入力ラインに連結され、前記第１および第２グローバル格納データによって内部格納データを前記メインバッファ回路に提供するページバッファデコーダとをさらに備えることを特徴とする、請求項１に記載のマルチビット不揮発性半導体メモリ装置。
10. 前記マルチビット不揮発性半導体メモリ装置は、
    前記メインバッファ回路の前記メインラッチデータに対応する内部出力データを出力し、前記ページバッファデコーダに連結される内部出力ラインと、
    前記内部出力データに対応するグローバル出力データを選択的に出力するために前記ページバッファデコーダに応答するグローバル出力ラインとをさらに含み、
    前記メインバッファ回路は、前記メインラッチデータを記憶するメインラッチノードを含み、前記メインバッファ回路は、前記メインラッチノード上の前記メインラッチデータの前記論理値を制御するために前記ページバッファデコーダからの前記内部格納データに応答し、前記内部出力ラインは、前記メインラッチノードから電気的に分離されることを特徴とする、請求項９に記載のマルチビット不揮発性半導体メモリ装置。
11. 前記マルチビット不揮発性半導体メモリ装置は、
    前記ビットラインの電圧をバイアスし、前記ビットラインを前記メインバッファ回路に選択的に連結するメインビットライン選択バイアス回路をさらに備えることを特徴とする、請求項１に記載のマルチビット不揮発性半導体メモリ装置。
12. 前記マルチビット不揮発性半導体メモリ装置は、
    前記ビットラインの前記電圧をバイアスし、前記ビットラインを前記サブ−ラッチ回路に選択的に連結するサブ−ビットライン選択バイアス回路をさらに備えることを特徴とする、請求項１１に記載のマルチビット不揮発性半導体メモリ装置。
13. 前記メモリセルアレイの前記ビットラインは奇数（ｏｄｄ）ビットラインおよび偶数（ｅｖｅｎ）ビットラインを含むことを特徴とする、請求項１２に記載のマルチビット不揮発性半導体メモリ装置。
14. 前記不揮発性メモリセルは四つのスレショルド電圧状態にプログラム可能であることを特徴とする、請求項１に記載のマルチビット不揮発性半導体メモリ装置。
15. 前記不揮発性メモリセルはＮＡＮＤ型のフラッシュメモリセルであることを特徴とする、請求項１に記載のマルチビット不揮発性半導体メモリ装置。
16. マルチビット不揮発性半導体メモリ装置において、
    1ビットのデータより多いデータを記憶するために二つより多いスレショルド電圧状態にプログラム可能な複数の不揮発性メモリセルに連結されるビットラインを含むメモリセルアレイと、
    外部データの入出力を行ってメインラッチデータとして論理値を記憶し、メインラッチ信号に応答して、前記ビットラインの電圧レベルによって前記メインラッチデータの前記論理値を選択的にフリップさせるメインバッファ回路と、
    内部データの入出力を行ってサブラッチデータとして論理値を記憶し、サブ−ラッチ信号に応答して、前記ビットラインの前記電圧レベルによって前記サブラッチデータの前記論理値を選択的にフリップさせるサブ−ラッチ回路とを備え、
    前記メインバッファ回路は前記メモリセルアレイの一方側に、前記サブ−ラッチ回路は前記メモリセルアレイを挟んで他方側にそれぞれ配置され、前記ビットラインに連結されることを特徴とする、マルチビット不揮発性半導体メモリ装置。
17. 前記メインバッファ回路および前記サブ−ラッチ回路のなかで前記メインバッファ回路のみが前記読み出しモードで使用され、前記メインバッファ回路および前記サブ−ラッチ回路は共に前記プログラミングモードで使用されることを特徴とする、請求項１６に記載のマルチビット不揮発性半導体メモリ装置。
18. 前記プログラミングモードは第１ビットデータ値をプログラミングする動作と第２ビットデータ値をプログラミングする動作とを含み、
    前記プログラミングモードで、前記サブ−ラッチ信号は前記第１ビットデータ値をプログラミングする動作後と前記第２ビットデータ値をプログラミングする動作前とに活性化されることを特徴とする、請求項１６に記載のマルチビット不揮発性半導体メモリ装置。
19. 前記サブ−ラッチ回路は、
    前記ビットラインに連結されるサブ−センシングノードと、
    前記サブ−センシングノードの電圧レベルによって前記サブラッチデータを記憶するサブ−センシングラッチユニットと、
    前記サブラッチデータに応答して選択的にイネーブルされ、前記メインラッチデータの前記論理値のフリッピングを抑制するために前記サブ−センシングノードをサブ−ドライビング電圧にドライビングするように、確認制御信号に応答するサブ−ドライビングユニットとを備えることを特徴とする、請求項１６に記載のマルチビット不揮発性半導体メモリ装置。
20. 前記サブ−ドライビングユニットは、前記サブ−センシングノードとサブ−ドライビング電圧ソースとの間に直列に連結される第１サブ−ドライビングトランジスタおよび第２サブ−ドライビングトランジスタを含み、
    前記第１サブ−ドライビングトランジスタは前記確認制御信号に応答してゲートされ、前記第２サブ−ドライビングトランジスタは前記サブラッチデータに応答してゲートされることを特徴とする、請求項１９に記載のマルチビット不揮発性半導体メモリ装置。
21. 前記サブ−ドライビング電圧は接地電圧であることを特徴とする、請求項２０に記載のマルチビット不揮発性半導体メモリ装置。
22. 前記サブ−ラッチ回路は、前記サブ−センシングノードをサブ−センシングプレチャージ電圧にプレチャージするために、サブ−センシングプレチャージ信号に応答するサブ−プレチャージユニットをさらに備えることを特徴とする、請求項２０に記載のマルチビット不揮発性半導体メモリ装置。
23. 前記サブ−センシングプレチャージ電圧は電源電圧であり、
    前記サブ−プレチャージユニットは、電源電圧ソースと前記サブ−センシングノードとの間に連結され、前記サブ−センシングプレチャージ信号に応答してゲートされるトランジスタを含むことを特徴とする、請求項２２に記載のマルチビット不揮発性半導体メモリ装置。
24. 前記サブ−センシングラッチユニットは、
    前記サブラッチデータを記憶するサブ−ラッチと、
    サブ−ラッチ初期化信号に応答して前記サブラッチデータを初期化させるサブ−ラッチ初期化回路と、
    前記サブ−ラッチ信号に応答してイネーブルされ、前記サブ−センシングノードの電圧レベルによって前記サブラッチデータの前記論理値を選択的にフリップさせるように駆動されるサブ−センシング応答回路とを備えることを特徴とする、請求項１９に記載のマルチビット不揮発性半導体メモリ装置。
25. 前記マルチビット不揮発性半導体メモリ装置は、
    第１グローバル格納データを伝送する第１グローバル入力ラインと、
    特定の動作区間で前記第１グローバル入力ラインの論理状態と反対の論理状態を有する第２グローバル格納データを伝送する第２グローバル入力ラインと、
    前記第１および前記第２グローバル入力ラインに連結され、前記第１および第２グローバル格納データによって内部格納データを前記メインバッファ回路に提供するページバッファデコーダとをさらに備えることを特徴とする、請求項１６に記載のマルチビット不揮発性半導体メモリ装置。
26. 前記マルチビット不揮発性半導体メモリ装置は、
    前記メインバッファ回路の前記メインラッチデータに対応する内部出力データを出力し、前記ページバッファデコーダに連結される内部出力ラインと、
    前記内部出力データに対応するグローバル出力データを選択的に出力するために前記ページバッファデコーダに応答するグローバル出力ラインとをさらに含み、
    前記メインバッファ回路は、前記メインラッチデータを記憶する前記メインラッチノードを含み、前記メインバッファ回路は、前記メインラッチノード上の前記メインラッチデータの前記論理値を制御するために前記ページバッファデコーダからの前記内部格納データに応答し、前記内部出力ラインは、前記メインラッチノードから電気的に分離されることを特徴とする、請求項１０に記載のマルチビット不揮発性半導体メモリ装置。
27. 前記マルチビット不揮発性半導体メモリ装置は、
    前記ビットラインの電圧をバイアスし、前記ビットラインを前記メインバッファ回路に選択的に連結するメインビットライン選択バイアス回路をさらに備えることを特徴とする、請求項１６に記載のマルチビット不揮発性半導体メモリ装置。
28. 前記マルチビット不揮発性半導体メモリ装置は、
    前記ビットラインの前記電圧をバイアスし、前記ビットラインを前記サブ−ラッチ回路に選択的に連結するサブ−ビットライン選択バイアス回路をさらに備えることを特徴とする、請求項２７に記載のマルチビット不揮発性半導体メモリ装置。
29. 前記メモリセルアレイの前記ビットラインは奇数（ｏｄｄ）ビットラインおよび偶数（ｅｖｅｎ）ビットラインを含むことを特徴とする、請求項１６に記載のマルチビット不揮発性半導体メモリ装置。
30. 不揮発性メモリ装置において、
    複数の不揮発性メモリセルに連結されるビットラインを含むメモリセルアレイと、
    前記メモリセルアレイの一方側に前記ビットラインを介して配置され、前記ビットラインの電圧をプレセットする第１電圧バイアス回路と、
    前記メモリセルアレイを挟んで他方側に前記ビットラインを介して配置され、前記ビットラインの電圧をプレセットする第２電圧バイアス回路と、
    前記第１電圧バイアス回路側に前記ビットラインを介して配置され、外部データの入出力を行ってメインラッチデータとして記憶するメインバッファ回路と、
    前記第２電圧バイアス回路側に前記ビットラインを介して配置され、内部データの入出力を行ってサブラッチデータとして記憶するサブ−ラッチ回路とを備えることを特徴とする、不揮発性メモリ装置。
31. 前記不揮発性メモリセルは、少なくとも四つのスレショルド電圧状態のいずれか一状態に選択的にプログラムできるマルチビット不揮発性メモリセルであることを特徴とする、請求項３０に記載の不揮発性メモリ装置。
32. 前記不揮発性メモリセルはＮＡＮＤ型のフラッシュメモリセルであることを特徴とする、請求項３０に記載のマルチビット不揮発性半導体メモリ装置。
33. 不揮発性半導体メモリ装置において、
    複数の不揮発性メモリセルに連結されるビットラインを含むメモリセルアレイと、
    前記メモリセルアレイの一方側に前記ビットラインを介して配置され、外部データの入出力を行うメインラッチユニットとメインセンシング応答ユニットとを含むメインセンシングラッチユニットと、
    前記メモリセルアレイを挟んで他方側に前記ビットラインを介して配置され、内部データの入出力を行うサブ−ラッチ回路を含むサブ−ラッチユニットと、
    前記メインセンシングラッチユニットを前記ビットラインに選択的に連結する第１ビットライン選択回路と、
    前記サブ−ラッチユニットを前記ビットラインに選択的に連結する第２ビットライン選択回路とを備え、
    前記第１および第２ビットライン選択回路は前記メモリセルアレイを挟んで互いに反対側に配置されることを特徴とする、不揮発性半導体メモリ装置。
34. 前記複数の不揮発性メモリセルは、少なくとも四つのスレショルド電圧状態のいずれか一つの状態に選択的にプログラムでき、
    前記メモリ装置は、前記不揮発性メモリセルのスレショルド電圧状態を読み出す読み出しモードと前記不揮発性メモリセルのスレショルド電圧状態をプログラムするプログラムモードとで動作可能であることを特徴とする、請求項３３に記載の不揮発性半導体メモリ装置。
35. 前記メインセンシングラッチユニットおよびサブ−ラッチユニットのなかで前記メインセンシングラッチユニットのみが前記読み出しモードで使用され、前記メインセンシングラッチユニットおよびサブ−ラッチユニットは共に前記プログラムモードで使用されることを特徴とする、請求項３４に記載のマルチビット不揮発性半導体メモリ装置。
36. 前記プログラムモードで、前記サブ−ラッチユニットの電圧は、前記メインセンシングラッチユニットの状態を制御するために、前記ビットラインを介して前記メインセンシングラッチユニットに選択的に伝送されることを特徴とする、請求項３４に記載の不揮発性半導体メモリ装置。
37. 前記ビットラインの電圧をプレセット（ｐｒｅｓｅｔ）する少なくとも一つの電圧バイアス回路をさらに備えることを特徴とする、請求項３３に記載の不揮発性半導体メモリ装置。
38. 前記ビットラインの電圧をプレセット（ｐｒｅｓｅｔ）し、前記メモリセルアレイの反対側で前記ビットラインに連結される第１および第２電圧バイアス回路をさらに備えることを特徴とする、請求項３３に記載の不揮発性半導体メモリ装置。
39. 前記不揮発性メモリセルはＮＡＮＤ型のフラッシュメモリセルであることを特徴とする、請求項３３に記載のマルチビット不揮発性半導体メモリ装置。
40. メモリセルアレイと前記メモリセルアレイの一方側にビットラインを介して配置され、外部データの入出力を行ってメインラッチデータとして記憶するメインバッファユニットおよび前記メモリセルアレイを挟んで他方側に前記ビットラインを介して配置され、内部データの入出力を行ってサブラッチデータとして記憶するサブ−ラッチユニットを含むマルチビット不揮発性半導体メモリ装置の駆動方法であって、（ａ）前記メモリセルアレイは複数の不揮発性半導体メモリセルに連結される前記ビットラインを含み、前記不揮発性メモリセルは連続的な少なくとも第１〜第４スレショルド電圧状態のいずれか一つの状態に選択的にプログラム可能であり、前記第１、第２、第３および第４スレショルド電圧状態は第１および第２ビットにより定義される四つの相違したデータ値に対応し、前記第１および第４スレショルド電圧状態の第１ビットは同一であり、前記第１および第２スレショルド電圧状態の第２ビットは同一であり、（ｂ）前記メインバッファユニットは前記メインラッチデータとして論理値を記憶し、前記ビットラインに連結されるメインセンシングノードを含み、前記メインラッチデータの論理値は前記メインセンシングノードの電圧レベルによって選択的にフリップされ、（ｃ）前記サブ−ラッチユニットは前記サブラッチデータとして論理値を記憶し、前記ビットラインに連結されるサブ−センシングノードを含むようになった、マルチビット不揮発性半導体メモリ装置の駆動方法において、
    外部から提供される第１ビットデータ値を用いて、前記第１データ状態に対応するスレショルド電圧に選択されたメモリセルをプログラムすることを含む第１ビットプログラム段階と、
    前記サブ−ラッチユニットの前記第１ビットデータ値に対応するサブラッチデータを記憶するために、前記第１ビットプログラム動作でプログラムされた前記メモリセルを第１基準電圧に駆動することを含む初期読み出し記憶段階と、
    前記メモリセルを前記第４データ状態にプログラムするのに使用される第２ビットデータ値に相応するメインラッチデータを前記メインバッファユニットに記憶し、前記初期読み出し記憶段階の実行後に、前記メモリセルを第４データ状態にプログラムさせることにより前記メモリセルを前記第３データ状態に対応するスレショルド電圧にプログラムすることを含む前記第２ビットプログラム段階と、
    前記第２ビットプログラム段階後、前記メモリセルの第２ビットデータ値を前記メインセンシングノードに反映するために、第２基準電圧で前記メモリセルを駆動することを含む１次確認読み出し段階と、
    前記初期読み出し記憶段階で記憶された前記サブラッチデータを前記メインセンシングノードに反映するために、前記サブ−ラッチユニットを駆動することを含むサブ−ラッチ駆動段階と、
    前記１次確認読み出し段階での前記メインセンシングノードの電圧レベルによって前記メインラッチデータをフリップさせ、前記サブ−ラッチ駆動段階での前記メインセンシングノードの電圧レベルによって、前記メインラッチデータのフリッピングを選択的に抑制させる１次メインフリップ段階と、
    前記１次メインフリップ段階の実行後、前記メモリセルの前記第２ビットデータ値を前記メインセンシングノードに反映するために、第３基準電圧で前記メモリセルを駆動する２次確認読み出し段階と、
    前記２次確認読み出し段階での前記メインセンシングノードの電圧レベルによって前記メインラッチデータをフリップさせることを含む２次メインフリップ段階とを備えることを特徴とする、マルチビット不揮発性半導体メモリ装置の駆動方法。
41. 前記不揮発性メモリセルは四つのスレショルド電圧状態にプログラム可能であることを特徴とする、請求項４０に記載のマルチビット不揮発性半導体メモリ装置。
42. 前記１次メインフリップ段階および前記２次メインフリップ段階の実行によって得られる前記メインラッチデータに基づき、前記２次ビットプログラム段階で前記メモリセルの前記第４データ状態へのプログラムが失敗であることを示すデータを発生することを含む確認スキャン段階をさらに備えることを特徴とする、請求項４０に記載のマルチビット不揮発性半導体メモリ装置の駆動方法。
43. 前記初期読み出し記憶段階は、
    前記第１ビットデータ値を前記ビットラインに反映するために、前記第１ビットプログラム段階でプログラムされた前記メモリセルを駆動することを含む初期読み出し段階と、
    前記初期読み出し段階の実行によって得られた前記ビットラインの電圧レベルに相応する前記サブラッチデータを前記サブ−ラッチユニットに記憶するように制御動作を行うことを含むサブ−ラッチ記憶段階とを備えることを特徴とする、請求項４０に記載のマルチビット不揮発性半導体メモリ装置の駆動方法。
44. 前記第１〜第４データ状態はそれぞれ“１１”、“１０”、“００”および“０１”であることを特徴とする、請求項４０に記載のマルチビット不揮発性半導体メモリ装置の駆動方法。
45. メモリセルアレイと前記メモリセルアレイの一方側にビットラインを介して配置され、外部データの入出力を行ってメインラッチデータとして記憶するメインバッファユニットおよび前記メモリセルアレイを挟んで他方側に前記ビットラインを介して配置され、内部データの入出力を行ってサブラッチデータとして記憶するサブ−ラッチユニットを含むマルチビット不揮発性半導体メモリ装置の駆動方法であって、（ａ）前記メモリセルアレイは複数の不揮発性半導体メモリセルに連結される前記ビットラインを含み、前記不揮発性メモリセルは連続的な少なくとも第１〜第４スレショルド電圧状態のいずれか一つの状態に選択的にプログラム可能であり、前記第１、第２、第３および第４スレショルド電圧状態は第１および第２ビットに定義される四つの相違したデータ値に対応し、前記第１および第４スレショルド電圧状態の第１ビットは同一であり、前記第１および第２スレショルド電圧状態の第２ビットは同一であり、（ｂ）前記メインバッファユニットは前記メインラッチデータとして論理値を記憶し、前記ビットラインに連結されるメインセンシングノードを含み、前記メインラッチデータの論理値は前記メインセンシングノードの電圧レベルによって選択的にフリップされ、（ｃ）前記サブ−ラッチユニットはサブラッチデータとして論理値を記憶し、前記ビットラインに連結されるサブ−センシングノードを含むようになった、マルチビット不揮発性半導体メモリ装置の駆動方法において、
    外部から提供される第１ビットデータ値を用いて、選択されたメモリセルをプログラムすることを含む第１ビットプログラム段階と、
    前記サブ−ラッチユニットの前記第１ビットデータ値に対応するサブラッチデータを記憶するために、前記第１ビットプログラム段階でプログラムされた前記メモリセルを駆動することを含む初期読み出し記憶段階と、
    前記初期読み出し記憶段階の実行後、外部から提供される第２ビットデータ値を前記メモリセルにプログラムするために前記メモリセルを駆動することを含む第２ビットプログラム段階と、
    前記第２ビットプログラム段階の実行後、前記メモリセルの第２ビットデータ値を前記メインセンシングノードに反映するために、第２基準電圧で前記メモリセルを駆動することを含む１次確認読み出し段階と、
    前記初期読み出し記憶段階で記憶された前記サブラッチデータを前記メインセンシングノードに反映するために、前記サブ−ラッチユニットを駆動することを含むサブ−ラッチ駆動段階と、
    前記１次確認読み出し段階および前記サブ−ラッチ駆動段階で得られた前記メインセンシングノードの電圧レベルによって前記メインラッチデータを選択的にフリップさせることを含む１次メインフリップ段階とを含むことを特徴とする、マルチビット不揮発性半導体メモリ装置の駆動方法。
46. 前記不揮発性メモリセルは四つのスレショルド電圧状態にプログラム可能であることを特徴とする、請求項４５に記載のマルチビット不揮発性半導体メモリ装置の駆動方法。
47. 前記初期読み出し記憶段階は、
    前記第１ビットデータ値を前記ビットラインに反映するために、前記第１ビットプログラム段階でプログラムされた前記メモリセルを駆動することを含む初期読み出し段階と、
    前記初期読み出し段階の実行によって得られた前記ビットラインの電圧レベルに相応する前記サブラッチデータを前記サブ−ラッチユニットに記憶するように制御動作を行うことを含むサブ−ラッチ記憶段階とを備えることを特徴とする、請求項４５に記載のマルチビット不揮発性半導体メモリ装置の駆動方法。
48. 前記初期読み出し段階は、
    前記第１スレショルド電圧状態と前記第２スレショルド電圧状態を互いに区別する第１基準電圧で前記メモリセルを駆動することを含む第１基準電圧駆動段階と、
    前記第１基準電圧駆動段階で読み出された前記第１ビットデータ値を前記ビットラインに反映することを含むビットライン反映段階とを備えることを特徴とする、請求項４７に記載のマルチビット不揮発性半導体メモリ装置の駆動方法。
49. 前記サブ−ラッチ記憶段階は、
    前記サブラッチデータを初期化させることを含むサブ−ラッチ初期化段階と、
    前記ビットラインの電圧レベルによって、前記サブラッチデータを選択的にフリップさせることを含むサブ−ラッチフリップ段階とを備えることを特徴とする、請求項４７に記載のマルチビット不揮発性半導体メモリ装置の駆動方法。
50. 前記サブ−ラッチフリップ段階は、
    前記ビットラインに前記第１データ状態の第１ビットデータ値が反映されれば、前記初期化されたサブラッチデータを変更させないでそのまま維持する段階と、
    前記ビットラインに前記第２データ状態の第１ビットデータ値が反映されれば、前記初期化されたサブラッチデータをフリップさせる段階とを含むことを特徴とする、請求項４９に記載のマルチビット不揮発性半導体メモリ装置の駆動方法。
51. 前記第１〜第４データ状態はそれぞれ“１１”、“１０”、“００”および“０１”であることを特徴とする、請求項４５に記載のマルチビット不揮発性半導体メモリ装置の駆動方法。
52. メモリセルアレイと前記メモリセルアレイの一方側にビットラインを介して配置され、外部データの入出力を行ってメインラッチデータとして記憶するメインバッファユニットおよび前記メモリセルアレイを挟んで他方側に前記ビットラインを介して配置され、内部データの入出力を行ってサブラッチデータとして記憶するサブ−ラッチユニットを含むマルチビット不揮発性半導体メモリ装置の駆動方法であって、（ａ）前記メモリセルアレイは複数の不揮発性半導体メモリセルに連結される前記ビットラインを含み、前記不揮発性メモリセルは連続的な少なくとも第１〜第４スレショルド電圧状態のいずれか一つの状態に選択的にプログラム可能であり、前記第１、第２、第３および第４スレショルド電圧状態は第１および第２ビットによって定義される四つの相違したデータ値に対応し、前記第１および第４スレショルド電圧状態の第１ビットは同一であり、前記第１および第２スレショルド電圧状態の第２ビットは同一であり、（ｂ）前記メインバッファユニットは前記メインラッチデータとして論理値を記憶し、前記ビットラインに連結されるメインセンシングノードを含み、前記メインラッチデータの論理値は前記メインセンシングノードの電圧レベルによって選択的にフリップされ、（ｃ）前記サブ−ラッチユニットは前記サブラッチデータとして論理値を記憶し、前記ビットラインに連結されるサブ−センシングノードを含むようになった、マルチビット不揮発性半導体メモリ装置の駆動方法において、
    外部から提供される第１ビットデータ値を用いて、選択されたメモリセルをプログラムすることを含む第１ビットプログラム段階と、
    サブ−ラッチユニットの前記第１ビットデータ値に対応するサブラッチデータを記憶するために、前記第１ビットプログラム動作でプログラムされた前記メモリセルを駆動することを含む初期読み出し記憶段階と、
    前記初期読み出し記憶段階の実行後、外部から提供される第２ビットデータ値を前記メモリセルにプログラムするために、前記第２メモリ駆動することを含む第２ビットプログラム段階と、
    前記第２ビットプログラム段階の実行後、前記メモリセルの第２ビットデータ値を前記メインセンシングノードに反映するために、第２基準電圧で前記メモリセルを駆動することを含む１次確認読み出し段階と、
    前記初期読み出し記憶段階で記憶された前記サブラッチデータを前記メインセンシングノードに反映するために、前記サブ−ラッチユニットを駆動することを含むサブ−ラッチ駆動段階と、
    前記１次確認読み出し段階および前記サブ−ラッチ駆動段階で得られた前記メインセンシングノードの電圧レベルによって前記メインラッチデータを選択的にフリップさせることを含む１次メインフリップ段階と、
    前記１次メインフリップ段階の実行後、前記メモリセルの前記第２データビット値を前記メインセンシングノードに反映するために、第３基準電圧で前記メモリセルを駆動することを含む２次確認読み出し段階と、
    前記２次確認読み出し段階で得られた前記メインセンシングノードの電圧レベルによって前記メインラッチデータを選択的にフリップさせることを含む２次メインフリップ段階とを備えることを特徴とする、マルチビット不揮発性半導体メモリ装置の駆動方法。
53. 前記不揮発性メモリセルは四つのスレショルド電圧状態にプログラム可能であることを特徴とする、請求項５２に記載のマルチビット不揮発性半導体メモリ装置。
54. 前記１次メインフリップ段階および前記２次メインフリップ段階の実行によって得られた前記メインラッチデータによって、前記２次プログラム段階のパス可否を示すデータを発生する確認スキャン段階をさらに備えることを特徴とする、請求項５２に記載のマルチビット不揮発性半導体メモリ装置の駆動方法。
55. 前記初期読み出し記憶段階は、
    前記第１ビットデータ値を前記ビットラインに反映するために、前記第１ビットプログラム段階でプログラムされた前記メモリセルを駆動することを含む初期読み出し段階と、
    前記初期読み出し段階の実行によって得られた前記ビットラインの電圧レベルに相応する前記サブラッチデータを前記サブ−ラッチユニットに記憶するように制御動作を行うことを含むサブ−ラッチ記憶段階とを備えることを特徴とする、請求項５２に記載のマルチビット不揮発性半導体メモリ装置の駆動方法。
56. 前記初期読み出し段階は、
    前記第１スレショルド電圧状態と前記第２スレショルド電圧状態とを互いに区別する第１基準電圧で前記メモリセルを駆動することを含む第１基準電圧駆動段階と、
    前記第１基準電圧駆動段階で読み出された前記第１ビットデータ値を前記ビットラインに反映することを含むビットライン反映段階とを備えることを特徴とする、請求項５５に記載のマルチビット不揮発性半導体メモリ装置の駆動方法。

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