JP5076335B2

JP5076335B2 - 半導体装置およびスーパージャンクション構造を有する半導体基板の製造方法

Info

Publication number: JP5076335B2
Application number: JP2006063833A
Authority: JP
Inventors: 健宮嶋
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2006-03-09
Filing date: 2006-03-09
Publication date: 2012-11-21
Anticipated expiration: 2026-03-09
Also published as: JP2007242914A

Description

本発明は、スーパージャンクション構造を有する半導体装置および半導体基板の製造方法に関するものである。

スーパージャンクション構造を有するＭＯＳＦＥＴが知られている（例えば、特許文献１）。スーパージャンクション構造は、ＰＮコラム対を構成するＮ型不純物領域とＰ型不純物領域を交互に配置して構成され、通常のＭＯＳＦＥＴに比べ、ドリフト抵抗低減によるオン抵抗の低減および高速スイッチングが可能である。
特開２００３−１２４４６４号公報

しかし、スーパージャンクションＭＯＳＦＥＴでは、ＰＮコラム対が瞬時に空乏化するため、通常のＭＯＳＦＥＴに比べ高速スイッチングが可能な反面、オンからオフへの切換時にドレイン・ソース間電流が急激に遮断されることで、ドレイン・ソース間電圧が著しく跳ね上がり、ラジオノイズ発生や破壊耐量低下やリカバリ特性悪化等の問題が生じている。

本発明は、上記問題点に着目してなされたものであり、その目的は、オンからオフへの切換時における電圧の跳ね上がりを抑制することができる半導体装置および半導体基板の製造方法を提供することにある。

上記の課題を解決するために、請求項１に記載の発明では、半導体装置のアクティブ領域における、コラム対を構成する第１導電型の不純物領域と第２導電型の不純物領域を、電流が流れる方向に直交する面での形状として帯状をなし、かつ、交互に同一方向に並設するとともに、隣同士の、第１導電型の不純物領域または第２導電型の不純物領域を架橋した架橋部を設け、架橋部を、隣同士の不純物領域に対し、当該不純物領域の延びる方向において複数設け、かつ、架橋部間の長さを場所により異ならせた半導体装置をその要旨とする。
また、請求項２に記載の発明では、半導体装置のアクティブ領域における、コラム対を構成する第１導電型の不純物領域と第２導電型の不純物領域を、電流が流れる方向に直交する面での形状として帯状をなし、かつ、交互に同一方向に並設するとともに、隣同士の、第１導電型の不純物領域または第２導電型の不純物領域を架橋した架橋部を設け、架橋部を、隣同士の不純物領域に対し、当該不純物領域の延びる方向において複数設け、かつ、架橋部の幅を場所により異ならせた半導体装置をその要旨とする。

請求項１または２に記載の発明によれば、電流が流れる方向に直交する面において第１導電型の不純物領域または第２導電型の不純物領域の架橋部とその周辺とでは、オンからオフへの切換時（スイッチングのオフ時）に、第１導電型の不純物領域と第２導電型の不純物領域からなるコラム対（ＰＮコラム対）の完全空乏化するタイミングがずれる。これにより、オンからオフへの切換時における電圧の跳ね上がりを抑制することができる。
特に、請求項１に記載のように、架橋部間の長さを場所により異ならせると、電流が流れる方向に直交する面において、周期的に架橋部間の長さを変えて配置することも、不規則に架橋部を配置することもできる。これにより、アクティブ領域内で、空乏化するタイミングをずらす上での最適化（空乏化するタイミングを徐々にずらす等）を図ることが可能になり、より大きな効果が得られる。
また特に、請求項２に記載のように、架橋部の幅を場所により異ならせると、電流が流れる方向に直交する面において各架橋部における完全空乏化するタイミングをずらすことができる。これにより、隣接する架橋部が空乏化するタイミングをずらす上での最適化（隣接する架橋部が空乏化するタイミングを徐々にずらす等）を図ることが可能になり、より大きな効果が得られる。

ここで、請求項３に記載のように、請求項１または２に記載の半導体装置において、架橋部の幅を、架橋した不純物領域間に挟まれた不純物領域の幅以下にすると、デバイスの耐圧が著しく低下するのを防止できる。

スーパージャンクション構造を有する半導体基板の製造方法として、請求項４に記載のように、第１導電型の半導体基板にエッチングにより、一定の溝幅のトレンチを一定の残し幅で、トレンチが切れる部位とトレンチが続く部位とを有して同一方向に断続的に延びるように並設する第１工程と、前記第１導電型の半導体基板の上に第２導電型のエピタキシャル膜を形成して前記トレンチを当該エピタキシャル膜で埋め込む第２工程と、を含み、第１工程において断続的に延びるトレンチを形成する際に、トレンチが切れる部位とトレンチが続く部位とのうちのトレンチが続く部位の長さを場所により異ならせたものであ
ると、容易に請求項１に記載の半導体装置用の基板を得ることができる。
また、請求項５に記載のように、第１導電型の半導体基板にエッチングにより、一定の溝幅のトレンチを一定の残し幅で、トレンチが切れる部位とトレンチが続く部位とを有して同一方向に断続的に延びるように並設する第１工程と、第１導電型の半導体基板の上に第２導電型のエピタキシャル膜を形成してトレンチを当該エピタキシャル膜で埋め込む第２工程と、を含み、第１工程において断続的に延びるトレンチを形成する際に、トレンチが切れる部位とトレンチが続く部位とのうちのトレンチが切れる部位の幅を場所により異ならせたものであると、容易に請求項２に記載の半導体装置用の基板を得ることができる。
また、製造の際に、トレンチ形成後の壁部のアスペクト比が大きくなりエピタキシャル成長による埋め込み前に壁が傾いたり倒れたりしやすいが、請求項４または５に記載の発明においては一定の溝幅のトレンチを一定の残し幅で同一方向に断続的に延びるように並設するので、トレンチ壁が傾いたり倒れたりするのを防ぐことができる。

ここで、請求項６に記載のように、請求項４または５に記載のスーパージャンクション構造を有する半導体基板の製造方法において、第１工程において断続的に延びるトレンチを形成する際に、トレンチが切れる部位の幅を、トレンチの幅以下にすると、請求項３に記載の半導体装置用の基板を得ることができる。

（第１の実施の形態）
以下、本発明を具体化した第１の実施形態を図面に従って説明する。
図１は、本実施形態における半導体装置の縦断面図である。本半導体装置は縦型ＭＯＳＦＥＴであって、縦方向に電流が流れる。即ち、縦方向が電流が流れる方向であり、横方向が電流が流れる方向に直交する方向である。

図２は図１のＡ−Ａ線での横断面図であり、スーパージャンクション構造部における横断面の構造を示す。
図１において、Ｎ^＋シリコン基板１の上にシリコン層２が形成され、シリコン層２の上にＮ型シリコン層３が形成されている。この積層構造体により半導体基板が構成され、半導体基板でのシリコン層２において、縦方向に延びるＮ型の不純物領域（Ｎコラム）４と、同じく縦方向に延びるＰ型の不純物領域（Ｐコラム）５とが横方向に隣接して交互に配置されている。Ｎ型の不純物領域４とＰ型の不純物領域５とからコラム対（ＰＮコラム対）が構成されている。これにより、スーパージャンクション構造が形成されている。そして、オン時にＰＮコラム対におけるＮ型不純物領域４がドリフト層となって電流が流れるとともにオフ時にＮ型不純物領域４とＰ型不純物領域５との界面から空乏層が広がることになる。

前述のＮ型シリコン層３においてＰ型のチャネル形成領域６がＰ型の不純物領域５に達するように形成されている。Ｐ型のチャネル形成領域６内において表層部にはＮ型ソース領域７が形成されている。Ｎ型シリコン層３の上面においてＰ型のチャネル形成領域６が露出する部位にはゲート絶縁膜としてのゲート酸化膜８を介してゲート電極９が形成されている。ゲート電極９はシリコン酸化膜１０にて被覆されている。Ｎ型シリコン層３の上面においてソース電極１１が形成され、このソース電極１１はソース領域７およびチャネル形成領域６と電気的に接続されている。Ｎ^＋シリコン基板１の下面（裏面）にはドレイン電極１２が形成されている。

そして、ソース電極１１をグランド電位にするとともにドレイン電極１２に正の電位を印加した状態においてゲート電極９に正の電位を印加することにより、トランジスタがオンとなる。トランジスタ・オン時においては、図１に示すように、ドレイン電極１２からＮ^＋シリコン基板１、Ｎ型不純物領域４、Ｎ型領域（３）、チャネル形成領域６におけるゲート電極９と対向する部位（反転層）、ソース領域７を通してソース電極１１に電流が流れる。

一方、トランジスタ・オンの状態（ソース電極１１をグランド電位、ドレイン電極１２を正の電位、ゲート電極９を正の電位にした状態）からゲート電極９をグランド電位にすると、トランジスタがオフとなり、Ｎ型不純物領域４とＰ型不純物領域５との界面から空乏層が広がる。

ここで、本実施形態においては、図２に示すように、トランジスタのアクティブ領域における、コラム対を構成するＮ型の不純物領域（Ｎコラム）４とＰ型の不純物領域（Ｐコラム）５を、横断面形状として帯状をなし、かつ、交互に同一方向（Ｙ方向）に並設させるとともに、隣同士のＮ型不純物領域（Ｎコラム）４を架橋している。つまり、隣り合うＮ型の不純物領域（Ｎコラム）４について、一定幅の架橋部（ブリッジ部）１３を所定の間隔で形成している。詳しくは、架橋部（ブリッジ部）１３をチップ内で、即ち、図２でのＸ−Ｙ平面において規則的に配置している。また、架橋部１３の幅Ｗｂを、架橋した不純物領域４間に挟まれた不純物領域５の幅Ｗａ以下にしている（Ｗｂ≦Ｗａ）。さらに、架橋部１３を、隣同士の不純物領域４に対し、不純物領域４の延びる方向（Ｙ方向）において複数設け、かつ、架橋部１３間の長さＬを場所により異ならせている。つまり、図２では、架橋部１３の設置間隔を長さＬ１，Ｌ２，Ｌ３とした（Ｌ１＜Ｌ２＜Ｌ３）。これにより、ＰＮコラム対の横方向での不純物面密度（領域４，５の不純物の総量）が周期的に変化する。

架橋部１３を設けない場合（隣同士のＮ型不純物領域４を架橋しない場合）には、トランジスタのオンからオフへの切換時（スイッチングのオフ時）には図５（ａ）に示すようにコラム対で空乏化が進み、図５（ｂ）に示すようにコラム対で同時に空乏化が完了する（瞬時に空乏化する）。この動作の際に図１２に示すように、オンからオフへの切換時においてドレイン・ソース間電流Ｉｄｓについての変化率（ｄＩ／ｄｔ）が大きく、ドレイン・ソース間電圧Ｖｄｓの跳ね上がりが発生する。

これに対し、本実施形態においては架橋部１３を設けており（隣同士のＮ型不純物領域４を架橋しており）、トランジスタのオンからオフへの切換時（スイッチングのオフ時）には図３（ａ）に示すようにコラム対で空乏化が進み、図３（ｂ）に示すようにコラム対で同時に空乏化が完了することなく、架橋部（ブリッジ部）１３においてハッチングで示す領域Ｓでは他の領域が空乏化が完了したときにも空乏化が完了していない（完全空乏化のタイミングがチップ内で意図的にずらされている）。このようにして、トランジスタのオンからオフへの切換時（スイッチングのオフ時）に、ＰＮコラム対が完全空乏化するタイミングをトランジスタ面内で制御できるため、図４に示すように、ドレイン・ソース間電流Ｉｄｓについての変化率（ｄＩ／ｄｔ）を小さくしてオンからオフへの切換時におけるドレイン・ソース間電圧Ｖｄｓの跳ね上がりを抑止することができる。

つまり、架橋部１３の形成により、架橋部１３とその周辺とではＰＮコラム対の不純物面密度のバランスが崩れ、空乏化のタイミングが異なり、素子面内で瞬時に完全空乏化することを防ぎ、スイッチング時のノイズ発生を抑止できるとともに、内蔵ダイオードのリカバリ特性や破壊耐量を改善できる。

次に、本スーパージャンクション構造を有する半導体基板の製造方法について説明する。
図６に示すように、Ｎ型半導体基板としてのＮ型シリコンウェハ２０を用意し、当該ウェハ２０に対しウェハ面内において図７に示すようにマスク２１を用いてエッチング（ドライエッチングあるいはウェットエッチング）を行って一定の溝幅Ｗａのトレンチ２２を一定の残し幅Ｗｓで同一方向（図２のＹ方向）に形成する。トレンチを形成する際に、奥行き方向（図２のＹ方向）は、トランジスタ領域以上の長さで形成する。

本実施形態では、図８に示すように、トレンチ２２の形成工程において、トレンチ２２を断続的に延びるように並設し、トランジスタ領域内に部分的に架橋部１３、即ちトレンチを掘らない領域を設ける。架橋部１３の幅Ｗｂは、デバイス耐圧を著しく低下させないよう、トレンチの幅Ｗａに対し、Ｗｂ≦Ｗａの関係とする。つまり、断続的に延びるトレンチ２２を形成する際に、トレンチが切れる部位（架橋部１３）の幅Ｗｂを、トレンチ２２の幅Ｗａ以下にする。

また、断続的に延びるトレンチ２２を形成する際に、即ち、図２におけるＰ型不純物領域５となるトレンチ２２を形成する際に、トレンチが切れる部位（架橋部１３）とトレンチが続く部位のうちのトレンチが続く部位の長さＬを場所により異ならせる。

その後、図９に示すように、Ｎ型シリコンウェハ２０の上に、Ｐ型のエピタキシャル膜２４を形成してトレンチ２２をエピタキシャル膜２４で埋め込む。その後、Ｎ型シリコンウェハ２０の主面側（上面側）、つまり、エピタキシャル膜２４の上面側を研磨して平坦化する。この研磨はシリコンウェハ２０が露出するまで行う。なお、研磨に代わりエッチバックにより平坦化してもよく、また、エピタキシャル膜２４の上面が平坦となるようにエピ成長を制御すればエピ後の平坦化処理は不要にできる。

さらに、図１０に示すように、Ｎ型シリコンウェハ２０の上面にＮ型エピタキシャル膜２５を形成する。なお、Ｎ型シリコンウェハ２０の上面にＮ型エピタキシャル膜２５を形成する代わりに、Ｎ型シリコンウェハ２０の上面にイオン注入してＮ型の表面シリコン層を形成してもよい。

また、Ｎ型シリコンウェハ２０の裏面（下面）をトレンチ２２近傍まで研磨し、この研磨面にＮ^＋シリコン基板を貼り合わせる。なお、Ｎ型シリコンウェハ２０の裏面の研磨およびＮ^＋シリコン基板の貼り合わせに代わり、Ｎ型シリコンウェハ２０の裏面（下面）からイオン注入してＮ型シリコンウェハ２０の裏面にＮ^＋シリコン層を形成してもよい。

このように形成した半導体基板（スーパージャンクション構造を有する半導体基板）を用いて図１に示す縦型ＭＯＳＦＥＴを製造する。つまり、Ｐ型チャネル形成領域６、Ｎ型ソース領域７、ゲート酸化膜８、ゲート電極９、シリコン酸化膜１０、ソース電極１１、ドレイン電極１２を形成する。このようにして、図１のスーパージャンクションＭＯＳＦＥＴが完成する。

ここで、上述の製造工程におけるトレンチ形成工程およびトレンチのエピによる埋め込み工程について言及する。
図１３において、中高耐圧（例えば２００〜３００ボルト以上）のデバイスでは、壁部１００のアスペクト比（Ｈ／Ｗ）が大きくなる。例えば、６００ボルト耐圧ではアスペクト比が「５」〜「１０」、また、１０００ボルトを超える耐圧ではそれ以上のアスペクト比となる。トレンチの長さ（Ｌ）に関しては、トランジスタ領域より長く形成されるため、大電流を扱うパワーデバイスの場合、１ｍｍ程度から十数ｍｍに及び、トレンチ埋め込み前における、ウェハ搬送時、洗浄時に、トレンチ壁１００が傾いたり倒れたりする可能性がある。まして、ウェハの直径に及ぶ長いトレンチを形成することは、トレンチ壁が傾いたり倒れたりする懸念が高まるため不可能であり、チップサイズに合わせたトレンチ形成を強いられる。

本実施形態においては、ストライプ形状のトレンチ２２を形成した後にエピタキシャル成長によりトレンチ２２を埋め込むが、ストライプ形状のトレンチ２２を形成する際に、図８に示したように、トランジスタ領域内に部分的に架橋部（トレンチを掘らない領域）１３を設けることにより、トレンチ埋め込み前にトレンチ壁２３が傾いたり倒れたりするのを回避することができる。これにより、ウェハ面内全域において同一設計のＰＮコラム対の作成が可能となり、チップサイズに依存しない基板トレンチ形成を行うことができる。

上記実施形態によれば、以下のような効果を得ることができる。
（１）スーパージャンクション構造を有する半導体装置（縦型ＭＯＳＦＥＴ）において、半導体装置のアクティブ領域における、コラム対を構成するＮ型の不純物領域（Ｎコラム）４とＰ型の不純物領域（Ｐコラム）５を、図２に示すように電流が流れる方向に直交する面での形状として帯状をなし、かつ、交互に同一方向に並設するとともに、隣同士のＮ型不純物領域（Ｎコラム）４を架橋したので、図３に示すように電流が流れる方向に直交する面においてＮ型の不純物領域（Ｎコラム）４の架橋部１３とその周辺とでは、オンからオフへの切換時（スイッチングのオフ時）に、Ｎ型の不純物領域（Ｎコラム）４とＰ型の不純物領域（Ｐコラム）５からなるコラム対（ＰＮコラム対）の完全空乏化するタイミングがずれる。これにより、オンからオフへの切換時における電圧の跳ね上がりを抑制することができる。

（２）スーパージャンクション構造を有する半導体基板の製造方法として、図７，８に示すようにＮ型のシリコンウェハ２０にエッチングにより、一定の溝幅Ｗａのトレンチ２２を一定の残し幅Ｗｓで同一方向に断続的に延びるように並設する第１工程と、図９に示すようにＮ型のシリコンウェハ２０の上にＰ型のエピタキシャル膜２４を形成してトレンチ２２を当該エピタキシャル膜２４で埋め込む第２工程と、を含むので、容易に前述の（１）の半導体装置用の基板を得ることができる。また、製造の際に、トレンチ形成後の壁部のアスペクト比が大きくなりエピタキシャル成長による埋め込み前に壁が傾いたり倒れやすいが、本実施形態においては一定の溝幅Ｗａのトレンチ２２を一定の残し幅Ｗｓで同一方向に断続的に延びるように並設するので、トレンチ壁が傾いたり倒れたりするのを防ぐことができる。これにより、ウェハ面内全域において同一設計のＰＮコラム対の作成を可能にし、チップサイズに依存しない基板トレンチを形成することができる。

（３）特に、（１）において、図２に示すように架橋部１３の幅Ｗｂを、架橋したＮ型不純物領域４間に挟まれたＰ型不純物領域５の幅Ｗａ以下にしたので、図３（ｂ）での符号Ｓで示す領域を小さくしてデバイスの耐圧が著しく低下するのを防止できる。そのためには、上記第１工程において断続的に延びるトレンチ２２を形成する際に、トレンチが切れる部位（架橋部１３）の幅Ｗｂを、トレンチ２２の幅Ｗａ以下にすればよい。

また、図２に示すように、架橋部１３を、隣同士のＮ型不純物領域４に対し、Ｎ型不純物領域４の延びる方向において複数設け、かつ、架橋部１３間の長さＬを場所により異ならせたので、電流が流れる方向に直交する面において、周期的に架橋部間の長さを変えて配置することも、不規則に架橋部１３を配置することもできる。これにより、アクティブ領域内で、空乏化するタイミングをずらす上での最適化（空乏化するタイミングを徐々にずらす等）を図ることが可能になり、より大きな効果が得られる。そのために、上記第１工程において断続的に延びるトレンチ２２を形成する際に、トレンチが切れる部位（架橋部１３）とトレンチが続く部位のうちのトレンチが続く部位の長さＬを場所により異ならせればよい。
（第２の実施の形態）
次に、第２の実施の形態を、第１の実施の形態との相違点を中心に説明する。

本実施形態においては、図２に代わり図１１に示す構成としている。
図１１において、架橋部１３の形成位置として周期的に配置すると共に、架橋部１３の幅ＷｂについてＷｂ１，Ｗｂ２，Ｗｂ３と順に大きくなるようにしている（Ｗｂ１＜Ｗｂ２＜Ｗｂ３）。

つまり、架橋部１３を、隣同士のＮ型不純物領域４に対し、Ｎ型不純物領域４の延びる方向（Ｙ方向）において複数設け、かつ、架橋部１３の幅Ｗｂを場所により異ならせた。そのために、上記第１工程において断続的に延びるトレンチ２２を形成する際に、トレンチが切れる部位（架橋部１３）とトレンチが続く部位のうちのトレンチが切れる部位（架橋部１３）の幅Ｗｂを場所により異ならせる。こうすると、横断面（電流が流れる方向に直交する面）において各架橋部における完全空乏化するタイミングをずらすことができる。これにより、隣接する架橋部が空乏化するタイミングをずらす上での最適化（隣接する架橋部が空乏化するタイミングを徐々にずらす等）を図ることが可能になり、より大きな効果が得られる。

なお、架橋したＮ型不純物領域４について、第１の実施形態で説明したように架橋部１３を、隣同士の不純物領域４に対し、不純物領域４の延びる方向において複数設け、かつ、架橋部１３間の長さＬを場所により異ならせ、しかも、第２の実施形態で説明したように、架橋部１３の幅Ｗｂを場所により異ならせるようにしてもよい。これにより、より細かな設計を行うことができる。

前記実施形態は以下のようにしてもよい。
図２等においては隣同士のＮ型不純物領域（Ｎコラム）４を架橋したが、隣同士のＰ型不純物領域（Ｎコラム）５を架橋してもよい。

これまでの説明では第１導電型がＮ型で、第２導電型がＰ型であったが、これを逆にして第１導電型がＰ型で、第２導電型がＮ型でもよい。即ち、図１においてＰチャネルＭＯＳＦＥＴとして、コラム対のＰコラムをドリフト領域としてもよい。

また、プレーナー型のＭＯＳＦＥＴを例に説明したが、コンケーブ型、トレンチ型でも同様の効果が得られる。
また、ＭＯＳＦＥＴ以外にも、ＩＧＢＴやダイオードに適用してもよい。

第１の実施形態における半導体装置の縦断面図。図１のＡ−Ａ線でのスーパージャンクション構造部の横断面図。（ａ），（ｂ）は、スーパージャンクション構造部の横断面図。スイッチング時の波形図。（ａ），（ｂ）は、スーパージャンクション構造部の横断面図。製造工程を説明するための縦断面図。製造工程を説明するための縦断面図。製造工程を説明するための斜視図。製造工程を説明するための縦断面図。製造工程を説明するための縦断面図。第２の実施形態におけるスーパージャンクション構造部の横断面図。比較例におけるスイッチング時の波形図。比較例におけるトレンチエッチング後の斜視図。

符号の説明

１…Ｎ^＋シリコン基板、２…シリコン層、３…シリコン層、４…Ｎ型不純物領域、５…Ｐ型不純物領域、２０…Ｎ型シリコンウェハ、２２…トレンチ、２４…Ｐ型エピタキシャル膜。

Claims

半導体基板において、電流が流れる方向に延びる第１導電型の不純物領域（４）と、同じく電流が流れる方向に延びる第２導電型の不純物領域（５）とが、電流が流れる方向に直交する方向において、隣接して交互に配置され、オン時に前記第１導電型の不純物領域（４）と前記第２導電型の不純物領域（５）からなるコラム対における前記第１導電型の不純物領域（４）がドリフト層となって電流が流れるとともにオフ時に前記第１導電型の不純物領域（４）と第２導電型の不純物領域（５）との界面から空乏層が広がる、スーパージャンクション構造を有する半導体装置であって、
半導体装置のアクティブ領域における、前記コラム対を構成する第１導電型の不純物領域（４）と第２導電型の不純物領域（５）を、前記電流が流れる方向に直交する面での形状として帯状をなし、かつ、交互に同一方向に並設するとともに、隣同士の、第１導電型の不純物領域（４）または第２導電型の不純物領域（５）を架橋した架橋部（１３）を設け、前記架橋部（１３）を、隣同士の不純物領域に対し、当該不純物領域の延びる方向において複数設け、かつ、前記架橋部（１３）間の長さ（Ｌ）を場所により異ならせたことを特徴とする半導体装置。
半導体基板において、電流が流れる方向に延びる第１導電型の不純物領域（４）と、同じく電流が流れる方向に延びる第２導電型の不純物領域（５）とが、電流が流れる方向に直交する方向において、隣接して交互に配置され、オン時に前記第１導電型の不純物領域（４）と前記第２導電型の不純物領域（５）からなるコラム対における前記第１導電型の不純物領域（４）がドリフト層となって電流が流れるとともにオフ時に前記第１導電型の不純物領域（４）と第２導電型の不純物領域（５）との界面から空乏層が広がる、スーパージャンクション構造を有する半導体装置であって、
半導体装置のアクティブ領域における、前記コラム対を構成する第１導電型の不純物領域（４）と第２導電型の不純物領域（５）を、前記電流が流れる方向に直交する面での形状として帯状をなし、かつ、交互に同一方向に並設するとともに、隣同士の、第１導電型の不純物領域（４）または第２導電型の不純物領域（５）を架橋した架橋部（１３）を設け、前記架橋部（１３）を、隣同士の不純物領域に対し、当該不純物領域の延びる方向において複数設け、かつ、前記架橋部（１３）の幅（Ｗｂ）を場所により異ならせたことを特徴とする半導体装置。
架橋部（１３）の幅（Ｗｂ）を、架橋した不純物領域（４）間に挟まれた不純物領域（５）の幅（Ｗａ）以下にしたことを特徴とする請求項１または２に記載の半導体装置。
第１導電型の半導体基板（２０）にエッチングにより、一定の溝幅（Ｗａ）のトレンチ（２２）を一定の残し幅（Ｗｓ）で、トレンチが切れる部位（１３）とトレンチが続く部位とを有して同一方向に断続的に延びるように並設する第１工程と、
前記第１導電型の半導体基板（２０）の上に第２導電型のエピタキシャル膜（２４）を形成して前記トレンチ（２２）を当該エピタキシャル膜（２４）で埋め込む第２工程と、を含み、
前記第１工程において断続的に延びるトレンチ（２２）を形成する際に、前記トレンチが切れる部位（１３）と前記トレンチが続く部位とのうちの前記トレンチが続く部位の長さ（Ｌ）を場所により異ならせたことを特徴とするスーパージャンクション構造を有する半導体基板の製造方法。
第１導電型の半導体基板（２０）にエッチングにより、一定の溝幅（Ｗａ）のトレンチ（２２）を一定の残し幅（Ｗｓ）で、トレンチが切れる部位（１３）とトレンチが続く部位とを有して同一方向に断続的に延びるように並設する第１工程と、
前記第１導電型の半導体基板（２０）の上に第２導電型のエピタキシャル膜（２４）を形成して前記トレンチ（２２）を当該エピタキシャル膜（２４）で埋め込む第２工程と、を含み、
前記第１工程において断続的に延びるトレンチ（２２）を形成する際に、前記トレンチが切れる部位（１３）と前記トレンチが続く部位とのうちの前記トレンチが切れる部位（１３）の幅（Ｗｂ）を場所により異ならせたことを特徴とするスーパージャンクション構造を有する半導体基板の製造方法。
前記第１工程において断続的に延びるトレンチ（２２）を形成する際に、トレンチが切れる部位（１３）の幅（Ｗｂ）を、トレンチ（２２）の幅（Ｗａ）以下にしたことを特徴とする請求項４または５に記載のスーパージャンクション構造を有する半導体基板の製造方法。