JP5076543B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は強誘電体キャパシタを有する半導体装置の製造方法に関し、特に強誘電体キャパシタを構成する強誘電体膜をスパッタ法により形成する工程を経て製造される半導体装置の製造方法に関する。

近年、強誘電体のヒステリシス特性を利用して情報を記憶する強誘電体キャパシタを備えたＦｅＲＡＭ（Ferroelectric Random Access Memory）が開発されている。ＦｅＲＡＭは電源を切っても情報が消失しない不揮発性メモリであり、高集積度、高速駆動、高耐久性及び低消費電力を実現できるという優れた特性を有している。

強誘電体キャパシタを構成する強誘電体膜の材料としては、残留分極量が大きなＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃）やＳＢＴ（ＳｒＢｉ₂Ｔａ₂Ｏ₉）などのペロブスカイト結晶構造を有する強誘電体酸化物が主に用いられている。これらの強誘電体酸化物の残留分極量は、１０〜３０μＣ／ｃｍ²程度である。

ＰＺＴ膜の形成方法の一つにスパッタ法がある。スパッタ法はＰＶＤ（Physical Vapor Deposition ）法の一種であり、ＰＺＴターゲットにＤＣ（直流）又はＲＦ（高周波）バイアス電圧を印加してイオンを衝突させ、それによりターゲットから飛び出したＰＺＴ粒子をウエハ上に堆積させてＰＺＴ膜を形成する。ＰＺＴターゲットはＰＺＴ膜の成長にともなって減少し、ターゲットが使用できなくなるまでの時間（通常、ターゲットがなくなるまでの時間）をライフタイムという。

スパッタ法によるＰＺＴ膜の形成では、例えば特許文献１に記載されているように、ＰＺＴターゲットの使用時間に応じてＰＺＴ膜のＰｂ濃度が変化することが知られている。このため、従来は、ＰＺＴターゲットの使用時間に応じてＡｒ（アルゴン）流量（チャンバ圧力）などの設備パラメータを調整し、ＰＺＴ膜中のＰｂ濃度を一定に保つようにしている。

その他、本発明に関係すると思われる従来技術として、特許文献２〜６に記載されたものがある。これらの特許文献２〜６には、プレーナー構造の半導体装置（ＦｅＲＡＭ）が記載されている。
特開平１１−３４３５６９号公報 特開平０３−０１９３７３号公報 特許第３６６３５７５号公報 特開２００１−１２６９５５号公報 特開２００２−２４６５６４号公報 特開２００４−１５３０１９号公報

しかしながら、本願発明者等の研究により、ターゲットの使用時間に応じてＡｒ流量（チャンバ圧力）を調整しても、ＰＺＴターゲットのライフタイムの初期と後期とで強誘電体キャパシタ（強誘電体膜）の分極反転特性が変化することが判明した。ライフタイムの初期に形成された強誘電体キャパシタでは良好な分極反転特性が得られるので、使用時間が短いうちにターゲットを交換してしまうことも考えられるが、そうすると強誘電体キャパシタの製造コストが著しく上昇する。

本発明の目的は、製造コストを上昇させることなく、良好で均一な分極反転特性を有する強誘電体キャパシタを有する半導体装置の製造方法を提供することである。

本発明の一観点によれば、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板に不純物を導入し不純物領域を形成する工程と、前記半導体基板の上側全面に絶縁膜を形成する工程と、前記絶縁膜に前記不純物領域に通じるコンタクトホールを形成する工程と、前記コンタクトホール内に導電体を埋め込んで前記不純物領域と電気的に接続されたプラグを形成する工程と、前記絶縁膜の上に前記プラグと電気的に接続した下部電極を形成する工程と、スパッタ法により前記下部電極の上に強誘電体膜を形成する工程と、前記強誘電体膜形成時のターゲットの累積使用時間に応じた酸素供給量で前記強誘電体膜を熱処理する工程と、前記強誘電体膜の上に上部電極を形成する工程とを有する半導体装置の製造方法が提供される。

前述したように、スパッタ法により強誘電体膜を形成するときには、ターゲットの累積使用時間に応じてＡｒ流量（チャンバ圧力）等の設備パラメータ等を調整して、強誘電体膜の組成の変化を極力少なくしている。しかし、ターゲットの累積使用時間が長くなると、強誘電体膜中の酸素濃度が不足し、それにより強誘電体膜（強誘電体キャパシタ）の分極反転特性が劣化するものと考えられる。

そこで、本発明では、強誘電体膜形成後に実施する熱処理（酸素供給アニール）工程において、ターゲットの累積使用時間に応じて雰囲気中への酸素供給量を変化させる。例えば、ターゲットのライフタイムの初期に成膜された強誘電体膜に対しては酸素供給量を比較的少なくし、ターゲットのライフタイムの後期に成膜された強誘電体膜に対しては酸素供給量を比較的多くして熱処理を施す。これにより、強誘電体膜中の酸素濃度の不足が解消され、分極反転特性のばらつきが抑制される。その結果、良好で均一な分極反転極性を有する強誘電体キャパシタを備えた半導体装置を良好な歩留りで製造することができる。

以下、本発明の実施形態について説明する前に、ターゲットの使用時間に応じて強誘電体膜の分極反転特性が変化する理由について説明する。

ターゲットの使用時間に応じて強誘電体膜の分極反転特性が変化する理由は明らかではないものの、以下のように考えることができる。すなわち、スパッタ法によりＰＺＴ膜を形成する場合、前述したように、ＰＺＴターゲットの使用時間に応じてＡｒ流量（チャンバ圧力）などの設備パラメータを調整している。ターゲットのライフタイムの初期においてはＡｒ流量を高めに設定して、図１（ａ）に示すようにウエハ上に適切な組成のＰＺＴ膜を形成している。一方、ターゲットのライフタイムの後期においては、組成を合わせるためにＡｒ流量を低めに設定して成膜している。Ａｒ流量を低めにすることでチャンバ圧力は下がり、バイアスパワーは高くなる。そのため、図１（ｂ）に示すように、ＰＺＴ中のＰｂＯが高エネルギーのイオンにより分解され、酸素（Ｏ）が不足したＰＺＴ膜が形成される。

従来から、強誘電体膜を形成した後に酸素雰囲気中で熱処理（ＲＴＡ：Rapid Thermal Annealing）をする工程（酸素供給アニール工程）が実施されている。しかしながら、従来は、熱処理時の酸素供給量を一定に維持しているため、強誘電体膜中の酸素濃度にばらつきがある場合は、熱処理後においても強誘電体膜中の酸素濃度を一定にすることができず、強誘電体膜の分極反転特性にばらつきが発生する。

そこで、本発明においては、熱処理時に雰囲気中の酸素濃度をターゲットの使用時間（累積使用時間）に応じて変化させることにより、熱処理後の強誘電体膜中の酸素濃度をターゲットの使用時間に拘わらず均一にして、強誘電体膜の分極反転特性のばらつきを抑制する。

以下、本発明の実施形態について、添付の図面を参照して説明する。

図２は、本発明の実施形態に係る半導体装置の構造を示す模式図である。半導体基板１１０の上部には、各素子領域を分離する素子分離層１１１が設けられている。また、素子分離層１１１で分離された各素子領域には、ｐウェル１１２又はｎウェル（不図示）が設けられている。メモリセル領域では、図２に示すように、１つのｐウェル１１２に対し２つのトランジスタＴ１，Ｔ２が形成されている。すなわち、メモリセル領域のｐウェル１１２の上には２本のゲート電極１１４が相互に平行に形成されている。これらのゲート電極１１４の両側のｐウェル１１２の表面近傍には、トランジスタＴ１，Ｔ２のソース／ドレインとなる低濃度ｎ型不純物領域１１６及び高濃度ｎ型不純物領域１１８が形成されている。

半導体基板１１０の上には、ゲート電極１１４を覆うようにストッパ層１２０が形成されており、ストッパ層１２０の上には第１の層間絶縁膜１２１が形成されている。この第１の層間絶縁膜１２１には、ストッパ層１２０を貫通してｎ型不純物領域１１８に電気的に接続されたプラグ１２４ａ，１２４ｂが形成されている。プラグ１２４ａは２本のゲート電極１１４間に設けられたｎ型不純物領域１１８に接続されており、プラグ１２４ｂはゲート電極１１４と素子分離層１１１との間に設けられたｎ型不純物領域１１８に接続されている。層間絶縁膜１２１及びプラグ１２４ａ，１２４ｂの上面はＣＭＰ（Chemical Mechanical Polishing）により平坦化されている。

プラグ１２４ｂの上には、強誘電体キャパシタ１３０が形成されている。この強誘電体キャパシタ１３０は、下側からバリアメタル１２５、下部電極１２６ａ、強誘電体膜（ＰＺＴ膜）１２７及び上部電極１２８ａを順に積層して形成されている。なお、強誘電体キャパシタ１３０の下部電極１２６ａは、バリアメタル１２５を介してプラブ１２４ｂに電気的に接続されている。また、強誘電体膜１２７は、後述するように成膜後、ターゲットの使用時間に応じた酸素供給量の雰囲気中で熱処理（酸素供給アニール）が施されている。

第１の層間絶縁膜１２１及び強誘電体キャパシタ１３０の上には保護膜１３１が形成されており、この保護膜１３１の上には第２の層間絶縁膜１３２が形成されている。第２の層間絶縁膜１３２には、プラグ１２４ａに接続したプラグ１３５ａと、キャパシタ１３０の上部電極１２８ａに接続したプラグ１３５ｂとが形成されている。また、第２の層間絶縁膜１３２の上には、プラブ１３５ａに接続された配線１３６ａと、プラグ１３５ｂに接続した配線１３６ｂとが形成されている。

このような構造の本実施形態の半導体装置（ＦｅＲＡＭ）において、メモリセル領域のトランジスタＴ１，Ｔ２のゲート電極１１４はワード線の一部を構成し、これらのトランジスタＴ１，Ｔ２に共通の高濃度ｎ型不純物領域１１８に電気的に接続した配線１３６ａはビット線の一部を構成している。

図３は、横軸にＰＺＴ膜形成後の熱処理時における酸素供給量をとり、縦軸にＰＺＴ（１００）の積分強度をとって、それらの関係を示す図である。また、図４は、横軸にＰＺＴ膜形成後の熱処理時における酸素供給量をとり、縦軸にＰＺＴ（１０１）の積分強度をとって、それらの関係を示す図である。これらの図３，図４において、「初期試料」はＰＺＴターゲットのライフタイムの初期（規定のターゲットライフの約２０％使用時）に成膜されたＰＺＴ膜であり、「後期試料」はＰＺＴターゲットのライフタイムの後期（規定のターゲットライフの約９０％使用時）に成膜されたＰＺＴ膜である。

これらの図３，図４からわかるように、ＰＺＴターゲットのライフタイムの初期に成膜されたＰＺＴ膜（初期試料）では、熱処理時の酸素供給量を増加すると、ＰＺＴ（１０１）積分強度は若干減少する傾向にあるものの、ＰＺＴ（１００）積分強度が増加して、強誘電体膜の分極に寄与しない成分の総量（（１００）及び（１０１）の総量）が増加する。図３，図４から、ターゲットのライフタイムの初期に成膜されたＰＺＴ膜では、強誘電体膜の分極に寄与しない成分の総量の増大を抑制するために、熱処理（酸素供給アニール）時の酸素供給量を約５５ｓｃｃｍ（standard cc/min ）以下することが好ましいことがわかる。

一方、ＰＺＴターゲットのライフタイムの後期に成膜されたＰＺＴ膜（後期試料）では、熱処理後の酸素供給量を増加してもＰＺＴ（１００）積分強度はそれほど変化しない。しかし、酸素供給量が少ない場合はＰＺＴ（１０１）積分強度が大きくなり、強誘電体膜の分極に寄与しない成分の総量（（１００）及び（１０１）の総量）が増大する。図３，図４から、ターゲットのライフタイムの後期に成膜されたＰＺＴ膜では、熱処理（酸素供給アニール）時の酸素供給量を約７０ｓｃｃｍ以上とすることが好ましいことがわかる。

図５は、横軸にＰＺＴ膜成膜後の熱処理時における酸素供給量をとり、縦軸にＦｅＲＡＭの製造歩留りをとって、ＰＺＴターゲットのライフタイムの初期に形成された強誘電体膜を有するＦｅＲＡＭの製造歩留りと、ライフタイムの後期に形成された強誘電体膜を有するＦｅＲＡＭの製造歩留りとを調べた結果を示す図である。この図５から、ライフタイムの初期に形成された強誘電体膜では、熱処理（酸素供給アニール）時の酸素供給量が２０〜１００ｓｃｃｍの範囲の場合はＦｅＲＡＭの製造歩留りが良好であるが、ライフタイムの後期に形成された強誘電体膜では、酸素供給量が４０〜１００ｓｃｃｍでないとＦｅＲＡＭの製造歩留りが大きく低下することがわかる。

これらのことを総合的に判断して、本実施形態では、ターゲットのライフタイムの初期に成膜された強誘電体膜に対しては酸素供給量を４０〜６０ｓｃｃｍとして熱処理を行い、後期に成膜されたＰＺＴ膜に対しては酸素供給量を７０〜１００ｓｃｃｍとして熱処理を行うこととする。

図６は、横軸にＰＺＴ膜形成後に実施する熱処理時の温度をとり、縦軸にＦｅＲＡＭの製品歩留りをとって、それらの関係を調べた結果を示す図である。この図６から熱処理時の温度が５４５〜５６５℃のときに、ＦｅＲＡＭの製造歩留りが良好であることがわかる。従って、本実施形態では、強誘電体膜形成後に実施する熱処理（酸素供給アニール）の温度を、５４５〜５６５℃とする。このように、強誘電体膜形成後の熱処理（酸素供給アニール）時の酸素供給量及び温度を設定することにより、特性が均一なＦｅＲＡＭを良好な歩留りで製造することができる。

以下、本実施形態に係る半導体装置（ＦｅＲＡＭ）の製造方法について説明する。

図７〜図１０は、本実施形態の半導体装置の製造方法を示す断面図である。通常、半導体基板上にはメモリセルと同時に駆動回路（書き込み回路及び読み出し回路等）を構成するｎ型トランジスタ及びｐ型トランジスタを形成しているが、ここではそれらの図示は省略している。

まず、図７（ａ）に示す構造を形成するまでの工程を説明する。図７（ａ）に示すように、半導体基板（シリコン基板）１１０の所定の領域に素子分離層１１１を形成する。具体的には、フォトリソグラフィ法により半導体基板１１０の所定の領域に溝を形成し、その溝内にＳｉＯ₂等の絶縁物を埋め込んで、素子分離層１１１とする。このように絶縁物を埋め込んだ溝により素子分離層１１１を形成する方法は、ＳＴＩ（Shallow Trench Isolation）法と呼ばれている。ＳＴＩ法による素子分離層１１１に替えて、公知のＬＯＣＯＳ（Local Oxidation of Silicon）法により素子分離層を形成してもよい。なお、半導体基板１１０はｐ型でもよく、ｎ型でもよい。

次に、半導体基板１１０のｎ型トランジスタ形成領域（メモリセル領域及び駆動回路のｎ型トランジスタ形成領域：以下同じ）にｐ型不純物（例えばホウ素（Ｂ）等）を導入して、ｐウェル１１２を形成する。また、半導体基板１１０のｐ型トランジスタ形成領域（駆動回路のｐ型トランジスタ形成領域：以下、同じ）にｎ型不純物（例えば、リン（Ｐ）等）を導入して、ｎウェル（不図示）を形成する。

次に、ｐウェル１１２及びｎウェル（不図示）の表面を熱酸化させて、ゲート絶縁膜１１３を形成する。その後、ＣＶＤ法により、半導体基板１１０の上側全面にポリシリコン膜を形成し、このポリシリコン膜をフォトリソグラフィ法によりパターニングして、ゲート電極１１４を形成する。

なお、ｐウェル１１２の上方にはｎ型不純物を導入したゲート電極を形成し、ｎウェル（不図示）の上方にはｐ型不運物を導入したゲート電極を形成することが好ましい。また、図５（ａ）に示すように、メモリセル領域では、１つのｐウェル１１２の上に２本のゲート電極１１４が相互に平行に配置される。

次に、ゲート電極１１４をマスクとし、ｎ型トランジスタ形成領域のｐウェル１１２にリン（Ｐ）等のｎ型不純物をイオン注入して、低濃度ｎ型不純物領域１１６を形成する。これと同様に、ゲート電極１１４をマスクとし、ｐ型トランジスタ形成領域のｎウェル（不図示）にホウ素（Ｂ）等のｐ型不純物をイオン注入して、低濃度ｐ型不純物領域（図示せず）を形成する。

次に、ゲート電極１１４の両側にサイドウォール１１７を形成する。このサイドウォール１１７は、ＣＶＤ法によりシリコン基板１１０の上側全面にＳｉＯ₂又はＳｉＮ等からなる絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極１１４の両側のみに残すことにより形成される。

その後、ゲート電極１１４及びサイドウォール１１７をマスクとしてｎ型トランジスタ形成領域のｐウェル１１２にｎ型不純物をイオン注入し、高濃度ｎ型不純物領域１１８を形成する。これと同様に、ｐ型トランジスタ形成領域のゲート電極及びサイドウォールをマスクとしてｎウェル（不図示）にｐ型不純物をイオン注入して、高濃度ｐ型不純物領域（不図示）を形成する。このようにして、各トランジスタ形成領域に、ＬＤＤ（Lightly Doped Drain)構造のソース／ドレインを有するトランジスタが形成される。

なお、ゲート電極１１４及びｎ型不純物拡散領域１１８の表面には、コンタクト層としてコバルトシリサイド又はチタンシリサイド等の金属ケイ化物（シリサイド）層を形成することが好ましい。

次に、ＣＶＤ法により、シリコン基板１１０の上側全面にストッパ層１２０として例えばＳｉＯＮ膜を２００ｎｍの厚さに形成し、更にストッパ層１２０の上に層間絶縁膜１２１として例えばＳｉＯ₂膜を１０００ｎｍの厚さに形成する。その後、層間絶縁膜１２１の表面をＣＭＰにより平坦化する。

以下、図７（ｂ）に示す構造を形成するまでの工程を説明する。上記の工程で層間絶縁膜１２１の表面を平坦化した後、フォトリソグラフィ法により、層間絶縁膜１２１の表面からｎ型トランジスタ形成領域の高濃度ｎ型不純物層１１８及びｐ型トランジスタ形成領域の高濃度ｐ型不純物層（不図示）に到達するコンタクトホール１２１ａを形成する。その後、脱ガス処理として、窒素（Ｎ₂）雰囲気中において６５０℃の温度で３０分間アニールする。

次に、スパッタ法により、半導体基板１１０の上側全面に密着層１２２を形成する。この密着層１２２には、層間絶縁膜１２１とプラグ１２４ａ，１２４ｂとの密着性を向上させる機能だけではなく、層間絶縁膜１２１中に含まれる水素及び水分の強誘電体膜１２７への拡散を防止する機能とが要求される。本実施形態では、密着層１２２が、Ｔａ（２０ｎｍ）／ＴａＮ（５０ｎｍ）／Ｔｉ（２０ｎｍ）の積層膜からなるものとする。密着層１２２は、ＴｉＡｌＮ、Ｉｒ、ＩｒＯｘ、Ｐｔ、Ｒｕ、Ｔｉ、Ｔａ、ＴａＮ又はＴｉＮ等からなる導電体膜、又はそれらの導電体膜のうちから選択された２以上の膜を積層して形成することが好ましい。また、密着層１２２の厚さは、１００ｎｍ以下とすることが好ましい。

次に、密着層１２２の上に、厚さが約５００ｎｍのＷ（タングステン）膜１２３を形成し、コンタクトホール１２１ａ内にＷを埋め込む。

以下、図８（ａ）に示す構造を形成するまでの工程を説明する。上記の工程でＷ膜１２３を形成した後、ＣＭＰにより層間絶縁膜１２１上のＷ膜１２３及び密着層１２２を除去し、表面を平坦化する。これにより、各コンタクトホール１２１ａ内のみにＷ膜１２３が残り、導電性のプラグ１２４ａ，１２４ｂが形成される。

以下、図８（ｂ）に示す構造を形成するまでの工程を説明する。上記の工程でＷプラグ１２４ａ，１２４ｂを形成した後、スパッタ法により、半導体基板１１０の上側全面にバリアメタル（酸素バリア層）１２５を例えば１００〜２００ｎｍの厚さに形成する。このバリアメタル１２５は、Ｉｒ及びＲｕ等の貴金属、又はＴｉＡｌＮなどにより形成する。

バリアメタル１２５は、後述する強誘電体膜１２７の成膜工程やその後の熱処理工程においてプラグ１２４ａ，１２４ｂ内に酸素が拡散することを防止するために形成される。バリアメタル１２５と層間絶縁膜１２１との密着性を向上させるため、及びバリアメタル１２５の結晶性を向上させるために、層間絶縁膜１２１とバリアメタル１２５との間に、Ｔｉ（チタン）、ＴｉＮ、ＴｉＡｌＮ、Ｉｒ（イリジウム）、Ｐｔ（白金）、Ｒｕ（ルテニウム）又はＴａ（タンタル）等からなる導電性密着層（不図示）を設けてもよい。この導電性密着層の厚さは３０ｎｍ以下とすることが好ましい。

次に、バリアメタル１２５の上に、強誘電体キャパシタ１３０の下部電極１２６ａとなる導電体膜１２６を形成する。この導電体膜１２６は、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ及びＰｄ等の金属、これらの金属の酸化物、並びにＳｒＲｕＯ₃からなる群から選択された少なくとも一種の導電体材料により形成される。

次に、ＰＺＴターゲットを用いたスパッタ法により、導電体膜１２６の上に強誘電体膜（ＰＺＴ膜）１２７を例えば１２０ｎｍの厚さに形成する。本実施形態では、ＰＺＴターゲットの使用時間に応じてＡｒ流量（チャンバ圧力）を調整するものとする。このとき、ウエハのロットとＰＺＴターゲットの使用時間とを関連付けて記録しておくことが重要である。

次に、酸素含有雰囲気中でＲＴＡ（Rapid Thermal Annealing ）処理（酸素供給アニール）を実施する。

図１１はＲＴＡ装置を示す断面図である。この図１１に示すように、強誘電体膜を形成した後のウエハ１４０をＲＴＡ装置のチャンバ１４１内に配置し、ガス導入部１４２からチャンバ１４１内に酸素を含有するガス（酸素ガス、又は酸素とアルゴンとの混合ガス等）を供給する。チャンバ１４１内に供給されたガスは、ガス導入部１４２と反対側のガス排出部１４３からチャンバ１４１の外に排出される。

ウエハ１４０の上下にはそれぞれ複数本の赤外線ランプ１４４が設けられており、これらの赤外線ランプ１４４を点灯することによりウエハ１４０を急速に加熱することができる。

本実施形態では、ウエハ温度を５４５℃〜５６５℃とし、６０秒〜９０秒間程度の熱処理を行う。この場合、スパッタ時のＰＺＴターゲットの使用時間（累積使用時間）に応じて、チャンバ１４１内への酸素供給量を調整する。ここでは、前述したようにＰＺＴターゲットのライフタイムの前半に成膜されたＰＺＴ膜を熱処理するときにはチャンバ１４１内への酸素供給量を４０〜６０ｓｃｃｍとし、ライフタイムの後半に成膜されたＰＺＴ膜を熱処理するときにはチャンバ１４１内への酸素供給量を７０〜１００ｓｃｃｍとする。

このようにして強誘電体膜１２７に対しＲＡＴ処理（酸素供給アニール）を行った後、強誘電体膜１２７の上に、強誘電体キャパシタ１３０の上部電極１２８ａとなる導電体膜１２８を例えば２００ｎｍの厚さに形成する。本実施形態では、導電体膜１２８をＩｒＯ₂により形成する。この導電体膜１２８は、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）、Ｒｈ（ロジウム）、Ｒｅ（レニウム）、Ｏｓ（オスミウム）、Ｐｄ（パラジウム）及びＳｒＲｕＯ₃からなる群より選択された少なくとも１種の金属膜、それらの金属の酸化膜、又はそれらの２以上の膜を積層して形成してもよい。

以下、図９（ａ）に示す構造を形成するまでの工程を説明する。上記の工程でバリアメタル１２５、導電体膜１２６、強誘電体膜１２７及び導電体膜１２８を形成した後、導電体膜１２８の所定の領域（強誘電体キャパシタ形成領域）上に、例えばＴｉＮ膜及びＳｉＯ₂膜の積層構造を有するハードマスク（不図示）を形成し、導電体膜１２８、強誘電体膜１２７、導電体膜１２６及びバリアメタル１２５を一括エッチングする。これにより、図９（ａ）に示すように、下部電極１２６ａ、上部電極１２８ａ及びそれらの間の強誘電体膜１２７からなる強誘電体キャパシタ１３０が形成される。その後、ハードマスクを除去する。

以下、図９（ｂ）に示す構造を形成するまでの工程を説明する。上記の工程で導電体膜１２８、強誘電体膜１２７、導電体膜１２６及びバリアメタル１２５をエッチングして強誘電体キャパシタ１３０を形成した後、酸素を含む雰囲気中で３５０℃の温度で１時間アニールする。このアニールは、次の工程で形成する保護膜１３１の密着性を確保するためのものである。

次に、層間絶縁膜１２１の上に、強誘電体キャパシタ１３０を覆う保護膜１３１を例えば２０〜１００ｎｍの厚さに形成する。この保護膜１３１は例えばＡｌ₂Ｏ₃（アルミナ）からなり、ＭＯＣＶＤ法又はスパッタ法により形成される。

次に、エッチング工程及び上部電極形成工程における強誘電体膜１２７のダメージを回復するために、回復アニールを行う。この回復アニールは、酸素を含む雰囲気中で例えば５５０〜６５０℃の温度で約６０分間加熱することにより行われる。

以下、図１０に示す構造を形成するまでの工程を説明する。上記の工程で回復アニールを行った後、プラズマＣＶＤ法により、半導体基板１１０の上側全面に例えばＳｉＯ₂からなる層間絶縁膜１３２を形成する。そして、フォトリソグラフィ法により、層間絶縁膜１３２の表面から所定のプラグ１２４ｂに到達するコンタクトホール１３２ａと、強誘電体キャパシタ１３０の上部電極１２８ａに到達するコンタクトホール１３２ｂとを形成する。

次に、基板１１０の上側全面にＴｉＮからなる密着層を例えば５０ｎｍの厚さに形成してコンタクトホール１３２ａ，１３２ｂの内面をこの密着層で覆う。その後、ＣＶＤ法により密着層の上にＷ（タングステン）膜を形成して、コンタクトホール１３２ａ，１３２ｂにＷを充填する。そして、ＣＭＰにより層間絶縁膜１３２の上のＷ膜と密着層とを除去し、コンタクトホール１３２ａ，１３２ｂ内のみにＷを残すことにより、導電性のプラグ１３５ａ，１３５ｂを形成する。

次いで、層間絶縁膜１３２の上にＴｉ（６０ｎｍ）、ＴｉＮ（３０ｎｍ）、Ａｌ膜（４００ｎｍ）、Ｔｉ（５ｎｍ）及びＴｉＮ（７０ｎｍ）の積層膜を形成し、この積層膜をフォトリソグラフィ法によりパターニングして、配線１３６ａ，１３６ｂを形成する。その後、必要に応じて、更に層間絶縁膜及び上層配線を形成する。このようにして、プラグ１２４ｂ上に強誘電体キャパシタ１３０を積層したスタック構造の半導体装置（ＦｅＲＡＭ）が完成する。

本実施形態によれば、強誘電体膜１２７を形成した後、強誘電体膜１２７の形成に使用したターゲットの累積使用時間に応じて熱処理（酸素供給アニール）時の酸素供給量を変化させるので、特性が均一であり、長期間にわたって信頼性を維持できる半導体装置を良好な歩留りで製造することができる。また、強誘電体膜１２７の製造に使用するターゲットをターゲットライフの最後まで有効に利用することができるので、製造コストを低減できるという利点もある。

なお、上述の実施形態では本発明をスタック構造の半導体装置（ＦｅＲＡＭ）の製造に適用した例について説明したが、前述の特許文献２〜６に記載されているようなプレーナー構造の半導体装置（ＦｅＲＡＭ）に本発明を適用することも可能である。

図１（ａ），（ｂ）は従来の問題点を示す模式図である。 図２は、本発明の実施形態に係る半導体装置の構造を示す模式図である。 図３は、熱処理時における酸素供給量とＰＺＴ（１００）の積分強度との関係を示す図である。 図４は、熱処理時における酸素供給量とＰＺＴ（１０１）の積分強度との関係を示す図である。 図５は、熱処理時における酸素供給量とＦｅＲＡＭの製造歩留りとの関係を調べた結果を示す図である。 図６は、熱処理時の温度とＦｅＲＡＭの製品歩留りとの関係を調べた結果を示す図である。 図７は、本実施形態の半導体装置の製造方法を示す断面図（その１）である。 図８は、本実施形態の半導体装置の製造方法を示す断面図（その２）である。 図９は、本実施形態の半導体装置の製造方法を示す断面図（その３）である。 図１０は、本実施形態の半導体装置の製造方法を示す断面図（その４）である。 図１１は、酸素供給アニールに使用するＲＴＡ装置を示す断面図である。

符号の説明

１１０…半導体基板、
１１１…素子分子層、
１１２…ウェル、
１１４…ゲート電極、
１１６…低濃度ｎ型不純物領域、
１１７…サイドウォール、
１１８…高濃度ｎ型不純物領域、
１２０…ストッパ層、
１２１，１３２…層間絶縁膜、
１２４ａ，１２４ｂ，１３５ａ，１３５ｂ…プラグ、
１２５…バリアメタル、
１２６，１２８…導電体膜、
１２６ａ…下部電極、
１２７…強誘電体膜、
１２８ａ…上部電極、
１３０…強誘電体キャパシタ、
１３１…保護膜、
１３６ａ，１３６ｂ…配線、
１４０…ウェハ、
１４１…ＲＴＡ装置のチャンバ、
１４２…ガス導入部、
１４３…ガス排出部、
１４４…赤外線ランプ。

Claims (9)

1. 半導体基板上に下部電極を形成する工程と、
   スパッタ法により前記下部電極の上に強誘電体膜を形成する工程と、
   前記強誘電体膜形成時のターゲットの累積使用時間に応じた酸素供給量の雰囲気中で前記強誘電体膜を熱処理する工程と、
   前記強誘電体膜の上に上部電極を形成する工程と
   を有することを特徴とする半導体装置の製造方法。
2. 前記熱処理時における酸素供給量を、前記ターゲットの累積使用時間に応じて４０ｓｃｃｍ以上、１００ｓｃｃｍ以下の範囲で変化させることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記ターゲットの累積使用時間に応じて前記強誘電体膜形成時のＡｒ流量を変化させることを特徴とする請求項１に記載の半導体装置の製造方法。
4. 前記ターゲットのライフタイムの後期に成膜された強誘電体膜は、前記ターゲットのライフタイムの初期に成膜された強誘電体膜よりも酸素供給量が多い雰囲気中で前記熱処理を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
5. 前記強誘電体膜を、ＰＺＴにより形成することを特徴とする請求項１に記載の半導体装置の製造方法。
6. 前記熱処理時における温度を、５４５℃以上、且つ５６５℃以下とすることを特徴とする請求項１に記載の半導体装置の製造方法。
7. 前記熱処理は、ＲＴＡ（Rapid Thermal Annealing）法により行うことを特徴とする請求項１に記載の半導体装置の製造方法。
8. 半導体基板上にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜の上にゲート電極を形成する工程と、
   前記ゲート電極をマスクとして前記半導体基板に不純物を導入し不純物領域を形成する工程と、
   前記半導体基板の上側全面に絶縁膜を形成する工程と、
   前記絶縁膜に前記不純物領域に通じるコンタクトホールを形成する工程と、
   前記コンタクトホール内に導電体を埋め込んで前記不純物領域と電気的に接続されたプラグを形成する工程と、
   前記絶縁膜の上に前記プラグと電気的に接続した下部電極を形成する工程と、
   スパッタ法により前記下部電極の上に強誘電体膜を形成する工程と、
   前記強誘電体膜形成時のターゲットの累積使用時間に応じた酸素供給量で前記強誘電体膜を熱処理する工程と、
   前記強誘電体膜の上に上部電極を形成する工程と
   を有することを特徴とする半導体装置の製造方法。
9. 前記熱処理時における酸素供給量を、前記ターゲットの累積使用時間に応じて４０ｓｃｃｍ以上、１００ｓｃｃｍ以下の範囲で変化させることを特徴とする請求項８に記載の半導体装置の製造方法。

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