JP5083247B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、センサ部が形成されている半導体基板にキャップ部材が接合されて構成された半導体装置およびその製造方法に関する。

従来より、複数のセンサ部が形成されている半導体ウェハと、それぞれのセンサ部および外部と電気的に接続される電極を備えたパッケージ部材とを接合してウェハレベルパッケージ構造体を構成し、ウェハレベルパッケージ構造体をチップ単位に分割して半導体装置を構成することが知られている。

詳しくは、このような半導体装置は、半導体ウェハから切り出された半導体基板およびパッケージ部材から切り出されたキャップ部材を有して構成されている。半導体基板には、例えば、櫛歯状の固定電極を備えた固定部および櫛歯状の可動電極を備えた可動部を有するセンサ部が備えられている。また、キャップ部材のうち半導体基板に備えられたセンサ部における固定電極および可動電極と対応する部分には窪み部が形成されており、窪み部の外側には複数の貫通孔が形成されていると共に、各貫通孔内にはセンサ部または半導体基板と電気的に接続される貫通電極がそれぞれ埋め込まれている。

そして、キャップ部材のうち窪み部の外側の領域が半導体基板と接合されることにより、半導体装置には半導体基板とキャップ部材との間にキャビティが形成されており、キャビティにセンサ部における可動電極および固定電極が配置されている。このような半導体装置では、加速度が印加されると可動電極と固定電極との間の距離が変化して容量が変化し、この容量変化に基づいて加速度の検出が行われる。

また、半導体ウェハとパッケージ部材とを接合してウェハレベルパッケージ構造体を構成する方法としては、例えば、特許文献１に次のような接合方法が開示されている。具体的には、半導体ウェハを構成するシリコンウェハおよびパッケージ部材を構成するシリコンウェハを真空チャンバ内に配置し、それぞれのシリコンウェハの接合面に対して不活性ガスイオンビームを照射してシリコンウェハの接合面に接合するための結合力を付与し、それぞれのシリコンウェハを重ね合わせることでシリコンウェハを接合するシリコンウェハの接合方法が開示されている。

特開平１０−９２７０２号公報

しかしながら、上記特許文献１の接合方法を適用して、例えば、加速度を検出することができる上記センサ部を備えた半導体装置を構成した場合には、次のような問題が発生する。すなわち、このような半導体装置では、キャップ部材を構成するシリコン基板の表裏面に酸化膜が配置され、半導体基板を構成するシリコン基板とキャップ部材を構成するシリコン基板に配置された酸化膜とがそれぞれの接合面にて完全に接合されていると共に接合面に真性応力が発生している。このとき、このような半導体装置では、半導体基板を構成するシリコン基板の接合面にて応力を緩和することができないため、この応力がシリコン基板の内部に伝達されることになる。そして、この応力がセンサ部のうち可動電極および固定電極に伝達されると、可動電極と固定電極との間の距離が変化することになり、加速度の検出精度が低下するという問題がある。

また、このような半導体装置では、半導体装置を構成するそれぞれのシリコン基板は外型形状等により熱容量が完全同一とはならず、さらに、半導体基板を構成するシリコン基板と酸化膜、キャップ部材を構成するシリコン基板と貫通電極との線膨張係数がそれぞれ異なる。したがって、半導体装置が、例えば、高温環境化で使用される場合には、半導体装置を構成するそれぞれのシリコン基板、酸化膜および貫通電極にて膨張の程度が異なり、各接合面（接触面）に熱応力が発生することになる。しかしながら、このような半導体装置では、熱応力を緩和することができないため、熱応力がセンサ部のうち可動電極および固定電極に伝達されて、加速度の検出精度が低下するという問題がある。

また、このような問題は半導体ウェハおよびパッケージ部材を構成するシリコンウェハ同士を接合して半導体装置を構成する際にのみ発生するものではなく、線膨張係数が異なる材料同士を接合して半導体装置を構成する際にも同様に発生する問題となる。さらに、このような問題は、半導体ウェハに加速度を検出することができるセンサ部を形成した場合にのみ発生する問題ではなく、例えば、半導体ウェハに角速度を検出することができるセンサ部を形成した場合にも同様に発生する問題となる。

本発明は上記点に鑑みて、半導体ウェハとパッケージ部材とを接合する際に発生する真性応力により半導体装置の特性の精度が低下することを抑制することができる半導体装置およびその製造方法を提供することを第１の目的とし、熱応力により半導体装置の特性の精度が低下することを抑制することができる半導体装置およびその製造方法を提供することを第２の目的とする。

上記目的を解決するために、本発明者らは、センサ部が形成された半導体基板にキャップ部材が接合されて構成される半導体装置についての検討を行った。

上記のように、例えば、加速度を検出することができるセンサ部を備えた半導体装置では、半導体基板にはセンサ部の形状を形作るための溝が形成されている。そして、半導体基板における接合面のうちこの溝が形成されている領域と、キャップ部材における接合面のうちこの溝と対応する領域とは、半導体基板とキャップ部材との接合面積を減少して半導体基板とキャップ部材との接合面に印加される応力を低減していると共に、半導体基板とキャップ部材との接合面に印加される応力に対して膨張・収縮が可能であるため、この応力を緩和することができる。しかしながら、センサ部の形状を形作るための溝は本来センサ部の構造を形成するためのものであり、半導体基板およびキャップ部材の接合面にて発生する応力を緩和するためのものではないため、この応力を十分に緩和することはできず、半導体基板の内部に応力が伝達されることになる。

また、半導体基板におけるセンサ部の形状を形作るための溝のうち、キャップ部材と接合される領域に形成されている溝の幅を拡大して、半導体基板とキャップ部材との間に印加される応力を低減すると共に、この応力に対する膨張・収縮が可能な領域を増加して、半導体装置の特性の精度の低下を抑制することも考えられる。しかしながら、このような半導体装置では、センサ部の形状を形作るための溝はトレンチエッチングによって形成されている。このため、センサ部の形状を形作るための溝のうちキャップ部材と接合される領域に形成されている溝のみの幅を拡大して半導体装置を構成しようとすると、半導体基板のうち、キャップ部材と接合される領域に形成される溝と、キャップ部材と接合されない領域に形成される溝との間でエッチングレートが大きく異なることになり、製造工程が複雑になるという問題がある。

したがって、上記目的を達成するため、請求項１に記載の発明では、半導体基板（１０）と、可動電極（２４）を有する可動部（２０）と、固定電極（３２）を有する固定部（３０）と、を備え、半導体基板（１０）に形成された溝（１５）により形作られているセンサ部（１４）と、可動電極（２４）および固定電極（３２）と対応する部分に窪み部（４１）を備え、窪み部（４１）の外側の領域にて半導体基板（１０）と接合されるキャップ部材（４０）と、を有する半導体装置であって、半導体基板（１０）は、キャップ部材（４０）と接合される領域に溝（１５）の一部が形成されていると共に、溝（１５）の一部と異なる領域に、可動電極（２４）および固定電極（３２）の外側を一周するように形成された凹部（１７）を備えており、キャップ部材（４０）は、窪み部（４１）の外側の領域に表裏面を貫通する複数の貫通孔（４３）が形成され、貫通孔（４３）それぞれには半導体基板（１０）のうち溝（１５）の一部で囲まれたセンサ部（１４）と電気的に接続され、半導体基板（１０）と異なる材料で構成された貫通電極（４５）が配置されていることを特徴としている。

請求項１に記載の半導体装置によれば、半導体基板（１０）に形成された凹部（１７）とキャップ部材（４０）のうち凹部（１７）と対向する部分は、膨張・収縮が可能であるため、半導体基板（１０）とキャップ部材（４０）との接合面に印加される応力を緩和することができる。したがって、半導体基板（１０ａ）とパッケージ部材（４０ａ）との接合面に印加される応力が可動電極（２４）および固定電極（３２）に伝達されることを抑制することができ、半導体装置の特性の精度が低下することを抑制することができる。なお、半導体基板（１０）とキャップ部材（４０）との接合面に印加される応力とは、例えば、真性応力や熱応力である

また、このようなキャップ部材を備えた半導体装置では、半導体基板とキャップ部材との接合面積が大きくなるほど半導体基板とキャップ部材との接合面に印加される応力が大きくなる。すなわち、半導体基板とキャップ部材との接合面積が大きいほど、応力が半導体基板の内部に伝達されやすくなり、半導体装置の特性の精度の低下が起こりやすくなる。このため、このような半導体装置では、半導体基板とキャップ部材との接合面積を小さくすれば、半導体基板とキャップ部材との接合面に印加される応力を低減することができる。

したがって、半導体基板（１０）に形成された凹部（１７）を備えた請求項１に記載の半導体装置では、半導体基板（１０）に形成された凹部（１７）とキャップ部材（４０）のうち当該凹部（１７）と対向する部分とが接合されていない状態とすることができる。

このため、このような半導体装置では、従来の半導体装置と比較して、半導体基板（１０）とキャップ部材（４０）とが接合される領域が同じである場合に、半導体基板（１０）に凹部（１７）が形成されているため、半導体基板（１０）とキャップ部材（４０）とが接合されている接合面積を減少させることができる。これにより、半導体基板（１０）とキャップ部材（４０）との接合面に印加される応力を減少させることができるため、応力が可動電極（２４）および固定電極（３２）に伝達されることを抑制することができ、半導体装置の特性の精度が低下することを抑制することができる。
また、このような半導体装置では、キャップ部材（４０）に貫通電極（４５）が配置されており、キャップ部材（４０）の線膨張係数と貫通電極（４５）の線膨張係数とが異なるため、高温環境化で使用される場合には、貫通電極（４５）に起因する熱応力が発生することになる。しかしながら、かかる半導体装置は、半導体基板（１０）に形成された凹部（１７）により、貫通電極（４５）に起因する応力を緩和することもできる。

例えば、請求項２に記載の発明のように、キャップ部材（４０）のうち半導体基板（１０）と接合される領域に窪み部（４１）の外側を一周する凹部（４６、４７）を形成することができる。

また、請求項３に記載の発明のように、キャップ部材（４０）に、貫通孔（４３）それぞれを囲むように凹部（４６〜４８）を形成することができる。

このような半導体装置では、貫通孔（４３）それぞれを囲むように凹部（４６〜４８）が形成されており、凹部（４６〜４８）は膨張・収縮が可能であるため、貫通電極（４５）に起因する応力を緩和することができる。なお、キャップ部材（４０）のうち半導体基板（１０）と接合される領域に凹部（４６、４７）を形成した場合には、凹部（４６、４７）と半導体基板（１０）のうち当該凹部（４６、４７）と対向する部分とにおいて膨張・収縮が可能となり、より貫通電極（４５）に起因する応力を緩和することができる。

この場合、請求項４に記載の発明のように、凹部（４６〜４８）を、壁面から貫通孔（４３）の壁面までの距離が均一となるように、それぞれの貫通孔（４３）と同心図形を構成するように形成することができる。

このような半導体装置では、各貫通電極（４５）に起因する応力が各凹部（４６〜４８）の壁面に均一に印加されることになり、例えば、各貫通孔（４３）と同心図形を構成しないようにそれぞれ凹部（４６〜４８）を形成した場合と比較して、各貫通電極（４５）に起因する応力を緩和しやすくなる。

さらに、請求項５に記載の発明のように、キャップ部材（４０）のうち半導体基板（１０）と接合される領域に形成される凹部（４７）を、キャップ部材（４０）の表裏面を貫通する穴により形成することもできる。

さらに、請求項６に記載の発明のように、キャップ部材（４０）の表裏面を貫通する穴により形成された凹部（４７）を溝（１５）と異なる領域のみに形成することもできる。

また、請求項７に記載の発明のように、半導体基板（１０）を、支持基板（１１）と、支持基板（１１）の表面に配置された絶縁膜（１２）と、絶縁膜（１２）を挟んで支持基板（１１）と反対側に配置された半導体層（１３）と、を有するＳＯＩ基板とし、半導体基板（１０）のうち、半導体層（１３）をキャップ部材（４０）と接合し、絶縁膜（１２）のうち半導体層（１３）がキャップ部材（４０）と接合される領域と対応する領域に空洞部（１８）を形成することもできる。

また、請求項８に記載の発明では、半導体ウェハ（１０ａ）を用意する工程と、半導体ウェハ（１０ａ）に、可動電極（２４）を有する可動部（２０）と、固定電極（３２）を有する固定部（３０）と、を備え、半導体ウェハ（１０ａ）に形成される溝（１５）により形作られるセンサ部（１４）を形成する工程と、半導体ウェハ（１０ａ）に接合されるパッケージ部材（４０ａ）を用意する工程と、パッケージ部材（４０ａ）のうち可動電極（２４）および固定電極（３２）と対応する部分に窪み部（４１）を形成する工程と、溝（１５）の一部がパッケージ部材（４０ａ）と接合される領域に位置するように半導体ウェハ（１０ａ）とパッケージ部材（４０ａ）とを接合する工程と、を含む半導体装置の製造方法であって、半導体ウェハ（１０ａ）とパッケージ部材（４０ａ）とを接合する工程の前に、半導体ウェハ（１０ａ）のうちパッケージ部材（４０ａ）と接合される領域であって、かつ半導体ウェハ（１０ａ）に形成された溝（１５）と異なる領域に、可動電極（２４）および固定電極（３２）の外側を一周する凹部（１７）を形成する工程を行い、半導体ウェハ（１０ａ）とパッケージ部材（４０ａ）とを接合する工程の前または後に、パッケージ部材（４０ａ）のうち窪み部（４１）の外側の領域に表裏面を貫通する複数の貫通孔（４３）を形成する工程と、貫通孔（４３）それぞれに半導体ウェハ（１０ａ）と異なる材料で構成された貫通電極（４５）を配置する工程と、を行い、貫通電極（４５）と溝（１５）の一部で囲まれたセンサ部（１４）とを電気的に接続することを特徴としている。

請求項８に記載の半導体装置の製造方法では、凹部（１７）および当該凹部（１７）と対向する部分は膨張・収縮が可能であるため、凹部（１７）を形成する工程を行うことにより、半導体ウェハ（１０ａ）とパッケージ部材（４０ａ）との接合面に印加される応力を緩和することができる。したがって、応力が可動電極（２４）および固定電極（３２）に伝達されることを抑制することができ、半導体装置の特性の精度が低下することを抑制することができる。

さらに、請求項８に記載の半導体装置の製造方法では、半導体ウェハ（１０ａ）のうちパッケージ部材（４０ａ）と接合される領域に凹部（１７）を形成する工程を備えているため、半導体ウェハ（１０ａ）とパッケージ部材（４０ａ）とを接合する工程において、半導体ウェハ（１０ａ）に形成された凹部（１７）とパッケージ部材（４０ａ）のうち凹部（１７）と対向する部分とが接合されないようにすることができる。したがって、このような半導体装置の製造方法では、従来の半導体装置の製造方法と比較して、半導体ウェハ（１０ａ）とパッケージ部材（４０ａ）とが接合される領域が同じ場合には、半導体ウェハ（１０ａ）とパッケージ部材（４０ａ）とを接合する際に、半導体ウェハ（１０ａ）に凹部（１７）を形成しているため、半導体ウェハ（１０ａ）とパッケージ部材（４０ａ）とが接合される接合面積を減少させることができる。これにより、半導体ウェハ（１０ａ）とパッケージ部材（４０ａ）との接合面に印加される応力を減少させることができるため、応力が可動電極（２４）および固定電極（３２）に伝達されることを抑制することができ、半導体装置の特性の精度が低下することを抑制することができる。

そして、請求項９に記載の発明のように、半導体ウェハ（１０ａ）とパッケージ部材（４０ａ）とを接合する工程の前に、パッケージ部材（４０ａ）に、半導体ウェハ（１０ａ）と接合される領域であって、窪み部（４１）の外側を一周するように凹部（４６）を形成する工程を行うことができる。

また、請求項１０に記載の発明のように、半導体ウェハ（１０ａ）とパッケージ部材（４０ａ）とを接合する工程の前に、パッケージ部材（４０ａ）のうち半導体ウェハ（１０ａ）と接合される領域および半導体ウェハ（１０ａ）と接合される領域と反対側の領域のうち少なくとも一方の領域に、複数の貫通孔（４３）または複数の貫通孔（４３）が形成される領域それぞれを囲むように枠形状の複数の凹部（４６、４８）を形成する工程を行うことができる。

さらに、請求項１１に記載の発明のように、半導体ウェハ（１０ａ）とパッケージ部材（４０ａ）とを接合する工程の後に、パッケージ部材（４０ａ）のうち半導体ウェハ（１０ａ）と接合される領域と反対側の領域から複数の貫通孔（４３）または複数の貫通孔（４３）が形成される領域それぞれを囲むように枠形状の複数の凹部（４７、４８）を形成する工程を行うことができる。
この場合、請求項１２に記載の発明のように、複数の貫通孔（４３）または複数の貫通孔（４３）が形成される領域それぞれを囲むように枠形状の複数の凹部（４７）を形成する工程では、表裏面を貫通して凹部（４７）を構成する穴を形成する工程を行うことができる。

請求項１０および請求項１１に記載の発明では、貫通孔（４３）または貫通孔（４３）が形成される領域それぞれを囲む凹部（４６〜４８）を形成する工程とを含んでいる。したがって、パッケージ部材（１０ａ）のうち半導体ウェハ（１０ａ）と接合される領域に形成された凹部（４６、４７）と半導体ウェハのうち凹部（４６、４７）と対向する部分、または半導体ウェハ（１０ａ）と接合される領域と反対側の領域に形成された凹部（４８）は、膨張・収縮が可能となり、貫通電極（４５）を配置する際に発生した応力を緩和することができる。

さらに、請求項１３に記載の発明のように、半導体ウェハ（１０ａ）を用意する工程では、支持基板（１１）を用意すると共に、支持基板（１１）の表面に絶縁膜（１２）を配置し、絶縁膜（１２）のうち半導体ウェハ（１０ａ）がパッケージ部材（４０ａ）と接合される接合予定領域と対応する領域に空洞部（１８）を形成した後、空洞部（１８）が残るように絶縁膜（１２）を挟んで支持基板（１１）と反対側に半導体層（１３）を配置することにより構成されるＳＯＩウェハを用意することもできる。

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態における半導体装置の断面構成を示す図である。 図１に示すＳＯＩ基板の上面レイアウト図である。 図１に示す半導体装置の製造工程を示す断面図である。 （ａ）は図３（ｂ）の工程においてエッチング工程をする際のマスクを備えたＳＯＩウェハの部分上面図であり、（ｂ）は図３（ｃ）の工程においてエッチング工程をする際のマスクを備えたＳＯＩウェハの部分上面図である。 本発明の第２実施形態における半導体装置の断面構成を示す図である。 図５に示すシリコン基板のうちＳＯＩ基板との接合面の概略平面図である。 本発明の第３実施形態における半導体装置の断面構成を示す図である。 本発明の第４実施形態における半導体装置の断面構成を示す図である。 図８に示すシリコン基板のうちＳＯＩ基板との接合面の概略平面図である。 本発明の第５実施形態における半導体装置の断面構成を示す図である。 図１０に示すシリコン基板のうちＳＯＩ基板との接合面の概略平面図である。 本発明の第６実施形態における半導体装置の断面構成を示す図である。 本発明の第７実施形態における半導体装置の断面構成を示す図である。 本発明の第８実施形態における半導体装置の断面構成を示す図である。 図１４に示すシリコン基板のうちＳＯＩ基板との接合面と反対側の面の概略平面図である。 本発明の第９実施形態における半導体装置の断面構成を示す図である。 図１６に示す半導体装置の製造工程を示す断面図である。 本発明の第１０実施形態における半導体装置の断面構成を示す図である。 図１８に示すＳＯＩ基板の上面レイアウト図である。 他の実施例におけるシリコン基板のうちＳＯＩ基板との接合面の概略平面図である。 他の実施例におけるマスクを備えたＳＯＩウェハの部分上面図である。

（第１実施形態）
本発明の第１実施形態について説明する。図１は本実施形態の半導体装置の断面構成を示す図であり、図２は図１に示すＳＯＩ基板の上面レイアウト図である。なお、図２は図１に示すＡ−Ａ断面図に相当し、図１は図２に示すＳＯＩ基板にキャップ部材を配置した際のＢ−Ｂ断面図に相当している。

図１に示されるように、本実施形態の半導体装置は、本発明の半導体基板に相当するＳＯＩ（Silicon on Insulator）基板１０および本発明のキャップ部材に相当するシリコン基板４０を用いて構成されている。そして、ＳＯＩ基板１０とシリコン基板４０との間にはキャビティ５０が構成されており、キャビティ５０はＳＯＩ基板１０とシリコン基板４０とが接合されることにより気密封止されている。

ＳＯＩ基板１０は、支持基板１１と支持基板１１の表面に配置された絶縁膜１２と、絶縁膜１２を挟んで支持基板１１と反対側に配置された半導体層１３とを有した構成とされている。そして、半導体層１３にはセンサ部１４が形成されている。

このセンサ部１４は、特に限定されるものではないが、本実施形態では、図１および図２に示されるように、ＳＯＩ基板１０に形成された溝１５により形作られている。そして、センサ部１４は、半導体層１３に対して変位可能な可動部２０および固定支持された固定部３０を有した構成とされ、可動部２０および固定部３０よりなる梁構造体を備えている。また、絶縁膜１２には梁構造体に対応する領域が矩形状に除去されて開口部１６が形成されている。

具体的には、センサ部１４のうち可動部２０は、矩形状の錘部２１の両端を、梁部２２を介してアンカー部２３ａ、２３ｂに一体に連結した構成とされている。これらアンカー部２３ａ、２３ｂは、絶縁膜１２における開口部１６の開口縁部のうち１組の対向辺部に固定されている。これにより、錘部２１及び梁部２２は、開口部１６に臨んだ状態とされている。

また、梁部２２は、平行な２本の梁がその両端で連結された矩形枠状とされており、２本の梁の長手方向と直交する方向に変位するバネ機能を備えている。詳しくは、梁部２２は、図２中の矢印Ｘ方向の成分を含む加速度を受けたときに錘部２１を矢印Ｘ方向へ変位させるとともに、加速度の消失に応じて元の状態に復元させるようになっている。これにより、錘部２１は、加速度の印加に応じて、半導体層１３に平行な面内にて、梁部２２と一体的に上記矢印Ｘ方向へ変位可能となっている。

そして、この変位方向の軸Ｘを中心とした錘部２１の両側面には、それぞれ、櫛歯状の可動電極２４が、変位方向の軸Ｘと直交する方向において、互いに反対方向へ突出するように備えられており、可動電極２４は開口部１６に臨んだ状態とされている。このように、錘部２１に備えられた可動電極２４は、梁部２２及び錘部２１とともに変位方向Ｘへ変位可能となっている。なお、本実施形態では、ＳＯＩ基板１０は矩形板状とされており、可動電極２４はＳＯＩ基板１０のうち長辺方向（紙面上下方向）と平行になるように錘部２１に備えられている。

また、センサ部１４のうち固定部３０は、開口部１６の開口縁部における対向辺部のうち、アンカー部２３ａ、２３ｂが支持されていないもう１組の対向辺部に支持されており、錘部２１を挟んで２個設けられている。

そして、各固定部３０は、絶縁膜１２における開口部１６の開口縁部に固定されて半導体層１３に支持された配線部３１と、可動電極２４の側面と対向するように配置された複数個の固定電極３２とを有した構成とされている。

本実施形態のセンサ部１４は、上記のように、加速度の印加に応じて変位する可動電極２４および可動電極２４と対向するように配置された固定電極３２を備えた構成とされている。このため、センサ部１４では、加速度が印加されると可動電極２４が変位して可動電極２４と固定電極３２との電極間の距離が変化することにより容量が変化し、容量変化に基づいて加速度の検出が行えるようになっている。

また、半導体層のうちセンサ部１４の外側の領域（以下、周辺部という）、可動部２０および固定部３０には、それぞれ後述する貫通電極４５と接触する接触領域１３ａ、２６、３３が備えられている。具体的には、周辺部には所定位置に接触領域１３ａが備えられている。可動部２０には、一方のアンカー部２３ａと連結された状態で可動電極用配線部２５が形成されており、可動電極用配線部２５に接触領域２６が備えられている。同様に、各固定部３０には、それぞれの配線部３１の所定位置に接触領域３３が備えられている。

また、図１および図２に示されるように、ＳＯＩ基板１０のうち半導体層１３には、シリコン基板４０と接合される領域であって、かつＳＯＩ基板１０に形成された溝１５と異なる領域に凹部１７が形成されている。具体的には、本実施形態では、この凹部１７は、可動電極２４および固定電極３２の外側であって、可動電極２４および固定電極３２と各接触領域１３ａ、２６、３３との間の領域を含む領域を一周するように形成されている。さらに詳しくは、凹部１７は、可動部２０のうち接触領域２６と錘部２１との間、および固定部３０のうち接触領域３３と配線部３１との間の領域を含むように形成されている。

また、図１に示されるように、シリコン基板４０には、可動電極２４および固定電極３２と対応する部分にキャビティ５０を構成する窪み部４１が形成されている。さらに、シリコン基板４０には、表裏面を覆うように絶縁膜４２が備えられていると共に、表裏面を貫通する四個の貫通孔４３が形成されている。そして、これらの貫通孔４３には、それぞれ側壁に絶縁膜４４が配置されていると共に、内部にＣｕやＡｌ等の金属で構成された貫通電極４５が埋め込まれている。なお、絶縁膜４２、４４は、例えば、酸化膜やＴＥＯＳ膜等を用いて構成されている。

具体的には、各貫通電極４５は、それぞれセンサ部１４に備えられた接触領域２６、３３および周辺部に備えられた接触領域１３ａと接触するように、シリコン基板４０に備えられている。そして、センサ部１４の接触領域２６、３３と接触するように備えられている三個の貫通電極４５は、図示しない処理回路とセンサ部１４とを電気的に接続している。また、周辺部の接触領域１３ａと接触するように備えられている一個の貫通電極４５は、図示しない処理回路と周辺部とを電気的に接続している。周辺部の接触領域１３ａと接触する当該貫通電極４５は、周辺部に電位を印加することにより、例えば、周辺部と固定部３０に備えられた配線部３１との間の寄生容量や、周辺部と支持基板１１との間の寄生容量を抑制する、または無くすためのものである。

次にこのような半導体装置の製造方法について説明する。図３は、本実施形態の半導体装置の製造工程を示す断面図である。

まず、図３（ａ）に示されるように、本発明の半導体ウェハに相当するＳＯＩウェハ１０ａを用意し、図３（ｂ）に示されるように、ＳＯＩウェハ１０ａに周知のフォトリソグラフィおよびエッチング等により上記形状となるように凹部１７を構成するトレンチを形成する。例えば、半導体層１３の厚さが１５μｍの場合には、深さが３μｍのトレンチを形成することができる。

ここで、図３（ｂ）の工程において、エッチング工程をする際のマスクを備えたＳＯＩウェハ１０ａの部分上面図を図４（ａ）に示す。図４（ａ）に示されるように、マスク６０はＳＯＩウェハ１０ａのうち凹部形成予定領域と対応する部分が開口されており、マスク６０に形成された開口部はＳＯＩウェハ１０ａのうち可動電極形成予定領域および固定電極形成予定領域の外側を一周するように形成されている。

その後、図３（ｃ）に示されるように、ＳＯＩウェハ１０ａに周知のフォトリソグラフィおよびエッチング等の半導体製造プロセスを行うことによりセンサ部１４を形成する。具体的には、次のようにセンサ部１４を形成する。図４（ｂ）は、図３（ｃ）の工程において、エッチング工程をする際のマスク６０を備えたＳＯＩウェハ１０ａの部分上面図である。図４（ｂ）に示されるように、ＳＯＩウェハ１０ａには、図３（ｂ）の工程により形成された凹部１７にもマスク６０が積層されており、マスク６０にはセンサ部１４を構成することができるように開口部が形成されている。そして、ＳＯＩウェハ１０ａにこのようなマスク６０を配置した状態で、ＳＯＩウェハ１０ａをエッチングして溝１５を形成し、さらに溝１５を通じて絶縁膜１２を犠牲層としてエッチングすることで、可動電極２４をリリースした状態（矢印Ｘ方向に可動な状態）にする。

なお、図４（ａ）及び（ｂ）の点線内の領域は、図３（ｂ）の工程におけるエッチング、および、図３（ｃ）の工程におけるエッチングにより２回エッチングされる領域を示している。この場合、ＳＯＩウェハ１０ａのうち、点線内の領域（以下、２回エッチング領域）は、エッチングが１度しかなされない領域（凹部１７のうち２回エッチング領域以外の領域、および溝１５のうち２回エッチング領域以外の領域）よりもエッチングされる量が多くなる。しかしながら、半導体層１３をエッチングする際には、絶縁膜１２がエッチングストッパー層として機能するため、凹部１７と溝１５とを所望の形状に形成することができる。

次に、図３（ｄ）に示されるように、キャップ部材を構成し、本発明のパッケージ部材に相当するシリコンウェハ４０ａを用意する。そして、図３（ｅ）に示されるように、シリコンウェハ４０ａのうちＳＯＩウェハ１０ａと接合される側の面であって、かつＳＯＩウェハ１０ａに備えられた可動電極２４および固定電極３２と対応する部分にフォトリソグラフィおよびエッチング等により窪み部４１を形成する。その後、図３（ｆ）に示されるように、シリコンウェハ４０ａの表裏面に絶縁膜４２を形成する。

続いて、図３（ｇ）に示されるように、窪み部４１によりＳＯＩウェハ１０ａとシリコンウェハ４０ａとの間にキャビティ５０が構成されると共に、センサ部１４のうち可動電極２４および固定電極３２がキャビティ５０に配置されるように、ＳＯＩウェハ１０ａとシリコンウェハ４０ａとを接合する。ＳＯＩウェハ１０ａとシリコンウェハ４０ａとの接合は、例えば、ＳＯＩウェハ１０ａのうちシリコンウェハ４０ａに備えられた絶縁膜４２と接合される部分およびシリコンウェハ４０ａに備えられた絶縁膜４２のうちＳＯＩウェハ１０ａと接合される部分に不活性イオンビームあるいはプラズマを照射して表面を活性化させ、ＳＯＩウェハ１０ａとシリコンウェハ４０ａに備えられた絶縁膜４２とを接触させて表面結合させることにより接合することができる。

そして、図３（ｈ）に示されるように、シリコンウェハ４０ａに対して表裏面を貫通する四個の貫通孔４３を形成し、各貫通孔４３の側壁に絶縁膜４４を配置すると共に内部にＣｕやＡｌ等の金属を埋め込んで貫通電極４５を構成することによりウェハレベルパッケージ構造体を構成する。その後、ウェハレベルパッケージ構造体をダイシングカッター等にてチップ単位に分割することにより本実施形態の半導体装置が製造される。

このような半導体装置では、ＳＯＩ基板１０に形成された凹部１７とシリコン基板４０に備えられた絶縁膜４２のうち凹部１７と対向する部分とが接合されていない状態とすることができる。したがって、これらＳＯＩ基板１０に形成された凹部１７およびシリコン基板４０に形成された絶縁膜４２のうち凹部１７と対向する部分は膨張・収縮が可能となる。このため、ＳＯＩ基板１０に形成された凹部１７およびシリコン基板４０に備えられた絶縁膜４２のうち凹部１７と対向する部分により、ＳＯＩウェハ１０ａとシリコンウェハ４０ａとを接合してウェハレベルパッケージ構造体を構成した際に、接合面に印加される真性応力を緩和することができ、この応力がセンサ部１４のうち可動電極２４および固定電極３２に伝達されて半導体装置の特性の精度が低下することを抑制することができる。また、本実施形態では、凹部１７が、可動電極２４および固定電極３２の外側であって、可動電極２４および固定電極３２と各接触領域１３ａ、２６、３３との間の領域を含むように形成されている。したがって、凹部１７とシリコン基板４０に備えられた絶縁膜４２のうち凹部１７と対向する部分とにより、貫通電極４５を形成する際にシリコンウェハ４０ａに印加される応力がセンサ部１４のうち可動電極２４および固定電極３２に伝達されることを抑制することもでき、半導体装置の特性の精度が低下することを抑制することができる。

また、このような半導体装置では、半導体装置を高温環境化で使用する場合に、ＳＯＩ基板１０、シリコン基板４０、シリコン基板４０に備えられた絶縁膜４２、４４および貫通電極４５の線膨張係数が異なるため、各部材間１０、４０、４２、４４、４５にて熱応力が発生することになるが、ＳＯＩ基板１０に形成された凹部１７およびシリコン基板４０に備えられた絶縁膜４２のうち凹部１７と対向する部分により、熱応力を緩和することができ、半導体装置の特性の精度が低下することを抑制することができる。

さらに、貫通電極４５の線膨張係数とシリコン基板４０の線膨張係数とが異なるため、熱応力によりシリコン基板４０が反る（曲がる）可能性があり、シリコン基板４０が反る場合には、これに起因する応力がＳＯＩ基板１０と絶縁膜４２との界面に印加されることになる。しかしながら、本実施形態では、ＳＯＩ基板１０に形成された凹部１７およびシリコン基板４０に備えられた絶縁膜４２のうち凹部１７と対向する部分により、熱応力を緩和することができるため、半導体装置が反ることを抑制することができる。そして、仮にシリコン基板４０が反り、これに起因する応力が発生したとしても、ＳＯＩ基板１０に形成された凹部１７およびシリコン基板４０に備えられた絶縁膜４２のうち凹部１７と対向する部分により、この応力を緩和することができる。したがって、半導体装置の特性の精度が低下することを抑制することができる。

また、本実施形態では、可動電極２４および固定電極３２はＳＯＩ基板１０の長辺方向と平行になるように形成されている。半導体装置は一般的に長辺が撓むことにより反りが発生しやすいが、本実施形態では可動電極２４および固定電極３２がＳＯＩ基板１０のうち長辺方向と平行になるように構成されているため、仮に長辺が撓んだ場合であっても可動電極２４と固定電極３２との間の距離が変化せず、半導体装置の特性の精度の低下を抑制することができる。

さらに、このような半導体装置では、従来の半導体装置と比較して、ＳＯＩウェハ１０ａとシリコンウェハ４０ａとが接合される領域が同じである場合に、ＳＯＩウェハ１０ａに凹部１７が形成されているため、ＳＯＩウェハ１０ａとシリコンウェハ４０ａとを接合した際の接合面積を減少させることができる。したがって、ＳＯＩウェハ１０ａとシリコンウェハ４０ａとの間に発生する真性応力を減少させることができるため、この真性応力が可動電極２４および固定電極３２に伝達されることを抑制することができ、半導体装置の特性の精度が低下することを抑制することができる。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対してＳＯＩ基板１０に凹部１７を備える代わりに、シリコン基板４０に凹部を備えたものであり、その他に関しては第１実施形態と同様であるためここでは説明を省略する。図５は、本実施形態における半導体装置の断面構成を示す図であり、図６は図５に示すシリコン基板４０のうちＳＯＩ基板１０との接合面の概略平面図である。なお、図６は図５に示すＣ−Ｃ断面図に相当し、図５は図６に示すシリコン基板４０にＳＯＩ基板１０を配置した際のＤ−Ｄ断面図に相当している。なお、図６中では、絶縁膜４２、４４を省略して示してある。

図５および図６に示されるように、本実施形態の半導体装置は、シリコン基板４０のうち、ＳＯＩ基板１０と接合される領域であって、かつＳＯＩ基板１０に形成されたセンサ部１４を形作る溝１５と対応する領域と異なる領域を含んで凹部４６が形成されている。具体的には、本実施形態では、この凹部４６は、トレンチにより構成されており、窪み部４１の外側の領域であって、かつ窪み部４１と各貫通孔４３との間の領域を含む領域を一周するように形成されている。

このような半導体装置は以下のように製造される。

まず、上記図３（ａ）および図３（ｃ）の工程を行い、ＳＯＩウェハ１０ａにセンサ部１４を形成する。その後、上記図３（ｄ）と同様にシリコンウェハ４０ａを用意し、上記図３（ｅ）の工程を行う際に、周知のフォトリソグラフィおよびエッチング等により窪み部４１を形成すると共に、上記形状の凹部４６を構成するトレンチを形成する。続いて、上記図３（ｇ）および（ｈ）の工程を行って、ウェハレベルパッケージ構造体を構成し、ウェハレベルパッケージ構造体をチップ単位に分割することで本実施形態の半導体装置が製造される。

このような半導体装置では、シリコン基板４０に形成された凹部４６とＳＯＩ基板１０のうち凹部４６と対向する部分とが接合されていない状態とすることができる。したがって、シリコン基板４０に形成された凹部４６およびＳＯＩ基板１０のうち凹部４６と対向する部分は膨張・収縮が可能となり、上記第１実施形態と同様の効果を得ることができる。また、このような半導体装置では、シリコンウェハ４０ａに形成される凹部４６を窪み部４１と同時に形成するこができるため、製造工程を増加させることもない。

さらに、貫通電極４５の線膨張係数とシリコン基板４０の線膨張係数とが異なるため、熱応力が発生してシリコン基板４０が反る（曲がる）可能性があるが、本実施形態では、シリコン基板４０に凹部４６が形成されており、上記第１実施形態よりもシリコン基板４０の反りをより抑制することができる。特に、本実施形態では、凹部４６が貫通電極４５と窪み部４１（センサ部１４のうち可動電極２４および固定電極３２）との間に形成されているため、各貫通電極４５に起因する応力がセンサ部１４のうち可動電極２４および固定電極３２に伝達されることを抑制することができる。

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態の半導体装置は、第２実施形態に対してシリコン基板４０に凹部４６を構成するトレンチを備える代わりに、シリコン基板４０に凹部を構成する穴を備えたものであり、その他に関しては第２実施形態と同様であるためここでは説明を省略する。図７は、本実施形態における半導体装置の断面構成を示す図である。なお、本実施形態の半導体装置におけるシリコン基板４０の概略平面図は、第２実施形態と同様であり、図６中の凹部４６が本実施形態の凹部に相当している。

図６および図７に示されるように、本実施形態の半導体装置は、ＳＯＩ基板１０と接合される領域であって、かつＳＯＩ基板１０に形成されたセンサ部１４を形作る溝１５と対応する領域と異なる領域を含んで凹部４７が形成されている。具体的には、この凹部４７は、シリコン基板４０の表裏面を貫通する穴により構成されており、窪み部４１の外側の領域であって、かつ窪み部４１と各貫通孔４３との間の領域を含む領域を一周するように形成されている。

このような半導体装置は以下のように製造される。

まず、上記図３（ａ）および図３（ｃ）〜図３（ｇ）の工程を行い、センサ部１４が形成されたＳＯＩウェハ１０ａと絶縁膜４２が備えられたシリコンウェハ４０ａとを接合する。その後、上記図３（ｈ）の工程を行う際に、貫通孔４３を形成すると共に、シリコンウェハ４０ａを貫通する穴を形成して凹部４７を構成する。そして、各貫通孔４３にＣｕやＡｌ等の金属を埋め込んで貫通電極４５を構成することにより、ウェハレベルパッケージ構造体を構成する。続いて、ウェハレベルパッケージ構造体をチップ単位に分割することで本実施形態の半導体装置が製造される。

このような半導体装置では、シリコン基板４０に形成された凹部４７とＳＯＩ基板１０のうち凹部４７と対向する部分とが接合されていない状態とすることができる。したがって、これらシリコン基板４０に形成された凹部４７およびＳＯＩ基板１０のうち凹部４７と対向する部分は膨張・収縮が可能となり、上記第２実施形態と同様の効果を得ることができる。さらに、本実施形態では、凹部４７を構成する穴は貫通電極４５を構成する貫通孔４３と同時に形成することができるため、製造工程を増加させることもない。

また、本実施形態では、凹部４７がシリコン基板４０の表裏面を貫通する穴により構成されており、上記第２実施形態の凹部４６と比較すると、凹部４７の表面積が大きくなる。このため、凹部４７における膨張・収縮が可能な領域が増加し、各応力がセンサ部１４のうち可動電極２４および固定電極３２に伝達されることをさらに抑制することができる。

なお、このような半導体装置では、凹部４７がシリコン基板４０の表裏面を貫通する穴により構成されているため、ＳＯＩ基板１０に形成された溝１５と、シリコン基板４０に形成された凹部４７とが連結することにより、キャビティ５０内と半導体装置の外部とが連結することになる。したがって、本実施形態の半導体装置は、キャビティ５０内を気密封止することができないため、特にキャビティ５０内を大気圧とする半導体装置に適用すると好適である。

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態の半導体装置は、第３実施形態に対して凹部４７を形成する領域を変更したものであり、その他に関しては第３実施形態と同様であるためここでは説明を省略する。図８は、本実施形態における半導体装置の断面構成を示す図であり、図９は図８に示すシリコン基板４０のうちＳＯＩ基板１０との接合面の概略平面図である。なお、図９は図８に示すＥ−Ｅ断面図に相当し、図８は図９に示すシリコン基板４０にＳＯＩ基板１０を配置した際のＦ−Ｆ断面図に相当している。なお、図９中では、絶縁膜４２、４４を省略して示してある。

図８および図９に示されるように、本実施形態の半導体装置は、凹部４７が、シリコン基板４０の表裏面を貫通する穴により構成されており、窪み部４１の外側の領域であって、窪み部４１と各貫通孔４３との間の領域を含み、かつ溝１５、可動部２０および固定部３０と対応する領域を除いた領域に形成されている。さらに詳しくは、本実施形態の凹部４７は、シリコン基板４０のうちＳＯＩ基板１０における周辺部と対応する領域のみに形成されており、上記第３実施形態の凹部４７のうち溝１５、可動部２０および固定部３０と対応する領域を除いた領域に形成されている。

本実施形態の半導体装置は上記第３実施形態と同様にして製造され、上記図３（ｈ）の工程を行う際に、上記形状の凹部４７をシリコン基板４０に形成すればよい。

このような半導体装置では、シリコン基板４０のうち溝１５と対応する領域には凹部４７が形成されておらず、溝１５と凹部４７とが連結しないようにしている。このため、シリコン基板４０に表裏面を貫通する穴により凹部４７を形成した場合でも、キャビティ５０を気密封止することができ、例えば、キャビティ５０内を真空圧とすることができつつ、上記第３実施形態と同様の効果を得ることができる。

なお、本実施形態では、シリコン基板４０のうち溝１５、可動部２０および固定部３０と対応する領域を除いた領域に凹部４７が形成されている例について説明したが、もちろんシリコン基板４０のうち可動部２０および固定部３０と対応する領域に凹部４７が形成されていてもよい。このような半導体装置とした場合には、本実施形態の半導体装置よりもさらに、センサ部１４のうち可動電極２４および固定電極３２に伝達される応力を緩和することができつつ、本実施形態と同様の効果を得ることができる。

（第５実施形態）
本発明の第５実施形態について説明する。本実施形態の半導体装置は、第２実施形態に対して凹部４６を形成する領域を形成したものであり、その他に関しては第２実施形態と同様であるためここでは説明を省略する。図１０は、本実施形態における半導体装置の断面構成を示す図であり、図１１は図１０に示すシリコン基板４０のうちＳＯＩ基板１０との接合面の概略平面図である。なお、図１１は図１０に示すＧ−Ｇ断面図に相当し、図１０は図１１に示すシリコン基板４０にＳＯＩ基板１０を配置した際のＨ−Ｈ断面図に相当している。なお、図１１中では、絶縁膜４２、４４を省略して示してある。

図１０および図１１に示されるように、本実施形態の半導体装置は、凹部４６が、トレンチにより構成された枠形状とされており、各貫通孔４３それぞれを囲むように形成されている。具体的には、図１１に示されるように、凹部４６が、壁面から貫通孔４３の壁面までの距離が均一となるように、それぞれの貫通孔４３と同心図形を構成するように形成されている。本実施形態では、ＳＯＩ基板１０の接合面から見た各貫通孔４３の形状（平面形状）が円形状とされていると共に、各凹部４６の形状が各貫通孔４３を囲むリング状とされた同心円形状とされている。なお、本明細書中では、同心図形を構成するとは、形状が相似である図形が中心を共有して配置されていることを意味しており、同心円形状とは、径がことなる円形が中心を共有して配置されていることを意味している。

本実施形態の半導体装置は上記第２実施形態と同様にして製造され、上記図３（ｅ）の工程を行う際に、上記形状の凹部４６を形成し、上記図３（ｈ）の工程を行う際に、シリコン基板４０のうち各凹部４６で囲まれる領域に貫通孔４３を形成すればよい。

このような半導体装置によれば、シリコン基板４０に、各貫通孔４３それぞれを囲むように凹部４６が形成されているため、上記各実施形態よりも各貫通電極４５に起因する応力がセンサ部１４のうち可動電極２４および固定電極３２に伝達されることをさらに低減させることができつつ、上記第２実施形態と同様の効果を得ることができる。

また、本実施形態では、各貫通孔４３の平面形状が円柱状とされていると共に、各凹部４６の平面形状が各貫通孔４３を囲むようにドーナツ形状とされており、各凹部４６の壁面から各貫通孔４３の壁面までの距離が均一になるように、貫通孔４３と凹部４６とがそれぞれ同心図形を構成するように形成されている。これにより、各貫通電極４５に起因する応力が各凹部４６の壁面に均一に印加されることになり、例えば、各凹部４６の平面形状が各貫通孔４３を囲む枠形状であって、各凹部４６の壁面から各貫通孔４３の壁面までの距離が均一とされていない場合と比較して、各貫通電極４５に起因する応力を緩和しやすくなる。

なお、本実施形態では、各貫通電極４５の平面形状が円形状とされ、各凹部４６の平面形状がドーナツ形状とされている半導体装置について説明したが、各貫通電極４５と各凹部４６とが同心図形を構成するようにそれぞれ形成されていれば同様の効果を得ることができ、例えば、貫通電極４５の平面形状を正方形状とすることができるし、長方形状とすることもできる。

（第６実施形態）
本発明の第６実施形態について説明する。本実施形態の半導体装置は、第５実施形態に対してシリコン基板４０に凹部４６を構成するトレンチを備える代わりに、シリコン基板４０に凹部４７を構成する穴を備えたものであり、その他に関しては第５実施形態と同様であるためここでは説明を省略する。図１２は、本実施形態における半導体装置の断面構成を示した図である。なお、本実施形態の半導体装置におけるシリコン基板４０の概略平面図は、第５実施形態と同様であり、図１１中の凹部４６が本実施形態の凹部４７に相当している。

図１１および図１２に示されるように、本実施形態の半導体装置は、凹部４７が、表裏面を貫通する穴により構成されており、各貫通孔４３それぞれを囲むように形成されている。

本実施形態の半導体装置は上記第５実施形態と同様にして製造され、上記図３（ｈ）の工程を行う際に、上記形状の凹部４７をシリコン基板４０に形成すればよい。

このような半導体装置では、シリコン基板４０に、各貫通孔４３それぞれを囲むように凹部４７が形成されおり、凹部４７がシリコン基板４０を貫通する穴により構成されている。したがって、上記第５実施形態の凹部４６と比較すると、凹部４７の表面積が大きくなり、凹部４７における膨張・収縮が可能な領域が増加するため、上記第５実施形態よりも各貫通電極４５に起因する応力がセンサ部１４のうち可動電極２４および固定電極３２に伝達されることを低減させることができつつ、上記第５実施形態と同様の効果を得ることができる。

なお、このような半導体装置は、上記第３実施形態と同様に、ＳＯＩ基板１０に形成された溝１５と、シリコン基板４０に形成された凹部４７とが連結することにより、キャビティ５０内を気密封止することができないため、特にキャビティ５０内を大気圧とする半導体装置に適用すると好適である。

（第７実施形態）
本発明の第７実施形態について説明する。本実施形態の半導体装置は、第６実施形態に対して各貫通孔４３の側壁に絶縁膜４２を配置しないものであり、その他に関しては第６実施形態と同様であるためここでは説明を省略する。図１３は、本実施形態における半導体装置の断面構成を示した図である。なお、本実施形態の半導体装置におけるシリコン基板４０の概略平面図は、第６実施形態と同様である。

図１３に示されるように、本実施形態の半導体装置は、凹部４７が、表裏面を貫通する穴により構成されており、各貫通孔４３それぞれを囲むように形成されている。したがって、シリコン基板４０のうち、各凹部４７により囲まれる部分と各凹部４７により囲まれない部分とでは電気的に絶縁された状態となっている。そして、各貫通孔４３内には貫通電極４５のみが埋め込まれている。

本実施形態の半導体装置は、上記第６実施形態と同様にして製造され、上記図３（ｈ）の工程を行う際に、各貫通孔４３の側壁に絶縁膜４４を配置する工程を無くすことにより製造される。

このような半導体装置によれば、各貫通孔４３を形成した後に、各貫通孔４３の壁面に絶縁膜４４を配置する工程を行わないため、製造工程を簡略化することができつつ、上記第６実施形態と同様の効果を得ることができる。

（第８実施形態）
本発明の第８実施形態について説明する。本実施形態の半導体装置は、第５実施形態に対して凹部を備える領域を変更したものであり、その他に関しては第１実施形態と同様であるためここでは説明を省略する。図１４は、本実施形態における半導体装置の断面構成を示す図であり、図１５は図１４に示すシリコン基板４０のうちＳＯＩ基板１０との接合面と反対側の面の概略平面図である。なお、図１４は図１５に示すシリコン基板４０にＳＯＩ基板１０を配置した際のＩ−Ｉ断面図に相当している。なお、図１５中では、絶縁膜４２、４４を省略して示してある。

図１４および図１５に示されるように、本実施形態の半導体装置は、シリコン基板４０のうち、ＳＯＩ基板１０と接合される領域と反対側の領域に凹部４８が形成されている。具体的には、この凹部４８は、トレンチにより構成されており、各貫通孔４３それぞれを囲むように形成されている。

本実施形態の半導体装置は上記第５実施形態と同様にして製造され、例えば、上記３図（ｅ）の工程を行う際に、上記形状の凹部４８を形成し、上記図３（ｈ）の工程を行う際に、シリコン基板４０のうち各凹部４８で囲まれる領域にそれぞれ貫通孔４３を形成すればよい。また、上記図３（ｈ）の工程を行う際に、各貫通孔４３を形成すると同時に上記形状の凹部４８をシリコン基板４０に形成することもできる。この場合は、例えば、ローディング効果を適用することにより、貫通孔４３と凹部４８とを同時に形成することができる。

このような半導体装置では、シリコン基板４０に形成された凹部４８にて膨張・収縮が可能であり、上記第５実施形態と同様の効果を得ることができる。

（第９実施形態）
本発明の第９実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して半導体層１３に凹部１７を備える代わりに、絶縁膜１２に空洞部を備えたものであり、その他に関しては第１実施形態と同様であるためここでは説明を省略する。図１６は、本実施形態における半導体装置の断面構成を示した図である。

図１６に示されるように、本実施形態の半導体装置は、ＳＯＩ基板１０のうち絶縁膜１２に空洞部１８が形成されている。具体的には、空洞部１８は、絶縁膜１２のうち半導体層１３がシリコン基板４０と接合されている領域と対応する領域に形成されており、本実施形態では、開口部１６を一周するように形成されている。

このような半導体装置は以下のように製造される。図１７は、本実施形態の半導体装置の製造工程を示す断面図である。

図１７（ａ）に示されるように、支持基板１１を構成するシリコンウェハを用意し、図１７（ｂ）に示されるように当該シリコンウェハの表面に絶縁膜１２を配置する。その後、絶縁膜１２のうち、ＳＯＩウェハ１０ａを構成した際に、ＳＯＩウェハ１０ａがシリコンウェハ４０ａと接合される接合予定領域と対応する領域に上記形状の空洞部１８を形成する。続いて、図１７（ｃ）に示されるように、空洞部１８が残るように、絶縁膜１２を挟んで支持基板１１を構成するシリコンウェハと反対側に半導体層１３を配置することにより、絶縁膜１２に空洞部１８を備えたＳＯＩウェハ１０ａを用意する。

その後、図１７（ｄ）〜図１７（ｉ）に示されるように、上記図３（ｃ）〜図３（ｈ）の工程と同様の工程を行うことにより、センサ部１４を備えたＳＯＩウェハ１０ａとシリコンウェハ４０ａとを接合して、ウェハレベルパッケージ構造体を構成する。続いて、ウェハレベルパッケージ構造体をチップ単位に分割することで本実施形態の半導体装置が製造される。

このような半導体装置では、絶縁膜１２に空洞部１８が形成されており、空洞部１８を構成する壁面では膨張・収縮が可能となるため、ＳＯＩ基板１０とシリコン基板４０との接合面に印加される応力を絶縁膜１２に形成された空洞部１８により緩和することができ、半導体装置の特性の精度が低下することを抑制することができる。さらに、空洞部１８を構成する壁面にて各貫通電極４５に起因する応力を緩和することができる。

また、このような半導体装置の製造方法では、ＳＯＩウェハ１０ａを作成する際に印加される熱応力も絶縁膜１２に形成された空洞部１８により緩和することができる。

（第１０実施形態）
本発明の第１０実施形態について説明する。本実施形態の半導体装置は、第３実施形態に対して、各貫通孔４３をシリコン基板４０の表裏面を貫通する穴により構成される凹部４７にて構成したものであり、その他に関しては第１実施形態と同様であるためここでは説明を省略する。

図１８は本実施形態の半導体装置の断面構成を示す図であり、図１９は図１８に示すＳＯＩ基板１０の上面レイアウト図である。なお、図１９は図１８に示すＪ−Ｊ断面図に相当し、図１８は図１９に示すＳＯＩ基板１０にシリコン基板４０を配置した際のＫ−Ｋ断面図に相当している。

図１８および図１９に示されるように、本実施形態の半導体装置は、シリコン基板４０に、シリコン基板４０の表裏面を貫通する穴により構成された凹部４７が四個形成されている。

そして、これら凹部４７のうち一個は、半導体層１３側の可動電極用配線部２５に開口している。また、これら凹部４７のうち二個は、半導体層１３側の各固定部３０の各配線部３１に開口している。さらに、これら凹部４７のうち一個は、周辺部に開口している。

そして、半導体層１３側では、周辺部における所定位置、可動部２０における可動電極用配線部２５、各固定部３０における所定位置にそれぞれパッド１３ｂ、２７、３４が備えられている。これらの各パッド１３ｂ、２７、３４は、凹部４７の開口領域にそれぞれ設けられており、凹部４７内に露出している。そして、各凹部４７には、凹部４７の壁面にて囲まれる空間が残るように、本発明の配線に相当するボンディングワイヤ７０が備えられている。具体的には、各凹部４７のうちパッド１３ｂ、２７、３４側でない開口部を通じてボンディングワイヤ７０がそれぞれのパッド１３ｂ、２７、３４にボンディングされている。これにより、ボンディングワイヤ７０を介してパッド１３ｂ、２７、３４と処理回路とが電気的に接続される。

このような半導体装置では、各凹部４７にはそれぞれ貫通電極４５が配置されておらず、各凹部４７とＳＯＩ基板１０のうち各凹部４７と対向する部分とが接合されていない状態とすることができる。したがって、各凹部４７およびＳＯＩ基板１０のうち各凹部４７と対向する部分は膨張・収縮が可能となり、上記第３実施形態と同様の効果を得ることができる。

さらに、このような半導体装置では、貫通電極４５を設けることなく、シリコン基板４０により封止されたセンサ部１４からの加速度信号（静電容量変化）を半導体装置外に取出すことができる。したがって、このように貫通電極４５を備えない場合には、貫通電極４５の線膨張係数と絶縁膜４４の線膨張係数との差に起因する応力が発生しないため、ＳＯＩ基板１０の反りが発生しにくいという効果を得ることができる。

（他の実施形態）
上記第１実施形態では、ＳＯＩ基板１０に可動電極２４および固定電極３２の外側を一周するように凹部１７が形成されており、上記第２、第３実施形態では窪み部４１の外側を一周するように凹部４６、４７が形成されており、上記第４実施形態では窪み部４１の外側であって、所定領域に凹部４７が形成されており、上記第５〜第８実施形態では各貫通孔４３それぞれを囲むように凹部４６〜４８が形成されている例について説明したが、もちろん凹部１７、４６〜４８が形成される領域はこれらに限定されるものではない。図２０は、他の実施形態におけるシリコン基板４０のうちＳＯＩ基板１０と接合される面の概略平面図である。なお、図２０中では、絶縁膜４２、４４を省略して示してある。

例えば、図２０（ａ）に示されるように、シリコン基板４０に二つの凹部４６を形成することもできる。具体的には、上記第２実施形態で説明した凹部４６と、この凹部４６の外側の領域であって、かつ貫通電極４５の外側を囲むように新たな凹部４６を構成するトレンチを形成することもできる。このような半導体装置によれば、貫通電極４５に起因する応力であって、センサ部１４と反対側に伝達される応力を上記第２実施形態よりも効率的に緩和することができる。つまり、半導体装置の外縁部に応力が伝達されることを抑制することができ、半導体装置が反ることを抑制することができる。

また、図２０（ｂ）に示されるように、凹部４６を構成するトレンチをシリコン基板４０の四隅であって、溝１５と対応する領域を除いた領域に配置することもできる。このような半導体装置では、上記第２〜７実施形態より窪み部４１から離れた領域に凹部４６が形成されるため、キャビティ５０の気密性を向上させることができる。

さらに、図２０（ｃ）に示されるように、窪み部４１を囲むように凹部４６を構成するトレンチを形成した場合には、シリコン基板４０における短辺方向（紙面左右方向）と平行な方向の凹部４６の幅を広くすることもできる。半導体装置は一般的に長辺が撓むことにより反りやすいが、凹部４６のうち半導体装置における短辺方向と平行な方向の幅を広くすることにより、半導体装置における長辺が撓むことを抑制しやすくなる。そして、図２０（ｄ）に示されるように、シリコン基板４０に、短辺方向と平行な方向の凹部４６を構成するトレンチのみを形成することもできる。このような半導体装置としても、半導体装置における長辺が撓むことを抑制しやすくなる。なお、図２０では、凹部４６を構成するトレンチがシリコン基板４０に形成されている例について説明したが、もちろんシリコン基板４０に表裏面を貫通する穴により構成される凹部４７を形成することもできる。

また、図２０では、シリコン基板４０に備えられる凹部４６について説明したが、もちろんＳＯＩ基板１０に備えられる凹部１７についても同様に適宜変更可能であり、例えば、ＳＯＩ基板１０に二つの凹部１７を形成することができる。この場合、例えば、上記第１実施形態で説明した凹部１７と、この凹部１７の外側の領域であって、かつ各接触領域１３ａ、２６、３３の外側を囲むように新たな凹部１７を構成するトレンチを形成することができる。さらに、上記第８実施形態で説明したシリコン基板４０のうちＳＯＩ基板１０と接合される面と反対側の面に形成される凹部４８の領域も同様に適宜変更可能である。

また、上記第１実施形態では、凹部１７をエッチングにより形成する際に、図４（ａ）に示されるようなマスク６０をＳＯＩウェハ１０ａに配置した状態で行う方法を説明したが、マスク６０の形状はこれに限定されるものではない。図２１は、他の実施例におけるマスク６０を備えたＳＯＩウェハ１０ａの部分上面図である。図２１に示されるように、ＳＯＩウェハ１０ａには、凹部形成予定領域と対応する部分のうち、溝形成予定領域と対応する部分と重なる部分が開口されていない形状のマスク６０が配置されている。つまり、このマスク６０は、図４（ａ）に示されるマスク６０と比較すると、ＳＯＩウェハ１０ａにおける凹部１７が形成される部分のうち溝１５が形成される部分と重なる部分を、凹部１７を形成する際にはエッチングしないようにしている点で異なる。

したがって、図３（ｂ）の工程において、図２１に示されるようなマスク６０をＳＯＩウェハ１０ａに配置した状態でエッチングを行うことにより、図３（ｃ）の工程においてＳＯＩウェハ１０ａをエッチングした際に２回エッチング領域を無くすことができる。すなわち、ＳＯＩウェハ１０ａのうち２回エッチングされる領域は、溝１５を形成する際にのみエッチングされる領域に比べて、短時間のエッチングで酸化膜１２まで到達する。そして、酸化膜１２が露出した状態でエッチングを進めるとサイドエッチが進むため、例えば、可動電極用配線部２５や各固定部３０の各配線部３１が部分的に細くなってしまう可能性がある。しかしながら、図２１に示されるようなマスク６０をＳＯＩウェハ１０に配置してセンサ部１４および凹部１７を形成する場合には、２回エッチングされる領域が存在しないため、可動電極用配線部２５や各固定部３０が部分的に細くなることを防止することができる。なお、図４（ｂ）において、２回エッチング領域（点線領域）のマスク６０の除去幅を細くしても図２１と同様の効果を得ることができる。

また、上記各実施形態では、センサ部１４を可動電極２４と固定電極３２との電極間の容量変化に基づいて加速度の検出を行うことができるように構成した例を説明したが、もちろんセンサ部１４はこれに限定されるものではない。例えば、センサ部１４を可動電極２４と固定電極３２との電極間の容量変化に基づいて角速度の検出を行うことができるように形成することもできる。

さらに、ＳＯＩ基板１０に、ＳＯＩ基板１０の一面に形成されていると共に測定媒体の圧力により変形可能なダイヤフラムおよびダイヤフラムに形成されたゲージ抵抗とを備えるセンサ部１４を形成することもできる。このような半導体装置では、シリコン基板４０には、ゲージ抵抗と対応する部分に窪み部４１が形成されている。そして、例えば、このようなセンサ部１４を用いて上記第１実施形態の半導体装置を構成した場合には、ＳＯＩ基板１０にゲージ抵抗の外側の領域を一周するように凹部１７を備えることができる。

さらに、上記各実施形態では、ＳＯＩウェハ１０ａとシリコンウェハ４０ａに備えられた絶縁膜４２とを不活性イオンビームあるいはプラズマを照射することにより接合しているが、もちろんＳＯＩウェハ１０ａとシリコンウェハ４０ａとの接合方法はこれに限定されるものではない。例えば、ＳＯＩウェハ１０ａとシリコンウェハ４０ａとの間に低融点ガラスを配置し、低融点ガラスを介してＳＯＩウェハ１０ａとシリコンウェハ４０ａとを接合してもよい。この場合は、低融点ガラスが絶縁性を有しているため、シリコンウェハ４０ａのうちＳＯＩウェハ１０ａとの接合面に絶縁膜４２を配置しなくてもよい。また、ＳＯＩウェハ１０ａおよびシリコンウェハ４０ａに備えられた絶縁膜４２を親水化して水素結合で貼り合わせ、加熱処理をしてＳｉ−Ｏ−Ｓｉ結合を形成するフュージョンボンディングによりＳＯＩウェハ１０ａとシリコンウェハ４０ａとを接合することもできる。

また、上記各実施形態では、キャップ部材としてシリコン基板４０を例に挙げて説明したが、もちろんこれに限定されるものではなく、例えば、キャップ部材としてガラスを用いることもできる。キャップ部材としてガラスを用いた場合には、例えば、ガラスとＳＯＩウェハ１０ａとを陽極接合により接合することができる。同様に、上記第１〜第８および第１０実施形態では、半導体基板としてＳＯＩ基板１０を例に挙げて説明したが、例えば、半導体基板としてシリコン基板を用いることもできる。

さらに、上記第１〜第９実施形態では、周辺部に備えられた接触領域１３ａおよびセンサ部１４に備えられた各接触領域２６、３３と処理回路との電気的な接続を行うために、各貫通孔４３にＡｌやＣｕ等の金属等で構成された貫通電極４５を埋め込む例を説明したが、例えば、各貫通孔４３の壁面にＣＶＤ（Chemical Vapor Deposition）法等により、ＡｌやＣｕ等にて構成される配線を備えることもできる。このような半導体装置では、各貫通孔４３とＳＯＩ基板１０のうち各貫通孔４３と対向する部分も膨張・収縮が可能となり、各貫通孔４３と当該部分とによりセンサ部１４のうち可動電極２４および固定電極３２に印加される応力を抑制することができると共に、各貫通孔４３に配置されるそれぞれの貫通電極４５に起因する応力の発生を抑制することができる。なお、この場合は、配線が本発明の貫通電極４５に相当する。

同様に、上記第１０実施形態のように、周辺部およびセンサ部１４にそれぞれパッド１３ｂ、２７、３３を配置した場合であっても、ボンディングワイヤ７０の代わりに貫通孔４３の壁面にＣＶＤ法等により構成される配線を備えることもできる。

また、上記第１〜第９実施形態では、ＳＯＩウェハ１０ａとシリコンウェハ４０ａとを接合した後にシリコンウェハ４０ａに貫通電極４５を配置しているが、シリコンウェハ４０ａに貫通電極４５を配置した後に、ＳＯＩウェハ１０ａとシリコンウェハ４０ａとを接合することもできる。

そして、上記第１実施形態では、ＳＯＩウェハ１０ａに凹部１７およびセンサ部１４を形成した後に、シリコンウェハ４０ａに窪み部４１および貫通孔４３を形成する半導体装置の製造工程を説明したが、もちろんシリコンウェハ４０ａに窪み部４１および貫通孔４３を形成した後にＳＯＩウェハ１０ａに凹部１７およびセンサ部１４を形成する半導体装置の製造工程とすることもできる。同様に、上記第２〜１０実施形態においても、ＳＯＩウェハ１０ａとシリコンウェハ４０ａとを接合する前に行われるＳＯＩウェハ１０ａおよびシリコンウェハ４０ａに対する製造工程の順番は適宜変更することができる。

さらに、上記第１、第２、第５、第８実施形態では、ＳＯＩウェハ１０ａまたはシリコンウェハ４０ａにトレンチを形成して凹部１７、４６、４８を構成する例を説明したが、例えば、ＳＯＩウェハ１０ａまたはシリコンウェハ４０ａのうち凹部形成予定領域にＬＯＣＯＳ酸化膜を形成してＳＯＩウェハ１０ａまたはシリコンウェハ４０ａの表面を凹ませ、ＬＯＣＯＳ酸化膜を除去することによりＳＯＩウェハ１０ａまたはシリコンウェハ４０ａに凹部１７、４６、４８を形成することができる。また、ＳＯＩウェハ１０ａまたはシリコンウェハ４０ａのうち凹部形成予定領域にイオン注入等を行い、表面を荒らすことにより凹部１７を形成することもできる。

また、上記第５〜第８実施形態では、各貫通孔４３と各凹部４６〜４８とが同心図形を構成している例を説明したが、もちろん各貫通孔４３と各凹部４６〜４８とが同心図形を構成しないようにすることもできる。

また、上記各実施形態を組み合わせて半導体装置を構成することもでき、組み合わせは適宜変更可能である。例えば、上記第１実施形態に上記第２または第５実施形態を組み合わせて、ＳＯＩ基板１０に凹部１７が形成されていると共に、シリコン基板４０に凹部４６を構成するトレンチが形成されている半導体装置とすることもできる。また、上記第１実施形態に上記第３、第４、第６または第７実施形態を組み合わせて、ＳＯＩ基板１０に凹部１７が形成されていると共に、シリコン基板４０に凹部４７を構成する穴が形成されている半導体装置とすることもできる。これらの半導体装置を構成した場合には、ＳＯＩ基板１０に形成された凹部１７とシリコン基板４０に形成された凹部４６、４７とをそれぞれ対向しないように備えることにより、ＳＯＩ基板１０とシリコン基板４０との接合面に印加される応力および貫通電極４５に起因する応力をさらに緩和することができる。さらに、上記第１実施形態に上記第８実施形態を組み合わせて、ＳＯＩ基板１０に凹部４８が形成されていると共に、シリコン基板４０に凹部４８を構成するトレンチが形成されている半導体装置とすることもできる。

さらに、上記第２実施形態に上記第３または第４実施形態を組み合わせて、シリコン基板４０に、トレンチにより構成される凹部４６およびシリコン基板４０の表裏面を貫通する穴により構成される凹部４７が形成されている半導体装置とすることもできる。この場合は、トレンチにより構成される凹部４６と、シリコン基板４０の表裏面を貫通する穴により構成される凹部４７とをシリコン基板４０における別の領域にそれぞれ形成することにより、ＳＯＩ基板１０とシリコン基板４０との接合面に印加される応力をさらに緩和することができる。もちろん、上記第２実施形態に第５〜第８実施形態を組み合わせて、各貫通孔４３それぞれを囲むように凹部４６〜４８が形成されている半導体装置とすることもできる。

また、上記第３または第４実施形態に上記第５〜第８実施形態を組み合わせて、各貫通孔４３それぞれを囲むように凹部４６〜４８が形成されている半導体装置とすることもできる。

さらに、上記第１〜第８実施形態に対して上記第９実施形態を組み合わせて、ＳＯＩ基板１０のうち絶縁膜１２に空洞部１８が形成されている半導体装置とすることもできる。

１０ ＳＯＩ基板
１４ センサ部
１５ 溝
１７ 凹部
２０ 可動部
２４ 可動電極
３０ 固定部
３２ 固定電極
４０ シリコン基板
４１ 窪み部
４２ 絶縁膜
４３ 貫通孔
４５ 貫通電極

Claims (13)

1. 半導体基板（１０）と、
   物理量の印加に応じて変位可能な可動電極（２４）を有する可動部（２０）と、前記可動電極（２４）と対向するように配置された固定電極（３２）を有する固定部（３０）と、を備え、前記半導体基板（１０）に形成された溝（１５）により形作られているセンサ部（１４）と、
   前記センサ部（１４）における前記可動電極（２４）および前記固定電極（３２）と対応する部分に窪み部（４１）を備え、前記窪み部（４１）の外側の領域にて前記半導体基板（１０）と接合されるキャップ部材（４０）と、
   前記窪み部（４１）により前記半導体基板（１０）と前記キャップ部材（４０）との間に形成され、前記センサ部（１４）のうち前記可動電極（２４）および前記固定電極（３２）が配置されるキャビティ（５０）と、を有する半導体装置であって、
   前記半導体基板（１０）は、前記キャップ部材（４０）と接合される領域に前記溝（１５）の一部が形成されていると共に、前記溝（１５）の一部と異なる領域に、前記可動電極（２４）および前記固定電極（３２）の外側を一周するように形成された凹部（１７）を備えており、
   前記キャップ部材（４０）は、前記窪み部（４１）の外側の領域に表裏面を貫通する複数の貫通孔（４３）が形成され、前記貫通孔（４３）それぞれには前記半導体基板（１０）のうち前記溝（１５）の一部で囲まれた前記センサ部（１４）と電気的に接続され、前記半導体基板（１０）と異なる材料で構成された貫通電極（４５）が配置されていることを特徴とする半導体装置。
2. 前記キャップ部材（４０）には、前記半導体基板（１０）と接合される領域に、前記窪み部（４１）の外側を一周する凹部（４６、４７）が形成されていることを特徴とする請求項１に記載の半導体装置。
3. 前記キャップ部材（４０）には、前記貫通孔（４３）それぞれを囲むように凹部（４６〜４８）が形成されていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記貫通孔（４３）それぞれを囲む前記凹部（４６〜４８）は、壁面から前記貫通孔（４３）の壁面までの距離が均一となるように、それぞれの前記貫通孔（４３）と同心図形を構成するように形成されていることを特徴とする請求項３に記載の半導体装置。
5. 前記キャップ部材（４０）のうち前記半導体基板（１０）と接合される領域に形成された前記凹部（４７）は、前記キャップ部材（４０）の表裏面を貫通する穴により形成されていることを特徴とする請求項２ないし４のいずれか１つに記載の半導体装置。
6. 前記キャップ部材（４０）の表裏面を貫通する穴により形成された前記凹部（４７）は、前記溝（１５）と異なる領域のみに形成されていることを特徴とする請求項５に記載の半導体装置。
7. 前記半導体基板（１０）は、支持基板（１１）と、前記支持基板（１１）の表面に配置された絶縁膜（１２）と、前記絶縁膜（１２）を挟んで前記支持基板（１１）と反対側に配置された半導体層（１３）と、を有するＳＯＩ基板であって、
   前記半導体基板（１０）のうち、前記半導体層（１３）が前記キャップ部材（４０）と接合され、前記絶縁膜（１２）における前記半導体層（１３）が前記キャップ部材（４０）と接合される領域と対応する領域に空洞部（１８）が形成されていることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置。
8. 半導体ウェハ（１０ａ）を用意する工程と、
   前記半導体ウェハ（１０ａ）に、物理量の印加に応じて変位可能な可動電極（２４）を有する可動部（２０）と、前記可動電極（２４）と対向するように配置された固定電極（３２）を有する固定部（３０）と、を備え、前記半導体ウェハ（１０ａ）に形成される溝（１５）により形作られるセンサ部（１４）を形成する工程と、
   前記半導体ウェハ（１０ａ）に接合され、チップ単位に分割された際にキャップ部材（４０）を構成するパッケージ部材（４０ａ）を用意する工程と、
   前記パッケージ部材（４０ａ）のうち前記半導体ウェハ（１０ａ）と接合される側の面であって、かつ前記可動電極（２４）および前記固定電極（３２）と対応する部分に窪み部（４１）を形成する工程と、
   前記窪み部（４１）により前記半導体ウェハ（１０ａ）と前記パッケージ部材（４０ａ）との間にキャビティ（５０）が構成されると共に前記センサ部（１４）のうち前記可動電極（２４）および前記固定電極（３２）が前記キャビティ（５０）に配置され、かつ前記溝（１５）の一部が前記パッケージ部材（４０ａ）と接合される領域に位置するように、前記半導体ウェハ（１０ａ）と前記パッケージ部材（４０ａ）とを接合する工程と、を含む半導体装置の製造方法であって、
   前記半導体ウェハ（１０ａ）と前記パッケージ部材（４０ａ）とを接合する工程の前に、前記半導体ウェハ（１０ａ）のうち前記パッケージ部材（４０ａ）と接合される領域であって、かつ前記半導体ウェハ（１０ａ）に形成された前記溝（１５）と異なる領域に、前記可動電極（２４）および前記固定電極（３２）の外側を一周する凹部（１７）を形成する工程を行い、
   前記半導体ウェハ（１０ａ）と前記パッケージ部材（４０ａ）とを接合する工程の前または後に、前記パッケージ部材（４０ａ）のうち前記窪み部（４１）の外側の領域に表裏面を貫通する複数の貫通孔（４３）を形成する工程と、前記貫通孔（４３）それぞれに前記半導体ウェハ（１０ａ）と異なる材料で構成された貫通電極（４５）を配置する工程と、を行い、前記貫通電極（４５）と前記溝（１５）の一部で囲まれた前記センサ部（１４）とを電気的に接続することを特徴とする半導体装置の製造方法。
9. 前記半導体ウェハ（１０ａ）と前記パッケージ部材（４０ａ）とを接合する工程の前に、前記パッケージ部材（４０ａ）のうち前記半導体ウェハ（１０ａ）と接合される領域であって、前記窪み部（４１）の外側を一周するように凹部（４６）を形成する工程を行うことを特徴とする請求項８に記載の半導体装置の製造方法。
10. 前記半導体ウェハ（１０ａ）と前記パッケージ部材（４０ａ）とを接合する工程の前に、前記パッケージ部材（４０ａ）のうち前記半導体ウェハ（１０ａ）と接合される領域および前記半導体ウェハ（１０ａ）と接合される領域と反対側の領域の少なくとも一方の領域に、前記複数の貫通孔（４３）または前記複数の貫通孔（４３）が形成される領域それぞれを囲むように枠形状の複数の凹部（４６、４８）を形成する工程を行うことを特徴とする請求項８または９に記載の半導体装置の製造方法。
11. 前記半導体ウェハ（１０ａ）と前記パッケージ部材（４０ａ）とを接合する工程の後に、前記パッケージ部材（４０ａ）のうち前記半導体ウェハ（１０ａ）と接合される領域と反対側の領域から前記複数の貫通孔（４３）または前記複数の貫通孔（４３）が形成される領域それぞれを囲むように枠形状の複数の凹部（４７、４８）を形成する工程を行うことを特徴とする請求項８または９に記載の半導体装置の製造方法。
12. 前記複数の貫通孔（４３）または前記複数の貫通孔（４３）が形成される領域それぞれを囲むように枠形状の前記複数の凹部（４７）を形成する工程では、表裏面を貫通して前記凹部（４７）を構成する穴を形成する工程を行うことを特徴とする請求項１１に記載の半導体装置の製造方法。
13. 前記半導体ウェハ（１０ａ）を用意する工程では、支持基板（１１）を用意すると共に前記支持基板（１１）の表面に絶縁膜（１２）を配置し、前記絶縁膜（１２）のうち前記半導体ウェハ（１０ａ）が前記パッケージ部材（４０ａ）と接合される接合予定領域と対応する領域に空洞部（１８）を形成した後、前記空洞部（１８）が残るように前記絶縁膜（１２）を挟んで支持基板（１１）と反対側に半導体層（１３）を配置することにより構成されるＳＯＩウェハを用意することを特徴とする請求項８ないし１２のいずれか１つに記載の半導体装置の製造方法。

Images