JP5085566B2 - イメージセンサおよびディスプレイ - Google Patents

Description

本発明は、イメージセンサ、およびそのイメージセンサを含むディスプレイに関する。

アクティブマトリクス液晶ディスプレイ（ＡＭＬＣＤｓ）用薄膜トランジスタ基板の製造において採用されているプロセスに適合する薄膜ポリシリコンプロセスにおいてイメージセンサを製造したいという要望がある。このような、製造プロセスを採用することで、イメージセンサは、例えば、タッチ入力やペン入力を検出するための入力機能を提供するために、ＡＭＬＣＤに一体に統合される。このような構成において、各画素は、イメージセンシング素子と表示素子との両方を含み、イメージセンシング素子が持つイメージセンシングの空間分解能（空間解像度）と、表示素子が持つ表示の空間解像度とは、同等である。しかしながら、このようなディスプレイは、イメージセンシング機能が画素内にあることで、イメージセンシング機能を持たないディスプレイに比べて開口比が低下する。

半導体イメージセンサには、いくつかの種類があり、例えば、電荷結合デバイス（ＣＣＤ）の技術に基づくものや、相補型金属酸化膜シリコン（ＣＭＯＳ）の技術に基づくものが挙げられる。ＣＣＤは、歴史的に、光発生電荷の転送効率を最大化するための特殊なプロセス技術のため、ＣＭＯＳイメージセンサより高い品質性能を提供してきた。しかしながら、ＣＭＯＳイメージセンサには、撮像アレイと、信号処理するための電子回路との両方を、同じチップ上に集積できるという利点がある一方、ＣＣＤプロセスは、その特殊な性質のため、このような集積が不可能である。ＣＭＯＳイメージセンサは、このため、種々の適用について、例えば家庭用電化製品において、コストが低いという利点を有している。

主に、２種類のＣＭＯＳイメージセンサが知られている。すなわち、受動画素センサ（ＰＰＳ；Passive Pixel Sensor）と、能動画素センサ（ＡＰＳ；Active Pixel Sensor）とである。受動画素センサは、フォトダイオードまたはこれに類する感光性デバイスと、イメージセンサの各画素内にある“選択”トランジスタとを含む。イメージセンサのアレイは、行単位でアドレスされ、各フォトダイオードが生成した電流は、１行の期間の間、積分器によって積分される。積分器は、典型的には各列の下端に位置する。各画素が２つの能動デバイスしか含まないため、受動画素構成は、高分解能アレイを実現できる。しかしながら、このようなアレイのサイズは、各行を順番に積分していくのに必要な時間と、積分する間の列電流の変動に付随する比較的大きな度合のノイズを含む出力信号とによって制限される。

ＡＰＳデバイスは、各画素に増幅器を含むので、ＰＰＳ構成の制限を受けない。添付図面の図１は、フォトゲートベースの画素回路をもつＡＰＳの例を示すものであり、例えば、米国特許第５，４７１，５１５号に開示されている。動作中、積分期間の間、電子は、フォトゲート電極の真下にある基板上に入射する光子束に比例して、フォトゲート３０の真下にある電位ウェルに蓄積する。各積分期間の終わりには、フローティング拡散領域４０の電位は、リセット信号パルスＲＳＴを印加することで初期レベルにリセットされる。フォトゲート上に蓄積された電荷は、その後、パルスＴＸによって制御される転送ステップの間に、フローティング拡散領域４０に転送される。したがって、フローティング拡散領域４０の電位は、積分期間の間に蓄積される電荷を示す。

１行の画素がサンプリングされたときに、行選択トランジスタ６０は、行走査パルス（ＲＯＷ）によってオン状態にされる。トランジスタ５５は、画素アレイの列の端に配置されたバイアストランジスタ６５と協働するソースフォロワとして接続されている。トランジスタ５５のゲートは、フローティング拡散ノードに接続されている。このため、ソースフォロワの出力は、トランジスタ５５のゲートにおける電圧を示し、それゆえ、積分期間の間、画素内に蓄積された電荷を示す。

イメージセンサチップは、また、図１の符号７０に示すように、サンプリングされた画素信号を読み出す回路構成も含む。センサ素子を含む行が選択されたとき、入射光強度を示すソースフォロワ出力電圧が、トランジスタ２００を介してキャパシタ２０５に蓄えられる。トランジスタ２１０、２１５、および２２０は、センサ素子を含む列のための別のソースフォロワを形成する。列選択信号ＣＯＬがパルス化されると、列ソース・フォロワの出力は、出力ＯＵＴを介してチップ増幅器に供給される。イメージセンサ出力電圧が、アレイの各画素に入射する光の強度を時系列的に示せるように、列ソース・フォロワは、順番に作動する。

図１に示す構成は、また、オフセット誤差を低減させるために設けられるチップ増幅器のための基準電圧を生成するのに用いられるデバイス１１６、２２５、２３０、２３５、２４０、および２４５も含む。このような構成の動作は公知なので、これ以上説明しない。

添付図面の図２は、例えば、“128x128 CMOS photodiode-type active pixel sensor with on-chip timing, control, and signal chain electronics”（E Fossumら、Charge-Coupled Devices and Solid-State Optical Sensors V、Ｐｒｏｃ．ＳＰＩＥ、Ｖｏｌ ２４１５、１１７〜２２３ページ、１９９５年）に開示されているような、“バルク”型または縦型のフォトダイオード１を含むＡＰＳ型のセンサ素子を示している。センサ素子は、供給線ＶＤＤとフォトダイオード１のカソード３との間に接続されたリセットトランジスタ２を含む。トランジスタ２のゲートは、リセット信号を受信し、フォトダイオード１に対して、その静電容量を予め定められた電圧まで充電するよう、逆バイアスをかける。リセット段階の次に、フォトダイオード電流が、フォトダイオード１に入射する光子束に比例した割合で、その静電容量を放電し、積分を行う検知段階が続く。トランジスタ４は、ソースフォロワとして接続されており、そのソース−ドレイン経路または“主導電（main conduction）”路が、供給線ＶＤＤとセンサ素子アレイの列バスＣＯＬ ＢＵＳ６との間に、選択トランジスタ５のソース−ドレイン経路または“主導電”路と直列に接続されている。１列の画素が選択されると、列選択トランジスタ５は、パルスＲＳによってオン状態にされる。列バスは、列の画素からの出力電圧をセンサで読み出すことを可能にする列読み取り構成に接続されている。上記列読み取り構成は、例えば、図１におけるトランジスタ６５および回路７０によって示されるタイプのものである。

米国特許出願公開第２００６／００３３７２９Ａ１号には、添付図面の図３に示すように、ＡＭＬＣＤ内に統合されたイメージセンサを含むデバイスが開示されている。各画素は、表示部と、添付図面の図２に示すものと類似のタイプのイメージセンシング部とを含む。このデバイスにおいては、各フォトダイオードは、ＡＭＬＣＤ薄膜トランジスタ（ＴＦＴ）の製造に用いられるものと同様のプロセス技術を用いて製造された薄膜フォトダイオードを含む。この場合、薄膜フォトダイオードの自己静電容量に対する光電流の比が、バルクＣＭＯＳデバイスと比較して大きいことから、別個の積分キャパシタが必要になる。このため、積分キャパシタが無ければ、画素放電率が高くなり過ぎて実用化できない。

このようなデバイスは、シャドウモードまたは反射モードで動作する。シャドウモードでは、ＡＭＬＣＤの上にある物体は、周辺光の光路をさえぎって、ディスプレイ表面に影を投じる。そして、当該影が、イメージセンサアレイによって検出される。このモードは、例えば、タッチ入力、ペン入力、またはジェスチャー入力に用いられる。反射モードでは、添付図面の図４に示すように、ディスプレイのバックライト２３からの光が、対向基板２４、液晶層２５、およびＴＦＴ基板２１を通過して、デバイスの前にある物体２２上に入射する。物体２２からの反射光は、イメージセンサアレイに戻り、対応する信号に変換される。反射モードの適用例としては、接触式イメージスキャンや、指紋認証、指紋による身元確認などが挙げられる。

本発明の第１の面によれば、少なくとも１つのセンサ素子を含むイメージセンサであって、上記センサ素子（センサ素子が１つの場合）または各センサ素子（センサ素子が複数の場合）が、半導体増幅素子と、積分キャパシタと、フォトダイオードとを含み、該フォトダイオードが、上記半導体増幅素子の第１の制御電極および上記積分キャパシタの第１の端子に接続された第１の電極と、第１の制御入力に接続された第２の電極とを有し、上記第１の制御入力が、検知段階の間、上記フォトダイオードに逆バイアスをかけるための第１の電圧を受けるように、かつ、リセット段階の間、上記積分キャパシタを予め定められた電圧まで充電するように上記フォトダイオードに順バイアスをかけるための第２の電圧を受けるように構成されているイメージセンサが提供される。

上記リセット段階および上記検知段階は、周期的に繰り返されてもよい。

上記フォトダイオードは、横型フォトダイオードであってもよい。

上記フォトダイオードは、薄膜ダイオードであってもよい。

上記半導体増幅素子は、電圧フォロワ構成を含んでいてもよい。

上記半導体増幅素子は、第１のトランジスタを含んでいてもよい。上記第１のトランジスタは、薄膜トランジスタであってもよい。上記第１のトランジスタは、電界効果トランジスタであってもよい。上記第１のトランジスタがソースフォロワとして接続され、上記第１の制御電極がトランジスタゲートを含んでいてもよい。

上記イメージセンサは、上記半導体増幅素子の主導電路と直列に接続された主導電路と、読み出し段階の間、上記センサ素子の選択を制御するための第２の制御入力に接続された第２の制御電極と有する半導体選択素子を含んでいてもよい。上記半導体選択素子は、第２のトランジスタを含んでいてもよい。上記第２のトランジスタは、薄膜トランジスタであってもよい。

上記積分キャパシタは、検知段階の間、上記半導体増幅素子を非作動にすると共に上記積分キャパシタによる上記フォトダイオードからの光電流の積分を可能とするための第３の電圧を受けるように、かつ、読み取り段階の間、上記半導体増幅素子を作動させるための第４の電圧を受けるように構成された第２の制御入力に接続された第２の端子を有していてもよい。

上記少なくとも１つのセンサ素子は、複数の行および複数の列を含む第１のアレイとして構成された複数のセンサ素子を含んでいてもよい。上記イメージセンサは、複数の第１の行制御入力を含み、それら第１の行制御入力の各々は、それぞれの行の上記センサ素子の上記第１の制御入力に接続されていてもよい。上記イメージセンサは、複数の第２の行制御入力を含み、それら第２の行制御入力の各々は、それぞれの行の上記センサ素子の上記第２の制御入力に接続されていてもよい。上記イメージセンサは、複数の列出力を含み、それら列出力の各々は、それぞれの列の上記センサ素子の出力に接続されていてもよい。各列出力は、それぞれのバイアス用素子に接続されていてもよい。各バイアス用素子は、第３のトランジスタを含んでいてもよい。上記第３のトランジスタの各々は、薄膜トランジスタであってもよい。

上記イメージセンサは、上記センサ素子をアドレスするためのアクティブマトリクスアドレッシング構成を含んでいてもよい。

本発明の第４の面によれば、本発明の第１の面に係るイメージセンサと、少なくとも１つの表示画素とを含むディスプレイが提供される。

上記少なくとも１つの表示画素は、複数の行および複数の列を含む第２のアレイとして構成された複数の表示画素を含んでいてもよい。上記センサ素子の各々は、上記少なくとも１つの表示画素の一部を形成していてもよい。上記ディスプレイは、複数の画素列データ線を含み、該画素列データ線の少なくとも２つが上記列出力をそれぞれの列のセンサ素子の上記センサ素子出力に接続してもよい。

上記表示画素は、液晶画素であってもよい。

上記アクティブマトリクスアドレッシング構成は、対応する行の上記表示画素の線ブランキング期間の間、各行の上記センサ素子をアドレスするように構成されていてもよい。

したがって、公知の構成と比較して各センサ素子の占有面積が縮小されたイメージセンサを提供することができる。このイメージセンサは、例えば、「記録密度(packing density)」の向上したセンサ素子を提供し、空間分解能の向上したイメージセンサを提供するのに用いることができる。イメージセンサおよびディスプレイを複合化した構成の場合、上記センサ素子の面積が縮小され、その結果として、所定の空間分解能を得るために、画素領域のより多くの部分を表示目的に利用でき、例えば、見た目が改善したより明るいディスプレイを提供できる。例えば、このような構成は、薄膜半導体プロセスやシリコン・オン・インシュレータ（ＳＯＩ）半導体プロセス技術を用いて製造されるデバイスに用いることができる。ディスプレイと複合化されたセンサの場合、例えば統合されたイメージセンシング機能を持つＡＭＬＣＤの、開口比を、実質的に向上させることができる。

全図を通して、同じ参照番号は、同じ部材を参照する。

イメージセンサは、複数行および複数列のセンサ素子からなるアレイを含んでおり、これらセンサ素子の各々は、図５中に１０で示す構成となっている。センサ素子１０は、例えば薄膜トランジスタ技術やシリコン・オン・インシュレータ技術を用いて、アドレッシング回路および出力回路と共に共通基板上に集積されている。上記イメージセンサは、アクティブマトリクスデバイスを含んでおり、該アクティブマトリクスデバイスは、後述するような液晶タイプのアクティブマトリクスディスプレイと複合化することができる。

センサ素子１０は、横型の薄膜フォトダイオードＤ１の形をとっている光検出器を含んでいる。フォトダイオードＤ１のアノードは、同じ行内の全てのセンサ素子１０に共用されるリセット線ＲＳＴに接続されている。フォトダイオードＤ１のカソードは、積分ノード１１に接続されており、積分ノード１１は、積分キャパシタＣ１の第１の電極または極板に接続されており、積分キャパシタＣ１の他の電極または極板は、供給線ＶＤＤに接続されている。

センサ素子１０は、薄膜絶縁ゲート電界効果トランジスタＭ１の形をとっている半導体増幅素子を含んでおり、トランジスタＭ１は、ソースフォロワとして構成され、トランジスタＭ１のゲートは、フォトダイオードＤ１のカソードおよび積分キャパシタＣ１の第１の電極に接続され、トランジスタＭ１のドレインは、供給線ＶＤＤに接続され、トランジスタＭ１のソースは、出力信号を供給する。トランジスタＭ１のソース−ドレイン経路は、供給線ＶＤＤと列出力線６との間に、他の絶縁ゲート電界効果トランジスタＭ２のソース−ドレイン経路と直列に接続されている。トランジスタＭ２のゲートは、行選択線ＲＳに接続されており、行選択線ＲＳは、同じ行内のセンサ素子１０に共用されている。トランジスタＭ２のソースは、センサ素子１０の出力を形成し、同じ列内のセンサ素子１０の出力は、同じ列出力線６に接続されている。

列出力線６の端は、絶縁ゲート電界効果トランジスタＭ３のドレインに接続されており、トランジスタＭ３のソースは、他の供給線ＶＳＳに接続されており、トランジスタＭ３のゲートは、基準電圧線ＶＢを介して基準電圧発生器に接続されている。トランジスタＭ３は、読み出し用に現在選択されている列の各センサ素子１０のトランジスタＭ１のための能動ソース負荷を形成する、バイアス用素子として機能する。トランジスタＭ３のドレインは、列出力を含み、任意の適切なタイプの出力読み取り回路、例えば図１を参照して前述したようなタイプの出力読み取り回路に接続されている。

センサ素子１０の各々は、種々の段階を有する、繰り返し動作サイクルを実行する。積分期間を含む検知段階の最初に、フォトダイオードＤ１に順バイアスがかけられるように、パルスがリセット線ＲＳＴに供給される。したがって、フォトダイオードＤ１が導通し、その結果として、積分キャパシタＣ１の両端間の電圧が予め定められた初期値に設定される。例えば、リセット線ＲＳＴの電圧は、通常はＶＳＳであり、ＶＳＳは、供給線ＶＳＳの電圧であり、典型的には０ボルトである。積分キャパシタＣ１の両端間の初期電圧が、供給線電圧ＶＤＤから、フォトダイオードＤ１における順方向電圧降下を引いたものに等しくなるように、上記パルスは、ＶＤＤと等しい振幅を有している。リセットに続いて、フォトダイオードＤ１に逆バイアスがかけられるように、リセット線ＲＳＴの電圧が値ＶＳＳに戻される。

上記積分期間の間、フォトダイオード電流は、上記フォトダイオードＤ１上に入射する光子束に比例した割合で積分キャパシタＣ１を放電させる。上記積分期間の終わりに、積分キャパシタＣ１の両端間の電圧は、フォトダイオード電流と上記積分期間の時間長との積を（フォトダイオードＤ１の静電容量およびトランジスタＭ１のゲート容量と並列である）積分キャパシタＣ１の静電容量で割ったものに等しい量だけ低下する。

上記積分期間の終わりに、行選択パルスが、行選択線ＲＳに供給される。したがって、トランジスタＭ２をオン状態とするために、トランジスタＭ２のゲートに供給された電圧は、トランジスタ閾電圧未満の電圧からトランジスタ閾電圧を超える電圧まで上昇する。したがって、トランジスタＭ１のソースは、制御線６を介してバイアストランジスタＭ３のドレインに接続されてソースフォロワを形成し、このソースフォロワは、電圧フォロワ構成として機能する。上記ソースフォロワの出力電圧は、上記積分期間中に積分されたフォトダイオード電流の大きさを与え、したがって、フォトダイオードＤ１上に入射した光の強度の大きさを与える。

センサ素子１０は、公知の構成よりも占有面積が小さい一方、素子全体が薄膜技術やシリコン・オン・インシュレータ技術を用いて形成可能である。例えば、図３に示す公知の構成が３つのトランジスタを必要とするのに対して、図５のセンサ素子１０は２つのトランジスタしか必要としない。これは、単位面積のセンサ素子数がより多く低コストであるイメージセンサを製造可能にし、イメージセンシングの空間分解能の向上を実現できる。あるいは、イメージセンサがディスプレイの一部を形成する場合、例えば図３に示す構成と比較して、センサ素子の占有面積が縮小され、その結果としてディスプレイの開口比が向上する。したがって、公知の構成と比較して、改善された輝度および品質を有するディスプレイを達成できる。

図６に示すセンサ素子１０は、カソードがリセット線ＲＳＴに接続される一方、アノードが積分ノード１１に接続されるように、フォトダイオードＤ１の極性が反転されている点で、図５に示すセンサ素子１０と異なる。また、リセット線ＲＳＴは、通常は供給線ＶＤＤの電圧ＶＤＤを保持し、リセットパルスは、この電圧を供給線ＶＳＳの電圧ＶＳＳまで低下させる。センサ素子１０の動作は、図５に示すセンサ素子１０の動作と類似している。しかしながら、リセット段階の間、積分キャパシタＣ１の第１の極板によって形成される積分ノードの電位は、電圧ＶＳＳとフォトダイオードＤ１における順方向電圧降下とを足した電位に設定され、積分期間の間、積分ノード１１に存在する静電容量とフォトダイオードＤ１を流れる光電流とによって決まる割合で上昇する。

図７は、図５のセンサ素子１０の変形を示す。この変形は、図６のセンサ素子１０にも適用できる。具体的には、光シールド（遮光体）１１ａは、フォトダイオードＤ１の上に設けられ、センサ素子１０の積分ノード１１に接続されている。

そのような光シールド１１ａの使用は、例えばセンサ素子１０がＡＭＬＣＤなどのようなディスプレイの一部である場合に必要である。そのような場合、ディスプレイ基板は、透明であり、検知されるべき周辺光に加えて、バックライトにもさらされる。光シールド１１ａは、例えばＴＦＴプロセスの任意の適切な層内に作製することができ、実質的に入射した周辺光だけがフォトダイオード電流に寄与するようにフォトダイオードＤ１の感光性領域に入るバックライトからの光を遮断する構成となっている。

図８は、１つのトランジスタＭ１しか必要とせず、それゆえに占有する基板面積がさらに小さく、さらに高いイメージセンシング空間分解能および／またはディスプレイ開口比を実現可能とする、イメージセンサのセンサ素子を示す。ソースフォロワ・トランジスタＭ１およびバイアス用のトランジスタＭ３は、前述した通りである。フォトダイオードＤ１のカソードおよび積分キャパシタＣ１の第１の電極（端子）は、積分ノード１１に接続されると共にトランジスタＭ１のゲートに接続されている。フォトダイオードＤ１のアノードは、リセット線ＲＳＴに接続されている。積分キャパシタＣ１の第２の電極（端子）は、行選択線ＲＳに接続され、トランジスタＭ２は、省略されている。図９に示す上側の波形および下側の波形はそれぞれ、リセット線ＲＳＴ上の波形および行選択線ＲＳ上の波形をそれぞれ示す。

前述したように、センサ素子は、リセット段階、積分段階、および読み取り段階からなる繰り返しサイクルを実行する。上記サイクルは、同じ行内のセンサ素子１０について互いに同期され、異なる行についてのサイクルは、例えば既知のアクティブマトリクスアドレッシング技術に従って、時間的に交互交代とされるか、あるいは時間的にずらされる（オフセットされる）。

リセット段階の最初に、リセット線ＲＳＴ上の信号は、そのより高いレベルＶ_ＤＤＲまで上昇する。したがって、フォトダイオードＤ１に順バイアスがかけられるようになって、フォトダイオードＤ１が導通し、その結果として積分ノード１１が（Ｖ_ＤＤＲ−Ｖ_Ｄ）の電位まで充電される（Ｖ_ＤはフォトダイオードＤ１の順電圧）。電圧Ｖ_ＤＤＲは、トランジスタＭ１の閾電圧未満であり、それゆえ、リセット段階およびそれに続く積分段階の間、トランジスタＭ１はオフ状態のまま維持される。

リセット信号がその低い方の値に戻ると、積分段階が始まる。積分段階の間、フォトダイオード電流は、フォトダイオードＤ１上に入射する光子束に比例した割合で積分キャパシタＣ１を放電させる。積分段階の終わり（行が読み取り用に選択されているとき）において、積分ノード１１の電圧ＶＩＮＴは、次式で与えられる。

ＶＩＮＴ＝ＶＤＤＲ−ＶＤ−ＩＰＨＯＴＯ．ｔＩＮＴ／ＣＴ
（上記式中において、ＩＰＨＯＴＯはフォトダイオードＤ１を流れる電流であり、ｔＩＮＴは積分期間の時間長であり、ＣＴは積分ノード１１の全静電容量である。）
全静電容量ＣＴは、積分キャパシタＣ１の静電容量と、フォトダイオードＤ１の自己容量と、トランジスタＭ１のゲート容量との合計である。

読み取り段階の最初に、線ＲＳの上の行選択信号がその高い方の値まで上昇する。電荷注入が積分キャパシタＣ１に起こり、その結果として積分ノード１１の電位が次式で表される電位まで上昇する。

ＶＩＮＴ＝ＶＤＤＲ−ＶＤ−ＩＰＨＯＴＯ．ｔＩＮＴ／ＣＴ
＋（ＶＲＳ．Ｈ−ＶＲＳ．Ｌ）．ＣＩＮＴ／ＣＴ
（上記式中において、ＶＲＳ．ＨおよびＶＲＳ．Ｌは、それぞれ行選択信号の高い方の電位および行選択信号の低い方の電位であり、それぞれＶＤＤおよびＶＳＳと等しい電位とすることができる。）
したがって、積分ノード１１の電位は、ソースフォロワ・トランジスタＭ１の閾電圧を超える電圧まで上昇し、その結果として、トランジスタＭ１は、列の端にあるバイアストランジスタＭ３と共にソースフォロワ増幅器として動作する。列出力に供給された出力電圧は、積分段階中に積分されたフォトダイオード電流を表し、したがって、フォトダイオードＤ１上に入射する光の強度を表す。

読み取り段階の終わりに、線ＲＳ上の行選択信号はその低い方の値に戻る。積分キャパシタＣ１への電荷注入によって、積分ノード１１から電荷が取り除かれる。したがって、積分ノード１１の電位は、トランジスタＭ１の閾電圧未満まで低下し、トランジスタＭ１がオフ状態とされる。

前述したように、積分キャパシタＣ１の第２の端子は、行選択線ＲＳの形をとっている供給線（第２の制御入力）ＶＤＤに接続されている。検知段階または積分段階の間、行選択線ＲＳは、電圧（第３の電圧）ＶＤＤＲ／ＶＳＳを受ける。この電圧ＶＤＤＲ／ＶＳＳは、増幅素子ｍｌを非作動にし、光電流の積分を可能とする。積分期間の終わりの読み取り段階の間、図９の下側のグラフに示すように、行選択線ＲＳは、電圧（第４の電圧）ＶＤＤを受け、電圧ＶＤＤは、電荷注入によって、トランジスタＭ１のゲートの電圧を、トランジスタ閾電圧を超える電圧まで上昇させて、積分期間中にフォトダイオードＤ１上に入射した光によって少なくとも部分的に決定される電圧とし、それによってトランジスタＭ１を作動させる。

前述したように、図８のセンサ素子１０によって占有される基板面積は、行選択トランジスタＭ２の省略によって、前述した実施形態よりもさらに小さくなる。

前述したように、センサ素子１０のアレイ、および列の下端にある出力回路は、ディスプレイ内に組み込むことができ、そうすることによって入力機能を備えたディスプレイを、例えば「タッチスクリーン」の形で、提供できる。図１０は、例えば薄膜技術やシリコン・オン・インシュレータ技術によってそのようなデバイスの全ての構成要素を共通基板上に集積したときの、共通基板上のデバイスのレイアウトを示す。例えばガラス製である透明基板１２は、センサ素子を含む表示画素のアレイまたはマトリクスを行方向および列方向に伸びる適切な電極と共に含む画素マトリクス１３を保持している。上記ディスプレイは、任意の適切な画像源からタイミング信号および電力と共に画像データを受け取る。上記ディスプレイは、ディスプレイソースドライバ１４およびディスプレイゲートドライバ１５を含んでいる。そのようなドライバは、アクティブマトリクスデバイスの分野において公知であり、それゆえこれ以上説明しない。上記デバイスは、センサ行ドライバ１６およびセンサ読み出しドライバ１７も含んでいる。センサ行ドライバ１６およびセンサ読み出しドライバ１７は、センサデータを処理するための装置からタイミング信号および電力信号を受け取る。センサ読み出しドライバ１７は、前述したような従来型のものとすることができ、センサ行ドライバ１６は、ディスプレイゲートドライバ１５と同様のものとすることができる。

図１１は、図１０のディスプレイおよびイメージセンサが複合化された構成の例であって、イメージセンシング機能を含むアクティブマトリクス液晶ディスプレイ（ＡＭＬＣＤ）の形をとっている構成を示している。アレイを形成する複数の画素回路１８のうちの１つの回路図を詳細に示している。上記表示画素は、公知のタイプのものであり、薄膜絶縁ゲート電界効果トランジスタＭ４を含んでおり、トランジスタＭ４のゲートは、行ゲート線ＧＬを介してディスプレイゲートドライバ１５に接続されており、トランジスタＭ４のソースは、列ソース線ＳＬを介してディスプレイソースドライバ１４に接続されている。トランジスタＭ４のドレインは、キャパシタＣ２の一つの電極に接続されていると共に液晶画素ＣＬＣの一つの電極に接続されている。キャパシタＣ２の他の電極は、共通線ＴＦＴＣＯＭを介してディスプレイゲートドライバ１５に接続されている。上記他の画素電極は、共通の対向電極電圧ＶＣＯＭを受けるように接続された、対向デバイス基板上の対向電極によって構成されている。

センサ素子１０は、図８に示すタイプのものであり、単一のトランジスタＭ１、薄膜横型フォトダイオードＤ１、および積分キャパシタＣ１を含んでいる。供給線ＶＤＤおよび列出力線６は、センサ読み出しドライバ１７に接続されている。行選択線ＲＳおよびリセット線ＲＳＴは、センサ行ドライバ１６に接続されている。

そのようなＡＭＬＣＤ中における画像表示画素の動作は、周知であるので、これ以上説明しない。センサ素子１０、センサ行ドライバ１６、およびセンサ読み出しドライバ１７を含むイメージセンサの動作は、前述した通りである。表示画素およびセンサ素子のアドレスは独立して行うことができるが、そのようなアドレスは、一般に、一行ごとを基準として同期される。そのようなアドレスのタイミングの例については後述する。

図１１のディスプレイでは、イメージセンシングの空間分解能（空間解像度）が画像表示の空間解像度と同じになるように、各画素回路１８内に各センサ素子１０が配置される。しかしながら、センシングの分解能（解像度）および表示の解像度は、同じである必要はなく、各々を任意の特定用途の要求に応じて選択できる。例えば、図１２は、複合フルカラー画素を形成する３つの色成分画素のセットの各々について１つのセンサ素子１０が設けられたディスプレイを示す。複合画素の各列のＲＧＢ成分画素について個別のソース線ＳＬｒ、ＳＬｇ、およびＳＬｂが設けられている。フォトダイオードＤ１および積分キャパシタＣ１は、色成分画素のうちの１つの画素内に、この場合には赤色画素内に配置されている一方、トランジスタＭ１は緑色色成分画素内に配置されている。これは、各色成分画素内におけるセンサ素子回路によって占有される面積を縮小し、その結果として最低画素開口比を増大させることができる。１つの色の色成分画素の下にフォトダイオードＤ１を配置することは、イメージセンサをその色の単色光に対して感応性にするであろう。これは、上記デバイスの全体にわたって異なるカラーフィルタ色の下に上記フォトダイオードを配置するか、あるいは、例えば図４に示すように上記デバイスを最上部のアクティブマトリクス基板と共に動作させることによって、回避できる。図４の構成において、周辺光は、上記フォトダイオード上に入射する前にディスプレイのカラーフィルタを通過しない。

図１３は、最低画素開口比をさらに増加させるために上記ソース線が上記イメージセンサの列出力線６としても使用される点で、図１２のディスプレイと異なるディスプレイを示す。線がソース線および列出力線として共用されるため、上記画像表示画素および上記センサ素子のアドレスまたは走査を適切なタイミングで行うことが必要である。そのようなタイミングの例を図１４の波形図に示す。各行の行アドレッシング時間全体の比較的小さな部分の間、各センサ素子行の読み取り段階を行うことだけが必要である。これは、表示機能の水平ブランキング期間と一致するように構成することができる。表示機能の水平ブランキング期間は、通常、その間は上記ソース線がディスプレイソースドライバ１４から切断される期間である。

図１４に示すように、各表示行期間は、水平同期パルスＨＳＹＮＣで始まり、その後、公知のアドレス方式で一行ずつ画像をリフレッシュするように、選択行の色成分画素の光学状態を制御するために、ソース線ＳＬｒ、ＳＬｇ、およびＳＬｂが適切な電圧で駆動される。

行の画像表示画素への信号転送に続いて、上記ソース線が上記ブランキング期間の最初にディスプレイソースドライバ１４から切断される。これは、液晶材料の劣化を防止するように対向電極の極性を反転させるために、公知のＡＭＬＣＤにおいて一般に使用される。ブランキング期間の間、センサ素子行選択信号は線ＲＳ上で上昇し、バイアス電圧ＶＢがトランジスタＭ３に印加され、現在選択された行のイメージ素子中のソースフォロワ構成を作動させるように、列出力線６がトランジスタＭ３に接続される。したがって、上記センサデータは、列線ＳＬｇを介してセンサ読み出しドライバ１７へ出力される。センサ読み出しドライバ１７は、センサ素子１０と上記デバイスのセンサ出力との間のインターフェイスとして機能する。

センサ素子の選択された行の読み取り段階の終わりに、行選択信号およびバイアス信号がそれらの低い方の電位に戻る。上記積分ノードを予め定められた電圧へリセットするように、選択された行の上記センサ素子のためのリセット線ＲＳＴにリセット信号が印加される。その後、上記リセット信号は、行アドレッシング期間ｔＲＯＷの終わりに除去され、その後、上記プロセスは、次の画素行について繰り返される。

図１３に示す構成は、一例を提供する。この例は、センサ素子の構成要素を複数の画素に跨るように広げて最低画素開口比を増加させ、かつ、共通ラインを共有してセンサ素子の占有面積を縮小し、その結果としてディスプレイの開口比を増加させる。しかしながら、センサ素子の構成要素は、任意の適切な形式で複数の表示画素に跨るように構成することができる。さらに、他の共通ラインを共有する構成も可能である。

公知のタイプのイメージセンサの一部を示す概略図である。 公知のタイプのイメージセンシング素子を示す回路図である。 イメージセンサを組み込んだ公知のディスプレイの一部を示す回路図である。 反射モードで動作しているときの、イメージセンサを組み込んだ公知のディスプレイの略断面図である。 本発明の一実施形態に係るイメージセンサの一部を示す回路図である。 図５に示す実施形態の考えられる変形例を示す回路図である。 図５に示すイメージセンサにおいて発生する波形を示すタイミング図である。 本発明の他の実施形態に係るイメージセンサの一部を示す回路図である。 図８に示すイメージセンサにおいて発生する波形を示すタイミング図である。 本発明の一実施形態に係る、イメージセンサを含む表示デバイスを示す概略図である。 図１０に示す実施形態の一例の詳細を示す図である。 図１０に示す実施形態の他の例の詳細を示す図である。 図１０に示す実施形態のさらに他の例の詳細を示す図である。 図１０に示す実施形態の動作を示すタイミング図である。

Claims (13)

1. 少なくとも１つのセンサ素子を含むイメージセンサであって、
   上記センサ素子（センサ素子が１つの場合）または各センサ素子（センサ素子が複数の場合）が、半導体増幅素子と、積分キャパシタと、フォトダイオードとを含み、
   上記フォトダイオードが、上記半導体増幅素子の第１の制御電極および上記積分キャパシタの第１の端子に接続された第１の電極と、第１の制御入力に接続された第２の電極とを有し、上記第１の制御入力が、検知段階の間、上記フォトダイオードに逆バイアスをかけるための第１の電圧を受けるように、かつ、リセット段階の間、上記積分キャパシタを予め定められた電圧まで充電するように上記フォトダイオードに順バイアスをかけるための第２の電圧を受けるように構成されており、
   上記第１の制御入力に入力される第１の制御信号は、上記第１の電圧、および上記第２の電圧からなる２値信号であり、
   上記リセット段階および上記検知段階が、周期的に繰り返され、
   上記フォトダイオードは、横型フォトダイオードであり、
   上記第２の電圧は、上記第１の制御入力が上記リセット段階の前に受けていた電圧を、より高いレベルに上昇させたものであり、
   上記フォトダイオードが、薄膜ダイオードであり、
   上記積分キャパシタが、検知段階の間、上記半導体増幅素子を非作動にすると共に上記積分キャパシタによる上記フォトダイオードからの光電流の積分を可能とするための第３の電圧を受けるように、かつ、読み取り段階の間、上記半導体増幅素子を作動させるための第４の電圧を受けるように構成された第２の制御入力に接続された第２の端子を有しており、
   上記第２の制御入力に入力される第２の制御信号は、上記第３の電圧、および上記第４の電圧からなる２値信号であることを特徴とするイメージセンサ。
2. 上記半導体増幅素子が、電圧フォロワ構成を含む請求項１に記載のイメージセンサ。
3. 上記半導体増幅素子が、第１のトランジスタを含む請求項１または２に記載のイメージセンサ。
4. 上記第１のトランジスタが、薄膜トランジスタである請求項３に記載のイメージセンサ。
5. 上記第１のトランジスタが、電界効果トランジスタである請求項３または４に記載のイメージセンサ。
6. 上記少なくとも１つのセンサ素子が、複数の行および複数の列を含む第１のアレイとして構成された複数のセンサ素子を含む請求項１〜５のいずれか１項に記載のイメージセンサ。
7. 複数の第１の行制御入力を含み、それら第１の行制御入力の各々が、それぞれの行の上記センサ素子の上記第１の制御入力に接続されている請求項６に記載のイメージセンサ。
8. 複数の列出力を含み、それら列出力の各々は、それぞれの列の上記センサ素子の出力に接続されている請求項６または７に記載のイメージセンサ。
9. 各列は、それぞれのバイアス用素子に接続されている請求項８に記載のイメージセンサ。
10. 各バイアス用素子が、第３のトランジスタを含む請求項９に記載のイメージセンサ。
11. 上記第３のトランジスタの各々が、薄膜トランジスタである請求項１０に記載のイメージセンサ。
12. 上記センサ素子をアドレスするためのアクティブマトリクスアドレッシング構成を含む請求項７〜１１のいずれか１項に記載のイメージセンサ。
13. 請求項１〜１２のいずれか１項に記載のイメージセンサと、少なくとも１つの表示画素とを含むディスプレイ。

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