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JP5086283B2 - パターン形成方法及び半導体装置の製造方法 - Google Patents
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JP5086283B2 - パターン形成方法及び半導体装置の製造方法 - Google Patents

パターン形成方法及び半導体装置の製造方法 Download PDF

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Description

本発明は、半導体ウエハ等の基板にプラズマエッチング等のエッチング処理を施す際に使用するグマスクを形成するためのパターン形成方法及び半導体装置の製造方法に関する。
従来から、半導体装置等の製造工程においては、半導体ウエハ等の基板にプラズマエッチング等のエッチング処理を施して、微細な回路パターン等を形成することが行われている。このようなエッチング処理工程では、フォトレジストを用いたフォトリソグラフィー工程によって、マスクを形成することが行われている。
このようなフォトリソグラフィー工程では、形成するパターンの微細化に対応するため、種々の技術が開発されている。その一つとして、所謂ダブルパターニングがある。このダブルパターニングは、フォトレジストを塗布、露光、現像して第１パターン形成する第１リソグラフィー工程と、この第１リソグラフィー工程の後に再度フォトレジストを塗布、露光、現像して第２パターン形成する第２リソグラフィー工程の２段階のパターニングを行うことによって、１回のパターニングでマスクを形成する場合より微細な間隔のマスクを形成できるようにしたものである（例えば、特許文献１参照。）。また、無機材料からなるハードマスクを用いた技術では、セルフアラインにより、複数回の露光工程を必要とすることなくパターンを形成することが知られている（例えば、特許文献２参照。）。
米国特許第７０６４０７８号明細書 米国特許出願公開第２００７／０１４８９６８号明細書
上記したとおり、フォトレジストのマスクを形成するダブルパターニング技術では、２回のリソグラフィー工程における２回の露光工程を有する。このため、工程が複雑になり、半導体装置の製造コストが増大するという課題と、２回目の露光工程における１回目の露光工程に対する位置決めを高精度で行うことが難しく、高精度なパターニングの実現が困難であるという課題があった。また、上記したハードマスクを用いたダブルパターニング技術では、露光限界よりも細い微細なパターンを形成することはできないという課題があった。
本発明は、上記の従来の事情に対処してなされたもので、２回目の露光工程を必要とせずに、露光限界よりも細い微細なパターンを高精度で形成することができ、従来に比べて工程の簡略化と半導体装置の製造コストの低減を図ることのできるパターン形成方法及び半導体装置の製造方法を提供しようとするものである。
請求項１の発明は、基板上の被エッチング層をエッチングするマスクとなる所定形状のパターンを形成するパターン形成方法であって、フォトレジストからなる第１マスク材層をパターニングして第１パターンを形成する第１パターン形成工程と、前記第１パターンの幅を減少させて所定幅とするトリミング工程と、前記フォトレジストと選択的に除去可能な材料からなる境界層を前記第１パターンの表面に成膜する境界層形成工程と、前記境界層を選択的に除去可能な材料からなる第２マスク材層を、前記境界層の表面に形成する第２マスク材層形成工程と、前記境界層の頂部が露出するように前記第２マスク材層の一部を除去する第２マスク材除去工程と、前記境界層をエッチングして前記第１パターンを露出させるとともに、前記第２マスク材層を上部に有する第２パターンを形成する境界層エッチング工程とを具備したことを特徴とする。
請求項２の発明は、請求項１記載のパターン形成方法であって、前記境界層形成工程では、前記トリミング工程によって幅を減少させた前記第１パターンの所定幅と等しい厚さの前記境界層を形成することを特徴とする。
請求項３の発明は、請求項１又は２記載のパターン形成方法であって、前記第２マスク材層がフォトレジストからなることを特徴とする。
請求項４の発明は、請求項１〜３いずれか１項記載のパターン形成方法であって、前記境界層形成工程では、ＳｉＯ2からなる前記境界層をＣＶＤにより成膜することを特徴とする。
請求項５の発明は、請求項１〜４いずれか１項記載のパターン形成方法であって、前記トリミング工程と前記境界層形成工程との間に、前記第１パターンの表面を改質又は硬化する処理を行う第１パターン表面処理工程と、前記境界層エッチング工程の後、前記第２パターンの幅を減少させて所定幅とする第２パターントリミング工程とを具備したことを特徴とする。
請求項６の発明は、請求項１〜５いずれか１項記載のパターン形成方法であって、前記第１パターン形成工程で、複数の同一パターンが所定間隔で形成された繰り返しパターン部と、前記繰り返しパターン部の周辺に形成された周辺回路パターン部とを形成することを特徴とする。
請求項７の発明は、請求項１〜６いずれか１項記載のパターン形成方法であって、前記第２マスク材除去工程と、前記境界層エッチング工程との間に、前記第２マスク材層及び前記境界層の上に、前記フォトレジストと選択的に除去可能な材料からなる第２境界層を形成する第２境界層形成工程と、前記第２境界層の上に所定パターンとされたフォトレジストからなる第３マスク材層を形成する第３マスク材層形成工程と、前記第３マスク材層をマスクとして前記第２境界層を所定のパターンにエッチングし、この所定のパターンの前記第２境界層をマスクとして、前記第２マスク材層をエッチングするエッチング工程とを具備したことを特徴とする。
請求項８の発明は、基板上の被エッチング層をマスクを介してエッチングする工程を有する半導体装置の製造方法であって、フォトレジストからなる第１マスク材層をパターニングして第１パターンを形成する第１パターン形成工程と、前記第１パターンの幅を減少させて所定幅とするトリミング工程と、前記フォトレジストと選択的に除去可能な材料からなる境界層を前記第１パターンの表面に成膜する境界層形成工程と、前記境界層を選択的に除去可能な材料からなる第２マスク材層を、前記境界層の表面に形成する第２マスク材層形成工程と、前記境界層の頂部が露出するように前記第２マスク材層の一部を除去する第２マスク材除去工程と、前記境界層をエッチングして前記第１パターンを露出させるとともに、前記第２マスク材層を上部に有する第２パターンを形成する境界層エッチング工程とを具備したパターン形成方法によって前記マスクが形成されることを特徴とする。
請求項９の発明は、請求項８記載の半導体装置の製造方法であって、前記境界層形成工程では、前記トリミング工程によって幅を減少させた前記第１パターンの所定幅と等しい厚さの前記境界層を形成することを特徴とする。
請求項１０の発明は、請求項８又は９記載の半導体装置の製造方法であって、前記第２マスク材層がフォトレジストからなることを特徴とする。
請求項１１の発明は、請求項８〜１０いずれか１項記載の半導体装置の製造方法であって、前記境界層形成工程では、ＳｉＯ2からなる前記境界層をＣＶＤにより成膜することを特徴とする。
請求項１２の発明は、請求項８〜１１いずれか１項記載の半導体装置の製造方法であって、前記トリミング工程と前記境界層形成工程との間に、前記第１パターンの表面を改質又は硬化する処理を行う第１パターン表面処理工程と、前記境界層エッチング工程の後、前記第２パターンの幅を減少させて所定幅とする第２パターントリミング工程とを具備したことを特徴とする。
請求項１３の発明は、請求項８〜１２いずれか１項記載の半導体装置の製造方法であって、前記第１パターン形成工程で、複数の同一パターンが所定間隔で形成された繰り返しパターン部と、前記繰り返しパターン部の周辺に形成された周辺回路パターン部とを形成することを特徴とする。
請求項１４の発明は、請求項８〜１３いずれか１項記載の半導体装置の製造方法であって、前記第２マスク材除去工程と、前記境界層エッチング工程との間に、前記第２マスク材層及び前記境界層の上に、前記フォトレジストと選択的に除去可能な材料からなる第２境界層を形成する第２境界層形成工程と、前記第２境界層の上に所定パターンとされたフォトレジストからなる第３マスク材層を形成する第３マスク材層形成工程と、前記第３マスク材層をマスクとして前記第２境界層を所定のパターンにエッチングし、この所定のパターンの前記第２境界層をマスクとして、前記第２マスク材層をエッチングするエッチング工程とを具備したことを特徴とする。
本発明によれば、２回目の露光工程を必要とせずに、露光限界よりも細い微細なパターンを高精度で形成することができ、従来に比べて工程の簡略化と半導体装置の製造コストの低減を図ることのできるパターン形成方法及び半導体装置の製造方法を提供することができる。
本発明の一実施形態に係るパターン形成方法及び半導体装置の製造方法を説明するための図。 図１の方法の工程を示すフローチャート。 本発明の一実施形態に係る半導体装置の製造装置の構成を示すブロック図。 本発明の他の実施形態に係るパターン形成方法及び半導体装置の製造方法を説明するための図。 図４の方法の工程を示すフローチャート。 本発明の他の実施形態に係る半導体装置の製造装置の構成を示すブロック図。 本発明の他の実施形態に係るパターン形成方法及び半導体装置の製造方法を説明するための図。 サイドウォールトランスファによるパターン形成工程を説明するための図。
以下、図面を参照して本発明の実施の形態について説明する。
図１は、本発明の実施形態に係る基板の一部を拡大して模式的に示し、本実施形態の工程を示すもので、図２は、本実施形態の工程を示すフローチャートである。図１に示すように、基板１０１には、異なる材料によって形成された第１層１０２、第２層１０３、第３層１０４等の複数の層が形成されている。これらの層のうちの少なくとも１つ（第３層１０４）が被エッチング層となる。
まず、図１（ａ）に示すように、第３層１０４の上に、塗布、露光、現像工程によって、所定のパターンにパターニングされたフォトレジストからなる第１パターン１０５を形成する第１パターン形成工程を行う（図２のステップ２０１）。この第１パターン１０５を形成するためのフォトレジスト（第１マスク材）としては、より微細なパターンを形成するためには、ＡｒＦレジストを用いることが好ましく、例えばポジ型の化学増幅型レジスト等を用いることができる。
次に、図１（ｂ）に示すように、第１パターン１０５の幅を減少させて所定幅とするトリミング工程を行う（図２のステップ２０２）。このトリミング工程は、例えば、高温又は高濃度の現像液に長時間浸漬する方法、酸性の材料を塗布若しくは酸性の蒸気雰囲気に暴露後現像する方法、高温又は高濃度、若しくは長時間現像液に浸漬する前処理後に酸性の材料を塗布若しくは酸性の蒸気雰囲気に暴露後現像する方法、酸性の材料を塗布若しくは酸性の蒸気雰囲気に暴露後パターン頂部に酸を中和するアミン系材料を塗布又は蒸気雰囲気に暴露後、現像する方法、等によって行うことができる。
次に、図１（ｃ）に示すように、第１パターン１０５の表面及び露出している第３層１０４の表面に成膜し、所定膜厚の境界層１０６を形成する境界層形成工程を行う（図２のステップ２０３）。この境界層１０６は、第１パターン１０５を構成する上記したフォトレジストと選択的に除去可能な材料から構成する必要がある。境界層１０６の材料としては、例えば、ＳｉＯ2等の無機材料を好適に使用することができる。境界層１０６をＳｉＯ2によって形成する場合、第１パターン１０５の耐熱温度より低い温度で成膜する必要がある。この境界層１０６は、第１パターン１０５の形状に沿ってその頂部及び側壁部に均一な厚さで成膜され、それによって、境界層１０６の表面形状が第１パターン１０５の形状に沿った形状となるように成膜する必要がある。このため、たとえば低温のＣＶＤの中でも特にＭＬＤ（Molecular Layer Deposition）又はＡＬＤ（Atomic Layer Deposition）によって原子層レベルの精度で成膜する。また、この境界層１０６の膜厚によって、後述する第２パターンの幅が決まるため、この境界層１０６の膜厚は、例えば、上記のトリミング工程で減少させた後の第１パターン１０５の幅と同一とする。
次に、図１（ｄ）に示すように、境界層１０６の表面を覆うように第２マスク材層１０７を形成する第２マスク材層形成工程を行う（図２のステップ２０４）。この第２マスク材層１０７は、境界層１０６を選択的に除去可能な材料から構成する必要があり、例えば、フォトレジスト又は、有機膜等を使用することができる。フォトレジストを使用する場合、上記した第１パターン１０５を形成するためのフォトレジストと同一のフォトレジストを用いても良く、異なる種類のフォトレジスト（例えば、第１パターン１０５がＡｒＦレジストの場合、ＫｒＦレジスト等）を用いてもよい。この場合、第２マスク材層１０７は、スピンコーティング装置等による塗布又はＣＶＤ装置による成膜等によって形成することができる。
次に、図１（ｅ）に示すように、上記工程で形成した第２マスク材層１０７の一部（表層）を、境界層１０６の頂部が露出するまで除去する第２マスク材除去工程を行う（図２のステップ２０５）。この第２マスク材除去工程は、薬液により溶解して除去する方法、ドライエッチングで除去する方法、ＣＭＰにより化学的及び物理的に除去する方法等を使用することができる。
次に、図１（ｆ）に示すように、第１パターン１０５及び第２マスク材層１０７に対して、境界層１０６を選択的にエッチングして除去し、第１パターン１０５を露出させるとともに、第２マスク材層１０７を上部に有する第２パターンを形成する境界層エッチング工程を行う（図２のステップ２０６）。この場合、境界層１０６は例えば、ＳｉＯ2等の無機材料であるから、フォトレジストである第１パターン１０５及びフォトレジスト又は有機膜等である第２マスク材層１０７に対して、境界層１０６を容易に選択的にエッチングすることができる。この境界層エッチング工程は、例えば希フッ酸等を用いたウェットエッチング又はドライエッチングによって行うことができる。
上記のような工程によって、エッチングのマスクとなるパターンが完成する。そして、このパターンをマスクとして、図１（ｇ）に示すように、下層の第３層１０４等のエッチングを行う。
以上のとおり、本実施形態のパターン形成方法では、第１パターン１０５を形成するための１回の露光工程のみで、２回目の露光工程を必要としない。したがって、２回目の露光工程における位置合わせを必要とせず、この位置合わせの際に位置ずれが生じることがないので、高精度でパターンを形成することができるとともに、従来に比べて工程を簡略化することができ、半導体装置の製造コストの低減を図ることができる。また、第１パターン１０５をトリミングすることにより、露光装置による露光限界よりも細い微細なパターンを形成することができる。
図３は、上記のパターン形成方法を行うための半導体装置の製造装置の構成を示すものである。同図に示すように、半導体装置の製造装置３００は、第１パターン形成部３０１と、トリミング部３０２と、境界層形成部３０３と、第２マスク材層形成部３０４と、第２マスク材除去部３０５と、境界層エッチング部３０６とを具備している。また、これらの各部は、半導体ウエハ等の基板を搬送するための基板搬送路３１０によって接続されている。
第１パターン形成部３０１は、前述した第１パターン１０５を形成するためのものであり、塗布装置、露光装置及び現像装置等を備えている。トリミング部３０２は、前述したトリミング工程を行うためのものであり、半導体ウエハ等を現像液等の薬液に浸漬又は蒸気雰囲気に暴露するための装置等を備えている。境界層形成部３０３は、前述した境界層１０６を形成するためのものであり、ＣＶＤ装置等の成膜装置を備えている。第２マスク材層形成部３０４は、前述した第２マスク材層１０７を形成するためのものであり、フォトレジスト等を塗布する塗布装置又は有機膜等を成膜する成膜装置を備えている。第２マスク材除去部３０５は、前述した第２マスク材層１０７の一部を、境界層１０６の頂部が露出するまで除去する第２マスク材除去工程を行うためのものであり、ウェット又はドライエッチング装置、若しくはＣＭＰ装置を備えている。境界層エッチング部３０６は、前述した第１パターン１０５及び第２マスク材層１０７に対して、境界層１０６を選択的にエッチングして除去する境界層エッチング工程を行うためのものであり、ウェット又はドライエッチング装置を備えている。このように構成された半導体装置の製造装置３００によって、上述した実施形態における一連の工程を実行することができる。
次に、図４、５を参照して、本発明の他の実施形態について説明する。図４は、基板の一部を拡大して模式的に示し、本実施形態の工程を示すもので、図５は、本実施形態の工程を示すフローチャートである。なお、図４、５において、図１，２と対応する部分には、同一の符号が付してある。
本実施形態では、図４，５に示すトリミング工程（図４（ｂ），図５のステップ２０２）と境界層形成工程（図４（ｄ），図５のステップ２０３）との間に、第１パターン１０５の表面１０５ａを改質又は硬化する処理を行う第１パターン表面処理工程（図４（ｃ），図５のステップ２１１）を具備している。また、これとともに、境界層エッチング工程（図４（ｇ），図５のステップ２０６）の後、第２パターンの幅を減少させて所定幅とする第２パターントリミング工程（図４（ｈ），図５のステップ２１２）を具備している。そして、これらの２工程以外の工程は、前述した図１，２に示した実施形態と同様である。
上記した第１パターン表面処理工程（図４（ｃ），図５のステップ２１１）では、例えば、シリル化処理等により、第１パターン１０５の表面１０５ａを改質又は硬化することにより、以降の工程で使用される現像液やシンナー、フッ酸等の薬液に対して耐性を与える。なお、この表面処理は、シリル化処理の他、第１パターン１０５に以降の工程で使用される現像液やシンナー、フッ酸等の薬液に対して耐性を与えられるものであれば、どのような処理でもよい。また、第１パターン１０５の少なくとも表面１０５ａが改質又は硬化されていればよく、表面１０５ａのみでなく第１パターン１０５の内部まで改質又は硬化されていてもよい。
また、第２パターントリミング工程（図４（ｈ），図５のステップ２１２）では、例えば、トリミング工程（図４（ｂ），図５のステップ２０２）と同様な方法、又は他のトリミング方法を用いて第２パターンをトリミングする。この際、第１パターン１０５の表面１０５ａが改質又は硬化されているため、第２パターンのみを独立にトリミングすることができる。
本実施形態では、上記の第１パターン表面処理工程と、第２パターントリミング工程とを加えることによって、特に第２パターンの幅（ＣＤ）等を所望の値に精度良く制御することができる。すなわち、前述した実施形態では、境界層１０６の膜厚によって、第２パターンの幅が決まったが、本実施形態では、第２パターンのみを独立にトリミングすることによって、その幅等を所望の値に精度良く制御することができる。
図６は、上記のパターン形成方法を行う本実施形態に係る半導体装置の製造装置の構成を示すもので、図６において、図３と対応する部分には、同一の符号が付してある。同図に示すように、半導体装置の製造装置３００ａは、前述した半導体装置の製造装置３００と同様に、第１パターン形成部３０１と、トリミング部３０２と、境界層形成部３０３と、第２マスク材層形成部３０４と、第２マスク材除去部３０５と、境界層エッチング部３０６及び基板搬送路３１０を具備している。また、上記構成に加えて半導体装置の製造装置３００ａは、第１パターン表面処理部３１１と第２パターントリミング部３１２とを具備している。
第１パターン表面処理部３１１は、例えば、シリル化処理等により、第１パターン１０５の表面１０５ａを改質又は硬化することにより、以降の工程で使用される現像液やシンナー、フッ酸等の薬液に対して耐性を与えるものである。この第１パターン表面処理部３１１でシリル化処理を行う場合、第１パターン表面処理部３１１は、半導体ウエハ等に、例えばＤＭＳＤＭＡ（ジメチルシランジメチルアミン）、ＤＭＳＤＥＡ（ジメチルシランジエチルアミン）、ＴＭＳＤＭＡ（トリメチルシランジメチルアミン）、ＴＭＳＤＥＡ（トリメチルシランジエチルアミン）等のシリル化ガスを供給するための機構等を具備する。また、第２パターントリミング部３１２は、前述した第２パターントリミング工程を行うためのものであり、半導体ウエハ等を現像液等の薬液に浸漬又は蒸気雰囲気に暴露するための装置等を備えている。
上記のようにして形成した狭ピッチの繰り返しパターンは、例えば、ＮＡＮＤ型フラッシュメモリ等の半導体装置に使用することができる。上記のような狭ピッチの繰り返しパターンを形成する方法として、例えば、所謂サイドウォールトランスファによる方法が従来から知られている。
このサイドウォールトランスファでは、図８に示すように、フォトレジストを用いたリソグラフィー工程で形成した第１パターン６０１の側壁部（サイドウォール）にマスクとなる膜６０２を形成し、最初に形成した第１パターン６０１を除去することによって、１つのパターンから２つのパターンを形成して狭ピッチのパターンを形成する。
この場合、図８（ａ）に示すように、第１パターン６０１パターンの側壁部（サイドウォール）に形成したパターンは、側壁部の周囲全周に亘ってループ状に形成されている。このため、図８（ｂ）に示すように、このループの不要部分（エンドループ）を削除するために２回目のフォトリソグラフィー工程を行う。そして、この後、図８（ｃ）に示す状態から、第１パターン６０１を除去して側壁部のパターンをマスクとして使用する。このため、上記のような繰り返しパターンの周囲に周辺回路等のパターンを形成する際には、３回目のフォトリソグラフィー工程を行って、周辺回路等のパターンを形成する。
これは、繰り返しパターンに一部接続した周辺回路等のパターンを形成するような場合、繰り返しパターンが上記のように第１パターン６０１の側壁部（サイドウォール）に形成したパターンであるため、最初のフォトリソグラフィー工程で繰り返しパターンに接続した周辺回路等のパターンを形成することができず、また、２回目のフォトリソグラフィー工程は、エンドループを削除するためのものであり、この工程を経てからでないと、繰り返しパターンに接続したパターンを形成することができないからである。
これに対して、前述した実施形態では、第１パターン形成工程で形成されたフォトレジストからなる第１パターン１０５の部分が、最後に繰り返しパターンの一部として残るため、この第１パターン形成工程におけるフォトリソグラフィー工程において、繰り返しパターンに一部接続した周辺回路等のパターンを形成することができる。
図７（ａ）〜（ｋ）は、例えば、ＮＡＮＤ型フラッシュメモリのように、狭ピッチの繰り返しパターンが形成されたメモリセル部と、このメモリセル部と電気的に接続された周辺回路等を形成する場合の実施形態の工程を示すもので、断面構成を上部に、下部に平面構成を模式的に示してある。
本実施形態では、図７（ａ）に示すように、図１（ａ）に示した第１パターン形成工程に相当する工程において、複数の同一パターンが所定間隔で形成された繰り返しパターン部５０１と、繰り返しパターン部５０１の周辺に形成された周辺回路パターン部５０２とを形成する。周辺回路パターン部５０２の一部は、繰り返しパターン部５０１と接続されたものであってもよい。
次に、図７（ｂ）〜（ｅ）に示すように、図１に示したトリミング工程（ｂ）、所定膜厚の境界層１０６を形成する境界層形成工程（ｃ）、境界層１０６の表面を覆うように第２マスク材層１０７を形成する第２マスク材層形成工程（ｄ）、第２マスク材層１０７の一部（表層）を、境界層１０６の頂部が露出するまで除去する第２マスク材除去工程（ｅ）を行う。
次に、第２マスク材層１０７、境界層１０６の上に、フォトレジストと選択的に除去可能な材料（例えばＳｉＯ2等）からなる第２境界層１２０を形成する第２境界層形成工程を行う（ｆ）。
次に、第２境界層１２０の上に所定パターンとされたフォトレジストからなる第３マスク材層１２１を形成する第３マスク材層形成工程を行う（ｇ）。この第３マスク材層１２１は、第２マスク材層１０７の不要部分を除去可能なパターンとなっている。
この後、第３マスク材層１２１をマスクとして第２境界層１２０を所定のパターンにエッチングし（ｈ）、この所定のパターンの第２境界層１２０をマスクとして、第２マスク材層１０７の不要部分をエッチングするエッチング工程を行う（ｉ）。
しかる後、境界層１０６をエッチングする図１（ｆ）に示した境界層エッチング工程に相当する工程を行い（ｊ）、これによってエッチングのマスクとなるパターンが完成する。そして、このパターンをマスクとして、下層の第３層１０４等のエッチングする図１（ｇ）に示したエッチング工程に相当する工程を行う（ｋ）。
以上のように、本実施形態では、２回のフォトリソグラフィー工程によって、繰り返しパターンと周辺回路等のパターンを形成することができる。
以上、本発明の一実施形態について説明したが、本発明はこれらの実施形態に限定されるものではなく、各種の変形が可能であることは勿論である。
１０１……基板、１０２……第１層、１０３……第２層、１０４……第３層、１０５……第１パターン、１０６……境界層、１０７……第２マスク材層。

Claims (14)

  1. 基板上の被エッチング層をエッチングするマスクとなる所定形状のパターンを形成するパターン形成方法であって、
    フォトレジストからなる第１マスク材層をパターニングして第１パターンを形成する第１パターン形成工程と、
    前記第１パターンの幅を減少させて所定幅とするトリミング工程と、
    前記フォトレジストと選択的に除去可能な材料からなる境界層を前記第１パターンの表面に成膜する境界層形成工程と、
    前記境界層を選択的に除去可能な材料からなる第２マスク材層を、前記境界層の表面に形成する第２マスク材層形成工程と、
    前記境界層の頂部が露出するように前記第２マスク材層の一部を除去する第２マスク材除去工程と、
    前記境界層をエッチングして前記第１パターンを露出させるとともに、前記第２マスク材層を上部に有する第２パターンを形成する境界層エッチング工程と
    を具備したことを特徴とするパターン形成方法。
  2. 請求項１記載のパターン形成方法であって、
    前記境界層形成工程では、前記トリミング工程によって幅を減少させた前記第１パターンの所定幅と等しい厚さの前記境界層を形成することを特徴とするパターン形成方法。
  3. 請求項１又は２記載のパターン形成方法であって、
    前記第２マスク材層がフォトレジストからなることを特徴とするパターン形成方法。
  4. 請求項１〜３いずれか１項記載のパターン形成方法であって、
    前記境界層形成工程では、ＳｉＯ2からなる前記境界層をＣＶＤにより成膜することを特徴とするパターン形成方法。
  5. 請求項１〜４いずれか１項記載のパターン形成方法であって、
    前記トリミング工程と前記境界層形成工程との間に、前記第１パターンの表面を改質又は硬化する処理を行う第１パターン表面処理工程と、
    前記境界層エッチング工程の後、前記第２パターンの幅を減少させて所定幅とする第２パターントリミング工程と
    を具備したことを特徴とするパターン形成方法。
  6. 請求項１〜５いずれか１項記載のパターン形成方法であって、
    前記第１パターン形成工程で、複数の同一パターンが所定間隔で形成された繰り返しパターン部と、前記繰り返しパターン部の周辺に形成された周辺回路パターン部とを形成することを特徴とするパターン形成方法。
  7. 請求項１〜６いずれか１項記載のパターン形成方法であって、
    前記第２マスク材除去工程と、前記境界層エッチング工程との間に、
    前記第２マスク材層及び前記境界層の上に、前記フォトレジストと選択的に除去可能な材料からなる第２境界層を形成する第２境界層形成工程と、
    前記第２境界層の上に所定パターンとされたフォトレジストからなる第３マスク材層を形成する第３マスク材層形成工程と、
    前記第３マスク材層をマスクとして前記第２境界層を所定のパターンにエッチングし、この所定のパターンの前記第２境界層をマスクとして、前記第２マスク材層をエッチングするエッチング工程と
    を具備したことを特徴とするパターン形成方法。
  8. 基板上の被エッチング層をマスクを介してエッチングする工程を有する半導体装置の製造方法であって、
    フォトレジストからなる第１マスク材層をパターニングして第１パターンを形成する第１パターン形成工程と、
    前記第１パターンの幅を減少させて所定幅とするトリミング工程と、
    前記フォトレジストと選択的に除去可能な材料からなる境界層を前記第１パターンの表面に成膜する境界層形成工程と、
    前記境界層を選択的に除去可能な材料からなる第２マスク材層を、前記境界層の表面に形成する第２マスク材層形成工程と、
    前記境界層の頂部が露出するように前記第２マスク材層の一部を除去する第２マスク材除去工程と、
    前記境界層をエッチングして前記第１パターンを露出させるとともに、前記第２マスク材層を上部に有する第２パターンを形成する境界層エッチング工程と
    を具備したパターン形成方法によって前記マスクが形成されることを特徴とする半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法であって、
    前記境界層形成工程では、前記トリミング工程によって幅を減少させた前記第１パターンの所定幅と等しい厚さの前記境界層を形成することを特徴とする半導体装置の製造方法。
  10. 請求項８又は９記載の半導体装置の製造方法であって、
    前記第２マスク材層がフォトレジストからなることを特徴とする半導体装置の製造方法。
  11. 請求項８〜１０いずれか１項記載の半導体装置の製造方法であって、
    前記境界層形成工程では、ＳｉＯ2からなる前記境界層をＣＶＤにより成膜することを特徴とする半導体装置の製造方法。
  12. 請求項８〜１１いずれか１項記載の半導体装置の製造方法であって、
    前記トリミング工程と前記境界層形成工程との間に、前記第１パターンの表面を改質又は硬化する処理を行う第１パターン表面処理工程と、
    前記境界層エッチング工程の後、前記第２パターンの幅を減少させて所定幅とする第２パターントリミング工程と
    を具備したことを特徴とする半導体装置の製造方法。
  13. 請求項８〜１２いずれか１項記載の半導体装置の製造方法であって、
    前記第１パターン形成工程で、複数の同一パターンが所定間隔で形成された繰り返しパターン部と、前記繰り返しパターン部の周辺に形成された周辺回路パターン部とを形成することを特徴とする半導体装置の製造方法。
  14. 請求項８〜１３いずれか１項記載の半導体装置の製造方法であって、
    前記第２マスク材除去工程と、前記境界層エッチング工程との間に、
    前記第２マスク材層及び前記境界層の上に、前記フォトレジストと選択的に除去可能な材料からなる第２境界層を形成する第２境界層形成工程と、
    前記第２境界層の上に所定パターンとされたフォトレジストからなる第３マスク材層を形成する第３マスク材層形成工程と、
    前記第３マスク材層をマスクとして前記第２境界層を所定のパターンにエッチングし、この所定のパターンの前記第２境界層をマスクとして、前記第２マスク材層をエッチングするエッチング工程と
    を具備したことを特徴とする半導体装置の製造方法。
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