JP5086766B2 - 表示装置 - Google Patents

Description

本発明は、マトリクス状に配置された画素を有する表示装置に関する。

有機ＥＬディスプレイは自発光型であることから、コントラストが高く、応答が早いため、自然画などを表示するテレビなどの動画アプリケーションに適している。一般に、有機ＥＬ素子は、トランジスタなどの制御素子を用いて定電流で駆動される場合や、定電圧で駆動され、発光期間を変えるなどして多階調化される。

定電流で駆動する場合、トランジスタを飽和領域で用いるため、トランジスタの消費電力が高くなり、低消費電力化には適さないが、トランジスタを線形領域で用いて定電圧でデジタル駆動するとトランジスタで消費される電力を低減できる。

特開２００５−３３１８９１号公報

しかし、定電圧を印加するデジタル駆動では各画素が１ビットの階調性能しか備えない。従って、多階調を実現するために、サブフレームを用いた場合には１フレーム期間に何度も同じ画素に複数回アクセスする必要があり高速動作が必要になる。特に、画素数が増え高解像度化すると、各画素にサブフレーム分のデータ書き込みが必要になり、多階調化が難しくなる。複数の発光強度の異なるサブ画素を導入してデジタル駆動した場合でも、複数のサブ画素に、対応するビットデータを高速に書き込む必要があるため、高解像度化が難しい。

さらに、いずれのデジタル駆動でも、高解像度化、多階調化に伴い、画素へのアクセス回数が増加するため、駆動回路の消費電力が増加する。特に、ディスプレイサイズが大きくなるに従い、駆動回路の消費電力もさらに大きくなり、また高解像度化による周波数の増加で低消費電力化が困難になる。

本発明は、マトリクス状に配置された画素を有する表示装置であって、各画素は複数のサブ画素から構成され、この複数のサブ画素には、デジタル駆動されるデジタル画素と、アナログ駆動されるアナログ画素の両方が含まれ、入力データは、ハイブリッドデータドライバに入力され、このハイブリッドデータドライバは、入力データを２分割し、一方をデジタルデータとしてデジタルデータラインを介し前記デジタル画素に供給し、他方をアナログデータとしてアナログデータラインを介し前記アナログ画素に供給し、前記デジタル画素は、前記デジタルデータラインから供給されるデジタルデータを記憶するスタティックメモリを内蔵し、前記入力データは、上位ビットと下位ビットの所定のビットデータでなるデジタルデータであり、前記ハイブリッドデータドライバは、前記入力データを記憶する出力レジスタと、この出力レジスタに記憶された入力データを処理するデジタル処理部およびアナログ処理部を備え、前記デジタル処理部は、前記入力データの前記一方のデータとして前記上位ビットのデータに基づいたデジタルデータを前記デジタルデータラインから供給し、前記アナログ処理部は、前記入力データの前記他方のデータとして前記下位ビットのデータに基づいたアナログデータを前記アナログデータラインに供給する。
また、前記アナログ処理部は、前記入力データのうち、前記デジタル処理部により処理される上位ビットをマスクして下位ビットのみをアナログ変換する。
また、前記入力データは、上位ビットと下位ビットで別々に転送され、上位ビットの転送時に前記デジタル処理部により上位ビットのみが処理され、下位ビットの転送時に前記アナログ処理部により下位ビットのみが処理される。
さらに、デジタル画素およびアナログ画素は、それぞれ列方向に並んで配置され、デジタル画素の列に沿って前記デジタルデータラインが配置され、アナログ画素の列に沿って前記アナログデータラインが配置される。

本発明によれば、デジタル画素によりデジタル表示が行えるため、消費電力を低減することができ、またアナログ画素によりアナログ表示が行えるため、多階調の表示を効率的に行うことができる。

以下、本発明の実施形態について、図面に基づいて説明する。

図１には、３つのサブ画素９（９−０，９−１，９−２）からなるＲＧＢなどの色を有する単位画素１０の構成が示されている。なお、単位画素１０は、ＲＧＢＷの４画素から構成するなど他のサブ画素構成でもよい。

サブ画素９は、有機ＥＬ素子１と直列に接続されたｐチャネルの駆動トランジスタ２、ｐチャネルのゲートトランジスタ３、保持容量４から構成されている。駆動トランジスタ２のソース端子は電源ライン７、ドレイン端子は有機ＥＬ素子１のアノードに接続されている。有機ＥＬ素子１のカソードは、ＶＳＳを与えられた全画素共通のカソード電極８となっている。また、ゲート端子がゲートライン５、ドレイン端子がデータライン６に接続されたゲートトランジスタ３のソース端子は、一端が電源ライン７に接続された保持容量４の他端に接続されるとともに、駆動トランジスタ２のゲート端子に接続されている。

このようなサブ画素９において、ゲートライン５が選択されると（Ｌｏｗにされると）、データライン６に供給された信号が保持容量４に書き込まれ、駆動トランジスタ２がオンすることで有機ＥＬ素子１に電流が流れて発光する。このとき、駆動トランジスタ２のゲート電圧とドレイン電圧の関係から、駆動トランジスタ２が飽和領域（定電流駆動）か、線形領域（定電圧駆動）かのいずれかで動作するかが決定される。飽和領域で動作する場合にはデータライン６に供給される信号によって有機ＥＬ素子１に流れる電流が変わるため、アナログ制御が可能であるし、線形領域であれば駆動トランジスタ２はオンオフ動作のみで制御されるため、サブフレームなどで多階調化する必要がある。

図１の単位画素１０を構成する第１、第２サブ画素９−２、９−１は、それぞれ電源ライン７−２、７−１に接続される。これら電源ライン７−２、７−１には、第１電源電位ＶＤＤ１が与えられており、定電圧のデジタル駆動で動作する（デジタルサブ画素）。ただし、第１、第２サブ画素は、発光面積が異なり、その比はサブ画素９−２：サブ画素９−１＝２：１となっている。あるいは、サブ画素９−１には、オンデータを書き込み、その後１／２の期間経過後にオフデータを書き込むなどして、サブ画素９−２、９−１の発光期間を制御して、発光強度の比が２：１とされていてもよい。さらに、電源ライン７−２、７−１に異なる第１電源電位ＶＤＤ１−２、ＶＤＤ１−１が与えられて、発光強度の比が２：１に制御されていてもよい。いずれにしても、第１、第２サブ画素９−２、９−１の発光強度の比が２：１となっている。

第３サブ画素９−０は、電源ライン７−０に第２電源電位ＶＤＤ２が与えられ、定電流駆動で動作する（アナログサブ画素）。すなわち、データライン６−０に供給されたアナログ信号が駆動トランジスタ２のゲート端子に印加され、有機ＥＬ素子１に流れる電流が制御される。

例えば、６ビットのデジタル映像データが外部より入力されると、まず上位２ビットは第１、第２サブ画素９−２、９−１にそれぞれ書き込まれる。下位４ビットのデジタルデータはアナログ信号に変換され、第３サブ画素９−０に書き込まれることで６ビット階調表示が３つのサブ画素９により実現される。

このような階調制御を実現するためには、第１、第２サブ画素の発光強度と、第３サブ画素の発光強度（最大値）の比が３２：１６：１５であればよい。第３サブ画素の発光強度は駆動トランジスタ２が流す電流で決定されるため、図２のように動作点を設定するとよい。

図２には、３つのサブ画素を構成する有機ＥＬ素子１の電流電圧曲線（Ｉ−Ｖ）と、第３サブ画素の駆動トランジスタのＩ−Ｖが、第１電源電位（デジタル電源電位）と第２電源電位（アナログ電源電位）と共に示されている。ただし、第１、第２サブ画素の駆動トランジスタ２のＩ−Ｖは省略している。有機ＥＬ素子１のＩ−Ｖは発光面積によって異なり、第１サブ画素の有機ＥＬ素子１のＩ−Ｖは第２サブ画素の有機ＥＬ素子１のそれに対して同じデジタル電源電位に対して２倍の電流を生成できる。図２では電流密度をそれぞれのサブ画素に対して等しくするため、第３サブ画素の有機ＥＬ素子１の発光面積を第２サブ画素の有機ＥＬ素子１と同じにしているが、異なっていてもよい。

図２のように、アナログ電源電位ＶＤＤ２を第３サブ画素９−０の駆動トランジスタ２が、第３サブ画素の有機ＥＬ素子１のＩ−Ｖに対して飽和領域で動作するように、デジタル電源電圧ＶＤＤ１より高めに設定しておくことで第３サブ画素を電流駆動で多階調化することができる。

このように、発光強度が３２：１６：１５の３つの第１〜第３サブ画素９−２，９−１，９−０から構成された単位画素１０の消費電力について、図２を用いて算出すると、次のようになる。第１、第２サブ画素による消費電力は、単位画素１０に必要な電流をＩとすると、それぞれ（３２／６３）＊Ｉ＊ＶＤＤ１、（１６／６３）＊Ｉ＊ＶＤＤ１であり、その合計は（４８／６３）＊Ｉ＊ＶＤＤ１である。ただし、ＶＳＳ＝０としている。

一方、第３サブ画素の消費電力（最大値）は（１５／６３）＊Ｉ＊ＶＤＤ２であるため、ΔＶ＝ＶＤＤ２−ＶＤＤ１とすると、単位画素１０の消費電力Ｐｈ＝Ｉ＊ＶＤＤ１＋（１５／６３）＊Ｉ＊ΔＶとなる。

仮に、すべてのサブ画素が定電流駆動で制御された場合ではその消費電力Ｐａ＝Ｉ＊ＶＤＤ２となり、すべてのサブ画素が定電圧駆動の場合にはその消費電力Ｐｄ＝Ｉ＊ＶＤＤ１となる。このため、ΔＶ＝ＶＤＤ１（ＶＤＤ２＝２＊ＶＤＤ１）とすれば、Ｐａ＝２＊Ｉ＊ＶＤＤ１、Ｐｄ＝Ｉ＊ＶＤＤ１、Ｐｈ＝（７８／６３）＊Ｉ＊ＶＤＤ１＝１．２４＊Ｐｄとなる。これより、本実施形態のデジタルとアナログを組み合わせたハイブリッド画素による消費電力Ｐｈは、フルデジタル駆動の消費電力Ｐｄに比べ、消費電力が２４％増加する程度に留まることが理解できる。

図１のようなデジタルサブ画素とアナログサブ画素から構成されるハイブリッド画素は、一部のサブ画素をアナログ信号で多階調化するため、サブ画素を多く導入しなくとも多階調化が容易であり、また高解像度化にも有利である。画素の消費電力は、全てを定電圧で駆動する場合と比較して増加するものの、全てを定電流で駆動するよりも低減できる。特に、高解像度化、多階調化しても、サブフレーム等を用いて高周波数で動作させる必要がない。このため、駆動回路の消費電力を従来のデジタル駆動と比較して低減することができる。なお、上述のように、上位ビットに対応するサブ画素からデジタル駆動すると低消費電力化に効果があるが、上位ビットをアナログ駆動し、下位ビットをデジタル駆動してもよい。

サブ画素をより多く導入すれば多階調化が容易となるだけでなく、定電流で制御される下位ビットのアナログサブ画素の消費電力をさらに低減できるため、効果的であるが、図３のようなスタティックメモリを導入したサブ画素を用いることでも消費電力を低減できる。

図３には、第１、第２サブ画素としてスタティックメモリが導入された単位画素１０の構成例が示されている。発光面積や発光強度に関する説明は図１と同じであるため省略する。この実施形態では、図１と異なり、第１、第２サブ画素には保持容量４が省略されている。その代わりに第２有機ＥＬ素子１１、第２駆動トランジスタ１２が導入されており、スタティック動作が可能となっている。

すなわち、ＶＳＳを与えられた全画素共通のカソード電極８にカソードが接続された第２有機ＥＬ素子１１のアノードは、第２駆動トランジスタ１２のドレイン端子と第１駆動トランジスタ２のゲート端子及びゲートトランジスタ３のソース端子に接続されており、第２駆動トランジスタ１２のソース端子は電源ライン７に接続されている。

第１、第２サブ画素９−２、９−１は第１ゲートライン５−１で制御され、第３サブ画素９−０は第２ゲートライン５−０で制御される。

ゲートライン５−１が選択され、ＨｉｇｈかＬｏｗのデジタルデータがデータライン６−２、６−１に供給されるとそのデータに応じてサブ画素の動作が決定される。

例えば、ゲートライン５−１にＬｏｗが供給されてゲートライン５−１が選択されると、ゲートトランジスタ３がオンする。この状態でデータライン６−２、６−１にＬｏｗデータが供給され、第２駆動トランジスタ２がオンすると、第１有機素子１に電流が流れて発光するとともに第２駆動トランジスタ１２のゲート電位を第１電源電位ＶＤＤ１まで上昇させ、第２駆動トランジスタ１２をオフする。第１駆動トランジスタ２のゲート電位は第２有機ＥＬ素子１１により、カソード電位に維持されるため、ゲートライン５−１を非選択した後も同じ状態が継続される。

データライン６−２、６−１にＨｉｇｈデータが供給された場合も同様に、第１駆動トランジスタ２がオフして第１有機ＥＬ素子１がカソード電位まで低下すると、第２駆動トランジスタ１２がオンして第２有機ＥＬ素子１１に電流が流れる。第２有機ＥＬ素子１１はメタル配線やブラックマトリクスなどで遮光されているため、電流が流れても発光が外に放出されないため、コントラストは低下しない。第２有機ＥＬ素子１１により第１駆動トランジスタ２のゲート電位は第１電源電位ＶＤＤ１まで上昇するためゲートライン５を非選択しても同じ状態が維持される。

このようにスタティックメモリが導入されていると、保持容量を用いてデータをある一定期間保持する図１の画素と異なり、一度書き込んだ映像データがリフレッシュされなくとも維持されるため駆動回路の消費電力を低減できる。この機能は、図４のような表示システムで実現されると都合がよい。

図４の表示システムは、ＲＧＢの単位画素１０がアレイ状に配置された表示アレイ１３、選択信号をゲートライン５に供給するゲートドライバ１４、デジタル信号とアナログ信号をデータライン６へ供給するハイブリッドデータドライバ１５、制御回路１６、フレームメモリ１７から構成されている。

外部からの入力データは制御回路１６へ入力され、一旦フレームメモリ１７に格納される。次のフレームの映像データが入力されると、制御回路１６はフレームメモリ１７に格納された前フレームの映像データを読出して比較し、映像に変化のあるラインのみを更新するように制御する。

例えば、図５のように斜線で示される矩形が左下から右上にフレーム間で変化したとすると、すべてのビットデータを更新する必要のある領域はラインＡからＢの間に限定される。ゲートドライバ１４は通常上から下へ順にゲートラインを選択していくが、最上ラインからラインＡまでは映像に変化がないため、制御回路１６はハイブリッドデータドライバ１５に上位２ビットのデータは送らず、下位４ビットデータのみを送信する。ゲートドライバ１４は制御回路１６により、第１、第２サブ画素の第１ゲートライン５−１は選択せず、第３サブ画素の書き込みが制御される第２ゲートライン５−０のみ選択するように制御される。その間、ハイブリッドデータドライバ１５は下位４ビットのデジタルデータをＤＡ変換してデータライン６−０へ出力するため、下位４ビットのアナログデータが第３サブ画素に書き込まれる。

ラインＡからラインＢの間は全てのデータを更新する必要があるため、制御回路１６は上位２ビットと下位４ビットすべてのデータをハイブリッドデータドライバ１５に送信し、ゲートドライバ１４が第１、第２ゲートライン５−１、５−０を選択するように制御する。ゲートドライバ１４は、まず第１ゲートライン５−１を選択し、その間、ハイブリッドデータドライバ１５は上位２ビットのデジタルデータをデータライン６−２、６−１それぞれに出力する。

第１、第２サブ画素の書き込みが終了すると、第１ゲートライン５−１は非選択され、第２ゲートライン５−０が選択される。そのタイミングでハイブリッドデータドライバ１５はＤＡ変換された下位４ビットデータをデータライン６−０へ出力するため、第３サブ画素にアナログデータが書き込まれる。この書き込みが終わると、第２ゲートライン５−０は非選択される。ラインＢから最下ラインまでは映像に変化がないため、最上ラインからラインＡまでの処理と同じ手順で制御される。

このように、常にリフレッシュが必要な図１の単位画素と異なり、図３の画素はスタティックメモリが導入されているため、ゲートドライバ１４がゲートライン５−１を駆動したり、ハイブリッドデータドライバ１５がデータライン６−２、６−１を駆動する負担が軽減され、消費電力を低減することができる。特に、高解像度で大画面のパネルの場合で、映像に変化のない静止画を表示している際には、消費電力の大きな低減効果が期待できる。
また、下位４ビットのアナログ書き込みは、制御回路１６が映像変化を検出しなければ、通常のリフレッシュレートより低く設定してもよい。通常６０Ｈｚであれば３０Ｈｚに周波数を低く設定することでさらに低消費電力化することができる。

図６には、ハイブリッドデータドライバ１５の１出力の構成が示されている。実際にはハイブリッドデータドライバ１５には図６の回路が出力端子分備えられている。この回路において、制御回路１６から送信される各画素データはデータレジスタ３０に順次格納された後、一括で出力レジスタ１８に格納される。１ラインのデータが出力レジスタ１８に格納された後、出力レジスタ１８に格納されたデジタルデータは、デジタル処理部１９と、アナログ処理部２０の両方に供給される。デジタル処理部１９ではデコーダ２２により１ビットのデータに変換されてデジタルバッファ２３によりバッファされる。一方、アナログ処理部２０では、ＤＡコンバータ２４により、アナログデータに変換され、アナログバッファ２５によりバッファされ、それらの出力はセレクタ２１によって切替えられて出力される。

上位２ビットを第１、第２サブ画素に書き込む際には、セレクタ２１によりドライバ出力はデジタル処理部１９へ接続され、出力レジスタ１８に格納されている６ビットのうち上位２ビットのデータが順にデコーダ２２を介して取り出され、デジタルバッファ２３によりバッファされて出力される。第３サブ画素に下位４ビットのアナログデータを書き込む際には、セレクタ２１が出力をアナログ処理部２０に接続し、下位４ビットがＤＡコンバータ２４によりＤＡ変換され、アナログバッファ２５によりバッファされて出力される。

デジタル処理部１９のデコーダ２２は出力レジスタ１８に格納されている６ビットデータのうちいずれのビットも取り出すことができるし、あるいはレジスタ１８に格納されている６ビットデータを元に、６４ビットのテーブルデータの中から１つを選択して出力する６４入力１出力デコーダとして利用することも可能である。

アナログ処理部２０のＤＡコンバータ２４は、出力レジスタ１８に格納された６ビットデータからビットをマスクしてＤＡ変換することもできる。例えば下位４ビットのみをＤＡ変換する場合には、マスクデータに“００１１１１”を設定し、出力レジスタデータとマスクデータをＡＮＤ演算すると、上位２ビットをマスクでき、上位２ビットの影響を受けることなく、下位４ビットのアナログ変換が可能となる。このような構成にすると、例えばデジタルサブ画素が３つに増えても、デジタル処理部１９でテーブルデータを変えたりして下位３ビットの影響を受けることなく、上位３ビットを出力するように設定し、アナログ処理部２０でマスクデータを“０００１１１”と設定することで上位３ビットのレジスタデータの影響を受けずにＤＡ変換が可能となるため、柔軟に対応できる。

また、データ転送を上位ビットと下位ビットで別々に行ってもよい。例えば、制御回路１６にラインメモリを導入し、外部から入力されるデータを１ライン分格納しておき、上位２ビットから先にハイブリッドデータドライバ１５へ転送する。セレクタ２１は出力をデジタル処理部１９へ接続し、デコーダ２２により下位４ビットは無視されて、上位２ビットのみが取り出されて出力される。次に、１ライン分の下位４ビットの転送が制御回路１６からハイブリッドデータドライバ１５へ行われる。その間、セレクタ２１は出力をアナログ処理部２０へ接続し、上位２ビットがマスクされてＤＡ変換されたアナログデータが出力される。

このように、上位ビットと下位ビットを別々に２段階転送すれば、最大上位６ビットのデジタル出力と下位６ビットアナログ出力が可能となり、計１２ビット階調表示が可能である。デジタルサブ画素が６つ、アナログサブ画素１つの計７サブ画素構成とすると、上位６ビットデータは６つのデジタルサブ画素へ書き込まれ、下位６ビットはアナログサブ画素に書き込まれるため２段階転送をフル活用できる。

図６の構成は、最大１２ビット階調を生成できるにもかかわらず、アナログ処理部が６ビットと比較的小規模に構成できるため、８ビットや１０ビットといった大規模なアナログ処理部を用いて多階調化するよりもＩＣのチップ面積を削減でき、低コストである。

また、図６では、出力レジスタ１８をデジタルとアナログで共有しているが、デジタル用とアナログ用のレジスタをそれぞれ個別に設けてもよい。デジタルドライバ出力も同様にデジタル出力とアナログ出力を個別に設けてもよい。

また、メニュー画面や、テキスト表示などの静止画で、さほど多ビット表示を必要としなければ、アナログ駆動のサブ画素の書き込みを省略してもよい。その場合、図７に示すように、アナログ画素である第３サブ画素についての第２電源ライン７−０と、データライン６−０を接続するプリチャージトランジスタ２６をパネルの周辺に設け、このプリチャージトランジスタ２６をプリチャージライン２７で制御するとよい。

すなわち、アナログ画素である第３サブ画素９−０に周期的に書き込みが行われなくなるため、全てのゲートライン５−０をＬｏｗ、プリチャージライン２７をＬｏｗとし、各第３サブ画素のデータライン６−０の端に１つ備えられたプリチャージトランジスタ２６をオンして、データライン６−０に第２電源電位ＶＤＤ２をプリチャージし続け、第３サブ画素９−０の駆動トランジスタ２をオフする。なお、このプリチャージの間、ハイブリッドデータドライバ１５の出力は、内蔵されるか、表示アレイ１３上に備えられたスイッチ（図示せず）などでデータライン６から切り離されている。この構成により、プリチャージトランジスタ２６がオンしている間は、データライン６−０をハイブリッドデータドライバ１５が駆動する必要がなくなるため、アナログ処理部２０の動作を停止させることができ、さらに消費電力を低減することができる。また、プリチャージライン２７もハイブリッドデータドライバ１５が制御すればよい。

３つのサブ画素からなる単位画素の構成例を示す図である。 サブ画素およびトランジスタのＩ−Ｖ特性を示す図である。 ３つのサブ画素からなる単位画素の別の構成例を示す図である。 表示装置の全体構成を示す図である。 データ更新を示す図である。 ハイブリッドデータドライバの構成例を示す図である。 サブ画素の制御のための構成例を示す図である。

符号の説明

１ 有機ＥＬ素子、２ 駆動トランジスタ、３ ゲートトランジスタ、４ 保持容量、５ ゲートライン、６ データライン、７ 電源ライン、８ カソード電極、９ サブ画素、１０ 単位画素、１１ 第２有機ＥＬ素子、１２ 第２駆動トランジスタ、１３ 表示アレイ、１４ ゲートドライバ、１５ ハイブリッドデータドライバ、１６ 制御回路、１７ フレームメモリ、１８ 出力レジスタ、１９ デジタル処理部、２０ アナログ処理部、２１ セレクタ、２２ デコーダ、２３ デジタルバッファ、２４ ＤＡコンバータ、２５ アナログバッファ、２６ プリチャージトランジスタ、２７ プリチャージライン、３０ データレジスタ。

Claims (4)

1. マトリクス状に配置された画素を有する表示装置であって、
   各画素は複数のサブ画素から構成され、
   この複数のサブ画素には、デジタル駆動されるデジタル画素と、アナログ駆動されるアナログ画素の両方が含まれ、
   入力データは、ハイブリッドデータドライバに入力され、このハイブリッドデータドライバは、入力データを２分割し、一方をデジタルデータとしてデジタルデータラインを介し前記デジタル画素に供給し、他方をアナログデータとしてアナログデータラインを介し前記アナログ画素に供給し、
   前記デジタル画素は、前記デジタルデータラインから供給されるデジタルデータを記憶するスタティックメモリを内蔵し、
   前記入力データは、上位ビットと下位ビットの所定のビットデータでなるデジタルデータであり、前記ハイブリッドデータドライバは、前記入力データを記憶する出力レジスタと、この出力レジスタに記憶された入力データを処理するデジタル処理部およびアナログ処理部を備え、
   前記デジタル処理部は、前記入力データの前記一方のデータとして前記上位ビットのデータに基づいたデジタルデータを前記デジタルデータラインから供給し、
   前記アナログ処理部は、前記入力データの前記他方のデータとして前記下位ビットのデータに基づいたアナログデータを前記アナログデータラインに供給する表示装置。
2. 請求項１に記載の表示装置であって、
   前記アナログ処理部は、前記入力データのうち、前記デジタル処理部により処理される上位ビットをマスクして下位ビットのみをアナログ変換する表示装置。
3. 請求項２に記載の表示装置であって、
   前記入力データは、上位ビットと下位ビットで別々に転送され、上位ビットの転送時に前記デジタル処理部により上位ビットのみが処理され、下位ビットの転送時に前記アナログ処理部により下位ビットのみが処理される表示装置。
4. 請求項１ないし３のいずれかに記載の表示装置であって、
   デジタル画素およびアナログ画素は、それぞれ列方向に並んで配置され、デジタル画素の列に沿って前記デジタルデータラインが配置され、アナログ画素の列に沿って前記アナログデータラインが配置される表示装置。

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