JP5100993B2 - 液晶駆動回路およびこれを有する液晶表示装置 - Google Patents

Description

本発明は、液晶駆動装置およびこれを有する液晶表示装置に関するもので、特に、アモルファスシリコンで形成されたTFT（薄膜トランジスタ）ゲートドライバで構成され、スタンバイ時に部分駆動が可能な液晶部分駆動装置、およびこの液晶部分駆動装置を備えた液晶表示装置に関する。

液晶表示装置は消費電力が比較的少ないが、最近は長時間動作の要求等から、特に携帯型電話機等の分野ではさらなる消費電力の低減化が望まれている。例えば、もともとバックライトを用いず消費電力の少ない反射型の液晶表示装置においても、さらに消費電力を低減することが求められている。

液晶表示装置の低消費電力化および配線スペースを減らしてスペース効率を向上させるため、シフトレジスタを用いる液晶駆動装置が知られており、表示行をシフトレジスタにより順次選択し、TFTを駆動して液晶に表示を行わせるようにしている。

このような選択駆動を前の行からの信号により当該ラインに来たときだけ行い、かつキャパシタを用いてハイインピーダンスを実現したものとしては特許文献１に記載されたものが知られている。また、この特許文献１においては、十分な駆動電圧を得るためにブートストラップ技術も使用されている。

一方、スタンバイ時には液晶表示素子全体ではなく、その一部にのみ表示を行って電力をさらに削減する部分駆動（パーシャル駆動）方式が提案され、実用化されている。

この部分駆動方式においては、表示させたいラインまで進め、選択的に駆動されるラインに設けられたスイッチをオンさせてTFTにスキャンデータを供給するようにしている。
米国特許第６，０６４，７１３号公報

しかしながら、このような部分駆動方式は、ガラス基板の上にアモルファスシリコントランジンスタによるゲートを形成したＧＯＧ（ゲートドライバオングラス）回路では実現されていない。

これは、アモルファスシリコントランジスタで構成されたシフトレジスタはゲート電圧をかけ続けるような使用をすると劣化が進みやすく、しきい値が変動して画質が変化し、あるいは動作の異常を招くという問題があるためである。すなわち、部分駆動のためには、部分駆動されるラインに設けられたトランジスタスイッチは部分駆動される時間の間、ゲートバイアスをかけ続けてトランジスをオンさせる必要があるため、ゲートバイアスがかけられている時間に比例して劣化が進み、正常な動作を長期間にわたって保証できなくなるためである。

そこで、本発明は、アモルファスシリコンで構成されたＧＯＧ回路の場合でも、部分駆動の際に素子の劣化を最小限にした液晶部分駆動装置およびこれを適用した液晶表示装置を提供することを目的とする。

本発明によれば、ドレインに前ラインのイネーブル出力データ（Ｒen−1）が供給され、ドレインとゲートが接続された第１のトランジスタ（Ｑ１）と、ゲートに次ラインのイネーブル出力（Ｒen+1）が供給されてソースにリセットレベル電圧（Ｖreset）が与えられ、ドレインに前記第１のトランジスタのソースが接続された第２のトランジスタ（Ｑ２）と、前記第１のトランジスタと前記第２のトランジスタの接続ノードであり、出力端をなす第１の接続ノード（Ｎ１）に一端が接続され、他端に反転されたパルス信号（ｉｎｖＰ）が与えられた第１のキャパシタ（Ｃ１）と、前記第１の接続ノードに一端が接続された第２のキャパシタ（Ｃ２）と、前記第１の接続ノードにゲートが接続され、ドレインにパルス信号（Ｐ）が与えられた第３のトランジスタ（Ｑ３）と、前記第１の接続ノードにドレインが接続され、ソースにはリセットレベル電圧が与えられた第４のトランジスタ（Ｑ４）と、前記第３のトランジスタのソースにドレインが接続され、ソースにはリセットレベル電圧が与えられた第５のトランジスタ（Ｑ５）とを備え、前記第４，第５のトランジスタの各ゲートにはリセット信号(ｒｅｓｅｔ)が入力され、前記第３のトランジスタと前記第５のトランジスタの接続点には前記第２のキャパシタの他端が接続されて、イネーブル出力を生じる第２の接続ノード（ＮＥ１）となっており、画像を表示する画素アレイのラインアドレスを進め、駆動すべき表示対象ラインについてのみイネーブル信号を出力し、少なくとも１つのパルス信号により駆動される第１のシフトレジスタと、前記第１のシフトレジスタでイネーブルとされたラインに対して、前記イネーブル信号に対応して当該ラインの駆動のための信号を出力する駆動手段とを備えたことを特徴とする液晶駆動回路が提供される。

前記駆動手段は、前記第１のシフトレジスタの出力端にゲートが接続され、ライン駆動信号の通過を制御するトランジスタスイッチであると良く、あるいは当該ラインのスキャンを許可するイネーブルスイッチと、前記第１のシフトレジスタのイネーブル信号出力が前記イネーブルスイッチを介して内部端子に接続され、その出力が前記画素アレイのライン駆動信号を出力する第２のシフトレジスタで構成されると良い。

また、前記駆動手段は、前記第１のシフトレジスタに対して、前記画素アレイの反対側に配置され、その出力が前記画素アレイのラインを駆動する信号を出力する第２のシフトレジスタと、前記第１のシフトレジスタと同じ側にあって、前記第１のシフトレジスタのイネーブル信号を前記画素アレイの当該ラインに接続するイネーブルスイッチと、で構成されると良い。

以上のように、本発明にかかる液晶駆動装置および液晶表示装置によれば、シフトレジスタにより駆動すべき表示対象ラインについてのみイネーブル信号を出力し、このイネーブル信号をもとに別の駆動手段でライン駆動信号を供給するようにしているので、駆動回路がアモルファスシリコンで形成されているような場合に部分駆動を行っても、各トランジスタのゲートに高電圧がかかる時間は著しく短縮され、劣化を防止して長寿命化を実現することができる。

また、部分駆動を実現するのに各ラインアドレスを直接指定するのではなく、シフトレジスタを用いて順次指定をしているため、外部への接続線の数を大幅に削減できるとともに、歩留まりの向上およびコストの削減が可能となる。

以下、本発明の実施の形態のいくつかを図面を参照して詳細に説明する。

実施の形態１

図１は本発明にかかる液晶駆動装置の第1の実施の形態にかかる構成の一部を簡略的に示す構成図であって、液晶表示素子がマトリクス状に配設された画素アレイ１０に対して２つの行ライン（ｎおよびn+1）に駆動信号を送る構成を例示している。

ラインｎに対してはシフトレジスタ2１の出力によってイネーブルスイッチ／バッファ３１を介してイネーブルラインPe１上の信号を画素アレイ１０に対する信号Rnとして出力しており、同様にラインｎ＋１に対してはシフトレジスタ２2の出力によってイネーブルスイッチ／バッファ３２を介してイネーブルラインPe２上の信号を画素アレイ１０に対する信号Rn+1として出力している。

シフトレジスタはそのラインのノード（Rnノード）への出力の他にイネーブル出力Renを有しており、このイネーブル出力RenでダミーキャパシタCdを充電するとともに、１つ前および１つ後のシフトレジスタに入力している。

シフトレジスタとイネーブルスイッチ／バッファの部分の具体的な回路を図２に示す。以下の回路図においてはトランジスタはすべてnチャネル型として説明するものとし、ラインnを中心として説明するが、他のラインでも同様の構成になっている。

ドレインに前ラインのイネーブル出力Ren-1が供給され、ドレインとゲートが接続されたトランジスタQ1のソースと、ゲートに次ラインのイネーブル出力Ren+1が供給されてソースにリセットレベル電圧であるＶresetが与えられるトランジスタQ2のドレインが接続され、その接続ノードN1には２つのキャパシタC1およびC2が接続されると共にトランジスタQ3およびQ６のゲートに接続されている。ノードN1にはさらにトランジスタQ４のドレインも接続され、そのソースにはＶreset電位が与えられる。トランジスタQ3のドレインにはパルス信号Pが与えられ、Q3のソースはトランジスタQ５のドレインと接続されている。キャパシタC1の他端には反転されたパルス信号invPが与えられている。トランジスタQ６のソースはトランジスタQ7 のドレインと接続され、この接続点が出力ノードとなって出力Rnが取り出される。トランジスタQ４, Q５, Q7のゲートにはリセット信号が入力されるようになっている。トランジスタQ3とQ５の接続点は接続ノードは接続ノードNE1であり、このノードにはキャパシタC2の他端が接続され、イネーブル出力Renが現れると共にＶresetとの間にダミーキャパシタCdが接続されている。このダミーキャパシタはシフトレジスタの動作を維持するために必要な容量であるため、寄生容量を十分に吸収できるような値の容量が必要である。

以上から、図2に示した回路と図1のブロック図との関係はトランジスタQ６がゲートドライブを行うイネーブルスイッチ／バッファに相当し、他の部分はシフトレジスタおよびダミーキャパシタに相当する。

以下、この液晶駆動回路の動作を図3のタイミングチャートを参照して説明する。

まず、上述した構成のうち、トランジスタQ４、Q５、Q7のゲートにreset信号が印加されてリセットが行われるが、これは動作を確実にするために、回路内の不要な電荷を排出するために各フレームに対して1回だけ全ライン共通に行われるものであるので、これらのトランジスタは動作上無視して考えてよい。

図3においては、実線はスキャンを跳ばす場合、破線はシフトレジスタを順次動かす場合について示している。

今、第nラインに着目すると、図2から明らかなように、第nラインの出力RnとRenを得るには1ライン前のRn-1が必要となるため、1ライン前の動作から検討する。なお、トランジスタQ2のゲートには次のラインにおけるイネーブル信号Ren+1も入力されるが、これはnラインにおいてはロウであるため、Q2はオフ状態である。

これに対し、1ライン前ではRen-1はハイとなるため、トランジスタQ1はオンとなって、Rnノードは、ハイレベルよりトランジスタQ1のしきい値電圧分少ない電圧まで上昇し、トランジスタQ3およびQ６はオンとなる。スキャンを行う場合にはPe1がハイになることにより出力Rnもハイとなるが、スキャンを跳ばす場合にはＰｅのパルスが与えられないため、トランジスタＱ６がオンとなってもRnはロウ状態のままである。

一方、スキャンを跳ばす場合には、スキャンパルスＰ1が与えられ、トランジスタＱ３がオンとなっていることから、ノードNE1におけるイネーブル出力Ｒenはハイとなり、ダミーキャパシタCｄが充電される。同時にキャパシタＣ２とトランジスタＱ３はブートストラップ回路を構成していることから、Ｒnノードの電位は図３に示すようにＲn-1ノードにおける立下りのタイミングでさらに上昇する。すなわち、ｎ−１ラインとｎラインの２期間でレベルが２段階に変化する信号が得られる。

なお、スキャンパルスとしてＰ１およびＰ２として２系統の信号を準備したのは、ラインごとの動作を確実にするためである。また、図２から明らかなように反転されたパルスinvPも用いられているが、この信号は各シフトレジスタ内で反転手段を設けて反転信号を作り出しても、スキャンバルスとして独立の信号供給線を準備するようにしても良い。

後者の場合、Ｐ１、invＰ１、Ｐ２、invＰ２の４本の信号供給線からラインごとに正逆の１対の信号を交互に取り出すことになる。

以上のような関係は連続する任意の２期間において同様であり、各ラインごとに同様の動作が繰り返される。

図2の回路を用いることにより、シフトレジスタは順次各ラインのノードをオンにしていくが、イネーブルスイッチQ6がオンされない限りそのラインの駆動は行われず、表示も行われない。したがって、シフトレジスタで表示開始ラインまで進め、イネーブルスイッチをオンとすることにより液晶の部分駆動が可能になる。

そして、各トランジスタのゲートには必要なタイミングでのみハイ電位が供給されるようになっており、また、イネーブルスイッチを介して画素アレイのラインに供給されるパルスはPeについてはイネーブルスイッチを構成するトランジスタのゲートに印加されるのではなく、ドレインに供給されるのであるから、トランジスタをアモルファスシリコンで形成した場合にもトランジスタの劣化は抑制され、駆動回路の寿命を長くすることができる。

実施の形態２

図4ないし図６は本発明にかかる液晶駆動装置の第2の実施の形態にかかる構成および動作を示すものである。図４はその構成を簡略的に示す図であって、図1の構成とは異なり、液晶画素アレイ１０の両側にシフトレジスタを配置し、一方側を表示すべきラインに移動させるものとし、他方側を画素アレイのゲート線に選択パルスを供給するようにしたものである。

図4にあっては、ｎおよびｎ＋１の２つのラインについての構成を示しており、右側のシフトレジスタ５１，５２はラインを進める第２のシフトレジスタ、左側のシフトレジスタ４１，４２は画素アレイ１０にライン駆動を行わせる第１のシフトレジスタとなっている。また、画素アレイ１０に隣接してスキャン信号により第2のシフトレジスタの出力ラインと第1のシフトレジスタの出力ラインとを接続するスイッチSWが設けられている。

図５は図４の構成を具体的に示す回路図であり、ｎラインの構成について記述しているが、他のラインでも同様の構成となっている。

左側の５つのトランジスタＱ１１からＱ１５を有して構成されるシフトレジスタは、図２において説明した、トランジスタＱ１からＱ５を有して構成されたシフトレジスタ部分と回路的には全く同じ構成となっており、参照番号を１０番台としているが、入力される信号は図１のようなイネーブル信号Ren-1、Ｒen+1ではなく、前ラインおよび次ラインのシフトレジスタの出力であるＲn-1、Ｒn+1となっており、得られる出力がRnのみである点が異なる。

一方、右側の５つのトランジスタＱ２１からＱ２５を有して構成されるシフトレジスタは図２において説明した、トランジスタＱ１からＱ５を有して構成されたシフトレジスタ部分とダミーキャパシタＣｄを含めて回路的には全く同じ構成となっており、参照番号を２０番台としているが、図２のキャパシタＣ１，Ｃ２に対応するものはイネーブル信号に関係するため、それぞれＣe２1、Ｃe２2としている。

図2の構成と大きく異なるのは、左側のシフトレジスタの出力Ｒｎが画素アレイ１０に供給された後、右側において、イネーブルスイッチであるトランジスタＱ３１の一方側端子に接続され、他方側に右側のシフトレジスタの出力であるＲenが接続されており、このスイッチトランジスタのゲートには画素アレイに対してスキャンを行わせるｓｃａｎ信号が与えられる点である。

このｓｃａｎ信号を発生させる回路構成は、ソースとゲートが接続されたトランジスタＱ４１のドレインに各ラインのゲートを共通接続するゲートラインが接続され、ソースにはScanEnable1信号が供給され、トランジスタＱ４１のソースはキャパシタＣｓｃとトランジスタＱ４２のソースの接続点と接続されている。キャパシタＣｓｃの他端にはScanEnable2信号が供給され、トランジスタＱ４２のドレインにはＶreset電位が与えられ、ゲートにはスキャンのリセットを行うためのＳcanReset信号が与えられる。

この回路の動作を図６のタイミングチャートを用いて説明する。

各フレームの最初に各シフトレジスタのリセットを行う。そしてまず右側のシフトレジスタを動作させ、所望のラインアドレスまで進める。今、ラインｎに達したものとすると、ノードＮＥ１２ではブートストラップ作用で２段階に増加されたレベルとなっており、イネーブル信号Ｒenが発生しており、ダミーキャパシタも充電されている。

このラインｎを部分駆動の開始ラインとして、ScanEnable1信号がハイとなるとダイオード接続されたトランジスタＱ４１を介してScan信号レベルが上昇し、続いてScanEnable1信号がハイである期間内でScanEnable2信号がハイになると、スキャン用のキャパシタＣｓｃが充電され、このキャパシタ内の電荷がScan信号に加わるため、Scan信号は２段階の上昇を示す。

これにより、トランジスタＱ３１は導通し、ノードＮＥ２２に現れる電圧レベルは画素アレイのラインnを駆動させるＲｎとして作用する。

このＲｎの値が決まることにより、これが次ラインのシフトレジスタに送られ、またパルスＰ１およびＰ２が供給されるため、左側のシフトレジスタは次々にラインが進み画素アレイの駆動が行われ、部分駆動が実現する。

このように、右側のシフトレジスタで部分駆動するラインアドレスに到達するとその出力が画素アレイを駆動する信号となり、以後は左側のシフトレジスタが順次画素アレイのラインを順次駆動していくため、部分駆動が可能となる。

この部分駆動を停止するには、ScanReset信号を供給してトランジスタQ31をオフし、右側のシフトレジスタにおいてereset信号を供給してRenノードの電位を低下させることにより、次のラインに対するＲｎの供給を停止させればよい。これにより、図6から明らかなように、左側のシフトレジスタの動作も２ライン先では完全に停止される。

このような構成を採用することにより、第１の実施の形態と同様に、シフトレジスタを構成するトランジスタのゲートには高電圧が印加され続けることはなく、アモルファスシリコントランジスタの劣化を防止できるとともに、二つのシフトレジスタを液晶表示画面の両側に配置することができるため、スペースに関して制限の多い装置、特に携帯型電話等の用途において、スペース効率の高い液晶表示装置を実現することができる。

実施の形態３

次に、図７ないし図９を参照して本発明にかかる液晶駆動装置の第３の実施の形態を説明する。

図７は本発明にかかる液晶駆動装置の第３の実施の形態における概略構成を示す図であり、他の実施の形態と同様にｎラインとｎ＋１ラインについて示している。参照番号6１および6２で示される左側の第１のシフトレジスタは所望のアドレスラインまで進めるためのシフトレジスタであり、この出力とスキャンを有効にするＳｃａｎ信号の論理和にさらに前ラインからのイネーブル信号の論理積により画素アレイ１０をライン駆動する信号を出力する、参照番号7１，7２で示される第２のシフトレジスタを備えている。この回路は、スキャンを有効にさせる信号とイネーブル信号を利用して高い駆動電圧を画素アレイに供給するようにしたものである。なお、図７には論理和ゲートＡＮＤと論理積ゲートＯＲが示されているが、これらは機能的に表現したものである。

具体的な回路を図８に示す。ここではラインｎについての構成を示しているが、他のラインでも同様の構成となっている。

５つのトランジスタＱ５１からＱ５５で構成される第１のシフトレジスタに相当する部分はイネーブル信号Ｒenを発生するが、Ｒｎを出力する部分を除き、トランジスタＱ１からＱ５により構成された図２のシフトレジスタ部分と回路的には全く同じ構成となっているため、参照番号を５０番台として対応させてある。したがって、図２で説明したのと全く同じ動作により、順次空スキャンを行い、当該ラインに達したときにそのラインをイネーブルにするRen信号が出力される。

この出力信号Ｒenは図５に示したのと同じ構成のイネーブルスイッチＱ３１に接続され、このトランジスタの他端側は第２のシフトレジスタの入力端となっている。なお、各ラインのイネーブルスイッチのゲートに対してscan信号を発生させる回路構成は、図５と全く同じであるので、同じ参照番号を付してその説明を省略する。

このイネーブルスイッチＱ３１の反対側の第２のシフトレジスタも第１のシフトレジスタとほぼ同様な構成となっているが、トランジスタＱ６１のドレインとＱ６２のソースの接続点であるノードＮ６１にはイネーブルスイッチQ31を介して供給されたイネーブル信号Ｒenが接続される。第２のシフトレジスタにより画素アレイ１０の当該ラインを駆動する出力Ｒｎが得られるようになっている。

図８の構成における動作を図９のタイミングチャートを参照して説明する。

第１のシフトレジスタでは１ラインごとにそのラインを有効にする信号が出力されており、ｎラインに対してもノードＮＥ５２には２段階に上昇したレベルのイネーブル信号Ｒenが現れている。しかしこのレベルの信号ＲenはイネーブルスイッチＱ３１がオンとならない限り第２のシフトレジスタには影響を及ぼさないので、いわゆる空スキャンを行うことになる。

図５の構成につき図６を用いて説明したように、当該ラインでScanEnable1信号およびScanEnable2信号が与えられることにより、トランジスタＱ３１はオンとなり、イネーブル出力Ｒenは前述したように第２のシフトレジスタの内部ノードＮ６１に印加される。このノードＮ６１は回路の内部端子であるから、ハイインピーダンスであり、このノードにはトランジスタＱ６１を介して前ラインの出力Ｒn-1が加算され、さらにキャパシタＣ６２とトランジスタＱ６３によるブートストラップ作用により、２段階で引き上げられるため、ノードＮ６２には例えば１５Ｖ程度の大きな電圧を発生させることができ、当該ラインから画素アレイを駆動させることができる。

この実施の形態では、イネーブル出力を第１のシフトレジスタで得、これをスキャン指示のあったときだけイネーブルスイッチを介して第２のシフトレジスタに接続し、この第２のシフトレジスタの作用によりライン駆動信号を発生させるようにしているので、部分駆動を容易に実現できるとともに、トランジスタのゲートには限られた時間しか高電圧が印加されず、アモルファスシリコンで形成されたトランジスタであっても劣化が著しく抑制されるため、長期にわたって安定した駆動動作を実現することができる。

以上の各実施の形態では、各シフトレジスタはほぼ同じ構成となっていたが、同様の作用を奏する変形等を適用することが可能である。

本発明の第１の実施の形態にかかる液晶駆動装置の概略構成を示すブロック図である。 図１の構成を詳細に示す回路図である。 図２における動作を説明するタイミングチャートである。 本発明の第２の実施の形態にかかる液晶駆動装置の概略構成を示すブロック図である。 図４の構成を詳細に示す回路図である。 図５における動作を説明するタイミングチャートである。 本発明の第３の実施の形態にかかる液晶駆動装置の概略構成を示すブロック図である。 図７の構成を詳細に示す回路図である。 図８における動作を説明するタイミングチャートである。

符号の説明

10 画素アレイ
21、22、41、42、51、52、61、62、71、72 シフトレジスタ
31,32 イネーブルスイッチ

Claims (10)

1. ドレインに前ラインのイネーブル出力データ（Ｒen−1）が供給され、ドレインとゲートが接続された第１のトランジスタ（Ｑ１）と、ゲートに次ラインのイネーブル出力（Ｒen+1）が供給されてソースにリセットレベル電圧（Ｖreset）が与えられ、ドレインに前記第１のトランジスタのソースが接続された第２のトランジスタ（Ｑ２）と、前記第１のトランジスタと前記第２のトランジスタの接続ノードであり、出力端をなす第１の接続ノード（Ｎ１）に一端が接続され、他端に反転されたパルス信号（ｉｎｖＰ）が与えられた第１のキャパシタ（Ｃ１）と、前記第１の接続ノードに一端が接続された第２のキャパシタ（Ｃ２）と、前記第１の接続ノードにゲートが接続され、ドレインにパルス信号（Ｐ）が与えられた第３のトランジスタ（Ｑ３）と、前記第１の接続ノードにドレインが接続され、ソースにはリセットレベル電圧が与えられた第４のトランジスタ（Ｑ４）と、前記第３のトランジスタのソースにドレインが接続され、ソースにはリセットレベル電圧が与えられた第５のトランジスタ（Ｑ５）とを備え、前記第４，第５のトランジスタの各ゲートにはリセット信号(ｒｅｓｅｔ)が入力され、前記第３のトランジスタと前記第５のトランジスタの接続点には前記第２のキャパシタの他端が接続されて、イネーブル出力を生じる第２の接続ノード（ＮＥ１）となっており、画像を表示する画素アレイのラインアドレスを進め、駆動すべき表示対象ラインについてのみイネーブル信号を出力し、少なくとも１つのパルス信号により駆動される第１のシフトレジスタと、
   前記第１のシフトレジスタでイネーブルとされたラインに対して、前記イネーブル信号に対応して当該ラインの駆動のための信号を出力する駆動手段とを備えたことを特徴とする液晶駆動回路。
2. 前記駆動手段は、前記第１の接続ノードにゲートが接続され、ソースにイネーブルパルス信号（Ｐｅ）が与えられた第６のトランジスタ（Ｑ６）と、前記第６のトランジスタのソースに接続され、ソースにはリセットレベル電圧が与えられた第７のトランジスタＱ７と、前記第６のトランジスタのソースと前記第７のトランジスタのドレインの接続点が出力（Ｒｎ）を取り出す出力ノードとなす、ライン駆動信号の通過を制御するトランジスタスイッチであることを特徴とする請求項１に記載の液晶駆動回路。
3. 前記駆動手段は、当該ラインのスキャンを許可するイネーブルスイッチと、前記第１のシフトレジスタのイネーブル信号出力が前記イネーブルスイッチを介して内部端子に接続され、その出力が前記画素アレイのライン駆動信号を出力する、前記第１のシフトレジスタと同様の構成を有する第２のシフトレジスタであることを特徴とする請求項１に記載の液晶駆動回路。
4. 前記駆動手段は、前記画素アレイの片側に配置されたことを特徴とする請求項２または３に記載の液晶駆動回路。
5. 前記駆動手段は、前記第１のシフトレジスタに対して、前記画素アレイの反対側に配置され、その出力が前記画素アレイのラインを駆動する信号を出力する、前記第１のシフトレジスタと同様の構成を有する第２のシフトレジスタと、前記第１のシフトレジスタと同じ側にあって、前記第１のシフトレジスタのイネーブル信号を前記画素アレイの当該ラインに接続するイネーブルスイッチと、を備えたことを特徴とする請求項１に記載の液晶駆動回路。
6. 前記第１のシフトレジスタは、そのイネーブル出力線に接続された補助容量（Ｃｄ）を備えたことを特徴とする請求項１ないし５のいずれかに記載の液晶駆動回路。
7. 前記第１のシフトレジスタは、前ラインにおけるイネーブル出力をもとに、段階的に変化する当該ラインのイネーブル出力を得る、トランジスタおよびそのゲート・ドレイン間に接続されたキャパシタにより構成されるブートストラップ回路を備えたことを特徴とする請求項1ないし５のいずれかに記載の液晶駆動回路。
8. 前記液晶駆動回路は、ガラス基板上に形成されたことを特徴とする請求項1ないし7のいずれかに記載の液晶駆動回路。
9. 前記液晶駆動回路を構成するトランジスタがアモルファスシリコンで形成されたことを特徴とする請求項１ないし８のいずれかに記載の液晶駆動回路。
10. 請求項１ないし９のいずれかに記載の液晶駆動回路と、この液晶駆動回路により駆動される画素アレイを備えた液晶表示装置。

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