JP5111815B2 - 多層構造を持つ埋め込みキャパシタコア - Google Patents

Description

この出願は、2005年9月19日に出願された暫定的な特許出願、シリアル No.60/718,382の「多層構造を持つ埋め込みキャパシタコア」を優先権主張するものである。

この発明は、多層構造を持つ埋め込みキャパシタコアおよび、多層構造を持つ埋め込みキャパシタコアの製造方法に関し、特に、プリント回路基板内に埋め込みできる埋め込みキャパシタコアに関する。

キャパシタは、電荷を保存するか、または吸収できる電気的デバイスである。電荷を保存する容量のために、キャパシタには、集積回路("IC)"を含む電気回路の設計と動作において広い適用を持つ。例として、IC自体は、信号処理などのようなICの動作のために他の部品と結合した数個のキャパシタを含むかもしれない。また、内部のキャパシタに加えて、ICは、電源を安定させるか、望ましくない変動を吸収するか、または信号干渉または雑音を抑えるために外部のキャパシタを当てにするかもしれない。例えば、プリント回路基板("PCB")に取り付けられたICは、またそれらの目的の１つのためにPCBに取り付けられるセラミックキャパシタと結合されてもよく、そのキャパシタは、公知の表面マウント技術("SMT")を使用することで取り付けられてもよい。代わりに、他のタイプのキャパシタは、回路基板上に取り付けられるか、その内部に取り付けられ、そして、それらのSMTキャパシタとして同様の効果を与えるために、ICに結合されてもよい。

一般に、ICと外部のキャパシタとの間の結合は、配線経路を構成することによって、達成され、これは、IC自体内部での結合に較べ、極めて大きい長さをもつかも知れない。ある適用では、巻回長または細い経路は、その経路自体にインダクタンスを生じ、望ましくないインダクタンスの影響は、ICの信号または動作に作用する。さらに、SMTキャパシタは、サイズが小さいが、また、キャパシタンスの範囲、それが扱うことができる信号周波数またはそれらの双方が制限され、設計要求を満足できるSMTキャパシタを見つけることは挑戦となる。また、ICの端子および配列される端子の密度の増大に伴い、外部のキャパシタとICを結合するための配線設計は別の大きな挑戦となるかもしれない。

したがって、回路基板などのような他の基板に埋め込むことができるキャパシタデバイスを提供することは望ましいかもしれない。多くの容量性の要素を持つ設計を提供することも望ましいかもしれず、ノイズ抑制のための周波数帯域を与えるために、他の適用のために実施されるために、異なる共振周波数を持つかもしれない。ICからキャパシタまたは容量性、誘導性ネットワークのような外部デバイスへの経路を減少させることも望ましいかもしれない。

この発明に基づく実施例は、埋め込まれたキャパシタデバイスを提供するかもしれない。埋め込みキャパシタデバイスは、第１の犠牲基板から移された第１の導電性フィルムによる第１の導電性パターンと、第２の犠牲基板から移された第２の導電性フィルムによる第２の導電性パターンと、および、第１及び第２の導電性フィルムの間の第１の誘電体層とを備える。第１の導電性パターンと第２の導電性パターンはともに第１の誘電性フィルムの中に固定され、第１の誘電性フィルムの一部が第１の導電性パターンと第２の導電性パターンとの間で積層されてもよい。

この発明に基づく別の実施例は、キャパシタデバイスを形成するための方法を提供する。その方法は、
第１のメタル基板を備える第１のキャリアを与えるステップと、
第１のメタル基板の一部の上に第１の導電性パターンを形成するステップと、
第２のメタル基板を備える第２のキャリアを与えるステップと、
第２のメタル基板の一部の上に第２の導電性パターンを形成するステップと、
少なくとも第１の導電性パターンと第２の導電性パターンとの間で、第１のキャリアと第２のキャリアとを第１の誘電性フィルムで結合するステップと、および、
キャパシタデバイスを得るために、第１のキャリアと第２のキャリアを除去するステップとを備え、
前記第１の導電性パターンは、第１のメタル基板より薄く、前記第２の導電性パターンは、第２のメタル基板より薄い。

この発明の実施例に基づく埋め込みキャパシタコアは、第１の組みのキャパシタデバイス、第２の組みのキャパシタデバイス、および第１の組みのキャパシタデバイスと第２の組みのキャパシタデバイスとの間の誘電性フィルム層を含むかもしれない。第１の組みのキャパシタデバイスは、少なくとも２つの導電性電極を備える第１の導電性パターンと、第１の導電性パターンの２つの導電性電極に対応する少なくとも２つの導電性電極を備える第２の導電性パターンとを備える。第１の導電性パターンと第２の導電性パターンはともに第１の誘電性フィルムの中へ固定され、そして第１の誘電性フィルムの一部は、第１の導電性パターンと第２の導電性パターンとの間で積層される。第２の組みのキャパシタデバイスは、少なくとも２つの導電性電極を備える第３の導電性パターンと、第３の導電性パターンの２つの導電性電極に対応する少なくとも２つの導電性電極を備える第４の導電性パターンとを備える。第３の導電性パターンと第４の導電性パターンはともに第２の誘電性フィルムの中へ固定され、そして、第２の誘電性フィルムの一部は、第３の導電性パターンと第４の導電性パターンとの間で積層される。１実施例では、埋め込みキャパシタコアは、回路基板内に埋め込まれ、そして、第１および第２の導電性パターンの導電性電極の少なくとも一方は、第３および第４の導電性パターンの導電性電極の少なくとも一方に電気的に接続される。

この発明に基づく実施例は、埋め込まれたキャパシタコアを形成するための方法を提供する。その方法は、第１のキャリア上に少なくとも２つの導電性電極を備える第１の導電性パターンを形成するステップと、第２のキャリア上に少なくとも２つの導電性電極を備える第２の導電性パターンを形成するステップと、少なくとも第１の導電性パターンと第２の導電性パターンとの間で、第１のキャリアと第２のキャリアとを第１の誘電層フィルムで結合するステップと、第１のキャリアと第２のキャリアとを除去するステップと、
少なくとも２つの導電性電極を備える第３の導電性パターンを、第３のキャリア上に形成するステップと、
少なくとも２つの導電性電極を備える第４の導電性パターンを、第４のキャリア上に形成するステップと、
少なくとも第３の導電性パターンと第４の導電性パターンとの間で、第３のキャリアと第４のキャリアとを第２の誘電層フィルムで結合するステップと、
第３のキャリアと第４のキャリアとを除去するステップと、
第１、第２、第３および第４の導電性パターンを結合するステップとを備え、
第２の導電性パターンの２つの導電性電極は、第１の導電性パターンの２つの導電性電極に対応し、
第４の導電性パターンの２つの導電性電極は、第３の導電性パターンの２つの導電性電極に対応し、
第２の導電性パターンおよび第３の導電性パターンは、それらの間に誘電性フィルム層を有する。１実施例では、埋め込みキャパシタコアは、回路基板内に埋め込まれ、そして、第１または第２の導電性パターンの少なくとも一方は、第３または第４の導電性パターンの少なくとも一方に電気的に結合される。

この発明に基づく実施例は、導体を誘電体層中に固定することを許可し、そして、薄いキャパシタコアを提供するかもしれない。この発明に基づく実施例は、回路基板の配線層およびグランドの配線層に接近または近接して、キャパシタコアを配置することを許可してもよい。この発明に基づく別の実施例は、少なくとも１つの埋め込みキャパシタコアを持つプリント基板を提供する。埋め込みキャパシタコアは、第１の組みのキャパシタ、第２の組みのキャパシタ、および、第１の組みのキャパシタと第２の組みのキャパシタとの間に誘電性フィルム層を含む。第１の組みのキャパシタは、少なくとも２つの導電性電極を備える第１の導電性パターンと、第１の導電性パターンの２つの導電性電極に対応する少なくとも２つの導電性電極を備える第２の導電性パターンと、および、第１の導電性パターンおよび第２の導電性パターンの間の第１の誘電性フィルムとを含む。第２の組みのキャパシタは、少なくとも２つの導電性電極を備える第３の導電性パターンと、第３の導電性パターンの２つの導電性電極に対応する少なくとも２つの導電性電極を備える第４の導電性パターンと、および、第３の導電性パターンおよび第４の導電性パターンの間の第２の誘電性フィルムとを含む。１実施例では、埋め込みキャパシタコアは回路基板内に埋め込まれ、そして、第１および第２の導電性パターンの導電性電極の少なくとも一方は、第３および第４の導電性パターンの導電性電極の少なくとも一方に電気的に接続される。

この発明に基づく更なる実施例は、少なくとも１つの埋め込みキャパシタコアを含むプリント基板を含む。それぞれの埋め込みキャパシタコアは、それぞれ多くの導電性電極を持ち、１つ以上の誘電体層の中に固定される多層導電性パターンを含む。特に、導電性パターンの多くの層は、１個以上のキャパシタを提供するために互いに積層されてもよい。

この発明の具体化の以下の記述は、添付された図面に関連して読まれた時、より明確に理解されるであろう。図面は発明のある具体化を例証する目的のためのものでる。しかしながら、この発明が示された正確な構成及び手段に限定されないことが理解されるべきである。

以下に詳述されるように、この発明に基づく実施例は、低い側面または薄さ、平面の導体を有するキャパシタデバイスを提供し、そのキャパシタデバイスは、適したまたは高い誘電率を持つ誘電性フィルム内に固定されてもよい。いくつかの例では、導体の低い側面または薄さ、平面形状は、誘電性フィルムが薄く、または導体が滑らかでなく、または平面でない時に発生するかも知れない短絡発生の可能性を低減する。キャパシタデバイスは、PCBの階層構造や厚さを大きく変えることなく、そのような設計のため非常に薄い構造を持ち、容易にPCBに埋め込むことができる。埋め込まれた設計はまた、表１で示した模範的仕様などのように、さまざまな要求に合致するように、配線経路を配置する際に容易さを与え、および/または、グランドおよびパワー配線およびキャパシタデバイスが柔軟的に載置されることを許容するかもしれない。

この発明に関する実施例は、埋め込まれたキャパシタコアを含み、それは、導電性パターンから形成された多層のキャパシタ構造を含むかもしれない。埋め込まれた結合用キャパシタ("EDC")として役立つように、埋め込まれたコアは、PCB内に埋め込むことができる。また、この発明に関する実施例は埋め込まれたキャパシタコアを形成するための方法を含む。いくつかの例では、それぞれ１個以上のキャパシタを含む、１個以上の埋め込まれたキャパシタコアは、ICのEDCとして役立つかもしれず、使用目的によっては、ICのパワー/グランドの反射または信号雑音を減少させるかもしれない。また、この発明に関する実施例は、一つ以上の埋め込まれたキャパシタコアを、ワイヤリングネットワークによる多層を持つPCBのある位置に設置するように、１つ以上の埋め込まれたキャパシタコアをPCBに取り込まれることを含む。

さらに、この発明に基づく実施例は、誘電体層の対向する面から導体が埋め込まれた高誘電率の誘電性の層を持つキャパシタデバイスを提供するかもしれず、これにより、導体と高いキャパシタンスの間の短い距離のキャパシタデバイスを提供する。いくつかの例では、キャパシタデバイスは、様々なアプリケーションのために、キャパシタコアとして基板かプリント板に埋め込まれるかもしれない。また、この発明に基づくいくつかの実施例は、広範囲の周波数帯域幅を提供するために、異なった共振周波数を持つ多くのキャパシタを提供するかもしれず、それは、ノイズ抑圧または他の適用のために採用される。いくつかの実施例は、キャパシタを提供し、一つ以上のICからキャパシタまたは容量性・誘導性のネットワークのような外部デバイスへの配線経路を減じるために、そのキャパシタは、回路基板またはプリント基板に埋め込まれた高誘電率の誘電性の層の対向する面から埋め込まれる導体を有する。

ICの設計では、電流は、パワー、グランドおよび他の信号端末に流れる。残念ながら、誤った信号が、パワー/グランドの反射および電圧/電流のスイッチング雑音のため起こるかもしれない。減結合キャパシタ回路のような、適した外部回路は、回路動作でそれの望ましくない影響を最小にするために、パワー端子での望ましくない反射または信号ノイズに貢献するか、または減結合する。望ましくないパワー端子の反射または信号雑音の減少または除去は、ICまたはシステムによって引き起こされた電磁干渉(EMI)を抑えるかもしれず、このことは他の周りの回路またはシステムに影響を持つ。

図１は、PCB 4に取り付けられるかもしれないIC 2のための外部の減結合キャパシタ構成に関する例を例証する。図１を参照すると、lC 2の１組以上のパワーか信号の端子は、１つ以上の外部の容量性ロープと結合されてもよい。例えば、IC 2のパワー端子VDDは、PCB4の下側の配線層に接続された１つのキャパシタ電極まで配線されるかもしれず、そして、IC 2のグランド端子VGは、PCB 4の上側の配線層に接続された別のキャパシタ電極に配線されるかもしれない。しかしながら、ある適用に対しては、図示した構成は、キャパシタへの長い配線経路から生じる多すぎるインダクタンスがあるかもしれず、そして、インダクタンスの影響は、いくつかの例において望ましくないグランドまたはパワーの反射を減少させる際に、外部のキャパシタの効果に影響を与えるかもしれない。

下の表１は、例示的なPCBの特性を示す。
表１：例示的なPCBの電気的特性

例証されるように、PCBを通る配線経路のインピーダンスは、およそ54から60オームの範囲にあるかもしれない。しかしながら、適切なインピーダンス制御を達成するために、PCB配線経路または層は、適切なインピーダンスレベルを支持するように適切に設計されるべきである。インピーダンスを制御する多層配線の伝統的な設計は、一般的な回路信号では適切であるかもしれないが、パワー電流ではそうでない。図２は、PCB内に導電性の層を形成する模範的構造を例証する。図２を参照すると、グランド端子を結合するために、グランド層は、PCBの上部で組み込まれ、そして、電圧層は、パワー端子の一つを結合するためにPCBの下側の部分で組み込まれてもよい。

図３は、埋め込みキャパシタコア100に関する実施例を例証する。この実施例で例証されるように、埋め込みキャパシタコア100は、複数のサブの基板を含み、それの各々はこの実施例では、１組のキャパシタを含むかもしれない。例えば、埋め込みキャパシタコア100は、第１の組みのキャパシタ10、第２の組のキャパシタ20、第Nの組みのキャパシタ90までを含み、それの各々は、この実施例では、１組のキャパシタを含む。図３を参照すると、第１の組みのキャパシタ10は、２つ以上の導電性電極を持つ第１の導電性パターン12、また第１の導電性パターン12に対応する２つ以上の導電性電極を持つ第２の導電性パターン14を含むかもしれない。２つの導電性パターン12と14の間には、第１の誘電性フィルムがあり、それは有機的な材料16を含むかもしれない。“対応する”の用語は、いくつかの実施例では、２つの電極間の相互作用のような機能的な対応または、２つの電極の位置およびサイズのような物理的な対応を含むことができる。第１の組みのキャパシタ10と同様に、第２の組みのキャパシタ20は、２つ以上の導電性電極を持つ第３の導電性パターン22および、また第３の導電性パターン22に対応する２つ以上の導電性電極を持つ第４の導電性パターン22を含むかもしれません。同様に２つの導電性パターン22と24の間には、第２の誘電体フィルムがあり、それは有機的な材料を含むかもしれない。

上で例証された２つ以上のキャパシタをスタックにするために、相間の誘電体フィルム1Oaは、第１の組みのキャパシタ10と第２の組みのキャパシタ20との間に備えることができる。上で述べたように、埋め込みキャパシタコア100はPCB内に埋め込まれてもよい。さらに、図４で例証された導電性パターンが単に説明に役立つ例であり、導電性パターンの各層および誘電体フィルムは、キャパシタンス、動作周波数、IC端子位置などの種々の設計考察のために形状、サイズおよび厚さが変化することに気付くべきである。１つの実施例では、第３の組みのキャパシタを形成するために、第１および第２の導電性パターン10の導電性電極の少なくとも一方は、第３および第４の導電性パターンの導電性電極の少なくとも一方に電気的に接続できる。いくつかの実施例では、第１、第２、第３および第４は、およそ５μmからおよそ３０μmの間の厚さを持ち、誘電体フィルムの各々は、およそ１０μmからおよそ５０μmの間の厚さを持ち、そして、中間層は、およそ５μmからおよそ５０μmの間の厚さを持つ。組み10と20のような２つ以上のキャパシタの組みのストックされた構造であっても、非常に薄い埋め込まれたキャパシタコアがいくつかの例で備えられているかもしれない。

電極を備えるために、第１、第２、第３および第４は、金属のような導電性材料を含み、そして、一つの実施例では銅が使用される。誘電性フィルム16と26として、異なった誘電体材料が使用されてもよい。１実施例では、第１および第２の誘電性フィルム16と26の少なくとも一方は、有機的な材料であり、10から500の間の誘電率を持つ。１実施例では、その誘電率は少なくとも10である。有機物質の使用は、埋め込みキャパシタコアの構成を容易にし、そして適切な誘電性の特性を提供するかもしれない。１つの例では、第１および第２の誘電性フィルムの少なくとも一方は、BaT03を含むエポキシの材料を含むかもしれない。いくつかの例では、第１の組みのキャパシタ10を第２の組みのキャパシタ20に結合するために、結合層は、図３の中間層の誘電性フィルム10aの一部として役立つか、または一部として含まれる。さらに、結合層は、誘電性フィルムとして役立ち、かつ、隣接している電極と結合して適切なレベルのキャパシタンスを提供するために、3から500の間の値の誘電率のような高い誘電率をもつようにしてもよい。１つの例では、有機的な結合材料が使用され、そして、少なくとも3の誘電率を持つかもしれない。

第１、第２、第３および第４の導電性パターンの電極の間のキャパシタの形成は、多くの可能性がある。電極の結合および構成によって、図３で例証された埋め込みキャパシタコア100は、すべての電極によって共同で形成された単一のキャパシタを、または、電極対から形成された多くの別々のキャパシタを提供するかもしれない。図４は、組み10と組み20の別々の電極がどう結合されるかを例証する実施を示す。いくつかの実施例では、一つ以上のキャパシタを提供するために、電極は“密”に結合されてもよい。例えば、組み10と組み20は、単一のキャパシタまたは２つ以上のキャパシタとして結合される複数のキャパシタを提供してもよい。１実施例では、電極A1からA6は、一つの端子として一緒に結合され、電極B1からB6は、他の端子として一緒に結合され、これにより、少なくともA1-B1, A2-B2, A3-B3, A4-B4, A5-B5, A6-B6, A1-B2, B2-A3, B1-A2, A2-B3, B1-A4, A2-B5, B3-A6, A4-B5, B5-A6, B4-A5, および A5-B6 の電極対のそれぞれの間にキャパシタを形成する。

別の実施例では、電極 A1 から A3が第１の端子に一緒に結合され、電極 B から B3が第２の端子に一緒に結合され、これにより、少なくともA1-B1, A2-B2, A3-B3, A1-B2, B2-A3, B1-A2, および A2-B3 の電極対の間でキャパシタを形成する。従って、組み10は、対の端子間に結合された単一のキャパシタを提供する。また、電極 A4 から A6 をICの第３の端子に一緒に結合でき、そして、電極 B1 から B3 をICの第４の端子に一緒に結合でき、これにより、少なくとも A4-B4, A5-B5, A6-B6. A2-B5, B3-A6, A4-B5, B5-A6, B4-A5 の電極対の間にキャパシタを形成する。組み20は、別の対のIC端子間に結合された単一のキャパシタを提供してもよい。 したがって、埋め込みキャパシタコアはこの構成下で２個の別々のキャパシタを提供するかもしれない。

したがって、導電性パターンおよびこれらの導電性パターン内の電極の結合は、埋め込まれた減結合キャパシタまたは他の容量性デバイスのいずれかのように、異なる設計要求に適合するために、多くの方法で設計できる。上の実施例は単に例示的なものであり、この明細書の教示に基づく異なる適用に対し、種々の設計変更が当業者により実施できる。

図５Ａ−５Ｇは、埋め込みキャパシタコアを形成する実施例を例証する。図５Ａを参照すると、埋め込みキャパシタセットを形成するための方法は、第１のキャリア12c上に少なくとも２つの導電性電極を備える第１の導電性パターン12を形成するステップと、および、第２のキャリア142c上に少なくとも２つの導電性電極を備える第２の導電性パターン14を形成するステップを含む。１実施例では、第２の導電性パターン14の２つの導電性電極は、第１の導電性パターン12の２つの導電性電極に対応してもよい。図５Ｂを参照すると、この方法は次に、少なくとも第１の導電性パターン12および第２の導電性パターン14との間の第１の誘電性フィルム16で、第１のキャリア12cと第２のキャリア14cを結合するステップを備える。図５Ｃを参照すると、第１のキャリア12cと第２のキャリア14cは、除去されてもよく、それにより、第１のキャパシタコアのセット１０を提供する。

言い換えれば、上で例証されたプロセスを使用することによって、薄い構造と、より高いキャパシタンスがある１個以上のキャパシタを持っているキャパシタデバイスを提供するかもしれない。１実施例では、そのようなキャパシタデバイスは、犠牲基板から移された第１の導電性の薄いフィルムによる第１の導電性パターンを含み、第１の導電性の薄いフィルムは、適用、キャパシタの設計および製造プロセスに依存して、数マイクロメータから数100マイクロメータの厚みを持つ。また、キャパシタデバイスは、第２の犠牲基板から移された第２の導電性の薄いフィルムによる第２の導電性パターンを含み、第２の導電性の薄いフィルムは、適用、キャパシタの設計および製造プロセスに依存して、数マイクロメータから数100マイクロメータの厚みを持つ。いくつかの実施例では、第１の導電性フィルム、第２の導電性フィルムまたは双方として、少なくとも厚く5、30または50マイクロメータであるものなどのような少なくとも5マイクロメータの導電性フィルムを使用することができる。そして、第１の導電性パターンと第２の導電性パターンはともに、第１の誘電性フィルムの中に固定され、そして、第１の誘電性フィルムは、第１の導電性パターンと第２の導電性パターンとの間に積層される。

いくつかの実施例では、上で示したプロセスにより、あるように、第１の犠牲基板、第２の犠牲基板または双方は、それらの上に第１の導電性パターン、第２の導電性パターンまたは双方を形成し、そして、第１及び第２の導電性パターンを第１の誘電性フィルム内に固定するめに備えられた金属基板を含む。 第１および第２の導電性パターンまたはそれらの一方は、導電性パターン固定プロセスまたは他の導電性パターン転写プロセスにより、第１の誘電性フィルム内に固定されてもよい。第１及び第２の導電性パターンまたはそれらの一方は、電気的なプレートまたは銅がコーティングされたフィルムのような銅を含む。いくつかの例では、第１の誘電性フィルムは、少なくとも10の誘電率を持っている有機的な誘電性のフィルムなどのような有機的な誘電性フィルムを含むかもしれない。

同様のプロセスは、図５Ｆの第２のキャパシタの組み20を提供するために使用されてもよい。図５Ｄを参照すると、第３のキャリア22c上に少なくとも２つの導電性電極を備える第３の導電正パターン22を形成するステップと、第４のキャリア24c上に少なくとも２つの導電性電極を備える第４の導電正パターン24を形成するステップとを含む。１つの例では、第４の導電性パターン24の２つの導電性電極は、第３の導電性パターン22の２つの導電性電極に対応するかもしれない。図５Ｅを参照すると、その方法は従って、少なくとも第３の導電性パターン22および第４の導電性パターン24の間の第２の誘電性フィルム26で、第３のキャリア22cと第４のキャリア24cを結合するステップを含む。
そして、図５Ｆを参照すると、第３のキャリア22c、および第４のキャリア24cが除去されてもよい。

図５Ｇを参照すると、第１のキャパシタの組み10は、次に第２のキャパシタ20の上に、それらの間の中間層10aで積層される。言い換えれば、第１、第２、第３および第４の導体パターン12、14、22、および24は、図示した例にある第２の導電性パターンと第３の導電性パターンとの間の中間イラスト入りの例の中の2番目の導体パターンと3番目の導体パターンの間の相互層の誘電性のフィルムで共に接合され層る。上で述べたように、キャパシタの組み10および20のような２つ以上のキャパシタの組みを持つかも知れない埋め込みキャパシタコアは回路基板の中で埋め込まれるかもしれません。上で述べたように、埋め込みキャパシタコア(キャパシタの組み10と20のような２つ以上のキャパシタの組みを持つ)は、回路基板の中に埋め込まれるかもしれない。さらに、少なくとも第１または第２の導電性パターン12か14の導電性電極の一方は、電気的に少なくとも第３または第４の導電性パターン22か24の導電性電極の一方に結合されるかもしれない。

上で述べたように、埋め込みキャパシタコアは、埋め込まれた減結合キャパシタを提供するために、いくつかの例では、プリント板の中に取り込まれてもよい。電極を提供するために、第１、第２、第３、および第４の導電性パターン12、14、22、および24は、銅を含む金属などのように導体材料を含む。いくつかの例では、固定の銅パターンか銅を含むパターンは、犠牲キャリアを通して高い誘電率の誘電性の層の中で形成されてもよい。そのキャリアは、キャパシタの構成の形成の間に、導電性パターンを支持するための基板として役立ち、後で取り外されてもよい。 従って、そのキャリアは、後で取り除けることができる一方、導電性パターンまたはそれの大半を大部分を保護する材料で形成できる。いくつかの例では、異なった銅、または異なった品質か特性がある銅でキャリアと導電性パターンを作ることができる。例えば、より厚い金属か銅の層は、材料の移動を容易にするキャリヤーとして役立つかもしれない。電気的なプレートまたは銅がコーティングされたフィルムは、薄い導電性パターンとして役立ち、リソグラフィおよびエッチングプロセスの結合のような公知のプロセスにより決定されたパターンを持つかも知れない。いくつかの例では、キャパシタデバイスのための導電性パターンフィルムは、広い範囲の厚さ持つかもしれない。 例えば、導電性パターンフィルムは、5、10、数ダース、または少ないまたは数百のマイクロメータの厚みがあるかもしれない。１つの例では、導電性パターンフィルムは、少なくとも５マイクロメータである。この発明に基づく例は、固定された導体を持つ薄い構造の高いキャパシタンスに提供するかもしれない。導電性パターンが決定された後、エッチングか他のプロセスにより、キャリアの銅を取り除くかもしれない。

埋め込みキャパシタコアに対して上で述べたように、誘電体のものを含む異なる誘電体材料が、誘電体フィルム16および26_として使用されるかもしれない。１つの例では、少なくとも第１および第２の誘電体フィルム16と26の一方は、少なくとも10の誘電率を持っているかもしれない。有機物質の使用は、埋め込みキャパシタデバイスの形成を容易にし、かつ、適切な誘電性の特性を提供するかもしれない。例えば、図５Ｂおよび５Ｅを参照すると、２つのキャリアまたは２組の導電性パターンを結合するプロセスの間、有機誘電体材料は、エアギャップを過剰にコーティングすることなく、かつ、極めて高い処理温度を要求することなく、導電性パターンを十分に覆うように、幾分、流れることができるか、フレキシブルになることができる。例えば、800℃のような高い温度のプロセスは(これは伝統的なセラミックキャパシタを作るプロセスに使用されるかもしれない)、避けることができ、およそ200℃の低温のプロセスまたは、およそ150℃から400℃の範囲を使用することができる。１つの例では、少なくとも第１および第２の誘電性フィルムの一方は、BaT0₃を含むエポキシ材料を含むかもしれない。いくつかの例では、結合層は、第１の組みのキャパシタ10と第２の組みのキャパシタ20を結合するために、図５Ｇの中間層の誘電性フィルム10aの一部として役立つかもしれない。上で気付くように、結合層は、誘電性フィルムとして役立ち、そして隣接している電極との結合で適切なレベルのキャパシタンスを提供するために、少なくとも３の誘電率のような高い誘電率があるかもしれない。 1つの例では、有機的な結合素材が使用されるかもしれない。

図６は、PCB4内でIC 2a及び2bに結合しているキャパシタに関する例を例証する。図示した設計は、熱硬化層(P.P.), FR4 コア、 P.P、 FR4 コア、および P.P.層の間にスタックされる４つの配線層を持つ。配線層の間に、トップの層6aはIC 2aおよび2bのパワー端子に結合され、そして底部の層6bは、IC 2aおよび2bのグランド端子に結合される。これらの配線層を用いると、 パワー及びグランド端子は、１個以上のキャパシタに結合することができる。しかしながら、そのような構成は、パワー端子からキャパシタ、およびグランド端子からキャパシタへの配線経路に、等しくない長さを呈する。例えば、IC 2aに関して、パワー端子からキャパシタへの配線経路はグランド端子からキャパシタへの配線経路より短い。いくつかの場合、この設計は、IC 2aに対するにいくらかの望ましくないグランド反射を引き起こすかもしれない。対照的に、IC 2bに関して、パワー端子からキャパシタへの配線経路は、グランド端子からキャパシタへの配線経路より長い。いくつかの場合、この設計は、IC 2bに対していくらかの望ましくないパワー反射を引き起こすかもしれない。さらに、IC 2aに対する非常に長いグランドからキャパシタへの配線経路、IC 2ab対する非常に長いパワーからキャパシタへの配線経路、スルー viaのような重要な双方の垂直経路は、望ましくないインダクタンスを生成し、いくつかの例では、何らかのパワーかグランドの反射につながるかもしれない。

上のいくつかの例に述べられた問題を避けるために、１つ以上の埋め込みキャパシタコアは、PCB内で左右対称の構成で埋め込むことができる。埋め込みキャパシタコアの多層設計は、大きいスペースやPCBの厚さを必要としないで、いくつかの例で望ましい容量性の効果を提供するかもしれない。図７は、PCB 200内で、IC 400aと400bに結合している埋め込みキャパシタコアの例を示す。この例では、埋め込みキャパシタコア210は、PCB200の中央の層の近く、または、そこに埋め込まれる。パワーおよびグランドの配線層21Oaおよび210bは、埋め込みキャパシタコア210の端子に接近するか近接して位置し、かつ、その端子に個別に結合される。

それらの２つの配線層に加えて、PCB 200は、IC 400aと400bの間で、図７で示された他の２つから４つの配線層などのような追加的な配線層を含むかもしれない。この構成下では、IC 400aから埋め込みキャパシタコア210へのパワーおよびグランド層の接続は、ほぼ等しい長さを持つ。同様に、IC 400bから埋め込みキャパシタコア210へのパワーおよびグランド層の接続は、ほぼ等しい長さを持つ。そのような構成は、より良い一様性をキャパシタカップリングに提供するかもしれず、その結果、より良い反射かノイズ低減効果を提供し、いくつかの場合に望ましくないインダクタンスを回避する。例として、埋め込みキャパシタコア自体は、平行に、直列に、または双方の組み合わせにして結合された、多くのキャパシタの組み合わせであってもよい。また、埋め込みキャパシタコアは、２組以上の別々のキャパシタを提供するために、２個以上の外部の結合を持つように設計されるかもしれない。

図８は、PCB 300内で、IC 400aと400bに結合している埋め込みキャパシタコアを提供する別の例を例証する。この例では、２つの埋め込みキャパシタコア310と320は、共にPCB 300内に埋め込まれ、一方は、PCB 300のトップの近傍に、他方はPCB 300の底部の近傍にある。パワーおよびグランドの配線層31Oaおよび31Obは、埋め込みキャパシタコア310の端子に接近もしくは近接して位置し、そして、その端子へ別々に結合され、そしてパワーおよびグランドの配線層312aおよび32Obは、埋め込みキャパシタコア320の端子に接近もしくは近接して位置し、そして、その端子へ別々に結合される。１つの例では、パワーおよびグランドの配線層310aと310bは、IC 400aと結合され、そして、パワーおよびグランドの配線層320aと320bは、IC 400bと結合される。この構成は、ICのために短い配線経路をキャパシタに提供し、ICからキャパシタへの長い配線経路によって引き起こされたインダクタンスの影響を低減する。図７の構成と同様に、図８の構成もまた、左右対称の構造を提供し、これは、ある場合に、システムの設計または信号での不平衡または干渉を低減する。

それらの４つの配線層に加えて、PCB 200は、配線層31Obと320aの間の図８で示された他の２つの層などのように、追加的な配線層を含むかもしれない。この構成下では、IC 400aから埋め込みキャパシタコア310までのパワーおよびグランドの配線層は、ほぼ等しい長さをもつ。同様に、IC 400bから埋め込みキャパシタコア320までのパワーおよびグランドの配線層もほぼ等しい長さをもつ。更に、コア310のIC 400aへの接近およびコア320のIC 400bへの接近も、端子から埋め込みキャパシタコアへの配線経路を短くする。いくつかの例では、ICからの端子は、ICの下にあるPCBの領域内に埋め込まれたキャパシタに直接に接続されてもよい。図８で例証されたそのような構成および他の構成は、より良い一様性をキャパシタ結合に与えるかもしれ図、それにより、ある場合には、より良好なノイズ低減効果を与え、そして望ましくないインダクタンスを回避する。実施例のように、埋め込みキャパシタコア31O および 320自体の各々は、並列に、直列に、または双方の組み合わせで結合された多数のキャパシタの結合であってもよい。また、埋め込みキャパシタコアは、２組以上の別々のキャパシタへの２つ以上の結合を持つように設計されてもよい。

上の図示の観点から、PCBの構成は、１つ以上の埋め込みキャパシタコアを含み、かつ、回路またはPCBに結合されたICに対する１つ以上の機能を与えるように種々の方法で設計されてもよい。例えば、キャパシタの厚さ、キャパシタンス、個数、電極の設計および埋め込みキャパシタコア内の電極のパターンは、種々の適用の要求に基づき変更されてもよい。同様に、埋め込みキャパシタコアの個数、層数、配線数または相互結合層、配線パターンキャパシタへの結合および、異なる層の厚さも種々の適用の要求に基づき変更されてもよい。変更されてもよい。

上で述べたように、埋め込みキャパシタコア、その構成、その形状、および関連する適用に関する例が提供される。当業者は、ここで説明された広い発明の概念からそれることなく、上で述べた実施例を変形できることに理解するであろう。従って、この発明は、開示した特定の実施例で限定されるのではなく、この発明の範囲は添付されたクレームにより限定される趣旨および範囲内で変形をカバーするように意図される。

外部の減結合キャパシタとICを結合するための模範的構成の横断面の図を例証する。 PCB内の導電性層を形成する模範的構造の横断面の図を例証する。 埋め込みキャパシタコアに関する実施例の横断面の図を例証する。 ２つの別々のコアの別々の電極の横断面の図を例証する。 埋め込みキャパシタコアを形成する実施例の横断面の図を例証する。 ICに結合しているキャパシタを提供する実施例の横断面の図を例証する。 ICに結合している埋め込みキャパシタコアを提供する実施例の横断面の図を例証する。 ICに結合している埋め込みキャパシタコアを提供する別の実施例の横断面の図を例証する。

符号の説明

IC：2
PCB：4
第１の組みのキャパシタ：10
中間層の誘電体フィルム：1Oa
第１の導電性パターン：12
第１のキャリア：12c
第２の導電性パターン：14
第２のキャリア：14c
第２の組のキャパシタ：20
埋め込みキャパシタコア：100

Claims (28)

1. 第１の組みのキャパシタは、
   少なくとも２つの導電性電極を備える第１の導電性パターンと、
   第１の導電性パターンの２つの電極に対応する少なくとも２つの導電性電極を備える第２の導電性パターンと、
   第１の導電性パターンと第２の導電性パターンの間の第１の誘電性フィルムとを備え、
   第１の導電性パターンおよび第２の導電性パターンは、第１の誘電性フィルム内に固定され、そして、第１の誘電性フィルムの一部は、第１の導電性パターンと第２の導電性パターンとの間、第１の導電性パターンの少なくとも２つの導電性電極の間、および第２の導電性パターンの少なくとも２つの導電性電極の間、に積層され、
   第２の組みのキャパシタは、
   少なくとも２つの導電性電極を備える第３の導電性パターンと、
   第３の導電性パターンの２つの電極に対応する少なくとも２つの導電性電極を備える第４の導電性パターンと、
   第３の導電性パターンと第４の導電性パターンの間の第２の誘電性フィルムとを備え、
   第３の導電性パターンおよび第４の導電性パターンは、第２の誘電性フィルム内に固定され、そして、第２の誘電性フィルムの一部は、第３の導電性パターンと第４の導電性パターンとの間、第３の導電性パターンの少なくとも２つの導電性電極の間、および第４の導電性パターンの少なくとも２つの導電性電極の間、に積層され、
   層間誘電性フィルムは、第１の組のキャパシタと第２の組のキャパシタの間に配置され、
   埋め込みキャパシタコアは、回路基板内に埋め込まれ、そして、第１または第２の導電性パターンの少なくとも一方の導電性電極は、第３または第４の導電性パターンの少なくとも一方の導電性電極に電気的に結合されることを特徴とする埋め込みキャパシタコア。
2. 埋め込み減結合キャパシタを提供するために、プリント回路基板内に組み込まれる請求項１に記載の埋め込みキャパシタコア。
3. プリント回路基板の中央の層、または前記層近傍においてプリント回路基板内に組み込まれる請求項１に記載の埋め込みキャパシタコア。
4. プリント回路基板は、埋め込みキャパシタコアに接近または近傍の位置するパワー配線層およびグランド配線層を持つ請求項３に記載の埋め込みキャパシタコア。
5. 請求項１に記載の埋め込みキャパシタであり、そのような埋め込みキャパシタコアのフタツハ、プリント回路基板内に組み込まれ、第１のものは、プリント回路基板のトップ部の近くにあり、第２のものは、プリント回路基板の底部の近くにある埋め込みキャパシタコア。
6. 第１、第２、第３および第４の導電性パターンは銅を備える請求項１に記載の埋め込みキャパシタコア。
7. 第１および第２の誘電性フィルムの少なくとも一方は、少なくとも１０の誘電率を持つ請求項１に記載の埋め込みキャパシタコア。
8. 第１および第２の誘電性フィルムの少なくとも一方は、ＢａＴＯ_３含有のエポキシ材料を備える請求項１に記載の埋め込みキャパシタコア。
9. 層間誘電性フィルムは、少なくとも３の誘電率を持つ結合層を備える請求項１に記載の埋め込みキャパシタコア。
10. 第１の組のキャパシタは、
    少なくとも２つの導電性電極を備える第１の導電性パターンと、
    第１の導電性パターンの２つの電極に対応する少なくとも２つの導電性電極を備える第２の導電性パターンと、
    第１の導電性パターンと第２の導電性パターンの間の第１の誘電性フィルムとを備え、
    第１の導電性パターンおよび第２の導電性パターンは、第１の誘電性フィルム内に固定され、そして、第１の誘電性フィルムの一部は、第１の導電性パターンと第２の導電性パターンとの間、第１の導電性パターンの少なくとも２つの導電性電極の間、および第２の導電性パターンの少なくとも２つの導電性電極の間、に積層され、
    第２の組のキャパシタは、
    少なくとも２つの導電性電極を備える第３の導電性パターンと、
    第３の導電性パターンの２つの電極に対応する少なくとも２つの導電性電極を備える第４の導電性パターンと、
    第３の導電性パターンと第４の導電性パターンの間の第２の誘電性フィルムとを備え、
    第３の導電性パターンおよび第４の導電性パターンは、第２の誘電性フィルム内に固定され、そして、第２の誘電性フィルムの一部は、第３の導電性パターンと第４の導電性パターンとの間、第３の導電性パターンの少なくとも２つの導電性電極の間、および第４の導電性パターンの少なくとも２つの導電性電極の間、に積層され、
    層間誘電性フィルムは、第１の組のキャパシタと第２の組のキャパシタの間に配置され、
    埋め込みキャパシタコアは、回路基板内に埋め込まれ、そして、第１または第２の導電性パターンの少なくとも一方の導電性電極は、第３または第４の導電性パターンの少なくとも一方の導電性電極に電気的に結合されることを特徴とする埋め込みキャパシタコアを含むプリント回路基板。
11. プリント回路基板の中央の層、または前記層近傍においてプリント回路基板内に組み込まれる請求項１０に記載のプリント回路基板。
12. プリント回路基板は、埋め込みキャパシタコアに接近または近傍に位置するパワー配線層およびグランド配線層を持つ請求項１１に記載のプリント回路基板。
13. プリント回路基板内に組み込まれる第２の埋め込みキャパシタコアを更に備え、第１の埋め込みキャパシタコアは、プリント回路基板のトップ部の近くにあり、第２の埋め込みキャパシタは、プリント回路基板の底部の近くにある請求項１０に記載のプリント回路基板。
14. 埋め込まれたキャパシタコアを形成するための方法であり、
    第１のキャリア上に少なくとも２つの導電性電極を備える第１の導電性パターンを形成するステップと、
    第２のキャリア上に少なくとも２つの導電性電極を備える第２の導電性パターンを形成するステップであって、第２の導電性パターンの２つの導電性電極は、第１の導電性パターンの２つの導電性電極に対応するステップと、
    少なくとも第１の導電性パターンと第２の導電性パターンとの間で、第１のキャリアと第２のキャリアとを第１の誘電性フィルムで結合して、第１の誘電体フィルムの一部を、第１の導電性パターンと第２の導電性パターンとの間、第１の導電性パターンの少なくとも２つの導電性電極の間、および第２の導電性パターンの少なくとも２つの導電性電極の間、に積層するステップと、
    第１のキャリアと第２のキャリアとを除去するステップと、
    第３のキャリア上に少なくとも２つの導電性電極を備える第３の導電性パターンを形成するステップと、
    第４のキャリア上に少なくとも２つの導電性電極を備える第４の導電性パターンを形成するステップであって、第４の導電性パターンの２つの導電性電極は、第３の導電性パターンの２つの導電性電極に対応するステップと、
    少なくとも第３の導電性パターンと第４の導電性パターンとの間で、第３のキャリアと第４のキャリアとを第２の誘電性フィルムで結合して、第２の誘電体フィルムの一部を、第３の導電性パターンと第４の導電性パターンとの間、第３の導電性パターンの少なくとも２つの導電性電極の間、および第４の導電性パターンの少なくとも２つの導電性電極の間、に積層するステップと、
    第３のキャリアと第４のキャリアとを除去するステップと、
    第１、第２、第３および第４の導電性パターンを結合するステップであって、第２の導電性パターンと第３の導電性パターンとはその間に層間誘電体を有するステップと、を備え、
    埋め込みキャパシタコアは、回路基板内に埋め込まれ、そして、第１または第２の導電性パターンの電極の少なくとも１つは、第３または第４の導電性パターンの電極の少なくとも１つに電気的に結合される方法。
15. 埋め込み減結合キャパシタを提供するために、埋め込みキャパシタコアをプリント回路基板内に組み込むステップを更に備える請求項１４に記載の方法。
16. 第１、第２、第３および第４の導電性パターンの少なくとも一つは銅を備える請求項１４に記載の方法。
17. 第１および第２の誘電性フィルムの少なくとも一つは、少なくとも１０の誘電率を持つ請求項１４に記載の方法。
18. 第１および第２の誘電性フィルムの少なくとも一つは、ＢａＴＯ_３含有のエポキシ材料を備える請求項１４に記載の方法。
19. 層間誘電性フィルムの少なくとも一つは、１０以上の誘電率を持つ結合層を備える請求項１４に記載の方法。
20. 複数の第１電極を含む第１パターン導電性フィルムと、
    複数の第２電極を含む第２パターン導電性フィルムと、
    上面と底面とを有する誘電性フィルムと、を含み、
    第１パターン導電性フィルムは誘電性フィルムの上面に固定されて、第１パターン導電性フィルムの上面が誘電性フィルムの上面と同一平面となり、第２パターン導電性フィルムは誘電性フィルムの底面に固定されて、第２パターン導電性フィルムの底面が誘電性フィルムの底面と同一平面となり、
    誘電性フィルムの一部は第１電極と第２電極の間、第１の導電性電極の間、および第２の導電性電極の間、に挟まれ、
    それぞれの第２パターン導電性フィルムは下方に設けられ、それぞれの第１パターン導電性フィルムと対応するように配置されて、全ての第１電極と全ての第２電極により１つの垂直のキャパシタが共に形成され、または電極ペアから複数の分離したキャパシタが分離して形成され、
    電極ペアは、第１電極の少なくとも１つと第２電極の少なくとも１つ、または隣り合う第１電極の２つにより形成されたペア、または隣り合う第２電極の２つにより形成されたペア、またはそれらの組み合わせ、を含む、キャパシタデバイス。
21. 上面と底面とを有する回路基板と、
    回路基板に組み込まれた請求項２０にかかる第１キャパシタデバイスと、を含む回路基板中の埋め込みキャパシタコア。
22. 第１キャパシタデバイスは、回路基板の中央の層またはその近傍に配置される請求項２１に記載の回路基板中の埋め込みキャパシタコア。
23. 回路基板は、埋め込みキャパシタコアの近傍に、または隣り合って配置されたパワー配線層とグラウンド配線層とを有する請求項２１に記載の回路基板中の埋め込みキャパシタコア。
24. 更に、回路基板に組み込まれた請求項２０にかかる第２キャパシタデバイスを含み、
    第１キャパシタデバイスは、回路基板の上面近傍に配置され、
    第２キャパシタデバイスは、回路基板の底面近傍に配置された、請求項２１に記載の回路基板中の埋め込みキャパシタコア。
25. 複数の第１電極を含む複数の第１パターン導電性フィルムを第１キャリア上に形成するステップと、
    複数の第２電極を含む複数の第２パターン導電性フィルムを第２キャリア上に形成するステップと、
    上面と下面とを有し、その中を通る金属ビア接続の無い誘電性フィルム提供するステップと、
    第１パターン導電性フィルムを有する第１キャリアを誘電性フィルムに押し付けて、第１パターン導電性フィルムを誘電性フィルムの上面に固定して、誘電性フィルムの一部を第１の導電性電極の間に挟むステップと、
    第２パターン導電性フィルムを有する第２キャリアを誘電性フィルムに押し付けて、第２パターン導電性フィルムを誘電性フィルムの底面に固定し、全ての第１電極と全ての第２電極により１つの垂直のキャパシタを、または電極のペアから分離して形成された複数の分離したキャパシタを、形成するステップであって、電極のペアは、第１電極の少なくとも１つと第２電極の少なくとも１つ、または隣り合う第１電極の２つにより形成されたペア、または隣り合う第２電極の２つにより形成されたペア、またはそれらの組み合わせを含み、誘電体フィルムの一部は第１電極と第２電極との間に挟まれ、および第２の導電性電極の間に挟まれるステップと、
    第１キャリアと第２キャリアとを除去するステップと、を含むキャパシタデバイスの形成方法。
26. ２つの固定プロセスが、同時に行われる請求項２５に記載のキャパシタデバイスの形成方法。
27. 埋め込みキャパシタコアを含むプリント回路ボードであって、
    プリント回路ボードに組み込まれたキャパシタコアと、
    プリント回路ボードに組み込まれたパワー配線層とグランド配線層と、を含み、
    埋め込みキャパシタコアは、
    第１の組みのキャパシタであって、
    少なくとも２つの導電性電極を備える第１の導電性パターンと、
    第１の導電性パターンの２つの電極に対応する少なくとも２つの導電性電極を備える第２の導電性パターンと、
    第１の導電性パターンと第２の導電性パターンの間の第１の誘電性フィルムとを備え、
    第１の導電性パターンおよび第２の導電性パターンは、第１の誘電性フィルム内に固定され、そして、第１の誘電性フィルムの一部は、第１の導電性パターンと第２の導電性パターンとの間、第１の導電性パターンの少なくとも２つの導電性電極の間、および第２の導電性パターンの少なくとも２つの導電性電極の間、に積層された、第１の組みのキャパシタと、
    第２の組みのキャパシタ、
    少なくとも２つの導電性電極を備える第３の導電性パターンと、
    第３の導電性パターンの２つの電極に対応する少なくとも２つの導電性電極を備える第４の導電性パターンと、
    第３の導電性パターンと第４の導電性パターンの間の第２の誘電性フィルムとを備え、
    第３の導電性パターンおよび第４の導電性パターンは、第２の誘電性フィルム内に固定され、そして、第２の誘電性フィルムの一部は、第３の導電性パターンと第４の導電性パターンとの間、第３の導電性パターンの少なくとも２つの導電性電極の間、および第４の導電性パターンの少なくとも２つの導電性電極の間、に積層された、第２の組みのキャパシタと、
    第１の組のキャパシタと第２の組のキャパシタの間に配置された層間誘電性フィルムと、を含み、
    埋め込みキャパシタコアは、回路基板内に埋め込まれ、そして、第１または第２の導電性パターンの少なくとも一方の導電性電極は、第３または第４の導電性パターンの少なくとも一方の導電性電極に電気的に結合されることを特徴とするプリント回路ボード。
28. 埋め込みキャパシタコアを含むプリント回路ボードであって、
    プリント回路ボードに組み込まれたキャパシタコアと、
    プリント回路ボードに組み込まれたパワー配線層とグランド配線層と、を含み、
    埋め込みキャパシタコアは、
    複数の第１電極を含む第１パターン導電性フィルムと、
    複数の第２電極を含む第２パターン導電性フィルムと、
    上面と底面とを有する誘電性フィルムと、を含み、
    第１パターン導電性フィルムは誘電性フィルムの上面に固定されて、第１パターン導電性フィルムの上面が誘電性フィルムの上面と同一平面となり、第２パターン導電性フィルムは誘電性フィルムの底面に固定されて、第２パターン導電性フィルムの底面が誘電性フィルムの底面と同一平面となり、
    誘電性フィルムの一部は第１電極と第２電極の間、第１の導電性電極の間、および第２の導電性電極の間、に挟まれ、
    それぞれの第２パターン導電性フィルムは下方に設けられ、それぞれの第１パターン導電性フィルムと対応するように配置されて、全ての第１電極と全ての第２電極により１つの垂直のキャパシタが共に形成され、または電極ペアから複数の分離したキャパシタが分離して形成され、
    電極ペアは、第１電極の少なくとも１つと第２電極の少なくとも１つのペア、隣り合う第１電極の２つにより形成されたペア、隣り合う第２電極の２つにより形成されたペア、およびそれらの組み合わせ、からなるグループから選択されることを特徴とするプリント回路ボード。

Images