JP5114470B2 - メモリ回路におけるリーケージ電流を制限する回路および方法 - Google Patents

Description

本発明は、一般的には、集積回路に関し、かつより特定的には、電流制限回路に関する。

セルラ電話またはページャのような携帯用無線システムは無線周波（ＲＦ）からベースバンドにおよぶ周波数の間で信号を変換するためにアナログおよびアクティブまたは能動回路を使用する。受信されたＲＦ信号はＲＦ送受信機、ダウンコンバータ、および復調器のような回路を通してベースバンドに変換される。セルラ電話の場合は、変換されたベースバンド信号は音声帯域周波数において認識可能な音声へと処理される。携帯用無線システムは典型的にはバッテリ電源からその動作電力を得る。携帯用無線システムにおけるアナログおよびアクティブ回路はシステムの動作の間におけるバッテリ電流消費の主たる原因となる。

アナログおよびアクティブ回路のトランジスタは集積回路の基板に形成されたウエル（ｗｅｌｌ）領域を有する。基板におけるウエル領域によって形成された逆バイアスされたＰＮ接合ダイオードは該ダイオードの接合領域に基づくリーケージ電流を有する。携帯用無線システムが信号を送信または受信していないときには、該システムはバッテリ寿命を延長するためにスタンバイモードに入る。スタンバイモードにおいては、アナログおよびアクティブ回路の大部分はディスエーブルまたは不作動とされこれは前記ダイオードのリーケージ電流がバッテリの寿命を低下させる支配的な電流となるようにさせる。

従って、携帯用無線システムのバッテリ寿命を延長するためにスタンバイモードの間における集積回路のダイオードのリーケージ電流を制限する回路をもつことが有利であろう。さらに、該電流制限回路は小さな寸法を有しかつ容易に集積できることが好都合であろう。

一般に、本発明はスタンバイモードで動作している間に携帯用無線システムにおけるメモリアレイのメモリセルの電流制限を行う回路および方法を提供する。携帯用無線通信システムはその電源をローカルなまたは局所的なバッテリ電源から得る。アナログおよびアクティブ回路は通常のシステム動作の間における電流消費の主たる要因である。しかしながら、スタンバイモードにおいては、アクティブ回路はディスエーブルされかつ集積回路のトランジスタに関連するウエル領域からのリーケージ電流がバッテリ寿命を低下させる電流消費の主たる要因となる。携帯用無線システムは典型的には高いパーセンテージまたは割合の時間の間スタンバイモードで動作する。従って、前記電流制限回路はスタンバイモードの間にオフに切り替えられて半導体ウエルのリーケージ電流を制限しかつバッテリの寿命を延長する。

本発明の一態様では、メモリ回路が提供され、該メモリ回路は、基板（６２）に配置された第１の半導体領域（６４）、メモリセル（４２，５２）を含む第２の半導体領域（６６）であって、該第２の半導体領域は前記第１の半導体領域（６４）に配置されかつ前記基板（６２）から前記第１の半導体領域（６４）によって隔離されているもの、そして第１の電源導体（７２）と前記第１の半導体領域（６４）との間に結合された電流制限回路（７０）、を具備することを特徴とする。

前記電流制限回路（７０）は制御信号を受けるよう結合された制御端子（７４）、および前記第１の電源導体（７２）を前記第１の半導体領域（６４）に結合するための第１および第２の電流導通端子を有する金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含むと好都合である。

本発明の別の態様では、無線装置が提供され、該無線装置は、送信された信号を受信しかつデジタルデータを提供するよう結合された変換器（１４）、前記デジタルデータを受けるよう結合された処理回路（１８）、そしてデータを提供するメモリ回路（２４）であって、該メモリ回路（２４）は、（ａ）基板（６２）に配置された第１の半導体領域（６４）、（ｂ）メモリセル（４２，５２）を含む第２の半導体領域（６６）であって、該第２の半導体領域（６６）は前記第１の半導体領域（６４）に配置されかつ前記第１の半導体領域（６４）によって前記基板（６２）から隔離されているもの、そして（ｃ）第１の電源導体（７２）および前記第１の半導体領域（６４）の間に結合された電流制限回路（７０）、を具備する前記メモリ回路（２４）、を具備することを特徴とする。

本発明のさらに別の態様では、集積回路が提供され、該集積回路は、メモリセル、該メモリセルを基板（６２）から分離するアイソレーション領域（６４）、そして第１の電源導体（７２）と前記アイソレーション領域（６４）との間に結合された導通経路を有する電流制限半導体装置（７０）、を具備することを特徴とする。

本発明のさらに別の態様では、リーケージ電流を制限する方法が提供され、該方法は、基板（６２）に第１の半導体ウエル（６４）を配置する段階、前記第１の半導体ウエル（６４）に第２の半導体ウエル（６６）を配置して前記第２の半導体ウエル（６６）を前記基板（６２）から隔離する段階、そして第１の電源導体（７２）と前記第１の半導体ウエル（６４）の間の電流を制限する段階、を具備することを特徴とする。

無線通信装置を示すブロック図である。 無線通信装置におけるメモリ回路を示すブロック図である。 図２のメモリ回路のメモリセルを示す電気回路図である。 メモリセルおよび電流制限回路を示す断面図である。 電流制限回路の１実施形態を示す電気回路図である。 電流制限回路の他の実施形態を示す電気回路図である。 電流制限回路のさらに他の実施形態を示す電気回路図である。 電流制限回路のさらに他の実施形態を示す電気回路図である。 電流制限回路のさらに他の実施形態を示す電気回路図である。

図１は、セルラ電話または２方向無線機のような無線通信装置１０のブロック図である。無線通信装置１０はアンテナ１２、ＲＦ送受信機１４（送信回路および受信回路）、ダウンコンバータおよび復調回路１６、データ処理回路１８、スピーカ２０、キーパッド２２、およびメモリ回路２４を含む。アンテナ１２はデジタル情報によって変調された送信無線周波キャリア信号を受信する。ＲＦ送受信機１４は該ＲＦキャリア信号を受信しかつ周波数を中間周波（ＩＦ）信号へとダウンコンバートし該ＩＦ信号はダウンコンバータおよび復調回路１６の入力に結合される。ＲＦ送受信機１４はまた送信された信号を受信するよう結合された変換器（トランスレータ）とも称されることに注目すべきである。ダウンコンバータおよび復調回路１６は前記ＩＦ信号からデジタル情報を抽出してデータ処理回路１４の入力に結合されるベースバンドデジタルデータを生成する。データ処理回路１４はメモリ回路２４の不揮発性フラッシュ（ＦＬＡＳＨ）メモリに記憶されたソフトウエアプログラム命令の制御の下に動作する。データ処理回路１８はキーパッド２２からデータを受信する入力およびスピーカ２０をドライブするためのオーディオ信号を生成する出力を有する。

図２は、メモリ回路２４のブロック図である。フラッシュメモリ回路２４は始めに消去されかつ論理“１”のデータ値によってプログラムされるべきメモリセルが書き込まれる。ページバッファ回路２８は双方向バス２６を介して入力信号を受けるよう結合されている。ページバッファ回路２８はバス２６を介してセンスアンプ回路３０に接続されている。センスアンプ回路３０はコラムｍｕｘ（マルチプレクサ）３２に接続されたデータバス３１を有する。コラムｍｕｘ３２はアドレス信号を受けるよう結合された制御入力を有しかつデータがメモリアレイ３４における選択されたビットラインから読み出すことができるようにする。コラムデコード回路３６はアドレスバスからアドレスラインを受けかつ該アドレスラインをコラムｍｕｘ３２における１つの列またはコラムのメモリセルを選択するためにデコードする。ローデコード回路３８はアドレスバスからアドレスラインを受けかつ該アドレスラインをメモリアレイ３４内の１つのローまたは行のメモリセルを選択するためにデコードする。双方向バス２６，３１および３３のためのラインの数は本発明を限定するものでないことに注目すべきである。

図３は、メモリセル４０のブロック図である。図２を一時的に参照すると、一例としてのメモリセル４０が複数個アレイに構成されかつメモリアレイ３４（アレイは図示されていない）のローまたは行およびコラムまたは列へと配列されている。メモリセル４０は制御トランジスタ４２および選択トランジスタ５２を含む２トランジスタメモリセルである。制御トランジスタ４２はゲート端子４４、ゲート構造４６、ドレイン領域４８、およびソース領域５０を有する。選択トランジスタ５２はゲート端子５４、ゲート構造５６、ドレイン領域５０、およびソース領域５８を有する。特に、制御トランジスタ４２のドレイン領域４８は信号を受信するかあるいは発生するメモリセル４０の出力、「ビットライン（ＢＩＴＬＩＮＥ）」として作用する。制御トランジスタ４２のソース領域は選択トランジスタ５２のドレイン領域に共通に接続されかつ参照番号５０で参照される。選択トランジスタ５２のソース領域５８は電源導体６０に接続されている。制御トランジスタ４２のドレイン領域４８およびソース領域５０の双方および選択トランジスタ５２のドレイン領域５０およびソース領域５８の双方はウエル端子６１によってコンタクトされるウエル領域に配置されている。選択トランジスタ５２は制御トランジスタ４２のソースに接続されて示されかつソース選択メモリアーキテクチャ（ｓｏｕｒｃｅ ｓｅｌｅｃｔｅｄ ｍｅｍｏｒｙ ａｒｃｈｉｔｅｃｔｕｒｅ）と称される。しかしながら、メモリアーキテクチャの形式は本発明を限定するものではない。言い換えれば、メモリセルは１トランジスタメモリセルアーキテクチャとすることもできる。

制御トランジスタ４２はフローティングゲートトランジスタとして示されていることに注目すべきである。言い換えれば、制御トランジスタ４２はフローティングゲート、すなわちゲート端子から分離されかつ隔離または絶縁された（ｉｓｏｌａｔｅｄ）ゲート材料、上に電荷を捕捉する不揮発性メモリ記憶トランジスタである。さらに、制御トランジスタ４２および選択トランジスタ５２はＮチャネル金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）として示されていることに注目すべきである。ししかしながら、トランジスタの種別は本発明を限定するものではない。

動作においては、メモリセル４０は「プログラム」モードにおいてデジタルデータを記憶し、「読出し」モードにおいて記憶したデジタルデータを読み出し、かつ「消去」モードにおいて記憶されたデジタルデータを消去する。メモリセル４０のゲート端子４４および５４は、それぞれ、制御端子および選択ゲートと称される。電源導体６０はソース端子（ＳＯＵＲＣＥ ＴＥＲＭＩＮＡＬ）と称される。

以下の表１は、読出しモード、プログラムモード、および消去モードにおいて動作する場合にメモリセル４０の制御端子、選択ゲート、ソース端子、およびウエル端子に印加される電圧値を示す。さらに、プログラムモードにおいて「ビットライン」信号としてある電圧値が供給される。一例として、選択ゲート電圧が約０ボルトから約ＶＤＤへと遷移し、かつ制御端子およびソース端子がそれぞれ約＋１．２ボルトおよび約０ボルトの電圧値を有する場合に、メモリセル４０に記憶された値がビットライン信号として読出しモードにおいて出力される。

あるいは、約−９ボルトおよび約０ボルトのそれぞれの電圧値が制御端子およびソース端子に印加されたときプログラムモードにおいてある値がメモリセル４０に記憶される。選択トランジスタ５２のゲート端子上の電圧値はＶＤＤ〜グランドの範囲内の任意の電圧である。メモリセル４０はビットライン信号が約＋５．５ボルトの値を有する場合にプログラムされかつビットライン信号が約０ボルトの値を有する場合に不変に留まっている。表１の文字Ｘは「ドントケア（ｄｏｎ′ｔ ｃａｒｅ）」電圧値を表す。

メモリセル４０に記憶された論理値は選択ゲート電圧が約ゼロボルトであり、かつ約＋１３ボルトおよび約−５ボルトのそれぞれの電圧値が制御端子およびソース端子に供給されたときに消去モードにおいてクリアされる。

図４は、電流制限回路７０に結合されたメモリセル４０の断面図である。図面においては同じ要素を示すために同じ参照番号が使用されていることに注目すべきである。半導体領域６４は基板６２内に配置されかつメモリセル４０を基板６２から分離するアイソレーション領域である。他の半導体領域６６はメモリセル４０を含みかつ半導体領域６４内に配置されている。ウエル端子６１は半導体領域６６にコンタクトまたは接触している。一例として、基板６２はＰ型半導体材料であり、半導体領域６４は隔離された（ｉｓｏｌａｔｅｄ）Ｎウエル領域であり、かつ半導体領域６６は隔離されたＰウエル領域である。典型的には、ＮウエルおよびＰウエル領域はＭＯＳＦＥＴのソースおよびドレイン領域を形成するために使用される不純物濃度と比較した場合より低い不純物濃度で形成される。

半導体領域６６におけるメモリセル４０はその中に形成されたゲート構造４６および５６を有する。本発明の１実施形態によれば、ゲート構造４６および５６はそれぞれのゲート端子４４および５４に接続されている。メモリセル４０は制御トランジスタ４２および選択トランジスタ５２を含む。制御トランジスタ４２はゲート端子４４、ゲート構造４６、ドレイン領域４８、およびソース領域５０を有する。選択トランジスタ５２はゲート端子５４、ゲート構造５６、ドレイン領域５０、およびソース領域５８を有する。制御トランジスタ４２のドレイン領域４８は信号「ビットライン」に接続されている。制御トランジスタ４２のソース領域は共通に選択トランジスタ５２のドレイン領域に接続されかつ参照数字５０で参照される。選択トランジスタ５２のソース領域５８は電源導体６０に接続されている。

電流制限回路７０は電源導体７２、制御端子７４、および出力端子７６を含む。出力端子７６はオーミック接続により半導体領域６４に接続されている。電流制限回路７０は電源導体７２と出力端子７６との間で電流導通経路を提供する。

図５は、電流制限回路７０の好ましい実施形態を示す。電流制限回路７０はゲート端子、ドレイン端子、およびソース端子を有するＰチャネルＭＯＳＦＥＴ８０である。また、ＭＯＳＦＥＴは制御端子および電流導通端子と称される端子をもつことができることに注目すべきである。特に、ＭＯＳＦＥＴ８０のゲート端子は電流制限回路７０の制御端子７４として作用する。ＭＯＳＦＥＴ８０のソース端子は電流制限回路７０の電源導体７２として作用する。ＭＯＳＦＥＴ８０のドレイン端子は電流制限回路７０の出力端子７６として作用する。

動作においては、制御端子７４に論理ゼロの値、すなわち、ほぼグランドの電圧値が供給されたとき、エンハンスメントトランジスタとしてのＭＯＳＦＥＴ８０は導通モードにある。導通モードにおいては、ＭＯＳＦＥＴ８０の出力端子７６は電源導体７２がＶＤＤの電圧を供給されたとき約ＶＤＤの電圧値を有する。電流制限回路７０は導通モードで動作して基板６２と半導体領域６４および半導体領域６６と半導体領域６４によって形成される逆方向バイアスされたダイオードのリーケージ電流を供給する。

制御端子７４に論理“１”の値、すなわち、約ＶＤＤの電圧値が供給されたとき、ＭＯＳＦＥＴ８０は非導通モードの動作にある。非導通モードにおいては、ＭＯＳＦＥＴ８０はオフでありかつ基板６２と半導体領域６４および半導体領域６６と半導体領域６４とによって形成される逆方向バイアスダイオードに対しリーケージ電流を供給するのを阻止するよう動作する。ＭＯＳＦＥＴ８０が非導通である場合、基板６２と領域６４によって形成されるダイオードが順方向バイアスされるようにウエル領域６４が負にバイアスされないことを保証するために他の半導体装置（図示せず）を使用できることが理解されるべきである。

図６は、電流制限回路７０の第１の別の実施形態を示す。電流制限回路７０はゲート端子、ドレイン端子、およびソース端子を有するＰチャネルＭＯＳＦＥＴ８２である。特に、ＭＯＳＦＥＴ８２のゲート端子は電源導体に接続されかつ、例えば、グランドのような電圧を受ける。ＭＯＳＦＥＴ８２のソース端子は電流制限回路７０の電源導体７２として作用する。ＭＯＳＦＥＴ８２のドレイン端子は電流制限回路７０の出力端子７６として作用する。電流制限回路７０の制御端子７４は接続されていない。

動作においては、ＭＯＳＦＥＴ８２は電源導体７２がＶＤＤの電圧を供給された場合に約ＶＤＤの出力電圧値を端子７６に有する。ＭＯＳＦＥＴ８２は導通モードで動作して基板６２と半導体領域６４および半導体領域６６と半導体領域６４によって形成される逆方向バイアスダイオードのリーケージ電流を供給する。

図７は、電流制限回路７０の第２の別の実施形態を示す。電流制限回路７０はゲート端子、ドレイン端子、およびソース端子を有するＮチャネルＭＯＳＦＥＴ８４である。特に、ＭＯＳＦＥＴ８４のゲート端子は電流制限回路７０の制御端子７４として作用する。ＭＯＳＦＥＴ８４のソース端子は電流制限回路７０の出力端子７６として作用する。ＭＯＳＦＥＴ８４のドレイン端子は電流制限回路７０の電源導体７２として作用する。

動作においては、制御端子７４が論理“１”の値、すなわち、約ＶＤＤの電圧値を供給されたとき、エンハンスメントトランジスタとしてのＭＯＳＦＥＴ８４は導通モードにある。導通モードにおいては、ＭＯＳＦＥＴ８４の出力端子７６は電源導体７２がＶＤＤの電圧を供給されたときにＶＤＤの電圧値からＭＯＳＦＥＴ８４のしきい値電圧値を減算した電圧を有する。ＭＯＳＦＥＴ８４は導通モードで動作して基板６２と半導体領域６４および半導体領域６６と半導体領域６４によって形成される逆方向バイアスダイオードに電流を供給する。言い換えれば、ダイオードのリーケージ電流はＭＯＳＦＥＴ８４によって供給される。

制御端子７４が論理“０”の値、すなわち、約グランドの電圧値を供給されたとき、ＭＯＳＦＥＴ８４は非導通モードにある。非導通モードにおいては、ＭＯＳＦＥＴ８４はオフでありかつ基板６２と半導体領域６４および半導体領域６６と半導体領域６４で形成される逆方向バイアスされたダイオードにリーケージ電流を供給するのを阻止するよう動作する。

図８は、電源制御回路７０の第３の別の実施形態を示す。電流制限回路７０はゲート端子、ドレイン端子、およびソース端子を有するＮチャネルＭＯＳＦＥＴ８６である。特に、ＭＯＳＦＥＴ８６の共通接続されたゲート端子およびドレイン端子は電流制限回路７０の電源導体７２として作用する。ＭＯＳＦＥＴ８６のソース端子は電流制限回路７０の出力端子７６として作用する。電流制限回路７０の制御端子７４は接続されていない。

動作においては、ＭＯＳＦＥＴ８６は電源導体７２にＶＤＤの電圧が供給されたとき、ＶＤＤからＭＯＳＦＥＴ８６のしきい値電圧値を減算した電圧値を出力端子７６に有する。ＭＯＳＦＥＴ８６は導通モードで動作して基板６２と半導体領域６４および半導体領域６６と半導体領域６４によって形成される逆方向バイアスされたダイオードのリーケージ電流を供給する。

図９は、電源制限回路７０の第４の別の実施形態を示す。電流制限回路７０はアノードおよびカソードを有するＰＮ接合ダイオード８８である。特に、前記アノードは電流制限回路７０の電源導体７２に接続されている。前記カソードは電流制限回路７０の出力端子７６に接続されている。電流制限回路７０の制御端子７４は接続されていない。

動作においては、ダイオード８８は電源導体７２にＶＤＤの電圧が供給されたとき、ＶＤＤから前記順方向バイアスされたダイオードの電圧を減算した電圧値を出力端子７６に有する。ダイオード８８は基板６２と半導体領域６４および半導体領域６６と半導体領域６４によって形成される逆方向バイアスされたダイオードのリーケージ電流を供給するよう動作する。

電流制限回路７０が単一の装置あるいは複数のＭＯＳＦＥＴ装置であることは本発明を限定するものではない。例えば、メモリアレイまたはメモリ回路２４がいくつかのセクションまたはバンクへと編成され、各々のバンクが基板６２と半導体領域６４および半導体領域６６と半導体領域６４によって形成される逆方向バイアスされたダイオードを有することは通常行なわれることである。共通に接続されたゲート端子を有する複数の電流制御回路７０を使用して各々のバンクのメモリアレイにおける逆方向バイアスされたダイオードのリーケージ電流を制限することができる。

図５を参照すると、ＰチャネルＭＰＳＦＥＴ８０は幅Ｗおよび長さＬを含む制御端子７４に接続されたゲート構造を有する。一例として、ＭＯＳＦＥＴ８０のゲートは約１．０マイクロメートルの幅Ｗおよび約０．４マイクロメートルの長さＬをもつよう寸法を設定することができる。制御端子７４が約ゼロボルトの電圧を供給されたとき、ＭＯＳＦＥＴ８０は導通モードにありかつ約２５マイクロアンペアの電流を供給する。これに対し、制御端子７４が約ＶＤＤの電圧を供給されたとき、ＭＯＳＦＥＴ８０は非導通モードにありかつ各々のバンクの逆方向バイアスされたダイオードへのリーケージ電流を約１．０ナノアンペアの電流に制限する。

以上から、携帯用無線システムのバッテリ寿命を延長するためにダイオードのリーケージ電流を制限する構造および方法が提供されたことが理解されるべきである。さらに、本電流制限回路は小さな寸法を有しかつ携帯用無線システムのためのスタンバイモードにおける電流を最小にするため容易に集積できることが示されている。

１０ 無線通信装置
１２ アンテナ
１４ ＲＦ送受信機
１６ ダウンコンバータおよび復調回路
１８ データ処理回路
２０ スピーカ
２２ キーパッド
２４ メモリ回路
２６ 双方向バス
２８ ページバッファ回路
３０ センスアンプ回路
３１ データバス
３２ コラムｍｕｘ
３４ メモリアレイ
３６ コラムデコード回路
４０ メモリセル
４２ 制御トランジスタ
４４，５４ ゲート端子
４６，５６ ゲート構造
４８ ドレイン領域
５０ ソース領域またはドレイン領域
５８ ソース領域
６０ 電源導体
６１ ウエル端子
６２ 基板
６４，６６ 半導体領域
７０ 電流制限回路
７２ 電源導体
７４ 制御端子
７６ 出力端子
８０ ＰチャネルＭＯＳＦＥＴ

Claims (5)

1. メモリ回路であって、
   基板に配置された第１の半導体領域と、
   メモリセルを含む第２の半導体領域であって、該第２の半導体領域は前記第１の半導体領域に配置されかつ前記基板から前記第１の半導体領域によって隔離されている、第２の半導体領域と、
   第１の電源導体と前記第１の半導体領域との間に結合された電流制限回路であって、制御信号を受けるように結合された制御端子と、前記第１の電源導体を前記第１の半導体領域に結合するための第１および第２の導通端子とを有する金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含む電流制限回路とを備え、
   前記ＭＯＳＦＥＴが導通モードの場合、前記ＭＯＳＦＥＴは、前記基板と前記第１の半導体領域によって、および前記第２の半導体領域と前記第１の半導体領域によって形成される複数の逆方向バイアスされたダイオードに対して電流を供給するように動作し、
   スタンバイモードにおいて、前記ＭＯＳＦＥＴは、非導通モードに置かれて、前記複数の逆方向バイアスされたダイオードに対するリーケージ電流の供給を阻止するように動作する、メモリ回路。
2. 前記ＭＯＳＦＥＴがＰチャネルＭＯＳＦＥＴである場合、前記メモリセルが前記スタンバイモードである場合に、前記制御端子にはＶＤＤの電圧値が印加されており、前記ＭＯＳＦＥＴがＮチャネルＭＯＳＦＥＴである場合、前記メモリセルが前記スタンバイモードである場合に前記制御端子にはグランドの電圧値が印加されている、請求項１に記載のメモリ回路。
3. 無線装置であって、
   送信された信号を受信しかつデジタルデータを提供するよう結合された変換器と、
   前記デジタルデータを受けるよう結合された処理回路と、
   データを提供するメモリ回路であって、該メモリ回路は、
   （ａ）基板に配置された第１の半導体領域と、
   （ｂ）メモリセルを含む第２の半導体領域であって、該第２の半導体領域は前記第１の半導体領域に配置されかつ前記第１の半導体領域によって前記基板から隔離されている、第２の半導体領域と、
   （ｃ）第１の電源導体および前記第１の半導体領域の間に結合された電流制限回路であって、制御信号を受けるように結合された制御端子と、前記第１の電源導体を前記第１の半導体領域に結合するための第１および第２の導通端子とを有する金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含む電流制限回路と
   を含む、メモリ回路とを備え、
   前記ＭＯＳＦＥＴが導通モードの場合、前記ＭＯＳＦＥＴは、前記基板と前記第１の半導体領域によって、および前記第２の半導体領域と前記第１の半導体領域によって形成される複数の逆方向バイアスされたダイオードに対して電流を供給するように動作し、
   スタンバイモードにおいて、前記ＭＯＳＦＥＴは、非導通モードに置かれて、前記複数の逆方向バイアスされたダイオードに対するリーケージ電流の供給を阻止するように動作する、無線装置。
4. 集積回路であって、
   メモリセルを含む第２の半導体領域と、
   前記メモリセルを含む前記第２の半導体領域を基板から分離するアイソレーション領域であって、前記アイソレーション領域に前記第２の半導体領域が配置される、アイソレーション領域と、
   第１の電源導体と前記アイソレーション領域との間に結合された導通経路を提供する電流制限半導体装置であって、制御信号を受けるように結合された制御端子と、前記第１の電源導体を前記アイソレーション領域に結合するための第１および第２の導通端子とを有する金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含む電流制限半導体装置とを備え、
   前記ＭＯＳＦＥＴが導通モードの場合、前記ＭＯＳＦＥＴは、前記基板と前記アイソレーション領域によって、および前記第２の半導体領域と前記アイソレーション領域によって形成される複数の逆方向バイアスされたダイオードに対して電流を供給するように動作し、
   スタンバイモードにおいて、前記ＭＯＳＦＥＴは、非導通モードに置かれて、前記複数の逆方向バイアスされたダイオードに対するリーケージ電流の供給を阻止するように動作する、集積回路。
5. リーケージ電流を制限する方法であって、
   基板に第１の半導体ウエルを配置する段階と、
   前記第１の半導体ウエルに第２の半導体ウエルを配置して前記第２の半導体ウエルを前記基板から隔離する段階と、
   第１の電源導体と前記第１の半導体ウエルの間の電流を、電流制限回路を用いて制限する段階であって、前記電流制限回路は、制御信号を受けるように結合された制御端子と、前記第１の電源導体を前記第１の半導体ウエルに結合するための第１および第２の導通端子とを有する金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含む、制限する段階とを備え、
   前記ＭＯＳＦＥＴが導通モードの場合、前記ＭＯＳＦＥＴは、前記基板と前記第１の半導体ウエルによって、および前記第２の半導体ウエルと前記第１の半導体ウエルによって形成される複数の逆方向バイアスされたダイオードに対して電流を供給するように動作し、
   スタンバイモードにおいて、前記ＭＯＳＦＥＴは、非導通モードに置かれて、前記複数の逆方向バイアスされたダイオードに対するリーケージ電流の供給を阻止するように動作する、リーケージ電流を制限する方法。

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