JP5116069B2 - フラッシュメモリ素子の製造方法 - Google Patents

Description

本発明は、フラッシュメモリ素子の製造方法に係り、特に、タングステンハードマスク膜の酸化を防止し、ビットラインキャパシタンスを減らすためのフラッシュメモリ素子の製造方法に関する。

現在７０ｎｍ級ＮＡＮＤフラッシュ(NAND flash)素子の製造は、ゲートおよびソース／ドレイン接合を形成する工程、全面に第１層間絶縁膜を形成する工程、前記第１層間絶縁膜を貫通して前記ソース接合に電気的に連結されるソースコンタクトを形成する工程、全面に第２層間絶縁膜を形成する工程、前記第１、第２層間絶縁膜を貫通して前記ドレイン接合に電気的に連結されるドレインコンタクトを形成する工程、全面にストップ窒化膜と酸化膜を形成する工程、前記酸化膜と前記ストップ窒化膜をエッチングし、前記ドレインコンタクトと前記ソースコンタクトの上部の第２層間絶縁膜を露出させるトレンチを形成する工程、前記トレンチの形成により露出する第２層間絶縁膜に前記ソースコンタクトを露出させるコンタクトホールを形成する工程、クリーニング(cleaning)工程、前記トレンチおよびコンタクトホールにタングステン（Ｗ）などの金属材を埋め込んで、前記ドレインコンタクトに連結されるビットラインおよびソースコンタクトに連結されるソースラインを形成する工程の順で行っている。

前記のようなスキーム(scheme)において、前記クリーニング工程により前記酸化膜の損失が発生するので、前記トレンチの側面に湿式バリア(wetbarrier)を追加して酸化膜の損失を防止している。

一方、前記トレンチエッチングの際にマスクとして用いられるフォトレジストＰＲのダメージによる酸化膜のパターン不良を防ぐためにタングステンハードマスク膜を使用しているが、このタングステンハードマスク膜は、トレンチエッチングの後にも一部残留する。

ところが、湿式バリアとして通常のＬＰＣＶＤ法による酸化膜を適用する場合、残留タングステンハードマスク膜が酸化するという問題点が発生するので、湿式バリアとして酸化膜の代わりに窒化膜を使用している。

しかし、窒化膜は、酸化膜に比べて誘電率が大きいため、ビットラインキャパシタンスが増加し、ビットラインスピード(speed)が減少するという問題点が生ずる。

そこで、本発明は、かかる従来の問題点を解決するためのもので、その目的は、タングステンハードマスク膜の酸化を防止することができるとともに、ビットラインキャパシタンスを減らしてビットラインスピードを向上させることができる、フラッシュメモリ素子の製造方法を提供することにある。

上記目的を達成するために、本発明のある観点によれば、所定の構造物が形成された半導体基板上に層間絶縁膜を形成する段階と、前記層間絶縁膜上にストップ窒化膜と酸化膜を形成する段階と、前記酸化膜上にタングステンハードマスクパターンを形成する段階と、前記タングステンハードマスクパターンをマスクとして前記酸化膜とストップ窒化膜をエッチングして第１トレンチおよび第２トレンチを形成する段階と、前記酸化膜上に前記タングステンハードマスクパターンが一部残留する状態で、前記トレンチの側面にＡＬＤ(Atomic Layer Deposition)法によって窒化膜より低い誘電率を有し、前記酸化膜の損失を防止するバリア酸化膜を形成する段階と、前記バリア酸化膜を形成した後、前記第１トレンチ底面の前記層間絶縁膜をエッチングしてコンタクトホールを形成する段階と、前記コンタクトホールが形成された結果物に対してクリーニング工程を行う段階と、前記第２トレンチ内にビットラインを形成する段階と、を含むことを特徴とするフラッシュメモリ素子の製造方法を提供する。

本発明の他の観点によれば、ゲートおよびソース／ドレイン接合が形成された半導体基板上に第１層間絶縁膜を形成し、前記第１層間絶縁膜を貫通して前記ソース接合に連結されるソースコンタクトを形成する段階と、前記第１層間絶縁膜上に第２層間絶縁膜を形成し、前記第２、第１層間絶縁膜を貫通して前記ドレイン接合に連結されるドレインコンタクトを形成する段階と、前記第２層間絶縁膜を含んだ全面にストップ窒化膜と酸化膜を積層する段階と、前記酸化膜上にタングステンハードマスクパターンを形成する段階と、前記タングステンハードマスクパターンをマスクとして前記ストップ窒化膜と前記酸化膜をエッチングして、前記ドレインコンタクトを露出させる第１トレンチおよび前記ソースコンタクトの上部の第２層間絶縁膜を露出させる第２トレンチを形成する段階と、前記酸化膜上に前記タングステンハードマスクパターンが一部残留する状態で、前記第１トレンチおよび前記第２トレンチの側面にＡＬＤ法によって窒化膜より低い誘電率を有し、前記酸化膜の損失を防止するバリア酸化膜を形成する段階と、前記第２トレンチの下部の第２層間絶縁膜をエッチングして、前記ソースコンタクトを露出させるコンタクトホールを形成する段階と、前記コンタクトホールが形成された結果物に対してクリーニング工程を行う段階と、前記第１トレンチ、前記第２トレンチおよびコンタクトホールに金属膜を埋め込んで、前記ドレインコンタクトに連結されるビットラインおよび前記ソースコンタクトに連結されるソースラインを形成する段階と、を含む、フラッシュメモリ素子の製造方法を提供する。

上述した本発明は、次の効果がある。
１）窒化膜よりキャパシタンスの低い酸化膜を用いて湿式バリアを形成することにより、ビットラインキャパシタンスを減らすことができる。よって、ビットラインの速度を向上させることができるという効果がある。

２）酸化膜バリアをＡＬＤ法によって形成することにより、タングステンハードマスク膜の酸化を防止することができる。

以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に具現できるが、本発明の範囲を限定するものではない。これらの実施例は、本発明の開示を完全にし、当該技術分野で通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。本発明の範囲は特許請求の範囲によって理解されるべきである。

図１（ａ）〜図１（ｃ）は本発明の実施例に係るフラッシュメモリ素子の製造工程断面図である。

まず、図１（ａ）に示すように、フラッシュメモリ素子のゲートおよびソース／ドレイン接合を形成する工程、全面に第１層間絶縁膜を形成する工程、前記第１層間絶縁膜を貫通して前記ソース接合に電気的に連結されるソースコンタクトを形成する工程済みの半導体基板１０の全面に第２層間絶縁膜１１を形成し、前記第２層間絶縁膜１１および第１層間絶縁膜を貫通して前記ドレイン接合に電気的に連結されるドレインコンタクト（図示せず）を形成する。

次いで、前記第２層間絶縁膜１１を含んだ全面にストップ窒化膜１２と酸化膜１３を形成する。

その後、前記酸化膜１３上にタングステンハードマスク膜１４を形成し、フォトエッチング工程によって前記タングステンハードマスク膜１４をパターニングする。

図１（ｂ）に示すように、前記パターニングされたタングステンハードマスク膜１４をマスクとして前記酸化膜１３とストップ窒化膜１２をエッチングし、前記ドレインコンタクトを露出させるトレンチ１５を形成する。

この際、図面には示していないが、前記ソースコンタクトの上部の酸化膜１３とストップ窒化膜１２もエッチングし、前記ソースコンタクトの上部の第２層間絶縁膜１１を露出させるトレンチを形成する。

前記トレンチ１５の形成のための酸化膜１３およびストップ窒化膜１２のエッチングの際に前記タングステンハードマスク膜1４もエッチングされるが、タングステンが酸化膜および窒化膜とは異なるエッチング選択比を持つので、前記タングステンハードマスク膜１４は、完全にエッチングされず、前記酸化膜１３上に一定の膜厚残留する。

その後、図１（ｃ）に示すように、前記トレンチ１５を含んだ全表面上にＡＬＤ(Atomic Layer Deposition)法によってＡＬＤ酸化膜を形成し、前記ＡＬＤ酸化膜をエッチバックして前記トレンチ１５の側面にバリア酸化膜１６を形成する。この際、前記バリア酸化膜１６は３０〜７０Åの膜厚に形成することが良い。

前記バリア酸化膜１６は、コンタクトホール形成後のクリーニング工程によって前記酸化膜１３が損失することを防止する役割をするもので、前記ＡＬＤ法は、ＬＰＣＶＤなどの他の酸化膜形成工程とは異なり、残留タングステンハードマスク膜１４の酸化を誘発させない。また、前記バリア酸化膜１６は、窒化膜より低いキャパシタンスを持つので、ビットラインキャパシタンスを低く維持させることができる。

その後、前記トレンチ１５の形成の際に形成した、ソースコンタクト上の図示しないトレンチにより露出した第２層間絶縁膜１１の一領域を選択的にエッチングして、さらに前記半導体基板１０に形成されたソース接合を露出させるコンタクトホール（図示せず）を形成し、クリーニング工程を行う。

次いで、前記コンタクトホールおよびトレンチ１５が完全に埋め込まれるように、全面に金属膜、例えばタングステンＷを蒸着する。その後、前記酸化膜１３が露出するように全面をエッチバックまたはＣＭＰ(Chemical Mechanical Polishing)して、前記ドレインコンタクトに連結されるビットライン１７および前記ソースコンタクトに連結されるソースライン（図示せず）を形成する。

以上、本発明の実施例に係るフラッシュメモリ素子の製造を完了する。

図２は本発明によって製造されたフラッシュメモリ素子のビットラインキャパシタン減少効果を説明するための図であって、ビットライン間のキャパシタンスをＣｔ、Ｃｂで表示した。

クリーニング工程の際に酸化膜の損失を防止するための湿式バリアが酸化膜バリアのとき（本発明）には全体キャパシタンスをＣｏと定義し、窒化膜バリアのとき（従来の技術）には全体キャパシタンスをＣｎ、バリアキャパシタンをＣｂｎと定義し、キャパシタンスを計算すれば次のとおりである。

であり、

である。

よって、

一方、

なので、

になる。

本発明でのように湿式バリアとしてＡＬＤ酸化膜バリアを適用すると、ビットラインキャパシタンスをＣｎ−Ｃｏ分だけ減らすことができる。

（ａ）〜（ｃ）本発明の実施例に係るフラッシュメモリ素子の製造工程断面図である。 本発明によって製造されたフラッシュメモリ素子のビットラインキャパシタンス減少効果を説明するための図である。

１０ 半導体基板
１１ 第２層間絶縁膜
１２ ストップ窒化膜
１３ 酸化膜
１４ タングステンハードマスク膜
１５ トレンチ
１６ バリア酸化膜
１７ ビットライン

Claims (4)

1. 所定の構造物が形成された半導体基板上に層間絶縁膜を形成する段階と、
   前記層間絶縁膜上にストップ窒化膜と酸化膜を形成する段階と、
   前記酸化膜上にタングステンハードマスクパターンを形成する段階と、
   前記タングステンハードマスクパターンをマスクとして前記酸化膜とストップ窒化膜をエッチングして第１トレンチおよび第２トレンチを形成する段階と、
   前記酸化膜上に前記タングステンハードマスクパターンが一部残留する状態で、前記トレンチの側面にＡＬＤ(Atomic Layer Deposition)法によって窒化膜より低い誘電率を有し、前記酸化膜の損失を防止するバリア酸化膜を形成する段階と、
   前記バリア酸化膜を形成した後、前記第１トレンチ底面の前記層間絶縁膜をエッチングしてコンタクトホールを形成する段階と、
   前記コンタクトホールが形成された結果物に対してクリーニング工程を行う段階と、
   前記第２トレンチ内にビットラインを形成する段階と、
   を含むことを特徴とするフラッシュメモリ素子の製造方法。
2. 前記バリア酸化膜の膜厚は、３０〜７０Åであることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
3. ゲートおよびソース／ドレイン接合が形成された半導体基板上に第１層間絶縁膜を形成し、前記第１層間絶縁膜を貫通して前記ソース接合に連結されるソースコンタクトを形成する段階と、
   前記第１層間絶縁膜上に第２層間絶縁膜を形成し、前記第２、第１層間絶縁膜を貫通して前記ドレイン接合に連結されるドレインコンタクトを形成する段階と、
   前記第２層間絶縁膜を含んだ全面にストップ窒化膜と酸化膜を積層する段階と、
   前記酸化膜上にタングステンハードマスクパターンを形成する段階と、
   前記タングステンハードマスクパターンをマスクとして前記ストップ窒化膜と前記酸化膜をエッチングして、前記ドレインコンタクトを露出させる第１トレンチおよび前記ソースコンタクトの上部の第２層間絶縁膜を露出させる第２トレンチを形成する段階と、
   前記酸化膜上に前記タングステンハードマスクパターンが一部残留する状態で、前記第１トレンチおよび前記第２トレンチの側面にＡＬＤ法によって窒化膜より低い誘電率を有し、前記酸化膜の損失を防止するバリア酸化膜を形成する段階と、
   前記第２トレンチの下部の第２層間絶縁膜をエッチングして、前記ソースコンタクトを露出させるコンタクトホールを形成する段階と、
   前記コンタクトホールが形成された結果物に対してクリーニング工程を行う段階と、
   前記第１トレンチ、前記第２トレンチおよびコンタクトホールに金属膜を埋め込んで、前記ドレインコンタクトに連結されるビットラインおよび前記ソースコンタクトに連結されるソースラインを形成する段階と、
   を含むことを特徴とするフラッシュメモリ素子の製造方法。
4. 前記バリア酸化膜の膜厚は、３０〜７０Åであることを特徴とする請求項３に記載のフラッシュメモリ素子の製造方法。

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