JP5116337B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関し、特に不揮発的なデータ記憶が可能なフラッシュメモリおよびそのデータ書込方法に関する。

従来より、不揮発的なデータ記憶が可能なフラッシュメモリにおいてデータ記憶を実行する場合、データ書込シーケンスとして、外部から入力されたデータに応じてメモリセルのメモリセルトランジスタにプログラムパルスを印加し、メモリセルトランジスタのしきい値電圧をチャネルホットエレクトロン（ＣＨＥ）やファウラー・ノルドハイム（ＦＮ）トンネリングにより変化させることによりデータ「０」あるいは「１」の情報を記憶させることが可能である。

そして、所望のデータの情報の記憶が実行されたかを確認するためにデータ書込シーケンスとしてデータ書込後、データ読出を実行して、所望のデータが書き込まれたかどうかを判定するベリファイ判定を実行し、所望のデータが書き込まれたと判定されるまで、すなわち、ベリファイがパスするまでプログラムパルスを再印加（ベリファイ書込）することになる。具体的には、データ「０」に対応するしきい値電圧と、データ「１」に対応するしきい値電圧の間に判定用のしきい値電圧（プログラムベリファイとも称する）を設けて、いずれの側にメモリセルトランジスタのしきい値電圧がシフトしているかどうかを判定する。なお、本例においては、例えば、データ「０」に対応するしきい値電圧はプログラムベリファイよりも低く、データ「１」に対応するしきい値電圧はプログラムベリファイよりも高いものとする。なお、本明細書において、メモリセルトランジスタにプログラムパルスを印加するデータ書込およびベリファイ書込を総称してデータ書込等とも称することとする。

一般的なデータ書込シーケンスに従うと、データ書込対象ビットすなわち並列にデータ書込等を実行する複数のメモリセルトランジスタについて、すべてのメモリセルトランジスタのベリファイがパスするまでたとえばメモリセルトランジスタのしきい値電圧がプログラムベリファイ以上にシフトするまでプログラムパルスを再印加することになる。

ここで、例えば、しきい値電圧のシフトが最も遅いビット（メモリセルトランジスタ）が存在する場合、当該ビットについてもプログラムベリファイ以上にシフトするまでプログラムパルスを複数回印加する必要がある。すなわちデータ書込対象であるデータ書込対象ビットが増加すればするほど、メモリセルトランジスタのしきい値電圧分布が広範囲に広がるという結果になる。

図８は、メモリセルトランジスタのしきい値電圧の分布の広がりを説明する図である。
図８（ａ）には、同一データ書込シーケンスにおいて、ベリファイ対象ビット数が少ないときのしきい値電圧Ｖｔｈ分布が示されている。

図８（ｂ）には、同一データ書込シーケンスにおいて、ベリファイ対象ビット数が多いときのしきい値電圧Ｖｔｈ分布が示されている。

図８（ａ）と図８（ｂ）とを比較して明らかなようにベリファイ対象ビット数が多い場合は、ベリファイ対象ビット数が少ない場合に比べてしきい値電圧Ｖｔｈ分布が広範囲に広がることが示されている。

図８（ｃ）には、同一データ書込シーケンスにおいて、ベリファイ対象ビット数が多いときにおいて、極端にしきい値電圧Ｖｔｈのシフトが遅いビットが存在していた場合のしきい値分布が示されている。ここで、記号「×」は、しきい値電圧Ｖｔｈのシフトの遅いビットを指し示している。当該場合においては、最もシフトが遅いビットがプログラムベリファイをパスするまでプログラムパルスが複数回印加されるためしきい値電圧Ｖｔｈの分布としては大幅にプログラムベリファイのしきい値電圧Ｖｔｈｐから遠ざかることになる。

この点で、メモリセルトランジスタのしきい値電圧Ｖｔｈの分布が広がるという観点において、しきい値電圧Ｖｔｈが高い領域に位置するメモリセルトランジスタにおいては、しきい値電圧Ｖｔｈのシフト量が大きいということを意味する。

すなわち、シフト量が大きいメモリセルトランジスタは、絶縁膜を通る電子あるいはホールの量が多いために劣化が促進され易く、メモリセルトランジスタの信頼性を補償することができなくなる可能性がある。

したがって、データ書込対象であるデータ書込対象ビットを区切ってデータ書込等を実行する方式が開示されている。具体的には、米国特許第６１７９８３号には、メモリアレイを複数のサブアレイに分割してそれぞれのサブアレイについて並列にデータ書込等を実行する方式が示されている。
米国特許第６１５７９８３号明細書

しかしながら、上記公報においては複数のサブアレイに分割してそれぞれのサブアレイに対して並列にデータ書込等を実行する場合が示されており、サブアレイ全体（マット全体）に一時的にデータ書込等を実行する場合には一度に流す電流量（書込電流量）が大きくなるという問題がある。

特に、フラッシュメモリのデータ書込等を行なう場合には高電圧（一例として７Ｖ）を印加してチャネルホットエレクトロン（ＣＨＥ）の注入によるデータ書込等を行なうため通常の電源電圧ＶＤＤ（一例として１．５Ｖ）を昇圧するチャージポンプの供給能力が重要である。この点、一度に流す電流量（書込電流量）が大きい場合には、必然的にチャージポンプの供給能力を大きくする必要があるためチャージポンプのレイアウト面積が大きくなるという問題がある。

また、ノイズの観点では、一般的に電流を流せば流すほど寄生抵抗による電圧降下や寄生容量によるカップリングノイズが生じる。

図９は、複数のメモリセルトランジスタに同時に電流ｉを流した場合の寄生抵抗による電圧降下を説明する図である。

図９においては、一例として並列にデータ書込等が実行される８個のメモリセル（メモリセルトランジスタ）ＭＣが示されており、各メモリセルトランジスタＭＣを電流ｉが通過する場合が示されている。そして、抵抗Ｒは、寄生抵抗等を示している。

ここで、並列に８個のメモリセルトランジスタに対して電流ｉが流れた場合には、Ｄ点と理想ＧＮＤとの間において、一例として３６ｉ×Ｒ分だけ電位差が生じ、３６ｉ×ＲだけＧＮＤが上昇する可能性がある。

すなわち、紙面の右端のＤ点に対応するメモリセルトランジスタと、紙面の左端に対応するメモリセルトランジスタとでは、接地電圧ＧＮＤの上昇に伴ないメモリセルトランジスタを流れる電流ｉにばらつきが生じる可能性がある。

したがって、サブアレイ全体（マット全体）に一時的にデータ書込等を実行した場合、並列にデータ書込等を実行するデータ書込対象ビットが多くなり接地電圧ＧＮＤが上昇して書込ばらつきが生じる可能性がある。

図１０は、カップリングノイズを説明する図である。
図１０（ａ）を参照して、ここでは、信号線ＰＡの両端にドライバＤＲ１，ＤＲ２が設けられ信号線ＰＢの両端にドライバＤＲ３，ＤＲ４が設けられている構成が示されている。

具体的には、信号線ＰＡ，ＰＢを介して前段のドライバＤＲ１，ＤＲ３から後段のドライバＤＲ２，ＤＲ４に信号が伝達される場合が示されている。

そして、図１０（ｂ）に示されるように、ドライバＤＲ１により信号線ＰＡを介して信号を「Ｌ」レベルから「Ｈ」レベルに駆動した場合、信号線ＰＡと信号線ＰＢとの間の配線間の寄生容量ＣＡにしたがって信号線ＰＢの電圧レベルが上昇する、すなわちカップリングノイズが生じる。

したがって、サブアレイ全体（マット全体）に一時的にデータ書込等を実行した場合、カップリングノイズのレベルが大きくなる可能性がり、ノイズ耐性が悪くなるという可能性がある。

本発明は上記のような問題を解決するためになされたものであって、しきい値電圧の分布幅を狭帯化するとともに低ノイズ化を図ることが可能な半導体記憶装置およびそのデータ書込方法を提供することを目的とする。

本発明の一実施例によれば、半導体記憶装置は、複数のメモリセルを有し、第１および第２のメモリマットに分割されたメモリアレイと、外部からのアドレスの入力に基づいてメモリアレイのデータ書込対象となる第１および第２のメモリマットの同一アドレスの所定領域をそれぞれ指定する選択回路とを備える。また、選択回路により指定された第１および第２のメモリマットの所定領域のメモリセルに対するプログラムパルスの印加をそれぞれ規定する第１および第２の書込データ群を保持する第１および第２のデータラッチ部を備える。また、第１および第２のデータラッチ部にそれぞれ対応して設けられ、第１および第２の書込データ群に応じて選択された所定領域に含まれるメモリセルに対するプログラムパルスを印加する第１および第２の書込ドライバを備える。また、第１および第２の書込ドライバの少なくとも一方を制御して、選択された所定領域に含まれるメモリセルに対するプログラムパルスを印加するデータ書込およびベリファイ書込を指示するための書込／ベリファイ制御部と、データ書込対象となる選択された所定領域に含まれるメモリセルに対するデータ書込およびベリファイ書込後、データ読出を実行するためのセンスアンプ部とを備える。書込／ベリファイ制御部は、第１および第２のデータラッチ部の一方に保持された書込データ群に基づいて第１および第２のメモリマットの一方の所定領域に対してデータ書込を指示する。そして、センスアンプ部からの選択された所定領域に含まれるメモリセルからの読出データ群と書込データ群との比較に基づいて得られるベリファイ結果に基づいてベリファイ完了となるまで選択された所定領域に含まれるメモリセルに対してベリファイ書込を繰り返し指示する。書込／ベリファイ制御部は、書込シーケンスにおいて、第１のメモリマットの所定領域に含まれるメモリセルに対するベリファイ完了後、第２のメモリマットの所定領域に含まれるメモリセルに対するデータ書込を指示する。

この一実施例によれば、半導体記憶装置は、メモリアレイが第１および第２のメモリマットに分割され、第１のメモリマットの所定領域のメモリセルに対してプログラムパルスが印加される。そして、第１のメモリマットの所定領域に含まれるメモリセルに対するベリファイ完了後、第２のメモリマットの所定領域に含まれるメモリセルに対してプログラムパルスが印加されるため一度に流れる書込電流量を抑制し、チャージポンプの供給能力を大きくする必要はなくレイアウト面積も縮小することができる。また、ノイズの観点においてもメモリマット全体に一度にデータを記録する方式では無いため、電圧降下や寄生容量によるカップリングノイズといったノイズを抑制することができる。また、それぞれのメモリマットにおいてベリファイ動作を実行するためしきい値電圧の分布幅を狭帯化することが可能である。

以下、この発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。

（実施の形態１）
図１は、本発明の実施の形態に従う不揮発性半導体記憶装置１の概略ブロック図である。

図１を参照して、本発明の実施の形態に従う不揮発性半導体記憶装置１は、図示しないが行列状に集積配置された複数のメモリセル（メモリセルトランジスタ）と、メモリセル行にそれぞれ対応して設けられた複数のワード線およびメモリセル列にそれぞれ対応して設けられた複数のビット線とを含むメモリマット５Ａ，５Ｂを備える。なお、メモリマット５Ａ，５Ｂは、メモリアレイを２つに分割したものである。

また、不揮発性半導体記憶装置１は、複数のワード線および複数のビット線をそれぞれ選択するためのロウデコーダ１０およびコラムデコーダ１５と、アドレスピンＡＤＰを介して外部から入力されたアドレス信号をバッファ処理してそれぞれロウデコーダ１０およびコラムデコーダ１５に伝達するためのアドレスバッファ２０とをさらに備える。

また、不揮発性記憶装置１は、メモリマット５Ａ，５Ｂから読出されたデータを増幅するセンスアンプ帯３０Ａ，３０Ｂと、センスアンプ帯３０Ａ，３０Ｂにより増幅されたデータを外部に出力するあるいはデータピンＤＱＰを介して外部から入力されたデータをバッファ処理して制御部５０に出力するＩ／Ｏバッファ３５とをさらに備える。なお、センスアンプ帯３０Ａ，３０Ｂには、それぞれ並列にデータ読出が可能なデータ読出対象ビットに対応した個数のセンスアンプ（ＳＡ）が設けられている。また、本例においてＩ／Ｏバッファ３５は、データピンＤＱＰを介してアドレス信号に基づいて同一アドレスとして指定されたメモリマット５Ａ，５Ｂに対するデータ書込等を実行する書込データ（書込データ群）の入力を受ける。なお、本例においては、メモリマット５Ａ，５Ｂに対するデータ書込等を実行する書込データ（書込データ群）が同時に入力される場合について説明するが、メモリマット５Ａ，５Ｂに対するデータ書込等を実行する書込データ（書込データ群）がそれぞれ独立に入力される構成とすることも可能である。

また、不揮発性記憶装置１は、メモリマット５Ａ，５Ｂにそれぞれ対応して設けられ、メモリマット５Ａ，５Ｂのアドレス選択されたメモリセルに対するプログラムパルスの印加をそれぞれ規定する書込データ（書込データ群）を保持するデータラッチ回路４０Ａ，４０Ｂを備える。また、データラッチ回路４０Ａ，４０Ｂにそれぞれ対応して設けられ、データラッチ回路４０Ａ，４０Ｂに保持された書込データ群に応じてメモリマット５Ａ，５Ｂのアドレス選択されたメモリセルに対するプログラムパルスを印加するためのライトドライバ帯２５Ａ，２５Ｂを備える。そして、不揮発性記憶装置１全体を制御するための制御部５０をさらに備える。なお、ライトドライバ帯２５Ａ，２５Ｂには、それぞれ並列にデータ書込が可能なデータ書込対象ビットに対応した個数のライトドライバ（書込ドライバ）（ＷＤ）が設けられている。

また、不揮発性半導体記憶装置１は、コラムデコーダ１５からの選択指示に応答して動作し、選択されたビット線とセンスアンプ帯３０Ａ，３０Ｂあるいはライトドライバ帯２５Ａ，２５Ｂとの電気的な接続を制御する選択ゲート２０Ａ，２０Ｂをさらに備える。

制御部５０は、外部からのコマンドＣＭＤに応じて内部回路の処理や制御信号を出力する。具体的には、例えば制御部５０は、データ書込シーケンスにおいて、データ書込あるいはベリファイ書込を実行するためにライトドライバ帯２５Ａ，２５Ｂを活性化状態とする活性化信号を必要に応じて出力する。また、制御部５０は、データ読出を実行するためにセンスアンプ帯３０Ａ，３０Ｂを活性化状態とするための活性化信号を必要に応じて出力する。そして、制御部５０は、センスアンプ帯３０Ａ，３０Ｂからの読出データに従って後述するベリファイ判定を実行してベリファイ結果に基づいてベリファイ書込の実行を指示する。また、制御部５０は、Ｉ／Ｏバッファ３５からのデータＷＤＴの入力を受けて所定のタイミングでデータＷＤＴの一部をメモリマット３０Ａに対する書込データＷＤＴＡとしてデータラッチ回路４０Ａに出力するとともに、データＷＤＴの残りをメモリマット３０Ｂに対する書込データＷＤＴＢとしてデータラッチ回路４０Ｂに出力する。

図２は、メモリマット５Ａの構成の一部を説明する図である。
図２を参照して、本発明の実施の形態に従うメモリマット５Ａは、行列状に集積配置された不揮発的なデータ記憶が可能な複数のメモリセル（メモリセルトランジスタ）ＭＣと、メモリセル行にそれぞれ対応して設けられた複数のワード線ＷＬと、メモリセル列にそれぞれ対応して設けられた複数のビット線とを含む。ここではメモリセルＭＣの一例として記憶データに応じてしきい値電圧が異なるメモリセルが示されている。

図２においては、メモリセル列にそれぞれ対応してサブビット線ＳＢＬが設けられており複数のサブビット線毎にメインビット線が設けられる構成である。

本例においては、一例として２本のサブビット線ＳＢＬに対応してメインビット線ＭＢＬが設けられる構成が示されている。具体的には、サブビット線ＳＢＬ０，ＳＢＬ１に対応してメインビット線ＭＢＬ０が設けられ、さらにサブビット線ＳＢＬ２ｎ，ＳＢＬ２ｎ＋１（ｎ：１以上の自然数）に対応してメインビット線ＭＢＬｎが設けられた場合が示されている。

また、サブビット線ＳＢＬとメインビット線ＭＢＬとの間には選択ゲート２０Ａを構成するゲートトランジスタが設けられている。本例においてはサブビット線ＳＢＬ０，ＳＢＬ１とメインビット線ＭＢＬ０との間にゲートトランジスタＧＴ０，ＧＴ１が設けられており、それぞれ制御信号ＳＧ０，ＳＧ１に応答してオンする。また、同様にサブビット線ＳＢＬ２ｎ，ＳＢＬ２ｎ＋１とメインビット線ＭＢＬｎとの間にゲートトランジスタＧＴ２ｎ，ＧＴ２ｎ＋１が設けられており、それぞれ制御信号ＳＧ０，ＳＧ１に応答してオンする。

また、本例においては、メインビット線ＭＢＬの本数に対応してセンスアンプ（ＳＡ）３０が設けられる。図２においては、メインビット線ＭＢＬ０，ＭＢＬｎにそれぞれ対応してセンスアンプ（ＳＡ）３００が設けられ、メインビット線ＭＢＬ０，ＭＢＬｎとの間に選択ゲートを構成する列選択ゲートＧＴＭ０，ＧＴＭｎが設けられている場合が示されている。列選択ゲートＧＴＭ０，ＧＴＭｎは、それぞれ制御信号ＣＬ０，ＣＬｎに応答してオンする。なお、制御信号ＳＧ，ＣＬは、それぞれアドレスバッファ２０から出力されるアドレス信号に基づいてコラムデコーダ１５から出力されるものとする。

例えば、コラムデコーダ１５は、アドレスバッファ２０から伝達されるアドレス信号に従って制御信号ＳＧ０および制御信号ＣＬ０，ＣＬｎを出力する。これに伴いゲートトランジスタＧＴ０，ＧＴ２ｎがオンし、入力されたアドレス信号に従う列選択（コラム選択）を実行することができる。本例においては、ｎ＋１ビットの並列なデータ書込およびデータ読出が可能な構成が示されている。

なお、本例においてはメインビット線ＭＢＬ０，ＭＢＬｎを例に挙げて説明しているがこれに限られず他のメインビット線等についても同様である。またサブビット線の本数も本例においては２本設けられている場合について説明するが、さらに複数本のサブビット線ＳＢＬとメインビット線ＭＢＬが電気的に結合される構成とすることも可能である。

なお、ここでは、メモリマット５Ａの構成について説明したが、メモリマット５Ｂについても同様である。

図３は、本発明の実施の形態に従う制御部５０を説明する概略ブロック図である。
図３を参照して、本発明の実施の形態に従う制御部５０は、コマンド制御部１００と、書込バッファ１０２，１０３と、ベリファイ回路１０４，１０５とを含む。なお、コマンド制御部１００は、メモリマット３０Ａ，３０Ｂにそれぞれ対応して設けられたライトドライバ２５Ａ，２５Ｂの少なくとも一方を制御して、選択された所定領域に含まれるメモリセルに対するプログラムパルスを印加するデータ書込およびベリファイ書込を指示する機能を有する。

コマンド制御部１００は、外部からのコマンドＣＭＤの入力に応じて内部回路に対して制御信号を出力する。たとえば、本発明の実施の形態に従うデータ書込シーケンスを実行する場合、データ書込およびベリファイ書込を指示するためにメモリマット５Ａに対応して設けられたライトドライバ帯２５Ａを活性化させる活性化信号ＷＤＥＡを出力する。また、データ書込およびベリファイ書込を指示するためにメモリマット５Ｂに対応して設けられるライトドライバ帯２５Ｂを活性化させる活性化信号ＷＤＥＢを出力する。そして、データ書込およびベリファイ書込後のデータ読出時には、メモリマット５Ａに対応して設けられるセンスアンプ帯３０Ａを活性化させる活性化信号ＳＡＥＡを出力する。また、データ書込およびベリファイ書込後のデータ読出時には、メモリマット５Ｂに対応して設けられるセンスアンプ帯３０Ｂを活性化させる活性化信号ＳＡＥＢを出力する。

また、コマンド制御部１００は、入力される書込データＷＤＴをラッチするラッチ機能を有し、所定のタイミングでＩ／Ｏバッファ３５から入力されたデータＷＤＴの一部をメモリマット３０Ａに対する書込データＷＤＴＡとして書込バッファ１０２に出力するとともに、Ｉ／Ｏバッファ３５からのデータＷＤＴの残りの一部をメモリマット３０Ｂに対する書込データＷＤＴＢとして書込バッファ１０３に出力する。

書込バッファ１０２は、コマンド制御部１００を介して入力される書込データＷＤＴＡの入力を受けてバッファ処理してデータラッチ回路４０Ａへ出力する。

また、書込バッファ１０３は、コマンド制御部１００を介して入力される書込データＷＤＴＢの入力を受けてバッファ処理してデータラッチ回路４０Ｂへ出力する。

ベリファイ回路１０４は、データ書込およびベリファイ書込後のデータ読出時にメモリマット５Ａから読出された読出データＭＤＴＡ（読出データ群）の入力を受けて、コマンド制御部１００から与えられる書込データＷＤＴＡと比較するベリファイ判定を実行し、ベリファイ判定結果をコマンド制御部１００に出力する。

ベリファイ回路１０５は、データ書込およびベリファイ書込後のデータ読出時にメモリマット５Ｂから読出された読出データＭＤＴＢ（読出データ群）の入力を受けて、コマンド制御部１００から与えられる書込データＷＤＴＢと比較するベリファイ判定を実行し、ベリファイ判定結果をコマンド制御部１００に出力する。

コマンド制御部１００は、ベリファイ回路１０４，１０５からのベリファイ判定結果の入力を受けて、判定結果に基づいて、再びプログラムパルスを印加するベリファイ書込を実行するためにライトドライバ帯２５Ａ，２５Ｂを活性化させる活性化信号ＷＤＥＡ，ＷＤＥＢをそれぞれ出力する。

ライトドライバ帯２５Ａ，２５Ｂは、書込制御信号ＷＤＥＡ，ＷＤＥＢのそれぞれの入力を受けて活性化されてデータラッチ回路４０Ａ，４０Ｂに格納されているデータに基づくプログラムパルスをデータ書込対象ビットであるメモリセルトランジスタに印加する。

次に、本発明の実施の形態に従う不揮発性半導体記憶装置のデータ書込シーケンスについて説明する。

図４は、本発明の実施の形態１に従う不揮発性半導体記憶装置のデータ書込シーケンスを説明するフローチャートである。

図４を参照して、本発明の実施の形態に従うデータ書込シーケンスではメモリアレイを複数のメモリマットに分割したマット単位でメモリセルに対するデータ記憶が実行される。また、本発明の実施の形態に従うデータ書込シーケンスでは、入力されたアドレス信号に対して、複数のメモリマットのそれぞれに対して同一アドレスで選択動作が実行されるものとする。

まず、データ書込シーケンスが開始される（ステップＳ０）と、まず、メモリマット５Ａに対応するデータラッチ回路４０Ａに書込データＷＤＴＡがラッチされる（ステップＳ１）。すなわち、コマンド制御部１００は、書込データＷＤＴＡを書込バッファ１０２に出力する。そして、書込バッファ１０２からデータラッチ回路４０Ａに対してデータ書込のための書込データＷＤＴＡが出力され、データラッチ回路４０Ａにおいて保持されるものとする。

次に、メモリマット５Ａに対してプログラムパルスを印加する（ステップＳ２）。ここで、入力されたアドレス信号に従ってメモリマット５Ａのロウデコーダ１０による行選択およびコラムデコーダ１５による列選択が実行されているものとする。コマンド制御部１００は、ライトドライバ帯２５Ａに対して活性化信号ＷＤＥＡを出力する。これに応答して、ライトドライバ帯２５Ａは、データラッチ回路４０Ａにラッチされた書込データＷＤＴＡに応じて選択ゲート２０Ａを介してロウデコーダ１０によって選択されたメモリマット５Ａの選択行に対して並列なデータ書込を実行する。なお、本発明の実施の形態に従うデータ書込シーケンスでは、入力されたアドレス信号に対して、複数のメモリマットのそれぞれに対して同一アドレスで選択動作が実行されるためメモリマット５Ｂについても、メモリマット５Ａと同様にロウデコーダ１０による行選択およびコラムデコーダ１５による列選択が実行されているが、メモリマット５Ｂに対してデータ書込は並列に実行しない。

そして、次にメモリマット５Ａのデータ書込対象ビットであるメモリセルに対してデータ読出を実行する（ステップＳ３）。すなわち、メモリマット５Ａに対してデータ読出およびベリファイ判定を実行するベリファイ動作を実行する。コマンド制御部１００は、センスアンプ帯３０Ａに対して活性化信号ＳＡＥＡを出力する。これに応答して、センスアンプ帯３０Ａは、データ書込対象ビットであるメモリセルに対して選択ゲート２０Ａを介して並列なデータ読出を実行する。センスアンプ帯３０Ａでデータ読出を実行したデータは読出データＭＤＴＡとしてベリファイ回路１０４に入力される。

そして、次にメモリマット５Ａにおいて、ベリファイ判定を実行し、ベリファイ判定がＯＫかどうか（ベリファイがパス（完了）かどうか）を判定する（ステップＳ４）。

ステップＳ４において、メモリマット５Ａのベリファイ判定がＯＫであるならば次のステップＳ５に進み、ベリファイ判定がＮＧである場合にはステップＳ２に戻る。

ここで、メモリマット５Ａのベリファイ判定がＯＫかどうかはセンスアンプ帯３０Ａから出力された読出データＭＤＴＡの入力をベリファイ回路１０４が受けて、コマンド制御部１００からの書込データＷＤＴＡとの比較に基づいて一致するか否かに基づいて判断される。一致すれば、データ書込対象ビットであるメモリセルに対して所望のデータ書込が完了したとしてベリファイ判定がＯＫとなり、不一致であればＮＧとなる。

このステップＳ４において、メモリマット５Ａのデータ書込対象ビットである少なくとも１つのメモリセルに対してベリファイ判定がＮＧである場合には、ステップＳ２に戻って再び、上述したプログラムパルスを印加するベリファイ書込を実行する。具体的には、コマンド制御部１００は、ベリファイ回路１０４からのベリファイ判定（ベリファイ結果）に基づいてベリファイ書込を実行するためにライトドライバ帯２５Ａに活性化信号ＷＤＥＡを出力する。

そして、最終的にメモリマット５Ａのデータ書込対象ビットである全てのメモリセルに対してベリファイ判定がＯＫになるまでこのステップＳ２〜ステップＳ４が繰り返され、ベリファイ完了後、次のステップＳ５に進む。

次に、ステップＳ５においてメモリマット５Ｂに対応するデータラッチ回路４０Ｂに書込データＷＤＴＢがラッチされる。すなわち、コマンド制御部１００は、書込データＷＤＴＢを書込バッファ１０３に出力する。そして、書込バッファ１０３からデータラッチ回路４０Ｂに対してデータ書込のための書込データＷＤＴＢが出力され、データラッチ回路４０Ｂにおいて保持されるものとする。なお、本例においては、ステップＳ４の後にデータラッチ回路４０Ｂに対して、書込バッファ１０３からデータ書込のための書込データＷＤＴＢを出力してラッチさせる方式について説明したが、特にこの順番（タイミング）に限られず、メモリマット５Ｂに対してプログラムパルスを印加するステップＳ６よりも前であればいつでも良い。例えば、ステップＳ１の後に、ステップＳ５の処理を実行することも可能である。あるいはステップＳ１よりも前にステップＳ５を処理することも可能である。また、本例においては、それぞれ異なるタイミングでデータラッチ回路４０Ａ，４０Ｂに書込バッファ１０２，１０３から書込データＷＤＴＡ，ＷＤＴＢを出力する方式について説明しているが、同じタイミングでデータラッチ回路４０Ａ，４０Ｂに書込データＷＤＴＡ，ＷＤＴＢを出力する方式とすることも可能である。

次に、メモリマット５Ｂに対してプログラムパルスを印加する（ステップＳ６）。なお、上述したように入力されたアドレス信号に従ってメモリマット５Ｂのロウデコーダ１０による行選択およびコラムデコーダ１５による列選択が実行されている。コマンド制御部１００は、ライトドライバ帯２５Ｂに対して活性化信号ＷＤＥＢを出力する。これに応答して、ライトドライバ帯２５Ｂは、データラッチ回路４０Ｂにラッチされた書込データＷＤＴＢに応じて選択ゲート２０Ｂを介してロウデコーダ１０によって選択されたメモリマット５Ｂの選択行に対して並列なデータ書込を実行する。

そして、次にメモリマット５Ｂのデータ書込対象ビットであるメモリセルに対してデータ読出を実行する（ステップＳ７）。すなわち、メモリマット５Ｂに対してデータ読出およびベリファイ判定を実行するベリファイ動作を実行する。コマンド制御部１００は、センスアンプ帯３０Ｂに対して活性化信号ＳＡＥＢを出力する。これに応答して、センスアンプ帯３０Ｂは、データ書込対象ビットであるメモリセルに対して選択ゲート２０Ｂを介して並列なデータ読出を実行する。センスアンプ帯３０Ｂでデータ読出を実行したデータは読出データＭＤＴＢとしてベリファイ回路１０５に入力される。

そして、次にメモリマット５Ｂにおいて、ベリファイ判定を実行し、ベリファイ判定がＯＫかどうか（ベリファイがパス（完了）かどうか）を判定する（ステップＳ８）。

ステップＳ８において、メモリマット５Ｂのベリファイ判定がＯＫであるならば次のステップＳ９に進みデータ書込シーケンスは終了（完了）する。一方、ステップＳ８において、ベリファイ判定がＮＧである場合にはステップＳ６に戻る。

ここで、メモリマット５Ｂのベリファイ判定がＯＫかどうかはセンスアンプ帯３０Ｂから出力された読出データＭＤＴＢの入力をベリファイ回路１０５が受けて、コマンド制御部１００からの書込データＷＤＴＢとの比較に基づいて一致するか否かに基づいて判断される。一致すれば、データ書込対象ビットであるメモリセルに対して所望のデータ書込が完了したとしてベリファイ判定がＯＫとなり、不一致であればＮＧとなる。

このステップＳ８において、メモリマット５Ｂのデータ書込対象ビットである少なくとも１つのメモリセルに対してベリファイ判定がＮＧである場合には、ステップＳ６に戻って再び、上述したプログラムパルスを印加するベリファイ書込を実行する。具体的には、コマンド制御部１００は、ベリファイ回路１０５からのベリファイ判定（ベリファイ結果）に基づいてベリファイ書込を実行するためにライトドライバ帯２５Ｂに活性化信号ＷＥＥＢを出力する。

そして、最終的にメモリマット５Ｂのデータ書込対象ビットである全てのメモリセルに対してベリファイ判定がＯＫになるまでこのステップＳ６〜ステップＳ８を繰り返され、ベリファイ完了後、ステップＳ９に進む。

したがって、本発明の実施の形態１に従うデータ書込シーケンスは、メモリマット５Ａのメモリセルのデータ記憶の完了後にメモリマット５Ｂのメモリセルのデータ記憶を実行する方式である。すなわち、メモリアレイを分割した複数のメモリマットが存在する場合にそれぞれのメモリマットのメモリセルのデータ記憶を順番に実行する方式である。

すなわち、メモリアレイを複数のメモリマットに分割して、それぞれのメモリマットでデータ記憶を実行するため、データ書込対象ビット数を少なくして、しきい値電圧Ｖｔｈの分布の広がりを抑制することが可能である。

また、メモリマット全体に一度にデータ書込等を実行する方式ではないため、一度に流れる電流量（書込電流量）が過度に大きくなることがなくチャージポンプの供給能力を大きくする必要もなくレイアウト面積の増大を抑制することができる。

また、ノイズの観点においてもメモリマット全体に一度にデータ書込等を実行する方式では無いため、寄生抵抗による電圧降下や、寄生容量によるカップリングノイズといったノイズを抑制することができる。

すなわち、書込電流量を抑制することにより低ノイズ化を実現することが可能である。
図５は、本発明の実施の形態１に従うデータ書込シーケンスによるメモリセルのしきい値電圧Ｖｔｈの分布を説明する図である。

図５に示されるように、それぞれのメモリマットにおいてベリファイ動作を実行しデータ書込等をそれぞれメモリマット毎に行なったため、しきい値電圧Ｖｔｈの分布の広がりとしてはデータ書込対象ビットがメモリアレイ全体のデータ書込対象ビットに比較して半分であるためしきい値電圧Ｖｔｈ分布は従来の方式に比べて広がらず、しきい値電圧の分布幅を狭帯化することが可能である。

（実施の形態２）
図６は、本発明の実施の形態２に従うデータ書込シーケンスを説明するフローチャート図である。

図６を参照して、本発明の実施の形態２に従うデータ書込シーケンスが開始される（ステップＳ１０）と、まず、上述したようにメモリマット５Ａに対応するデータラッチ回路４０Ａに書込データＷＤＴＡがラッチされる（ステップＳ１１）。すなわち、コマンド制御部１００は、書込データＷＤＴＡを書込バッファ１０２に出力する。そして、書込バッファ１０２からデータラッチ回路４０Ａに対してデータ書込のための書込データＷＤＴＡが出力され、データラッチ回路４０Ａにおいて保持されるものとする。

次に、メモリマット５Ａに対してプログラムパルスを印加する（ステップＳ１２）。ここで、入力されたアドレス信号に従ってメモリマット５Ａのロウデコーダ１０による行選択およびコラムデコーダ１５による列選択が実行されているものとする。コマンド制御部１００は、ライトドライバ帯２５Ａに対して活性化信号ＷＤＥＡを出力する。これに応答して、ライトドライバ帯２５Ａは、データラッチ回路４０Ａにラッチされた書込データに応じて選択ゲート２０Ａを介してメモリマット５Ａのロウデコーダ１０によって選択された選択行に対して並列なデータ書込を実行する。なお、上述したように本発明の実施の形態に従うデータ書込シーケンスでは、入力されたアドレス信号に対して、複数のメモリマットのそれぞれに対して同一アドレスで選択動作が実行されるためメモリマット５Ｂについても、メモリマット５Ａと同様にロウデコーダ１０による行選択およびコラムデコーダ１５による列選択が実行されているが、メモリマット５Ｂに対してデータ書込は並列に実行しない。

そして、次にメモリマット５Ｂに対応するデータラッチ回路４０Ｂに書込データＷＤＴＢがラッチされているか否かを判定する（ステップＳ１３）。

ステップＳ１３において、メモリマット５Ｂに対応するデータラッチ回路４０Ｂに書込データＷＤＴＢがラッチされている（データラッチ済）場合にはステップＳ１５に進む。

一方、ステップＳ１３において、メモリマット５Ｂに対応するデータラッチ回路４０Ｂに書込データＷＤＴＢがラッチされていない場合には、メモリマット５Ｂに対応するデータラッチ回路４０Ｂに書込データＷＤＴＢをラッチする（ステップＳ１４）。すなわち、コマンド制御部１００は、書込データＷＤＴＢを書込バッファ１０３に出力する。そして、書込バッファ１０３からデータラッチ回路４０Ｂに対してデータ書込のための書込データＷＤＴＢが出力され、データラッチ回路４０Ｂにおいて保持されるものとする。なお、本例においては、ステップＳ１２の後にステップＳ１３において、データラッチ回路４０Ｂに書込データＷＤＴＢがラッチされているかどうかを判定して、ステップＳ１４においてデータラッチ回路４０Ｂに対して、書込バッファ１０３からデータ書込のための書込データＷＤＴＢを出力してラッチさせる方式について説明したが、特にこの順番（タイミング）に限られず、メモリマット５Ｂに対してプログラムパルスを印加するステップＳ１５よりも前であればいつでも良い。例えば、ステップＳ１１の後に、ステップＳ１４の処理を実行することも可能である。あるいはステップＳ１１よりも前にステップＳ１４を処理することも可能である。なお、この場合には、ステップＳ１３において判定する処理は不要である。また、本例においては、それぞれ異なるタイミングでデータラッチ回路４０Ａ，４０Ｂに書込バッファ１０２，１０３から書込データＷＤＴＡ，ＷＤＴＢを出力する方式について説明しているが、同じタイミングでデータラッチ回路４０Ａ，４０Ｂに書込データＷＤＴＡ，ＷＤＴＢを出力する方式とすることも可能である。

次に、メモリマット５Ｂに対してプログラムパルスを印加する（ステップＳ１５）。なお、上述したように入力されたアドレス信号に従ってメモリマット５Ｂのロウデコーダ１０による行選択およびコラムデコーダ１５による列選択が実行されている。コマンド制御部１００は、ライトドライバ帯２５Ｂに対して活性化信号ＷＤＥＢを出力する。これに応答して、ライトドライバ帯２５Ｂは、データラッチ回路４０Ｂにラッチされた書込データＷＤＴＢに応じて選択ゲート２０Ｂを介してロウデコーダ１０によって選択されたメモリマット５Ｂの選択行に対して並列なデータ書込を実行する。

そして、次にメモリマット５Ａ，５Ｂのデータ書込対象ビットであるメモリセルに対してデータ読出を実行する（ステップＳ１６）。すなわち、メモリマット５Ａ，５Ｂに対してデータ読出およびベリファイ判定を実行するベリファイ動作を実行する。コマンド制御部１００は、センスアンプ帯３０Ａ，３０Ｂに対してそれぞれ活性化信号ＳＡＥＡ，ＳＡＥＢを出力する。これに応答して、センスアンプ帯３０Ａ，３０Ｂは、データ書込対象ビットであるメモリセルに対して選択ゲート２０Ａ，２０Ｂを介して並列なデータ読出を実行する。センスアンプ帯３０Ａ，３０Ｂでデータ読出を実行したデータは読出データＭＤＴＡ，ＭＤＴＢとしてベリファイ回路１０４，１０５にそれぞれ入力される。

そして、次にメモリマット５Ａ，５Ｂにおいて、ベリファイ判定を実行し、ベリファイ判定がＯＫかどうか（ベリファイがパスかどうか）を判定する（ステップＳ１７）。

ステップＳ１７において、メモリマット５Ａ，５Ｂのベリファイ判定がＯＫであるならば次のステップＳ１８に進み、データ書込シーケンスは終了（完了）する。一方、ステップＳ１７において、ベリファイ判定がＮＧである場合には、ステップＳ１２に戻る。

ここで、メモリマット５Ａ，５Ｂのベリファイ判定がＯＫかどうかはセンスアンプ帯３０Ａ，３０Ｂからそれぞれ出力された読出データＭＤＴＡ，ＭＤＴＢの入力をベリファイ回路１０４，１０５が受けて、コマンド制御部１００からそれぞれ与えられた書込データＷＤＴＡ，ＷＤＴＢとの比較に基づいて一致するか否かに基づいて判断される。一致すれば、データ書込対象ビットであるメモリセルに対して所望のデータ書込が完了したとしてベリファイ判定がＯＫとなり、不一致であればＮＧとなる。

このステップＳ１７において、メモリマット５Ａ，５Ｂのデータ書込対象ビットである少なくとも１つのメモリセルに対してベリファイ判定がＮＧである場合には、ステップＳ１２に戻って再び、上述したプログラムパルスをメモリマット５Ａ，５Ｂにそれぞれ印加するベリファイ書込を実行する。具体的には、まず、ステップＳ１２において、コマンド制御部１００は、ベリファイ回路１０４からのベリファイ判定（ベリファイ結果）に基づいてベリファイ書込を実行するためにライトドライバ帯２５Ａに活性化信号ＷＤＥＡを出力する。

そして、このステップＳ１２〜ステップＳ１７を繰返すことにより、最終的にメモリマット５Ａ，５Ｂのデータ書込対象ビットである全てのメモリセルに対してベリファイ判定がＯＫになって、ステップＳ１８に進む。

なお、ステップＳ１７において、ベリファイ判定がＮＧであると判定されて、再びプログラムパルスをメモリマット５Ａ，５Ｂに印加する場合には、ステップＳ１３において、メモリマット５Ｂに対応するデータラッチ回路４０Ｂに既に書込データがラッチされているためステップＳ１５に進む。

したがって、本発明の実施の形態２に従うデータ書込シーケンスは、メモリマット５Ａに対してプログラムパルスを印加した後、メモリマット５Ｂに対してプログラムパルスを印加する点で順番にメモリマット５Ａ，５Ｂに対してプログラムパルスを印加する方式である。すなわち、データ書込およびベリファイ書込はメモリマット５Ａ，５Ｂにおいてそれぞれ互いに異なるタイミングで実行される。

一方、データ読出およびベリファイ判定についてはメモリマット５Ａ，５Ｂに対して並列に実行する。

したがって、本発明の実施の形態２に従うデータ書込シーケンスは、順番にメモリマット５Ａ，メモリマット５Ｂに対してプログラムパルスを印加するデータ書込およびベリファイ書込を実行することにより並列にデータ書込およびベリファイ書込を実行する場合に比べてプログラムパルス印加に伴なう消費電流を少なくすることによりノイズの耐性を向上させることができる。また、メモリマット５Ａ，５Ｂに対してデータ読出およびベリファイ判定を並列に実行するためデータ書込対象ビットがすべてベリファイがパスするまでメモリマット５Ａ，メモリマット５Ｂに対してプログラムパルスが印加されることになってしきい値Ｖｔｈ分布については実施の形態１よりも広がる傾向になるが上述したようにデータ読出およびベリファイ判定を並列に実行することによって高速なデータ書込を実行することが可能である。

また、実施の形態１で説明したようにメモリマット全体に一度にデータ記憶を実行する方式ではないため、一度に流れる電流量（書込電流量）を抑制することができチャージポンプの供給能力を大きくする必要はなくレイアウト面積も縮小することができる。

また、ノイズの観点においても実施の形態１で説明したようにメモリマット全体に一度にデータ記憶を実行する方式では無いため、寄生抵抗による電圧降下や、寄生容量によるカップリングノイズといったノイズを抑制することができる。

（実施の形態３）
図７は、本発明の実施の形態３に従う不揮発性半導体記憶装置のデータ書込シーケンスを説明するフローチャートである。

図７を参照して、本発明の実施の形態３に従うデータ書込シーケンスが開始される（ステップＳ２０）と、まず上述したようにメモリマット５Ａに対応するデータラッチ回路４０Ａに書込データＷＤＴＡがラッチされる（ステップＳ２１）。すなわち、コマンド制御部１００は、書込データＷＤＴＡを書込バッファ１０２に出力する。そして、書込バッファ１０２からデータラッチ回路４０Ａに対してデータ書込のための書込データＷＤＴＡが出力され、データラッチ回路４０Ａにおいて保持されるものとする。

次に、メモリマット５Ａに対してプログラムパルスを印加する（ステップＳ２２）。ここで、入力されたアドレス信号に従ってメモリマット５Ａのロウデコーダ１０による行選択およびコラムデコーダ１５による列選択が実行されているものとする。コマンド制御部１００は、ライトドライバ帯２５Ａに対して活性化信号ＷＤＥＡを出力する。これに応答して、ライトドライバ帯２５Ａは、データラッチ回路４０Ａにラッチされた書込データに応じて選択ゲート２０Ａを介してメモリマット５Ａのロウデコーダ１０によって選択された選択行に対して並列なデータ書込を実行する。なお、上述したように本発明の実施の形態に従うデータ書込シーケンスでは、入力されたアドレス信号に対して、複数のメモリマットのそれぞれに対して同一アドレスで選択動作が実行されるためメモリマット５Ｂについても、メモリマット５Ａと同様にロウデコーダ１０による行選択およびコラムデコーダ１５による列選択が実行されているが、メモリマット５Ｂに対してデータ書込は並列に実行しない。

そして、次にメモリマット５Ｂに対応するデータラッチ回路４０Ｂに書込データＷＤＴＢがラッチされているか否かを判定する（ステップＳ２３）。

ステップＳ２３において、メモリマット５Ｂに対応するデータラッチ回路４０Ｂに書込データＷＤＴＢがラッチされている（データラッチ済）場合にはステップＳ２５に進む。

一方、ステップＳ２３において、メモリマット５Ｂに対応するデータラッチ回路４０Ｂに書込データＷＤＴＢがラッチされていない場合には、メモリマット５Ｂに対応するデータラッチ回路４０Ｂに書込データＷＤＴＢをラッチする（ステップＳ２４）。すなわち、コマンド制御部１００は、書込データＷＤＴＢを書込バッファ１０３に出力する。そして、書込バッファ１０３からデータラッチ回路４０Ｂに対してデータ書込のための書込データＷＤＴＢが出力され、データラッチ回路４０Ｂにおいて保持されるものとする。なお、本例においては、ステップＳ２２の後にステップＳ２３において、データラッチ回路４０Ｂに書込データＷＤＴＢがラッチされているかどうかを判定して、ステップＳ２４においてデータラッチ回路４０Ｂに対して、書込バッファ１０３からデータ書込のための書込データＷＤＴＢを出力してラッチさせる方式について説明したが、特にこの順番（タイミング）に限られず、メモリマット５Ｂに対してプログラムパルスを印加するステップＳ２５よりも前であればいつでも良い。例えば、ステップＳ２１の後に、ステップＳ２４の処理を実行することも可能である。あるいはステップＳ２１よりも前にステップＳ２４を処理することも可能である。なお、この場合には、ステップＳ２３において判定する処理は不要である。また、本例においては、それぞれ異なるタイミングでデータラッチ回路４０Ａ，４０Ｂに書込バッファ１０２，１０３から書込データＷＤＴＡ，ＷＤＴＢを出力する方式について説明しているが、同じタイミングでデータラッチ回路４０Ａ，４０Ｂに書込データＷＤＴＡ，ＷＤＴＢを出力する方式とすることも可能である。

次に、メモリマット５Ｂに対してプログラムパルスを印加する（ステップＳ２５）。なお、上述したように入力されたアドレス信号に従ってメモリマット５Ｂのロウデコーダ１０による行選択およびコラムデコーダ１５による列選択が実行されている。コマンド制御部１００は、ライトドライバ帯２５Ｂに対して活性化信号ＷＤＥＢを出力する。これに応答して、ライトドライバ帯２５Ｂは、データラッチ回路４０Ｂにラッチされた書込データＷＤＴＢに応じて選択ゲート２０Ｂを介してロウデコーダ１０によって選択されたメモリマット５Ｂの選択行に対して並列なデータ書込を実行する。

そして、次にメモリマット５Ａ，５Ｂのデータ書込対象ビットであるメモリセルに対してデータ読出を実行する（ステップＳ２６）。すなわち、メモリマット５Ａ，５Ｂに対してデータ読出およびベリファイ判定を実行するベリファイ動作を実行する。コマンド制御部１００は、センスアンプ帯３０Ａ，３０Ｂに対してそれぞれ活性化信号ＳＡＥＡ，ＳＡＥＢを出力する。これに応答して、センスアンプ帯３０Ａ，３０Ｂは、データ書込対象ビットであるメモリセルに対して選択ゲート２０Ａ，２０Ｂを介して並列なデータ読出を実行する。センスアンプ帯３０Ａ，３０Ｂでデータ読出を実行したデータは読出データＭＤＴＡ，ＭＤＴＢとしてベリファイ回路１０４，１０５にそれぞれ入力される。

そして、次にメモリマット５Ａ，５Ｂにおいて、ベリファイ判定を実行し、ベリファイ判定がＯＫかどうか（ベリファイがパスかどうか）を判定する（ステップＳ２７）。

ステップＳ２７において、メモリマット５Ａ，５Ｂのベリファイ判定がＯＫであるならば次のステップＳ２８に進み、データ書込シーケンスは終了（完了）する。一方、ステップＳ２７において、ベリファイ判定がＮＧである場合には、ステップＳ２９に進む。ここで、メモリマット５Ａ，５Ｂのベリファイ判定がＯＫかどうかはセンスアンプ帯３０Ａ，３０Ｂからそれぞれ出力された読出データＭＤＴＡ，ＭＤＴＢの入力をベリファイ回路１０４，１０５が受けて、コマンド制御部１００からそれぞれ与えられた書込データＷＤＴＡ，ＷＤＴＢとの比較に基づいて一致するか否かに基づいて判断される。一致すれば、データ書込対象ビットであるメモリセルに対して所望のデータ書込が完了したとしてベリファイ判定がＯＫとなり、不一致であればＮＧとなる。

そして、メモリマット５Ａ，５Ｂに対してプログラムパルスの印加が所定回数以上であるかどうかを判定する（ステップＳ２９）。

ステップＳ２９において、メモリマット５Ａ，５Ｂに対してプログラムパルスの印加が所定回数以上である場合には、次のステップＳ３０に進む。

一方、ステップＳ２９において、プログラムパルスの印加が所定回数未満である場合には、ステップＳ２２に戻って再び、上述したプログラムパルスをメモリマット５Ａ，５Ｂにそれぞれ印加するベリファイ書込を実行する。具体的には、ステップＳ２２において、コマンド制御部１００は、ベリファイ回路１０４からのベリファイ判定（ベリファイ結果）に基づいてベリファイ書込を実行するためにライトドライバ帯２５Ａに活性化信号ＷＤＥＡを出力する。

そして、このステップＳ２２〜ステップＳ２９を繰返すことにより、メモリマット５Ａ，５Ｂに対してプログラムパルスの印加が所定回数以上となった場合に、ステップＳ３０に進む。

このステップＳ２２〜ステップＳ２７までの動作については実施の形態２で説明したデータ書込シーケンスと同様でありデータ書込およびベリファイ書込のプログラムパルス印加についてはメモリマット５Ａ，５Ｂでそれぞれ順番にプログラムパルスを印加し、データ読出およびベリファイ判定についてはメモリマット５Ａ，５Ｂで並列に実行する方式である。

そして所定回数以上、メモリマット５Ａ，５Ｂに対してプログラムパルスが印加された場合には、メモリマット５Ａに対してプログラムパルスを印加するベリファイ書込を実行する（ステップＳ３０）。具体的には、コマンド制御部１００は、ベリファイ回路１０４からのベリファイ判定（ベリファイ結果）に基づいてベリファイ書込を実行するためにライトドライバ帯２５Ａに活性化信号ＷＤＥＡを出力する。

そして、次にメモリマット５Ａのデータ書込対象ビットであるメモリセルに対して上述したデータ読出を実行する（ステップＳ３１）。すなわち、メモリマット５Ａに対してデータ読出およびベリファイ判定を実行するベリファイ動作を実行する。

そして、次に、メモリマット５Ａの上述したベリファイ判定を実行し（ステップＳ３１）し、ベリファイ判定がＯＫかどうか（ベリファイがパスかどうか）を判定する（ステップＳ３２）。

ステップＳ３２において、メモリマット５Ａのベリファイ判定がＯＫであるならば次のステップＳ３３に進み、ベリファイ判定がＮＧである場合にはステップＳ３０に戻る。

このステップＳ３２において、上述したようにメモリマット５Ａのデータ書込対象ビットである少なくとも１つのメモリセルに対してベリファイ判定がＮＧである場合には、ステップＳ３０に戻って再び、上述したプログラムパルスを印加するベリファイ書込を実行する。

そして、このステップＳ３０〜ステップＳ３２を繰返すことにより、最終的にメモリマット５Ａのデータ書込対象ビットである全てのメモリセルに対してベリファイ判定がＯＫになってから、次のステップＳ３３に進む。

次に、ステップＳ３３において、上述したようにメモリマット５Ｂに対してプログラムパルスを印加するベリファイ書込を実行する（ステップＳ３３）。具体的には、コマンド制御部１００は、ベリファイ回路１０５からのベリファイ判定（ベリファイ結果）に基づいてベリファイ書込を実行するためにライトドライバ帯２５Ｂに活性化信号ＷＤＥＢを出力する。

そして、次にメモリマット５Ｂのデータ書込対象ビットであるメモリセルに対して上述したのと同様にデータ読出を実行する（ステップＳ３４）。すなわち、メモリマット５Ｂに対してデータ読出およびベリファイ判定を実行するベリファイ動作を実行する。

そして、次にメモリマット５Ｂにおいて、上述したのと同様にベリファイ判定を実行し、ベリファイ判定がＯＫかどうか（ベリファイがパスかどうか）を判定する（ステップＳ３５）。

ステップＳ３５において、メモリマット５Ｂのベリファイ判定がＯＫである場合には次のステップＳ３６に進みデータ書込シーケンスは終了（完了）する。

一方、ステップＳ３５において、ベリファイ判定がＮＧである場合には、ステップＳ３３に戻る。

このステップＳ３５において、メモリマット５Ｂのデータ書込対象ビットである少なくとも１つのメモリセルに対してベリファイ判定がＮＧである場合には、ステップＳ３３に戻って再び、上述したプログラムパルスを印加するベリファイ書込を実行する。そして、このステップＳ３３〜ステップＳ３５を繰返すことにより、最終的にメモリマット５Ｂのデータ書込対象ビットである全てのメモリセルに対してベリファイ判定がＯＫになって、ステップＳ３６に進む。

このステップＳ３０〜ステップＳ３５は実施の形態１で説明したデータ書込シーケンスと同様でありメモリマット５Ａのデータ記憶の完了後にメモリマット５Ｂのデータ記憶を実行する方式である。すなわち、メモリアレイを分割した複数のメモリマットが存在する場合にそれぞれのメモリマットのデータ記憶を順番に実行する方式である。

すなわち本発明の実施の形態３に従うデータ書込シーケンスは、前半段階においては、実施の形態２で説明したように高速なデータ書込シーケンスを実行し、プログラムパルスの印加が所定回数以上となった後半段階においては、実施の形態１で説明したデータ書込シーケンスすなわちそれぞれのメモリマットにおけるデータ記憶を順番に実行する方式となっている。

したがって、本発明の実施の形態３に従うデータ書込シーケンスは、複数回のプログラムパルスの再印加が必要である可能性の高い前半段階においては、データ読出およびベリファイ判定を並列に実行する実施の形態２に従う高速なデータ書込シーケンスを実行する。そして、後半段階においては、ある程度しきい値電圧がシフトした各メモリマットのメモリセルに対して順番にメモリマット毎にデータ読出およびベリファイ判定を実行することにより、各メモリマットのデータ書込対象ビットのしきい値電圧Ｖｔｈ分布の広がりを抑制することが可能である。

実施の形態１で説明したようにしきい値電圧Ｖｔｈ分布の広がりを抑制しつつ、高速なデータ書込を実行することができる。

また、実施の形態１で説明したようにメモリマット全体に一度にデータ書込を実行する方式ではないため、一度に流れる電流量（書込電流量）を抑制することができチャージポンプの供給能力を大きくする必要はなくレイアウト面積も縮小することができる。

また、ノイズの観点においても実施の形態１で説明したようにメモリマット全体に一度にデータ記憶を実行する方式では無いため、寄生抵抗による電圧降下や、寄生容量によるカップリングノイズといったノイズを抑制することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施の形態に従う不揮発性半導体記憶装置１の概略ブロック図である。 メモリマット５Ａの構成の一部を説明する図である。 本発明の実施の形態に従う制御部５０を説明する概略ブロック図である。 本発明の実施の形態１に従う不揮発性半導体記憶装置のデータ書込シーケンスを説明するフローチャートである。 本発明の実施の形態１に従うデータ書込シーケンスによるメモリセルのしきい値電圧Ｖｔｈの分布を説明する図である。 本発明の実施の形態２に従うデータ書込シーケンスを説明するフローチャート図である。 本発明の実施の形態に従う不揮発性半導体記憶装置のデータ書込シーケンスを説明するフローチャートである。 メモリセルトランジスタのしきい値電圧の分布の広がりを説明する図である。 複数のメモリセルトランジスタに同時に電流ｉを流した場合の寄生抵抗による電圧降下を説明する図である。 カップリングノイズを説明する図である。

符号の説明

１ 不揮発性半導体記憶装置、５Ａ，５Ｂ メモリマット、１０ ロウデコーダ、１５ コラムデコーダ、２０ アドレスバッファ、２５Ａ，２５Ｂ ライトドライバ帯、３０Ａ，３０Ｂ センスアンプ帯、３５ Ｉ／Ｏバッファ、４０Ａ，４０Ｂ データラッチ回路、５０ 制御部、１００ コマンド制御部、１０２，１０３ 書込バッファ、１０４，
１０５ ベリファイ回路。

Claims (1)

1. 複数のメモリセルを有し、第１および第２のメモリマットに分割されたメモリアレイと、
   外部からのアドレスの入力に基づいて前記メモリアレイのデータ書込対象となる前記第１および第２のメモリマットの同一アドレスの所定領域をそれぞれ指定する選択回路と、
   前記選択回路により指定された前記第１および第２のメモリマットの所定領域のメモリセルに対するプログラムパルスの印加をそれぞれ規定する第１および第２の書込データ群を保持する第１および第２のデータラッチ部と、
   前記第１および第２のデータラッチ部にそれぞれ対応して設けられ、前記第１および第２の書込データ群に応じて前記選択された所定領域に含まれるメモリセルに対するプログラムパルスを印加する第１および第２の書込ドライバと、
   前記第１および第２の書込ドライバの少なくとも一方を制御して、前記選択された所定領域に含まれるメモリセルに対するプログラムパルスを印加するデータ書込を指示するための書込制御部とを備え、
   前記書込制御部は、書込シーケンスにおいて、前記第１および第２のメモリマットの前記選択された所定領域に含まれるメモリセルの一方および他方に対して異なるタイミングでプログラムパルスを印加するデータ書込を指示し、
   前記書込制御部は、前記第１および第２の書込ドライバの少なくとも一方を制御して、前記選択された所定領域に含まれるメモリセルに対して異なるタイミングでプログラムパルスを再印加するベリファイ書込をさらに指示し、
   前記データ書込対象となる前記選択された所定領域に含まれるメモリセルに対する前記データ書込および前記ベリファイ書込後、データ読出を実行するためのセンスアンプ部を
   さらに備え、
   前記書込制御部は、前記センスアンプ部からの前記選択された所定領域に含まれるメモリセルからの読出データ群と前記第１および第２の書込データ群の少なくとも一方との比較に基づいて得られるベリファイ結果に基づいて前記選択された所定領域に含まれるメモリセルに対して前記ベリファイ書込を指示し、
   前記センスアンプ部は、前記第１および第２のメモリマットにそれぞれ対応して設けられ、前記データ書込対象となる前記選択された所定領域に含まれるメモリセルに対する前記データ書込および前記ベリファイ書込後、データ読出を実行する第１および第２のセンスアンプ回路を含み、
   前記第１および第２のメモリマットにそれぞれ対応して設けられ、前記第１および第２のセンスアンプ回路それぞれからの前記選択された所定領域に含まれるメモリセルからの読出データ群と前記第１および第２の書込データ群との比較に基づいてベリファイ結果をそれぞれ出力する第１および第２のベリファイ回路をさらに備え、
   前記書込制御部は、前記第１および第２のベリファイ回路から並列に出力されたベリファイ結果に基づいて前記第１および第２のメモリマットの前記選択された所定領域に含まれるメモリセルに対して前記ベリファイ書込を所定回数指示した後、前記第１のメモリマットの所定領域に含まれるメモリセルに対して、前記第１のセンスアンプ回路からの前記選択された所定領域に含まれるメモリセルからの読出データ群と前記第１の書込データ群との比較に基づいて得られるベリファイ結果に基づいてベリファイ完了となるまで前記ベリファイ書込を繰り返し指示し、前記第１のメモリマットの所定領域に含まれるメモリセルに対するベリファイ完了後、前記第２のメモリマットの所定領域に含まれるメモリセルに対して前記ベリファイ書込を指示する、半導体記憶装置。

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