JP5118718B2 - 半導体集積回路および電子機器 - Google Patents

Description

本発明は、半導体集積回路および電子機器に関し、特に、不揮発性記憶素子にフューズ素子を用いた半導体集積回路において、フューズ素子に記憶されたデータの信頼性と正真性が保証されるようにしたもの、およびこのような半導体集積回路を搭載した電子機器に関するものである。

従来の半導体集積回路において、チップ固有の識別データ（以下、ユニークＩＤと称す。）やセキュリティに関するデータ、メモリの冗長救済情報に関するデータなど、比較的小容量のデータを不揮発的に記憶する回路としてフューズ素子が広く使用されている。このようなフューズ素子には、一度だけ書き換えが可能な記憶素子として、電気的に書き換え可能な電気フューズやアンチフューズ、レーザー光線により書き換え可能なレーザーフューズなどがある。

フューズ素子を記憶素子に用いたメモリは、Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ−Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙと呼ばれ、フューズ素子を物理的に切断または破壊し、導通状態を非導通状態に切り替えることによって、値を記憶するよう構成されている。このため、一度切断または破壊されたフューズ素子を復元することは困難で、フューズ素子を記憶素子に用いたメモリは、不可逆性を持った記憶回路となる。

一方、フューズ素子に記憶するデータは様々な用途に使用されるが、ユニークＩＤなどのセキュア情報などの用途ではデータの信頼性だけでなく、データの改竄防止対策を施してデータの正真性を保証する必要がある。

この問題に対する対策には、周知の技術として、一方向性を持ったハッシュ関数（例えば、Ｓｅｃｕｒｅ Ｈａｓｈ Ａｌｇｏｒｉｔｈｍ、以下ＳＨＡと称す）や暗号技術を用いたメッセージ認証コード（Ｍｅｓｓａｇｅ Ａｕｔｈｅｎｔｉｃａｔｉｏｎ Ｃｏｄｅ、以下ＭＡＣと称す）などの検査データを、記憶するデータに付加し、データの信頼性と正真性を保証する技術などがある。

図３は、セキュア情報メモリを有する従来の半導体集積回路を説明する図である。

図３に示す半導体集積回路（半導体チップ）２００は、ユニークＩＤなどのセキュア情報を記憶したメモリ２００ａを有している。このメモリ２００ａは、セキュア情報としての記憶データを記憶する第１の記憶回路２０１と、記憶データに巡回冗長検査（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ、以下ＣＲＣと称す）演算を施すことにより得られた検証データを記憶する第２の記憶回路２０２とを有している。

この半導体集積回路２００では、該半導体集積回路に搭載されているＣＰＵ２０５により、第１の記憶回路２０１に記憶された記憶データが、第２の記憶回路２０２に記憶された検証データにより検証される。

なお、特許文献１にも、検査データとしてＣＲＣ演算の検査ビットを使用する技術が公開されている。

特開２００８−１０５４９号公報

しかしながら、従来技術では以下のような問題がある。

例えば、検査データとしてハッシュ関数のＳＨＡを使用した場合、検査データのビット数は、ＳＨＡ−１で１６０ビット、ＳＨＡ−２５６で２５６ビットになる。また、暗号技術を用いたＭＡＣにおいて、Ａｄｖａｎｃｅｄ Ｅｎｃｒｙｐｔｉｏｎ Ｓｔａｎｄａｒｄ暗号を使用した場合、共通秘密鍵のビット長に依存するものの、検査データのビット数は１２８ビット以上になる。

一般的に、半導体集積回路などに使用されるユニークＩＤの場合、チップの識別データとしてロット番号やチップ座標（ウエハ上での位置）や製造日や製造情報など、多くても８０ビット程度のデータが記憶できればよいと考えられる。また、その他、様々な用途の小容量のデータを記憶する場合、従来技術では目的とするデータ（つまり、記憶すべきデータ）以上の検査データが必要となり、記憶回路の回路規模が大きくなる問題があった。

さらに、データの検証を行うためには、検査プログラムを保存するメモリと、ＣＰＵによるソフト処理とが必要になり、また、検証処理時間を要することになる。また、検証処理を時短するには、専用回路を設ける必要があり、さらに回路規模が大きくなることになる。

一方、前記問題を解決する方法として、特許文献１などでは、検査データとしてＣＲＣ演算の検査ビットを使用する技術が公開されている。データの改竄防止対策としてＣＲＣ演算を使用した場合の検査データのビット数は、ＣＲＣ−１６で１６ビット、ＣＲＣ−７で７ビットになる。また、検査回路も比較的小さくでき、検証処理時間も比較的短くできる。

しかしながら、検査データとしてＣＲＣ演算の検査ビットを使用する方法は、故障によるデータ化けを検出し、データの信頼性を保証できたとしても、改竄によるデータの正真性を保証することが困難であることは広く知られている。

つまり、目的とするデータ（記憶データ）と共にＣＲＣ検査データを書き換えることで、データの衝突（データ内容が違ってもＣＲＣ値が同じになる現象）を起こし、そのデータが正しく記憶されていた値なのか、改竄された値なのかを判別できなくすることができる。

但し、不可逆性をもったフューズ素子を使用した不揮発性記憶回路であるため、物理的に切断または破壊したものを復元することは困難であることから、すべてのデータを自由に書き換えることはできない。そのため、データの衝突を起こす可能性は低くなるが、改竄を防止できない場合があることから、データの正真性を保証することができないと言える。

本発明は、上記のような問題点を解決するためになされたもので、記憶回路と検証回路の回路規模をあまり大きくすることなく、またデータ検証の処理時間の増大を招くことなく、記憶データの信頼性と正真性の保証を確保することができる半導体集積回路およびこのような半導体集積回路を搭載した電子機器を得ることを目的とする。

本発明に係る半導体集積回路は、記憶すべき情報を示す特定データを不可逆的に記憶する不揮発性記憶回路を有する半導体集積回路であって、該不揮発性記憶回路は、該特定データの非反転データを記憶する第１の記憶回路と、該特定データの反転データを記憶する第２の記憶回路と、該第１の記憶回路に記憶されている該特定データの非反転データと、該第２の記憶回路に記憶されている該特定データの反転データとを比較する比較回路とを有し、該比較回路は、該第１の記憶回路に記憶されている該特定データの非反転データが該第２の記憶回路に記憶されている該特定データの反転データの反転データである場合には、該半導体集積回路において該特定データが正しく記憶されていると判定し、該第１の記憶回路に記憶されている該特定データの非反転データが該第２の記憶回路に記憶されている該特定データの反転データの反転データでない場合には、該半導体集積回路において該特定データが正しく記憶されていないと判定するものであり、そのことにより上記目的が達成される。

本発明は、上記半導体集積回路において、前記特定データは複数のビットからなることが好ましい。

本発明は、上記半導体集積回路において、前記第１および第２の記憶回路はそれぞれ、前記特定データのビット数に相等する数のフューズ素子を有し、該第１の記憶回路と該第２の記憶回路とでは、該特定データの各ビットに対応するフューズ素子は、該特定データの各ビットの値に応じて相補的に切断されていることが好ましい。

本発明は、上記半導体集積回路において、前記第１および第２の記憶回路を構成するフューズ素子は、半導体基板上に絶縁膜を介して形成されたポリシリコン層からなることが好ましい。

本発明は、上記半導体集積回路において、前記第１および第２の記憶回路を構成する複数のフューズ素子の各々には、該フューズ素子毎に設けられたスイッチ回路により、該フューズ素子を溶断するための電流が供給されることが好ましい。

本発明は、上記半導体集積回路において、前記第１および第２の記憶回路を構成するフューズ素子は、半導体基板上に絶縁膜を介して形成されたメタル層からなることが好ましい。

本発明は、上記半導体集積回路において、前記第１および第２の記憶回路を構成する複数のフューズ素子の各々は、該フューズ素子を溶断するためのエネルギービームが照射されるよう、少なくともその表面の一部を露出させたものであることが好ましい。

本発明は、上記半導体集積回路において、前記第１および第２の記憶回路を構成する複数のフューズ素子はアンチフューズ素子であり、該アンチフューズ素子は、該アンチフューズ素子毎に設けられたスイッチ回路により、該アンチフューズ素子を導通させるための電流が供給されることが好ましい。

本発明は、上記半導体集積回路において、前記特定データは複数のビットからなり、該比較回路は、該特定データの各ビットに対応する複数の排他的論理和回路と、該複数の排他的論理和回路の出力の論理積をとるＡＮＤ回路とを有し、該複数の排他的論理和回路の各々は、前記第１の記憶回路に記憶されている特定データの非反転データの対応するビットの値と、前記第２の記憶回路に記憶されている特定データの反転データの対応するビットの値とを入力とすることが好ましい。

本発明に係る電子機器は、上述した本発明の導体集積回路を備えた電子機器であり、そのことにより上記目的が達成される。

次に作用について説明する。

本発明においては、半導体集積回路において、記憶すべき情報を示す特定データを不可逆的に記憶する不揮発性記憶回路を備え、該不揮発性記憶回路を、該特定データの非反転データを記憶する第１の記憶回路と、該特定データの反転データを記憶する第２の記憶回路とを有する構成としたので、該記憶回路の記憶データを書き換えようとしたとき、記憶回路の不可逆性により、第１および第２の記憶回路のいずれかが記憶データの書き換えを阻止することとなる。これにより、記憶データの信頼性と正真性が保証されることとなる。

また、第１の記憶回路には特定データの非反転データが記憶され、第２の記憶回路には、特定データの反転データが記憶されるため、特定データの検証は、特定データの各ビット毎に、非反転データと反転データとを比較することで、簡単な構成の論理回路により短時間で行うことができる。

以上のように、本発明によれば、半導体集積回路において、記憶すべき情報を示す特定データを不可逆的に記憶する不揮発性記憶回路を備え、該不揮発性記憶回路を、該特定データの非反転データを記憶する第１の記憶回路と、該特定データの反転データを記憶する第２の記憶回路とを有する構成としたので、不揮発性記憶回路の不可逆性を利用することで、記憶回路と検証回路の回路規模をあまり大きくすることなく、またデータ検証の処理時間の増大を招くことなく、記憶データの信頼性と正真性を保証することができる効果がある。

図１は、本発明の実施形態１による半導体集積回路を説明する図であり、図１（ａ）は、該半導体集積回路としての半導体チップを示し、図１（ｂ）は、該半導体チップに搭載されている不揮発性メモリの構成を示している。 図２は、本発明の実施形態１による半導体集積回路を具体的に説明する図であり、図２（ａ）は、上記不揮発性メモリを構成する電気フューズ素子、および記憶データと検証データとの比較を行う比較回路を示し、図２（ｂ）は電気フューズ素子の一例を示し、図２（ｃ）は、電気フューズ素子を用いた記憶回路の出力部の構成を示している。 図３は、従来のセキュア情報を記憶した不揮発性メモリを搭載した半導体集積回路を説明する図であり、図３（ａ）は、該半導体集積回路としての半導体チップを示し、図３（ｂ）は、該不揮発性メモリの構成を示している。

以下、本発明の実施形態について図面を参照しながら説明する。

（実施形態１）
図１は、本発明の実施形態１による半導体集積回路を説明する図であり、図１（ａ）は、該半導体集積回路としての半導体チップを示し、図１（ｂ）は、該半導体チップに搭載されている不揮発性メモリの構成を示している。

図２は、本発明の実施形態１による半導体集積回路を具体的に説明する図であり、図２（ａ）は、上記不揮発性メモリを構成する電気フューズ素子、および記憶データと検証データとの比較を行う比較回路を示し、図２（ｂ）は電気フューズ素子の一例を示し、図２（ｃ）は、電気フューズ素子を用いた記憶回路の出力部の構成を示している。

この実施形態１の半導体集積回路１００は、記憶すべき情報を示す特定データを不可逆的に記憶する不揮発性メモリ（不揮発性記憶回路）１００ａを有している。ここで、特定データは、チップ固有の識別データ（以下、ユニークＩＤと称す。）やセキュリティに関するデータ、メモリの冗長救済情報に関するデータであり、特に、ユニークＩＤは、チップの識別データとしてロット番号やチップ座標（ウエハ上での位置）や製造日や製造情報などを示すものである。

この不揮発性メモリ１００ａは、該特定データの非反転データを記憶する第１の記憶回路１０１と、該特定データの反転データを記憶する第２の記憶回路１０２とを有している。上記特定データは複数のビットからなり、好ましくは４０〜５０ビット程度のデータである。また、前記第１および第２の記憶回路１０１、１０２はそれぞれ、前記特定データのビット数に相等する数のフューズ素子１０６、１０７を有し、該第１の記憶回路１０１と該第２の記憶回路１０２とでは、該特定データの各ビットに対応するフューズ素子は、該特定データの各ビットの値に応じて相補的に切断されている。

ここで、第１の記憶回路１０１に記憶される特定データの非反転データは、記憶すべき目的のデータ（記憶データ）１０３であり、第２の記憶回路１０２に記憶される特定データの反転データは、記憶すべき目的のデータの論理否定したデータ（検証データ）１０４である。

また、第１および第２の記憶回路を構成するフューズ素子は、図２（ｂ）に示すように、半導体基板１０上に絶縁膜１１を介して形成された、相対向する電極１２を接続するポリシリコン層２０からなる。なお、このポリシリコン層２０は、絶縁膜１３上に形成されている。また、各フューズ素子は、該フューズ素子毎に設けられたスイッチ回路（図示せず）により、該フューズ素子を溶断するための電流が供給されるようになっている。

また、第１の記憶回路１０１の各ビットに対応する出力部１０７は、例えば、図２（ｃ）に示すように、Ｐ型トランジスタ１０７ａとフューズ回路１０７ｂとを電源と接地との間に直列に接続し、該トランジスタ素子１０７ａとフューズ回路１０７ｂとの接続点から記憶データを出力する構成とすることができる。ここで、フューズ回路１０７ｂは、図２（ａ）に示すフューズ素子１０６から構成される。また、第２の記憶回路１０２の各ビットに対応する出力部も第１の記憶回路の各ビットに対応する出力部１０７と同様に構成することができる。

なお、上記第１および第２の記憶回路を構成するフューズ素子は、ポリシリコン層２０に限らず、半導体基板上に絶縁膜を介して形成されたメタル層から構成してもよい。この場合は、フューズ素子は、該フューズ素子を溶断するためのレーザービームなどのエネルギービームが照射されるよう、少なくともその表面の一部を露出させた構造とすることが望ましい。

さらに、上記フューズ素子は、電流の印加により切断する電気フューズに限らず、電流の印加により導通状態に変化するアンチフューズ素子であってもよい。この場合、半導体集積回路は、アンチフューズ素子毎に設けられたスイッチ回路により、アンチフューズ素子を導通させるための電流がアンチフューズ素子に供給されるよう構成することが望ましい。

さらに、本実施形態の半導体集積回路１０１ａは、第１の記憶回路１０１に記憶されている特定データの非反転データ１０３と、第２の記憶回路１０２に記憶されている特定データの反転データ１０４とを比較するデータ比較（検証）部（比較回路）１０５を有している。

具体的には、データ比較検証部１０５は、特定データの各ビットに対応する複数の排他的論理和回路１０８と、該複数の排他的論理和回路の出力１１０の論理積をとるＡＮＤ回路１０９とを有し、該複数の排他的論理和回路１０８の各々は、前記第１の記憶回路１０１に記憶されている特定データの非反転データの対応するビットの値と、前記第２の記憶回路１０２に記憶されている特定データの反転データの対応するビットの値とを入力とする。

なお、上記説明では、第１および第２の記憶回路におけるフューズ素子の個数は、上記特定データのビット数に相等する数としているが、第１および第２の記憶回路におけるフューズ素子の個数は、上記特定データのビット数と同一である必要はなく、それより多い個数であればよい。余ったフューズ素子については、特定データとは関係ない、決められた値を設定することでよい。

次に本発明の作用効果について説明する。

フューズ素子１０６を用いた第１の記憶回路１０１に目的とするデータ（特定データの非反転データ）１０３を記憶させる。同じくフューズ素子１０７を用いた第２の記憶回路１０２に検査データ（特定データの反転データ）１０４を記憶させる。検査データ１０４には、目的とするデータ１０３と同じビット数で論理否定した値（反転データ）を設定する。なお、各記憶回路には、各種フューズ素子に適した方法で、フューズ素子を物理的に切断または破壊することで値を記憶する。

目的とするデータ１０３は、記憶回路１０１から読み出されて各種用途に使用される。目的とするデータ１０３は、データ比較（検証）部１０５で、検査データ１０４と比較し、データが正しく記憶されているか否かの検証が行われる。検査データ１０４は、前述のとおり、データ１０３の各ビットの論理否定された値となっており、データが正しく記憶されていれば、対応するすべてのビットは異なる値となる。

目的とするデータ１０３または検査データ１０４がごみや異物などの影響によってデータ化けを発生していた場合、対応するビットが同じ値となり、データ比較（検証）部１０５にてデータ化けが発生していることが判定する。なお、この判定は、基本的なＣＰＵ命令によるソフト処理や各ビットの排他的論理和で構成した簡単な回路で容易に行うことができる。

また、このように、特定データの非反転データ１０３が第１の記憶回路１０１に記憶され、特定データの反転データ１０４が第２の記憶回路１０２に記憶された特定データの改竄を、仮に試みようとすると、データ比較検証でエラーが発生しないように目的とするデータ１０３と検証データ１０４を共に変更する必要がある。

例えば、目的とするデータのあるビットを“１”から“０”に変更すると、対応する検証データのビットを“０”から“１”に変更する必要がある。しかしながら、前述のとおり、フューズ素子を用いた不揮発性記憶回路は物理的に切断または破壊を行うため、一方向へのプログラムは可能であるが逆方向のプログラムは困難である。従って、このフューズ素子の不可逆性を利用することでデータの正真性が保証される。

なお、本発明において、目的とするデータ１０３と検査データ１０４を記憶する回路は、単一の記憶回路でも複数の記憶回路でも、前記データ群を記憶することができれば構成は問わない。

次に、より具体的な動作を、フューズ素子に電気フューズを使用した場合を例に挙げて説明する。

例えば、初期状態が導通状態にある電気フューズ１０６の値を“０”、切断または破壊により非導通状態にある電気フューズ１０７の値を“１”とする。この時、電気フューズは値“０”から値“１”への書き込みは可能であるが、その逆方向の非導通状態の値“１”から値“０”への復元は困難であることがわかる。

次に例として、記憶するデータ長を６ビットとし、記憶データ（特定データ）１０３をその非反転データ“０１０１００”とすると、検査データ１０４は各ビットの論理否定データである特定データの反転データ“１０１０１１”の６ビットを記憶することになる。

記憶されたデータ１０３をＣＰＵなどで使用する際、データが正しく記憶されていたか否かを検証するために、データ比較（検証）部５における複数の排他的論理和１０８の出力１１０を用いて、記憶データ１０３を検査データ１０４とビット毎に比較する。対応ビットは、それぞれ“０”と“１”の反転の値となっているために、各ビットの排他的論理和回路１０８の出力であるデータ比較結果１１０は、“１１１１１１”となり、それら信号をまとめた論理積回路（ＡＮＤ回路）１０９の出力１１１は“１”になる。つまり、最終データ比較結果１１１が“１”の場合、データが正しく記憶されていることが判定できる。

一方、最終データ比較結果１１１が“０”の場合は、排他的論理和回路１０８のデータ比較結果１１０のいずれかの値が“０”の状態にある。例えば、仮に目的となるデータ１０３の最下位ビットが“０”から“１”にデータ化けしていたとすると、データ１０３は“０１０１０１”で検証データ１０４は“１０１０１１”であるため、排他的論理和回路０８でのデータ比較結果１１０は“１１１１１０”となる。このとき、最終データ比較結果１１１は“０”となり、データエラーを検出でき、正しくデータが記憶されていないことが判定できる。このような検証方法により、データの信頼性が保証される。

次に、データの正真性の保証に関する説明として、目的とするデータ１０３を“０１０１００”から“０１０１０１”に改竄する場合を考える。

例えば、データ改竄として目的とする記憶データ１０３の最下位ビットを“０”から“１”に変更すると、このままではデータの信頼性の検証にてデータ化けと同になり、最終データ比較結果１１１が“０”となりデータエラーが検出される。そこで、データエラーを起こさないようにするために、検証ビットの最下位ビットを“１”から“０”に改竄する必要がある。つまり、検証データ１０４を“１０１０１０”に変更できれば、改竄されたデータ１０３は“０１０１０１”は正しく記憶されたデータになる。しかしながら、前述のとおり“１”から“０”の変更は、物理的に切断または破壊の非導通状態から導通状態への変更であり、現実的に復元は大変困難であることからデータの正真性が保証される。

このように本発明の実施形態１では、フューズ素子を記憶素子とした半導体集積回路１００において、目的とするデータとして特定データの非反転データを記憶し、検査データとして目的とするデータの論理否定データ（特定データの反転データ）を記憶し、フューズ素子の不可逆性を利用することで、記憶回路と検証回路の回路規模をあまり大きくすることなく、またデータ検証の処理時間の増大を招くことなく、記憶データの信頼性と正真性を保証することができる効果が得られる。

さらに、上記実施形態１の半導体集積回路１００は、携帯電話、携帯ゲーム機器、ノートパソコンなどのモバイル機器だけでなく、種々の電子機器を構成する半導体チップとして適したものであり、この半導体集積回路１００は、これらの電子機器を構成する半導体チップとして信頼して用いることができるものである。

以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。

本発明は、不揮発性記憶素子にフューズ素子を用いた半導体集積回路およびこのような半導体集積回路を搭載した電子機器の分野において、目的とする特定データの非反転データと、検査データとしての目的とする特定データの反転データ（論理否定データ）を記憶し、フューズ素子の不可逆性を利用することで、記憶回路と検証回路の回路規模をあまり大きくすることなく、またデータ検証の処理時間の増大を招くことなく、記憶データの信頼性と正真性を確保することができる。

１０１ 第１の記憶回路（目的とする記憶データの記憶回路）
１０２ 第２の記憶回路（検査データの記憶回路）
１０３ 目的とするデータ
１０４ 検査データ（目的とするデータの反転データ）
１０５ データ比較（検証）部
１０６ フューズ素子（導通状態）
１０７ フューズ素子（非導通状態）
１０８ 排他的論理和海路（ＸＯＲ回路）
１０９ 論理積海路（ＡＮＤ回路）
１１０ データ比較結果（排他的論理和出力）
１１１ 最終データ比較結果（論理積出力）

Claims (10)

1. 記憶すべき情報を示す特定データを不可逆的に記憶する不揮発性記憶回路を有する半導体集積回路であって、
   該不揮発性記憶回路は、
   該特定データの非反転データを記憶する第１の記憶回路と、
   該特定データの反転データを記憶する第２の記憶回路と、
   該第１の記憶回路に記憶されている該特定データの非反転データと、該第２の記憶回路に記憶されている該特定データの反転データとを比較する比較回路とを有し、
   該比較回路は、
   該第１の記憶回路に記憶されている該特定データの非反転データが該第２の記憶回路に記憶されている該特定データの反転データの反転データである場合には、該半導体集積回路において該特定データが正しく記憶されていると判定し、
   該第１の記憶回路に記憶されている該特定データの非反転データが該第２の記憶回路に記憶されている該特定データの反転データの反転データでない場合には、該半導体集積回路において該特定データが正しく記憶されていないと判定する、半導体集積回路。
2. 請求項１に記載の半導体集積回路において、
   前記特定データは複数のビットからなる、半導体集積回路。
3. 請求項２に記載の半導体集積回路において、
   前記第１および第２の記憶回路はそれぞれ、前記特定データのビット数に相等する数のフューズ素子を有し、
   該第１の記憶回路と該第２の記憶回路とでは、該特定データの各ビットに対応するフューズ素子は、該特定データの各ビットの値に応じて相補的に切断されている、半導体集積回路。
4. 請求項３に記載の半導体集積回路において、
   前記第１および第２の記憶回路を構成するフューズ素子は、半導体基板上に絶縁膜を介して形成されたポリシリコン層からなる、半導体集積回路。
5. 請求項４に記載の半導体集積回路において、
   前記第１および第２の記憶回路を構成する複数のフューズ素子の各々には、
   該フューズ素子毎に設けられたスイッチ回路により、該フューズ素子を溶断するための電流が供給される、半導体集積回路。
6. 請求項３に記載の半導体集積回路において、
   前記第１および第２の記憶回路を構成するフューズ素子は、半導体基板上に絶縁膜を介して形成されたメタル層からなる、半導体集積回路。
7. 請求項４に記載の半導体集積回路において、
   前記第１および第２の記憶回路を構成する複数のフューズ素子の各々は、
   該フューズ素子を溶断するためのエネルギービームが照射されるよう、少なくともその表面の一部を露出させたものである、半導体集積回路。
8. 請求項３に記載の半導体集積回路において、
   前記第１および第２の記憶回路を構成する複数のフューズ素子はアンチフューズ素子であり、
   該アンチフューズ素子は、該アンチフューズ素子毎に設けられたスイッチ回路により、該アンチフューズ素子を導通させるための電流が供給される、半導体集積回路。
9. 請求項１に記載の半導体集積回路において、
   前記特定データは複数のビットからなり、
   該比較回路は、
   該特定データの各ビットに対応する複数の排他的論理和回路と、
   該複数の排他的論理和回路の出力の論理積をとるＡＮＤ回路とを有し、
   該複数の排他的論理和回路の各々は、前記第１の記憶回路に記憶されている特定データの非反転データの対応するビットの値と、前記第２の記憶回路に記憶されている特定データの反転データの対応するビットの値とを入力とする、半導体集積回路。
10. 請求項１に記載の半導体集積回路を備えた電子機器。
    

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