JP5121978B2 - 画像処理装置及びその制御方法 - Google Patents

Description

本発明は、複数の画像の画像処理を行う画像処理装置及びその制御方法に関する。

近年、ディスプレイの高解像度化（例えば、４０９６×２１６０画素）が進められており、高解像度な映画コンテンツ等も製作されてきている。従来より、１つの画像処理ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）だけでは画像処理能力が足りない場合に、入力画像を複数の分割画像に分割し、複数の分割画像に対して複数の画像処理ＬＳＩで同時に画像処理を行う技術が開発されている（例えば、特許文献１参照）。また、入力画像を複数の分割画像に分割して画像処理を行う場合に、複数の分割画像の境界部分のつなぎ目を目立たなくする技術が開発されている（例えば、特許文献２，３参照）。

図１０（Ａ）（Ｂ）は、従来の画像処理装置による書き込みおよび読み出しの処理について説明するための図である。入力画像が２つの分割画像Ｄ１１，Ｄ１２に分割されてメモリに書き込まれる。書込時には、分割画像Ｄ１１，Ｄ１２が、それぞれ水平ライン単位で下方向に向かってメモリに書き込まれていく。２つの画像処理ＬＳＩで並列処理することにより、分割画像Ｄ１１のラインＬ１，Ｌ２，Ｌ３，・・・と、分割画像Ｄ１２のラインＬ１，Ｌ２，Ｌ３，・・・とを同時に書き込むことができる。

読出時には、分割画像Ｄ１２の端部ｄ１２１が分割画像Ｄ１１に付加され、読出画像Ｄ２１として読み出される。読出画像Ｄ２１は、水平ライン単位で下方向に向かってメモリから読み出されていく。また、分割画像Ｄ１１の端部ｄ１１１が分割画像Ｄ１２に付加され、読出画像Ｄ２２として読み出される。読出画像Ｄ２２は、水平ライン単位で下方向に向かってメモリから読み出されていく。２つの画像処理ＬＳＩで並列処理することにより、読出画像Ｄ２１のラインＬ１，Ｌ２，Ｌ３，・・・と、読出画像Ｄ２２のラインＬ１，Ｌ２，Ｌ３，・・・とを同時に読み出すことができる。

図１１は、従来の画像処理装置による書き込みおよび読み出しのタイミングについて説明するための図である。分割画像（書込画像）Ｄ１１，Ｄ１２は、書込用の垂直同期信号Ｖｓｙｎｃ１に同期してメモリに書き込まれる。具体的には、時刻ｔ１１の同期パルスに応答して、分割画像Ｄ１１，Ｄ１２がライン単位でメモリに書き込まれていく。

読出画像Ｄ２１，Ｄ２２は、読出用の垂直同期信号Ｖｓｙｎｃ２に同期してメモリから読み出される。具体的には、分割画像Ｄ１１，Ｄ１２の書き込みが終了した後の時刻ｔ５１の同期パルスに応答して、読出画像Ｄ２１，Ｄ２２がライン単位でメモリから読み出されていく。

メモリから読み出された読出画像Ｄ２１，Ｄ２２は、２つの画像処理ＬＳＩにより並列に画像処理が施された後、付加部分ｄ１１１，ｄ１２１が切り取られて、結合される。このように、分割画像Ｄ１１，Ｄ１２に、オーバーラップ（重複）する端部ｄ１１１，ｄ１２１を付加して読み出すことにより、分割画像Ｄ１１，１２の境界部分のつなぎ目が目立たたず、画質劣化の少ない出力画像が得られる。

特開２００９−２６０５５０号公報 特開２００８−１７２４１０号公報 特開２０００−６９２９３号公報

しかしながら、図１０，９で説明した従来例では、分割画像Ｄ１１の端部ｄ１１１が読出画像Ｄ２２に付加されるため、分割画像Ｄ１１が全てメモリに書き込まれた後でなければ、読出画像Ｄ２２をメモリから読み出すことができない。このため、分割画像Ｄ１１，Ｄ１２の書き込みタイミングに対して、読出画像Ｄ２１，Ｄ２２の読み出しタイミングが約１フィールド分遅延してしまう。このため、複数の分割画像に画像処理を施す場合に、読み出し遅延によって、画像出力の遅延時間が大きくなるという問題があった。

そこで、本発明は、複数の画像の画像処理を行う場合に、複数の画像の境界部分の違和感を少なくし、かつ、画像出力の遅延時間を短縮させることが可能な画像処理装置および制御方法を提供することを目的とする。

上述した課題を解決するために、本発明に係る画像処理装置は、複数の画像の画像処理を行う画像処理装置であって、入力画像を分割して得られた第１の分割画像と、前記第１の分割画像に所定の方向に隣接する第２の分割画像とを、所定数のライン単位で前記所定の方向にメモリ部に書き込む書き込み手段と、前記メモリ部に書き込まれた前記第１の分割画像に、前記第２の分割画像内の前記第１の分割画像に隣接する所定サイズの端部を付加して、第１の読出画像として所定数のライン単位で前記所定の方向に前記メモリ部から読み出し、前記メモリ部に書き込まれた前記第２の分割画像を第２の読出画像として所定数のライン単位で前記所定の方向に前記メモリ部から読み出す読み出し手段と、前記メモリ部から読みだされた前記第１および第２の読出画像に対して画像処理を行う画像処理手段と、を備える。

本発明によれば、複数の画像の画像処理を行う場合に、複数の画像の境界部分の違和感を少なくし、かつ、画像出力の遅延時間を短縮させることが可能となる。

本発明の実施の形態１に係る画像処理装置の構成を示すブロック図である。 図１に示した書き込み部および読み出し部の動作について詳細に説明するための図である。 実施の形態１に係る画像処理装置による書き込みおよび読み出しのタイミングについて説明するための図である。 図１に示した切り取り部および結合部の動作について詳細に説明するための図である。 本発明の実施の形態１の変更例に係る画像処理装置の構成を示すブロック図である。 図５に示した書き込み部、読み出し部、切り取り部、結合部の動作について詳細に説明するための図である。 本発明の実施の形態２に係る画像処理装置の構成を示すブロック図である。 本発明の実施の形態２の変更例に係る画像処理装置の構成を示すブロック図である。 本発明の実施の形態４の書き込み部および読み出し部の動作について説明するための図である。 従来の画像処理装置による書き込みおよび読み出しの処理について説明するための図である。 従来の画像処理装置による書き込みおよび読み出しのタイミングについて説明するための図である。

（実施の形態１）
図１は、本発明の実施の形態１に係る画像処理装置の構成を示すブロック図である。実施の形態１では、高解像度の入力画像を２つの低解像度の画像に分割して画像処理を行う例について説明する。本発明の画像処理装置は、例えばテレビジョン放送受信機やパーソナルコンピュータ、医療用ディスプレイ、業務用ディスプレイ、商業用ディスプレイ、プロジェクターなどに適用できる。表示部は、画像処理装置に内蔵されていてもよいし、外部に接続される構成であってもよい。画像処理装置に入力される画像は、動画像であってもよいし、静止画像であってもよい。また、画像処理装置の外部から画像が入力される構成に限定されず、例えば内蔵するハードディスク等から画像を読み出して再生する構成にも適用可能である。

図１の画像処理装置は、分割部１、書き込み部２、フレームメモリ部３、読み出し部４、制御部５、画像処理部６、切り取り部７、および結合部８を備える。書き込み部２は書き込み部２−１，２−２を含み、読み出し部４は読み出し部４−１，４−２を含み、画像処理部６は画像処理部６−１，６−２を含み、切り取り部７は切り取り部７−１，７−２を含む。画像処理装置は、２つの画像処理ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）を備え、１つ目の画像処理ＬＳＩは、書き込み部２―１、読み出し部４―１、画像処理部６―１、切り取り部７―１を含む。そして、２つ目の画像処理ＬＳＩは、書き込み部２―２、読み出し部４―２、画像処理部６―２、切り取り部７―２を含む。ただし、分割部１および結合部８が画像処理装置に内蔵される構成に限定されず、外部に設ける構成であってもよい。つまり、複数の分割画像を入力する複数の入力端子を備え、書き込み部２、フレームメモリ部３、読み出し部４、制御部５、画像処理部６、切り取り部７で構成される画像処理モジュールが、装置内に内蔵される構成であってもよい。また、分割部１１のみを、画像処理装置の外部に設ける構成であってもよい。

分割部１は、入力画像を２つの分割画像（書込画像）Ｄ１１，Ｄ１２に分割する。書き込み部２−１は、分割画像Ｄ１１をライン単位でラスタ走査順にフレームメモリ部３に書き込む。書き込み部２−２は、分割画像Ｄ１１をライン単位でラスタ走査順にフレームメモリ部３に書き込む。２つの画像処理ＬＳＩで並列処理することにより、分割画像Ｄ１１と、分割画像Ｄ１２とを同時に書き込むことができる。

フレームメモリ部３は、書き込まれた分割画像Ｄ１１，Ｄ１２を一時的に記憶する。このフレームメモリ部３は、少なくとも分割画像Ｄ１１と分割画像Ｄ１２の２フレームを記憶できる領域を有するものとする。

読み出し部４―１は、分割画像Ｄ１２内の所定サイズの端部（領域）を分割画像Ｄ１１に付加し、読出画像Ｄ２１として、ライン単位でラスタ走査順にフレームメモリ部３から読み出す。読み出し部４―２は、分割画像Ｄ１２に端部を付加せずに、読出画像Ｄ２２として、ライン単位でラスタ走査順にフレームメモリ部３から読み出す。２つの画像処理ＬＳＩで並列処理することにより、読出画像Ｄ２１と、読出画像Ｄ２２とを同時に読み出すことができる。

ただし、ライン単位でフレームメモリ部３への書き込みおよびフレームメモリ部３からの読み出しを行うことに限定されない。５ライン単位や１０ライン単位など、所定数のライン単位（所定サイズのブロック単位）でフレームメモリ部３への書き込みおよびフレームメモリ部３からの読み出しを行ってもよい。

制御部５は、入力画像の同期信号を基準にして、書き込み部２−１，２−２による書き込みタイミング、および読み出し部４−１，４−２による読み出しタイミングを制御する。

画像処理部６−１は、読出画像Ｄ２１に対して所定の画像処理を行う。画像処理部６−２は、読出画像Ｄ２２に対して所定の画像処理を行う。画像処理部６−１，６−２は、例えば拡大縮小処理、輪郭強調処理、統計量取得処理などの画像処理を行う。切り取り部７−１は、画像処理部６−１により画像処理が施された読出画像Ｄ２１の余分な部分を切り取った画像Ｄ３１を結合部８に出力する。切り取り部７−２は、画像処理部６−２により画像処理が施された読出画像Ｄ２２の余分な部分を切り取った画像Ｄ３２を結合部８に出力する。結合部８は、画像Ｄ３１，Ｄ３２を結合して表示部に出力する。なお、制御部５は、画像処理部６−１，６−２および切り取り部７−１，７−２が動作するタイミングを指示する。また、制御部５は、切り取り部７−１，７−２が切り取る部分を指示する。

なお、本実施の形態では、「画像」の書き込み、読み出し、画像処理などを行うとして説明するが、「画像データ」の書き込み、読み出し、画像処理などを行うことと同義であるものとする。

図２（Ａ）（Ｂ）は、書き込み部２および読み出し部４の動作について詳細に説明するための図である。入力画像は、分割部１により２つの分割画像Ｄ１１，Ｄ１２に分割されて、書き込み部２−１，２−２によりフレームメモリ部３に書き込まれる。そして、読み出し部４−１，４−２により読出画像Ｄ２１，Ｄ２２がフレームメモリ部３から読み出される。一例として、入力画像が、水平有効画素数２０４８、垂直有効画素数（＝水平ライン数）２１６０である場合について説明する。分割画像Ｄ１１は、水平有効画素数Ｈ１１＝２０４８、垂直有効画素数（＝水平ライン数）Ｖ１１＝１０８０となる。分割画像Ｄ１２は、水平有効画素数Ｈ１２＝２０４８、垂直有効画素数（＝水平ライン数）Ｖ１２＝１０８０となる。分割画像Ｄ１１の下辺および分割画像Ｄ１２の上辺が、分割境界線となっている。ただし、分割画像Ｄ１１と分割画像Ｄ１２は、必ずしも同じサイズである必要はなく、異なるサイズにしてもよい。

書込時には、分割画像（書込画像）Ｄ１１，Ｄ１２が、それぞれ水平ライン単位で下方向に向かってフレームメモリ部３に書き込まれていく。２つの画像処理ＬＳＩで並列処理することにより、分割画像Ｄ１１のラインＬ１，Ｌ２，Ｌ３，・・・と、分割画像Ｄ１２のラインＬ１，Ｌ２，Ｌ３，・・・とを同時に書き込むことができる。

読出時には、分割画像Ｄ１２内の分割画像Ｄ１１に隣接する端部ｄ１２０が、分割画像Ｄ１１に付加され、読出画像Ｄ２１として読み出される。読出画像Ｄ２１は、水平ライン単位で下方向に向かってフレームメモリ部３から読み出されていく。また、分割画像Ｄ１２は、そのまま読出画像Ｄ２２として、水平ライン単位で下方向に向かってフレームメモリ部３から読み出されていく。２つの画像処理ＬＳＩで並列処理することにより、読出画像Ｄ２１のラインＬ１，Ｌ２，Ｌ３，・・・と、読出画像Ｄ２２のラインＬ１，Ｌ２，Ｌ３，・・・とを同時に読み出すことができる。

読出画像Ｄ２１は、水平有効画素数Ｈ２１（＝Ｈ１１）＝２０４８、垂直有効画素数Ｖ２１（＝Ｖ１１＋２ＶＡ）＝１４８０である。読出画像Ｄ２２は、水平有効画素数Ｈ２２（＝Ｈ１２）＝２０４８、垂直有効画素数Ｖ２２（＝Ｖ１２）＝１０８０である。分割画像Ｄ１２の端部ｄ１２０は、分割画像Ｄ１１に隣接する副端部ｄ１２１と、分割画像Ｄ１１に隣接しない副端部ｄ１２２とで構成されるものとする。そして、副端部ｄ１２１、ｄ１２２は、垂直有効画素数ＶＡ＝２００とする。副端部ｄ１２１、ｄ１２２は、読出画像Ｄ２１，Ｄ２２の境界部分のつなぎ目を目立たなくするために付加される。副端部ｄ１２１、ｄ１２２のサイズは、画像処理部６−１，６−２の画像処理に用いられるフィルタのタップ数により決定される。例えば、拡大／縮小処理に用いられる補間フィルタのタップ数と、輪郭強調処理に用いられるハイパスフィルタのタップ数との合計値を、副端部ｄ１２１、ｄ１２２の垂直有効画素数ＶＡとする。ただし、拡大／縮小処理に用いられる補間フィルタのタップ数と、輪郭強調処理に用いられるハイパスフィルタのタップ数との合計値に、所定値を足して、副端部ｄ１２１、ｄ１２２の垂直有効画素数ＶＡを決定してもよい。また、拡大／縮小処理・輪郭強調処理以外の処理に用いられるフィルタのタップ数を足して、副端部ｄ１２１、ｄ１２２の垂直有効画素数ＶＡを決定してもよい。

図３（Ａ）（Ｂ）（Ｃ）は、実施の形態１に係る画像処理装置による書き込みおよび読み出しのタイミングについて説明するための図であり、３つの例を示している。

図３（Ａ）に示す例では、分割画像（書込画像）Ｄ１１，Ｄ１２は、書込用の垂直同期信号Ｖｓｙｎｃ１に同期してフレームメモリ部３に書き込まれる。具体的には、時刻ｔ１１に、垂直同期信号Ｖｓｙｎｃ１の同期パルスに応答して、分割画像Ｄ１１，Ｄ１２がライン単位でフレームメモリ部３に書き込まれていく。

読出画像Ｄ２１，Ｄ２２は、読出用の垂直同期信号Ｖｓｙｎｃ２に同期してフレームメモリ部３から読み出される。具体的には、分割画像Ｄ１２の副端部ｄ１２１の書き込みが終了した直後の時刻ｔ２１に、垂直同期信号Ｖｓｙｎｃ２の同期パルスに応答して、読出画像Ｄ２１，Ｄ２２がライン単位でフレームメモリ部３から読み出されていく。読出用の垂直同期信号Ｖｓｙｎｃ２の同期パルスの発生時刻ｔ２１は、書込用の垂直同期信号Ｖｓｙｎｃ１の同期パルスの発生時刻ｔ１１に、分割画像Ｄ１２の副端部ｄ１２１の書き込みに要する時間ＤＴだけ、足した時刻となっている。

このように、制御部５は、書込用の垂直同期信号Ｖｓｙｎｃ１に対して、分割画像Ｄ１２の副端部ｄ１２１の書き込みに要する時間ＤＴだけ、読出用の垂直同期信号Ｖｓｙｎｃ２を遅延させる。分割画像Ｄ１１に端部ｄ１２０を付加して読出画像Ｄ２１として読み出し、分割画像Ｄ１２は端部を付加せずにそのまま読出画像Ｄ２２として読み出すので、分割画像Ｄ１２の副端部ｄ１２１の書き込みに要する時間ＤＴだけ遅延させればよい。なお、分割画像Ｄ１２の副端部ｄ１２１の書き込みが終了した後であれば、読出画像Ｄ２２を読み出すことができるので、読出用の垂直同期信号Ｖｓｙｎｃ２の同期パルスを、時刻ｔ２１よりも遅いタイミングにしてもよい。

図３（Ｂ）に示す例では、制御部５は、有効ラインイネーブル信号に基づいて、書き込みおよび読み出しのタイミングを制御する。分割画像Ｄ１１、Ｄ１２および読出画像Ｄ２１、Ｄ２２に垂直ブランキング期間が存在する場合は、有効ラインイネーブル信号に基づいて、書き込みおよび読み出しのタイミングを制御する。

具体的には、垂直同期信号Ｖｓｙｎｃ１の同期パルスの発生時刻ｔ１１に、垂直ブランキング期間ＢＴだけ足した時刻（ｔ１１＋ＢＴ）に、分割画像（書込画像）Ｄ１１，１２の有効ラインイネーブル信号が、ＬｏｗレベルからＨｉｇｈレベルに立ち上がる。これに応答して、分割画像Ｄ１１，Ｄ１２がライン単位でフレームメモリ部３に書き込まれていく。

読出画像Ｄ２１，Ｄ２２は、読出画像Ｄ２１，Ｄ２２の有効ラインイネーブル信号に同期してフレームメモリ部３から読み出される。具体的には、垂直同期信号Ｖｓｙｎｃ２の同期パルスの発生時刻ｔ２１に、垂直ブランキング期間ＢＴだけ足した時刻（ｔ２１＋ＢＴ）に、読出画像Ｄ２１，Ｄ２２の有効ラインイネーブル信号が、ＬｏｗレベルからＨｉｇｈレベルに立ち上がる。これに応答して、分割画像Ｄ１２の副端部ｄ１２１の書き込みが終了した直後に、読出画像Ｄ２１，Ｄ２２がライン単位でフレームメモリ部３から読み出されていく。読出画像Ｄ２１，Ｄ２２の有効ラインイネーブル信号の立ち上がり時刻（ｔ２１＋ＢＴ）は、分割画像（書込画像）Ｄ１１，１２の有効ラインイネーブル信号の立ち上がり時刻（ｔ１１＋ＢＴ）に、分割画像Ｄ１２の副端部ｄ１２１の書き込みに要する時間ＤＴだけ、足した時刻となっている。つまり、読出用の垂直同期信号Ｖｓｙｎｃ２の同期パルスの発生時刻ｔ２１は、書込用の垂直同期信号Ｖｓｙｎｃ１の同期パルスの発生時刻ｔ１１に、分割画像Ｄ１２の副端部ｄ１２１の書き込みに要する時間ＤＴだけ、足した時刻となっている。

このように、制御部５は、書込用の垂直同期信号Ｖｓｙｎｃ１に対して、分割画像Ｄ１２の副端部ｄ１２１の書き込みに要する時間ＤＴだけ、読出用の垂直同期信号Ｖｓｙｎｃ２を遅延させる。言い換えれば、分割画像（書込画像）Ｄ１１，１２の有効ラインイネーブル信号に対して、分割画像Ｄ１２の副端部ｄ１２１の書き込みに要する時間ＤＴだけ、読出画像Ｄ２１，Ｄ２２の有効ラインイネーブル信号を遅延させる。ただし、分割画像Ｄ１２の副端部ｄ１２１の書き込みが終了した後であれば、読出画像Ｄ２２を読み出すことができるので、読出画像Ｄ２１，Ｄ２２の有効ラインイネーブル信号の立ち上がり時刻を、時刻（ｔ２１＋ＢＴ）よりも遅いタイミングにしてもよい。

図３（Ｃ）は、読出画像Ｄ２１の読み出し終了時刻と、読出画像Ｄ２２の読み出し終了時刻とが一致するように、図３（Ｂ）を変形した例をしている。具体的には、垂直同期信号Ｖｓｙｎｃ２の同期パルスの発生時刻ｔ２１に、垂直ブランキング期間ＢＴと、読出画像Ｄ２１，Ｄ２２の有効サインの差分ＬＴとを足した時刻（ｔ２１＋ＢＴ＋ＬＴ）に、読出画像Ｄ２２の有効ラインイネーブル信号が、ＬｏｗレベルからＨｉｇｈレベルに立ち上がる。これに応答して、読出画像Ｄ２２がライン単位でフレームメモリ部３から読み出されていく。この場合、読出画像Ｄ２１の読み出し終了時刻と、読出画像Ｄ２２の読み出し終了時刻とが一致する。

従来は、図１１に示したように、分割画像Ｄ１１が全てメモリに書き込まれた後でなければ、読出画像Ｄ２２をメモリから読み出すことができなかった。このため、分割画像Ｄ１１，Ｄ１２の書き込みタイミングに対して、読出画像Ｄ２１，Ｄ２２の読み出しタイミングが約１フィールド分遅延してしまっていた。

しかし、この実施の形態１では、図３（Ａ）（Ｂ）（Ｃ）で説明したように、分割画像Ｄ１２の副端部ｄ１２１のフレームメモリ部３への書き込みが終了した後であれば、分割画像Ｄ１１，Ｄ１２のフレームメモリ部３への書き込みが終了する前であっても、読出画像Ｄ２１，Ｄ２２の読み出しを開始することができる。したがって、従来よりも早いタイミングに、読出画像Ｄ２１，Ｄ２２の読み出しを開始することができる。これは、分割画像Ｄ１２の端部ｄ１２０を分割画像Ｄ１１に付加し、読出画像Ｄ２１として読み出す一方で、分割画像Ｄ１２には端部を付加せずに、読出画像Ｄ２２として読み出すようにしたためである。このため、分割画像Ｄ１１が全て書き込まれるのを待たなくても、読出画像Ｄ２２の読み出しを開始することが可能になる。

フレームメモリ部３から読み出された読出画像Ｄ２１，Ｄ２２は、画像処理部６−１，６−２により並列に画像処理が施される。その後、読出画像Ｄ２１の副端部ｄ１２２と、読出画像Ｄ２２の副端部ｄ１２１とが切り取られて、結合される。

図４は、切り取り部７および結合部８の動作について詳細に説明するための図である。切り取り部７−１は、読出画像Ｄ２１の下辺を含む副端部ｄ１２２を切り取って、画像Ｄ３１を出力する。切り取り部７−２は、読出画像Ｄ２２の上辺を含む副端部ｄ１２１を切り取って、画像Ｄ３２を出力する。

切り取り部７−１からの出力画像Ｄ３１は、水平有効画素数Ｈ３１（＝Ｈ１１）＝２０４８、垂直有効画素数Ｖ３１（＝Ｖ２１−ＶＡ）＝１２８０である。切り取り部７−２からの出力画像Ｄ３２は、水平有効画素数Ｈ３２（＝Ｈ１２）＝２０４８、垂直有効画素数Ｖ３２（＝Ｖ２２−ＶＡ）＝８８０である。出力画像Ｄ３１の下辺および出力画像Ｄ３２の上辺が、結合境界線となっている。ただし、画像処理部６で拡大／縮小処理を行う場合は、読出画像を画像処理部６内の複数のラインメモリに一時的に記憶して、ｎ画素×ｎ画素のブロックを形成し、スケーリング係数を用いて補間演算することにより、所定の拡大率／縮小率で読出画像Ｄ２１，Ｄ２２を出力画像Ｄ３１，３２に拡大／縮小する。

このように、分割画像Ｄ１１に、オーバーラップ（重複）する端部ｄ１２０を付加して読み出した後、読出画像Ｄ２１，Ｄ２２の不要な副端部ｄ１２１，ｄ１２２を切り取ることにより、出力画像Ｄ３１，Ｄ３２の境界部分のつなぎ目が目立たたず、画質劣化の少ない出力画像が得られる。

以上のように、この実施の形態１によれば、複数の画像の画像処理を行う場合に、複数の画像の境界部分の違和感を少なくし、かつ、画像出力の遅延時間を短縮させることが可能となる。具体的には、分割画像Ｄ１２の端部ｄ１２０を分割画像Ｄ１１に付加し、読出画像Ｄ２１として読み出す一方で、分割画像Ｄ１２には端部を付加せずに、読出画像Ｄ２２として読み出すようにしたことにより、分割画像Ｄ１１が全て書き込まれるのを待たなくても、読出画像Ｄ２２の読み出しを開始することが可能になる。

（実施の形態１の変更例）
実施の形態１では、高解像度の入力画像を２つの低解像度の分割画像に分割して画像処理を行う例を挙げたが、分割画像の数は２つに限定されるものではなく、４つ、６つ、８つ等であってもよい。この実施の形態１の変更例では、高解像度の入力画像を４つの低解像度の分割画像に分割して画像処理を行う例について説明する。なお、この実施の形態１の変更例において、実施の形態１と同一の構成要素ついては同一の符号を付し、その詳細な説明は繰り返さない。

図５は、本発明の実施の形態１の変更例に係る画像処理装置の構成を示すブロック図である。書き込み部２は書き込み部２−１，２−２，２−３，２−４を含み、読み出し部４は読み出し部４−１，４−２，４−３，４−４を含み、画像処理部６は画像処理部６−１，６−２，６−３，６−４を含み、切り取り部７は切り取り部７−１，７−２，７−３，７−４を含む。画像処理装置は、４つの画像処理ＬＳＩを備え、１つ目の画像処理ＬＳＩは、書き込み部２―１、読み出し部４―１、画像処理部６―１、切り取り部７―１を含む。そして、２つ目の画像処理ＬＳＩは、書き込み部２―２、読み出し部４―２、画像処理部６―２、切り取り部７―２を含む。３つ目の画像処理ＬＳＩは、書き込み部２―３、読み出し部４―３、画像処理部６―３、切り取り部７―３を含む。４つ目の画像処理ＬＳＩは、書き込み部２―４、読み出し部４―４、画像処理部６―４、切り取り部７―４を含む。

分割部１は、入力画像を４つの分割画像（書込画像）Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４に分割する。書き込み部２−１は、分割画像Ｄ１１をライン単位でラスタ走査順にフレームメモリ部３に書き込む。書き込み部２−２は、分割画像Ｄ１１をライン単位でラスタ走査順にフレームメモリ部３に書き込む。書き込み部２−３は、分割画像Ｄ１３をライン単位でラスタ走査順にフレームメモリ部３に書き込む。書き込み部２−４は、分割画像Ｄ１４をライン単位でラスタ走査順にフレームメモリ部３に書き込む。４つの画像処理ＬＳＩで並列処理することにより、分割画像Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４を同時に書き込むことができる。

フレームメモリ部３は、書き込まれた分割画像Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４を一時的に記憶する。このフレームメモリ部３は、少なくとも分割画像Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４の４フレームを記憶できる領域を有するものとする。

読み出し部４―１は、分割画像Ｄ１２，Ｄ１３の端部を分割画像Ｄ１１に付加し、読出画像Ｄ２１として、ライン単位でラスタ走査順にフレームメモリ部３から読み出す。読み出し部４―２は、分割画像Ｄ１２に分割画像Ｄ１４の端部を付加して、読出画像Ｄ２２として、ライン単位でラスタ走査順にフレームメモリ部３から読み出す。読み出し部４―３は、分割画像Ｄ１１，Ｄ１４の端部を分割画像Ｄ１３に付加し、読出画像Ｄ２３として、ライン単位でラスタ走査順にフレームメモリ部３から読み出す。読み出し部４―４は、分割画像Ｄ１４に分割画像Ｄ１２の端部を付加して、読出画像Ｄ２４として、ライン単位でラスタ走査順にフレームメモリ部３から読み出す。４つの画像処理ＬＳＩで並列処理することにより、読出画像Ｄ２１，Ｄ２２，Ｄ２３，Ｄ２４を同時に読み出すことができる。

制御部５は、入力画像の同期信号を基準にして、書き込み部２−１，２−２，２−３，２−４による書き込みタイミング、および読み出し部４−１，４−２，４−３，４−４による読み出しタイミングを制御する。

画像処理部６−１は、読出画像Ｄ２１に対して所定の画像処理を行う。画像処理部６−２は、読出画像Ｄ２２に対して所定の画像処理を行う。読出画像Ｄ２３に対して所定の画像処理を行う。画像処理部６−３は、読出画像Ｄ２３に対して所定の画像処理を行う。読出画像Ｄ２１に対して所定の画像処理を行う。画像処理部６−４は、読出画像Ｄ２４に対して所定の画像処理を行う。画像処理部６−１，６−２，６−３，６−４は、例えば拡大縮小処理、輪郭強調処理、統計量取得処理などの画像処理を行う。

切り取り部７−１は、画像処理部６−１により画像処理が施された読出画像Ｄ２１の余分な部分を切り取った画像Ｄ３１を結合部８に出力する。切り取り部７−２は、画像処理部６−２により画像処理が施された読出画像Ｄ２２の余分な部分を切り取った画像Ｄ３２を結合部８に出力する。切り取り部７−３は、画像処理部６−３により画像処理が施された読出画像Ｄ２３の余分な部分を切り取った画像Ｄ３３を結合部８に出力する。切り取り部７−４は、画像処理部６−４により画像処理が施された読出画像Ｄ２４の余分な部分を切り取った画像Ｄ３４を結合部８に出力する。結合部８は、画像Ｄ３１，Ｄ３２，Ｄ３３，Ｄ３４を結合して表示部に出力する。なお、制御部５は、画像処理部６−１，６−２，６−３，６−４および切り取り部７−１，７−２，７−３，７−４が動作するタイミングを指示する。また、制御部５は、切り取り部７−１，７−２，７−３，７−４が切り取る部分を指示する。

図６は、本発明の実施の形態１の変更例における書き込み部２、読み出し部４、切り取り部７、結合部８の動作について詳細に説明するための図である。

一例として、入力画像が、水平有効画素数４０９６、垂直有効画素数（＝水平ライン数）２１６０である場合について説明する。分割画像Ｄ１１は、水平有効画素数Ｈ１１＝２０４８、垂直有効画素数（＝水平ライン数）Ｖ１１＝１０８０となる。分割画像Ｄ１２は、水平有効画素数Ｈ１２＝２０４８、垂直有効画素数（＝水平ライン数）Ｖ１２＝１０８０となる。分割画像Ｄ１３は、水平有効画素数Ｈ１３＝２０４８、垂直有効画素数（＝水平ライン数）Ｖ１３＝１０８０となる。分割画像Ｄ１４は、水平有効画素数Ｈ１４＝２０４８、垂直有効画素数（＝水平ライン数）Ｖ１４＝１０８０となる。分割画像Ｄ１１，Ｄ１３の下辺および分割画像Ｄ１２，Ｄ１４の上辺が、水平方向の分割境界線となっている。また、分割画像Ｄ１１，Ｄ１２の右辺および分割画像Ｄ１３，Ｄ１４の左辺が、垂直方向の分割境界線となっている。

書込時には、分割画像（書込画像）Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４が、それぞれ水平ライン単位で下方向に向かってフレームメモリ部３に書き込まれていく。４つの画像処理ＬＳＩで並列処理することにより、分割画像Ｄ１１のラインＬ１，Ｌ２，Ｌ３，・・・と、分割画像Ｄ１２のラインＬ１，Ｌ２，Ｌ３，・・・と、分割画像Ｄ１３のラインＬ１，Ｌ２，Ｌ３，・・・と、分割画像Ｄ１４のラインＬ１，Ｌ２，Ｌ３，・・・と、を同時に書き込むことができる。

読出時には、分割画像Ｄ１２の端部ｄ１２０と、分割画像Ｄ１３内の分割画像Ｄ１１に隣接する端部ｄ１３１と、分割画像Ｄ１４内の分割画像Ｄ１２に隣接する副端部ｄ１４３，ｄ１４４とが分割画像Ｄ１１に付加され、読出画像Ｄ２１として読み出される。読出画像Ｄ２１は、水平ライン単位で下方向に向かってフレームメモリ部３から読み出されていく。また、分割画像Ｄ１４内の分割画像Ｄ１２に隣接する副端部ｄ１４３，ｄ１４４，ｄ１４５が分割画像Ｄ１２に付加され、読出画像Ｄ２２として、水平ライン単位で下方向に向かってフレームメモリ部３から読み出されていく。また、分割画像Ｄ１４内の分割画像Ｄ１３に隣接する端部ｄ１４０と、分割画像Ｄ１１内の分割画像Ｄ１３に隣接する端部ｄ１１１と、分割画像Ｄ１２内の分割画像Ｄ１４に隣接する副端部ｄ１２３，ｄ１２４とが分割画像Ｄ１３に付加され、読出画像Ｄ２３として読み出される。読出画像Ｄ２３は、水平ライン単位で下方向に向かってフレームメモリ部３から読み出されていく。また、分割画像Ｄ１２内の分割画像Ｄ１４に隣接する副端部ｄ１２３，ｄ１２４，ｄ１２５が分割画像Ｄ１４に付加され、読出画像Ｄ２４として、水平ライン単位で下方向に向かってフレームメモリ部３から読み出されていく。

４つの画像処理ＬＳＩで並列処理することにより、読出画像Ｄ２１のラインＬ１，Ｌ２，Ｌ３，・・・と、読出画像Ｄ２２のラインＬ１，Ｌ２，Ｌ３，・・・、読出画像Ｄ２３のラインＬ１，Ｌ２，Ｌ３，・・・と、読出画像Ｄ２４のラインＬ１，Ｌ２，Ｌ３，・・・とを同時に読み出すことができる。

読出画像Ｄ２１は、水平有効画素数Ｈ２１（＝Ｈ１１＋ＶＢ）＝２２００、垂直有効画素数Ｖ２１（＝Ｖ１１＋２ＶＡ）＝１４８０である。読出画像Ｄ２２は、水平有効画素数Ｈ２２（＝Ｈ１２＋ＶＢ）＝２２００、垂直有効画素数Ｖ２２（＝Ｖ１２）＝１０８０である。

分割画像Ｄ１２の端部ｄ１２０は、分割画像Ｄ１１に隣接する副端部ｄ１２１と、分割画像Ｄ１１に隣接しない副端部ｄ１２２とで構成されるものとする。また、副端部ｄ１２１は、分割画像Ｄ１４に隣接する副端部１２３を含み、副端部１２２は、分割画像Ｄ１４に隣接する副端部１２４を含むものとする。また、副端部ｄ１２５は、分割画像Ｄ１４に隣接する。そして、副端部ｄ１２１，ｄ１２２，ｄ１２３，ｄ１２４は、垂直有効画素数ＶＡ＝２００とする。また、副端部ｄ１２３，ｄ１２４，ｄ１２５は、水平有効画素数ＨＡ＝１５２とする。

分割画像Ｄ１４の端部ｄ１４０は、分割画像Ｄ１２に隣接する副端部ｄ１４１と、分割画像Ｄ１２に隣接しない副端部ｄ１４２とで構成されるものとする。また、副端部ｄ１４１は、分割画像Ｄ１４に隣接する副端部１４３を含み、副端部１４２は、分割画像Ｄ１４に隣接する副端部１４４を含むものとする。また、副端部ｄ１４５は、分割画像Ｄ１４に隣接する。そして、副端部ｄ１４１，ｄ１４２，ｄ１４３，ｄ１４４は、垂直有効画素数ＶＡ＝２００とする。また、副端部ｄ１４３，ｄ１４４，ｄ１４５は、水平有効画素数ＨＡ＝１５２とする。

副端部ｄ１２１、ｄ１２２は、読出画像Ｄ２１，Ｄ２２の境界部分のつなぎ目を目立たなくするために付加される。副端部ｄ１４１、ｄ１４２は、読出画像Ｄ２３，Ｄ２４の境界部分のつなぎ目を目立たなくするために付加される。端部ｄ１１１，ｄ１３１は、読出画像Ｄ２１，Ｄ２３の境界部分のつなぎ目を目立たなくするために付加される。副端部ｄ１２３，ｄ１２４，ｄ１２５，ｄ１４３，ｄ１４４，ｄ１４５は、読出画像Ｄ２２，Ｄ２４の境界部分のつなぎ目を目立たなくするために付加される。

副端部ｄ１２１〜ｄ１２５，ｄ１４１〜ｄ１４５および端部ｄ１１１，ｄ１３１のサイズは、画像処理部６−１，６−２，６−３，６−４の画像処理に用いられるフィルタのタップ数により決定される。

分割画像（書込画像）Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４は、書込用の垂直同期信号Ｖｓｙｎｃ１に同期して、同じタイミングでフレームメモリ部３に書き込まれる。読出画像Ｄ２１，Ｄ２２，Ｄ２４，Ｄ２４は、読出用の垂直同期信号Ｖｓｙｎｃ２に同期して、同じタイミングでフレームメモリ部３から読み出される。この実施の形態１の変更例に係る画像処理装置による書き込みおよび読み出しのタイミングを示す図は、図３（Ａ）（Ｂ）（Ｃ）と同様であるため省略する。

フレームメモリ部３から読み出された読出画像Ｄ２１，Ｄ２２，Ｄ２３，Ｄ２４は、画像処理部６−１，６−２，６−３，６−４により並列に画像処理が施される。その後、読出画像の不要な部分が切り取られて、結合される。具体的には、切り取り部７−１は、読出画像Ｄ２１の下辺を含む副端部ｄ１２２と、右辺を含む端部ｄ１３１および副端部ｄ１４３，ｄ１４４を切り取って、画像Ｄ３１を出力する。切り取り部７−２は、読出画像Ｄ２２の上辺を含む副端部ｄ１２１と、右辺を含む副端部ｄ１４３，ｄ１４４，ｄ１４５を切り取って、画像Ｄ３２を出力する。切り取り部７−３は、読出画像Ｄ２３の下辺を含む副端部ｄ１４２と、左辺を含む端部ｄ１１１および副端部ｄ１２３，ｄ１２４を切り取って、画像Ｄ３３を出力する。切り取り部７−４は、読出画像Ｄ２４の上辺を含む副端部ｄ１４１と、左辺を含む副端部ｄ１２３，ｄ１２４，ｄ１２５を切り取って、画像Ｄ３４を出力する。

切り取り部７−１からの出力画像Ｄ３１は、水平有効画素数Ｈ３１（＝Ｈ１１）＝２０４８、垂直有効画素数Ｖ３１（＝Ｖ２１−ＶＡ）＝１２８０である。切り取り部７−２からの出力画像Ｄ３２は、水平有効画素数Ｈ３２（＝Ｈ１２）＝２０４８、垂直有効画素数Ｖ３２（＝Ｖ２２−ＶＡ）＝８８０である。切り取り部７−３からの出力画像Ｄ３３は、水平有効画素数Ｈ３３（＝Ｈ１３）＝２０４８、垂直有効画素数Ｖ３３（＝Ｖ２３−ＶＡ）＝１２８０である。切り取り部７−４からの出力画像Ｄ３４は、水平有効画素数Ｈ３４（＝Ｈ１４）＝２０４８、垂直有効画素数Ｖ３４（＝Ｖ２４−ＶＡ）＝８８０である。出力画像Ｄ３１，Ｄ３３の下辺および出力画像Ｄ３２，Ｄ３４の上辺が、結合境界線となっている。また、出力画像Ｄ３１，Ｄ３２の右辺および出力画像Ｄ３３，Ｄ３４の左辺が、結合境界線となっている。

したがって、４つの分割画像の画像処理を行う場合も、実施の形態１と同様に、複数の画像の境界部分の違和感を少なくし、かつ、画像出力の遅延時間を短縮させることが可能となる。

（実施の形態２）
図７は、本発明の実施の形態２に係る画像処理装置の構成を示すブロック図である。実施の形態１ではフレームメモリ部を用いたが、この実施の形態２ではラインメモリ部を用いる。この実施の形態２において、実施の形態１と同様の構成要素ついては、その詳細な説明は繰り返さない。なお、本実施の形態では、「画像」の書き込み、読み出し、画像処理などを行うとして説明するが、「画像データ」の書き込み、読み出し、画像処理などを行うことと同義であるものとする。

図７の画像処理装置は、分割部１１、ラインメモリ部１３−１、切り替え部１４、制御部１５、画像処理部１６、切り取り部１７、および結合部１８を備える。画像処理部１６は画像処理部１６−１，１６−２を含み、切り取り部１７は切り取り部１７−１，１７−２を含む。画像処理装置は、２つの画像処理ＬＳＩを備え、１つ目の画像処理ＬＳＩは、画像処理部１６―１、切り取り部１７―１を含む。そして、２つ目の画像処理ＬＳＩは、画像処理部１６―２、切り取り部１７―２を含む。ただし、分割部１１および結合部１８が画像処理装置に内蔵される構成に限定されず、外部に設ける構成であってもよい。つまり、複数の分割画像を入力する複数の入力端子を備え、ラインメモリ部１３−１、切り替え部１４−１、制御部１５、画像処理部１６、切り取り部１７で構成される画像処理モジュールが、装置内に内蔵される構成であってもよい。また、分割部１１のみを、画像処理装置の外部に設ける構成であってもよい。

分割部１は、入力画像を２つの分割画像Ｄ１１，Ｄ１２に分割する。分割画像Ｄ１１，Ｄ１２および分割画像の端部ｄ１２０（副端部ｄ１２１，ｄ１２２）は、図２（Ａ）に示したとおりである。

ラインメモリ部１３−１は、分割部１１から出力された分割画像Ｄ１２の端部ｄ１２０を、ラスタ走査順に一時的に記憶する。このラインメモリ部１３−１は、少なくとも分割画像Ｄ１２の端部ｄ１２０を記憶できる領域を有するものとする。

入力画像が、水平有効画素数２０４８、垂直有効画素数（＝水平ライン数）２１６０である場合、分割画像Ｄ１１は、水平有効画素数Ｈ１１＝２０４８、垂直有効画素数（＝水平ライン数）Ｖ１１＝１０８０となる。分割画像Ｄ１２は、水平有効画素数Ｈ１２＝２０４８、垂直有効画素数（＝水平ライン数）Ｖ１２＝１０８０となる。分割画像Ｄ１２の端部ｄ１２０は、分割画像Ｄ１１に隣接する副端部ｄ１２１と、分割画像Ｄ１１に隣接しない副端部ｄ１２２とで構成されるものとする。そして、副端部ｄ１２１、ｄ１２２は、垂直有効画素数ＶＡ＝２００とする。

切り替え部１４−１は、分割画像Ｄ１１に、分割画像Ｄ１２の端部ｄ１２０が付加された画像Ｄ２１が画像処理部１６−１に出力されるように、出力を切り替える。具体的には、分割部１１からの分割画像Ｄ１１の１ライン目から１０８０ライン目までを、画像処理部１６−１に出力した後、分割画像Ｄ１２の端部ｄ１２０の１ライン目から２００ライン目までを画像処理部１６−１に出力するように、出力を切り替える。切り替え部１４−１から画像処理部１６−１へは、分割画像Ｄ１１と分割画像の端部ｄ１２０がライン単位でラスタ走査順に入力される。制御部１５は、入力画像の同期信号を基準にして、切り替え部１４−１による切り替えタイミングを制御する。

分割部１１から出力される分割画像Ｄ１２は、そのまま画像Ｄ２２として、ライン単位でラスタ走査順に画像処理部１６−２に入力される。

画像処理部１６−１は、切り替え部１４−１からの画像Ｄ２１に対して所定の画像処理を行う。画像処理部１６−２は、分割部１１からの画像Ｄ２２に対して所定の画像処理を行う。画像処理部１６−１，１６−２は、例えば拡大縮小処理、輪郭強調処理、統計量取得処理などの画像処理を行う。なお、画像処理部１６−１，１６−２は、それぞれ複数ライン分のラインメモリ部を有しており、ライン単位でラスタ走査順に入力される画像をラインメモリ部に順次書き込み、複数ライン分のブロック単位でラインメモリ部から読み出して、画像処理を施す。例えば、画像処理部１６−１，１６−２は、少なくとも８ライン分のラインメモリ部を有していればよい。

切り取り部１７−１は、画像処理部１６−１により画像処理が施された画像Ｄ２１の余分な部分を切り取った画像Ｄ３１を結合部１８に出力する。切り取り部１７−２は、画像処理部１６−２により画像処理が施された画像Ｄ２２の余分な部分を切り取った画像Ｄ３２を結合部１８に出力する。結合部８は、画像Ｄ３１，Ｄ３２を結合して表示部に出力する。画像処理部１６−１，１６−２から切り取り部１７−１，１７−２への出力、および切り取り部１７−１，１７−２から結合部１８への出力は、ライン単位で行わってもよいし、複数ライン分のブロック単位で行ってもよい。

制御部１５は、画像処理部１６−１，１６−２および切り取り部１７−１，１７−２が動作するタイミングを指示する。また、制御部１５は、切り取り部１７−１，１７−２が切り取る部分を指示する。

この実施の形態２では、フレームメモリ部の代わりにラインメモリ部を用い、より安価な構成で、実施の形態１と同様の効果を得ることができる。

（実施の形態２の変更例）
実施の形態２では、高解像度の入力画像を２つの低解像度の分割画像に分割して画像処理を行う例を挙げたが、分割画像の数は２つに限定されるものではなく、４つ、６つ、８つ等であってもよい。例えば、高解像度の入力画像を４つの低解像度の分割画像に分割して画像処理を行う場合の構成を図８に示す。図８は図７に示した構成に、ラインメモリ部１３−２と、切り替え部１４−２と、画像処理部１６−３，１６−４と、切り取り部１７−３，１７−４とを加えた構成になる。

分割画像Ｄ１１、Ｄ１２、Ｄ１３，Ｄ１４に付加する端部および副端部は、図６に示したとおりである。切り替え部１４−１は分割画像Ｄ１１に、分割画像Ｄ１２の端部ｄ１２０を付加された画像Ｄ２１を画像処理部１６−１に出力されるように、出力を切り替える。また、切り替え部１４−２は分割画像Ｄ１３に、分割画像Ｄ１３の端部ｄ１２０を付加された画像Ｄ２３を画像処理部１６−３に出力されるように、出力を切り替える。制御部１５は入力画像の同期信号を基準にして、切り替え部１４−１と１４−２による切り替えタイミングを制御する。分割部１１から出力される分割画像Ｄ１２は、そのまま画像Ｄ２２として、ライン単位でラスタ走査順に画像処理部１６−２に入力される。また、分割部１１から出力される分割画像Ｄ１４は、そのまま画像Ｄ２４として、ライン単位でラスタ走査順に画像処理部１６−４に入力される。画像処理部１６−１，１６−２，１６−３，１６−４は、図６に示した画像Ｄ２１，Ｄ２２，Ｄ２３，Ｄ２４に対して所定の画像処理を行う。切り取り部１７−１，１７−２，１７−３，１７−４は、不要な部分を切り取って、画像Ｄ３１，Ｄ３２，Ｄ３３，Ｄ３４結合部１８に出力する。

このようにして、４つの分割画像の画像処理を行う場合も、フレームメモリ部の代わりにラインメモリ部を用い、より安価な構成で、実施の形態１と同様の効果を得ることができる。

（実施の形態３）
上述の実施の形態では、入力画像を複数の分割画像に分割する場合を例示したが、本発明において、入力画像を複数の分割画像に分割することは必須ではない。つまり、図１，５，７の分割部を設けない構成で、入力画像を分割する処理はせずに、分割画像に対応するラインを境界として、書き込みのライン番号を変更するようにしてもよい。

図１の分割部１を設けない構成の場合、書き込み部２−１，２−２には、同一の入力画像が入力される。この場合、書き込み部２−１は、入力画像のｐライン目からｑ（ただし、ｑ＞ｐ）ライン目までを所定数のライン単位でフレームメモリ部３に書込画像Ｄ１１として書き込み、ｑ＋１ライン目からｒ（ただし、ｒ＞ｑ＋１）ライン目までを所定数のライン単位でフレームメモリ部３に書込画像Ｄ１２として書き込む。

入力画像が、水平有効画素数２０４８、垂直有効画素数（＝水平ライン数）２１６０である場合、例えば、ｐ＝１、ｑ＝１０８０、ｒ＝２１６０とする。この場合、書込画像Ｄ１１は、水平有効画素数Ｈ１１＝２０４８、垂直有効画素数（＝水平ライン数）Ｖ１１＝１０８０となる。書込画像Ｄ１２は、水平有効画素数Ｈ１２＝２０４８、垂直有効画素数（＝水平ライン数）Ｖ１２＝１０８０となる。書込画像Ｄ１１の下辺および書込画像Ｄ１２の上辺が、書込境界線となっている。なお、このｐ，ｑ，ｒの値は例示にすぎず、ｐは１よりも大きな値にしてもよいし、ｑは１０８０よりも大きな値もしくは小さな値にしてもよいし、ｒは２１６０よりも小さな値にしてもよい。

読み出し部４−１は、フレーメモリ部３に書き込まれた書込画像Ｄ１１に、書込画像Ｄ１２内の１ライン目からｚ（ただし、１＜ｚ）ライン目までの所定サイズの端部ｄ１２０を付加して、読出画像Ｄ２１として所定数のライン単位でフレームメモリ部３から読み出す。読み出し部４−２は、フレーメモリ部３に書き込まれた書込画像Ｄ１２を、そのまま読出画像Ｄ２１として所定数のライン単位でフレームメモリ部３から読み出す。

この実施の形態３によれば、分割部を設けることなく、より簡易な構成で、実施の形態１と同様の効果が得られる。なお、実施の形態１の変更例の説明と同様に、書込画像および読出画像の数は２つに限定されるものではなく、４つ、６つ、８つ等であってもよい。

入力画像はビデオ信号入力に限定するものではなく、例えば画像ファイル形式の入力データでも構わない。ＣＰＵ、ＤＭＡ等により入力画像ファイルをフレームメモリ部３に書き込む。読み出し部４−１は読み出し画像Ｄ２１を読み出し、読み出し部４−２は読み出し画像Ｄ２２を読み出す。入力が画像ファイルの場合においても実施例３と同様の効果を得ることが出来る。

（実施の形態４）
上述の実施の形態では、読み出し時に端部を付加する場合を例示したが、書き込み時に端部を付加する構成であってもよい。この場合、書込画像と読出画像とは同一となる。

図１の装置構成で、書き込み時に端部を付加する場合について図９を用いて説明する。書き込み部２−１は、分割画像Ｄ１２内の分割画像Ｄ１１に隣接する端部ｄ１２０を、分割画像Ｄ１１に付加し、書込画像Ｄ３１としてフレームメモリ部３に書き込む。書き込み部２−２は、分割画像Ｄ１２をそのまま書込画像Ｄ３２としてフレームメモリ部３に書き込む。

読み出し部３−１は、書込画像Ｄ３１をそのまま読出画像Ｄ４１としてフレームメモリ部３から読み出す。読み出し部３−２は、書込画像Ｄ２２をそのまま読出画像Ｄ４２としてフレームメモリ部３から読み出す。 この場合も、実施の形態１と同様に、複数の画像の境界部分の違和感を少なくし、かつ、画像出力の遅延時間を短縮させることが可能となる。なお、実施の形態１の変更例の説明と同様に、書込画像および読出画像の数は２つに限定されるものではなく、４つ、６つ、８つ等であってもよい。

（その他の実施例）
また、本発明は、以下の処理を実行することによっても実現される。即ち、上述した実施形態の機能を実現するソフトウェア（プログラム）を、ネットワーク又は各種記憶媒体を介してシステム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ等）がプログラムを読み出して実行する処理である。

１ 分割部
２ 書き込み部
３ フレームメモリ部
４ 読み出し部
５ 制御部
６ 画像処理部
７ 切り取り部
８ 結合部

Claims (12)

1. 複数の画像の画像処理を行う画像処理装置であって、
   入力画像を分割して得られた第１の分割画像と、前記第１の分割画像に所定の方向に隣接する第２の分割画像とを、所定数のライン単位で前記所定の方向にメモリ部に書き込む書き込み手段と、
   前記メモリ部に書き込まれた前記第１の分割画像に、前記第２の分割画像内の前記第１の分割画像に隣接する所定サイズの端部を付加して、第１の読出画像として所定数のライン単位で前記所定の方向に前記メモリ部から読み出し、前記メモリ部に書き込まれた前記第２の分割画像を第２の読出画像として所定数のライン単位で前記所定の方向に前記メモリ部から読み出す読み出し手段と、
   前記メモリ部から読みだされた前記第１および第２の読出画像に対して画像処理を行う画像処理手段と、を備え
   前記第２の分割画像内の前記端部は、前記第１の分割画像に隣接する第１の副端部と、前記第１の分割画像に隣接しない第２の副端部とで構成され、
   前記画像処理装置は、前記画像処理が行われた前記第１の読出画像から前記第２の副端部を切り取って出力し、前記画像処理が行われた前記第２の読出画像から前記第１の副端部を切り取って出力する切り取り手段をさらに備えることを特徴とする画像処理装置。
2. 前記書き込み手段が、前記第２の分割画像内の前記第１の副端部の前記メモリ部への書き込みを終了した後であって、かつ、前記第１および第２の分割画像の前記メモリ部への書き込みを終了する前に、前記読み出し手段が、前記第１および第２の読出画像の前記メモリ部からの読み出しを開始するように前記読み出し手段を制御する制御手段をさらに備えることを特徴とする請求項１に記載の画像処理装置。
3. 前記制御手段は、前記書き込み手段が、前記第２の分割画像内の前記第１の副端部の前記メモリ部への書き込みを終了した直後に、前記読み出し手段が、前記第１および第２の読出画像の前記メモリ部からの読み出しを開始するように前記読み出し手段を制御することを特徴とする請求項２に記載の画像処理装置。
4. 前記第１の副端部と前記第２の副端部のサイズは同じであることを特徴とする請求項１から請求項３までのいずれか１項に記載の画像処理装置。
5. 前記第１の副端部と前記第２の副端部のサイズは、前記画像処理に用いられるフィルタのタップ数に基づいて決定されることを特徴とする請求項１から請求項４までのいずれか１項に記載の画像処理装置。
6. 前記画像処理手段は、
   前記第１の読出画像に対して画像処理を行う第１の画像処理ＬＳＩと、
   前記第２の読出画像に対して画像処理を行う第２の画像処理ＬＳＩと、を含むことを特徴とする請求項１から請求項５までのいずれか１項に記載の画像処理装置。
7. 複数の分割画像の画像処理を行う画像処理装置の制御方法であって、
   入力画像を分割して得られた第１の分割画像と、前記第１の分割画像に所定の方向に隣接する第２の分割画像とを、所定数のライン単位で前記所定の方向にメモリ部に書き込む書き込み工程と、
   前記メモリ部に書き込まれた前記第１の分割画像に、前記第２の分割画像内の前記第１の分割画像に隣接する所定サイズの端部を付加して、第１の読出画像として所定数のライン単位で前記所定の方向に前記メモリ部から読み出し、前記メモリ部に書き込まれた前記第２の分割画像を第２の読出画像として所定数のライン単位で前記所定の方向に前記メモリ部から読み出す読み出し工程と、
   前記メモリ部から読みだされた前記第１および第２の読出画像に対して画像処理を行う画像処理工程と、を有し、
   前記第２の分割画像内の前記端部は、前記第１の分割画像に隣接する第１の副端部と、前記第１の分割画像に隣接しない第２の副端部とで構成され、
   前記画像処理が行われた前記第１の読出画像から前記第２の副端部を切り取って出力し、前記画像処理が行われた前記第２の読出画像から前記第１の副端部を切り取って出力する切り取り工程をさらに有することを特徴とする画像処理装置の制御方法。
8. 複数の画像の画像処理を行う画像処理装置であって、
   入力画像のｐライン目からｑ（ただし、ｑ＞ｐ）ライン目までを所定数のライン単位でメモリ部に第１の書込画像として書き込み、ｑ＋１ライン目からｒ（ただし、ｒ＞ｑ＋１）ライン目までを所定数のライン単位で前記メモリ部に第２の書込画像として書き込む書き込み手段と、
   前記メモリ部に書き込まれた前記第１の書込画像に、前記第２の書込画像の１ライン目からｚ（ただし、１＜ｚ）ライン目までの所定サイズの端部を付加して、第１の読出画像として所定数のライン単位で前記メモリ部から読み出し、前記メモリ部に書き込まれた前記第２の書込画像を第２の読出画像として所定数のライン単位で前記メモリ部から読み出す読み出し手段と、
   前記メモリ部から読みだされた前記第１および第２の読出画像に対して画像処理を行う画像処理手段と、を備え、
   前記第２の分割画像内の前記端部は、前記第１の分割画像に隣接する第１の副端部と、前記第１の分割画像に隣接しない第２の副端部とで構成され、
   前記画像処理装置は、前記画像処理が行われた前記第１の読出画像から前記第２の副端部を切り取って出力し、前記画像処理が行われた前記第２の読出画像から前記第１の副端部を切り取って出力する切り取り手段をさらに備えることを特徴とする画像処理装置。
9. 前記第１の副端部と前記第２の副端部のサイズは同じであることを特徴とする請求項１から請求項８に記載の画像処理装置。
10. 前記第１の副端部と前記第２の副端部のサイズは、前記画像処理に用いられるフィルタのタップ数に基づいて決定されることを特徴とする請求項８または請求項９に記載の画像処理装置。
11. 前記画像処理手段は、
    前記第１の読出画像に対して画像処理を行う第１の画像処理ＬＳＩと、
    前記第２の読出画像に対して画像処理を行う第２の画像処理ＬＳＩと、を含むことを特徴とする請求項８から請求項１０までのいずれか１項に記載の画像処理装置。
12. 複数の画像の画像処理を行う画像処理装置の制御方法であって、
    入力画像のｐライン目からｑ（ただし、ｑ＞ｐ）ライン目までを所定数のライン単位でメモリ部に第１の書込画像として書き込み、ｑ＋１ライン目からｒ（ただし、ｒ＞ｑ＋１）ライン目までを所定数のライン単位で前記メモリ部に第２の書込画像として書き込む書き込み工程と、
    前記メモリ部に書き込まれた前記第１の書込画像に、前記第２の書込画像内の前記ｑ＋１ライン目からｚ（ただし、ｑ＋１＜ｚ＜ｒ）ライン目までの所定サイズの端部を付加して、第１の読出画像として所定数のライン単位で前記メモリ部から読み出し、前記メモリ部に書き込まれた前記第２の書込画像を第２の読出画像として所定数のライン単位で前記メモリ部から読み出す読み出し工程と、
    前記メモリ部から読みだされた前記第１および第２の読出画像に対して画像処理を行う画像処理工程と、を有し、
    前記第２の分割画像内の前記端部は、前記第１の分割画像に隣接する第１の副端部と、前記第１の分割画像に隣接しない第２の副端部とで構成され、
    前記画像処理が行われた前記第１の読出画像から前記第２の副端部を切り取って出力し、前記画像処理が行われた前記第２の読出画像から前記第１の副端部を切り取って出力する切り取り工程をさらに有することを特徴とする画像処理装置の制御方法。

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