Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP5128630B2 - 半導体装置 - Google Patents
[go: Go Back, main page]

JP5128630B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5128630B2
JP5128630B2 JP2010097735A JP2010097735A JP5128630B2 JP 5128630 B2 JP5128630 B2 JP 5128630B2 JP 2010097735 A JP2010097735 A JP 2010097735A JP 2010097735 A JP2010097735 A JP 2010097735A JP 5128630 B2 JP5128630 B2 JP 5128630B2
Authority
JP
Japan
Prior art keywords
layer
diffusion layer
metal wiring
diffusion
wiring layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010097735A
Other languages
English (en)
Other versions
JP2011228519A (ja
Inventor
富士雄 舛岡
紳太郎 新井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Unisantis Electronics Singapore Pte Ltd
Original Assignee
Unisantis Electronics Singapore Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Unisantis Electronics Singapore Pte Ltd filed Critical Unisantis Electronics Singapore Pte Ltd
Priority to JP2010097735A priority Critical patent/JP5128630B2/ja
Priority to KR1020110027412A priority patent/KR101173452B1/ko
Priority to TW100112627A priority patent/TW201138065A/zh
Priority to US13/090,726 priority patent/US8319288B2/en
Priority to CN2011101044183A priority patent/CN102237359B/zh
Publication of JP2011228519A publication Critical patent/JP2011228519A/ja
Application granted granted Critical
Publication of JP5128630B2 publication Critical patent/JP5128630B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0195—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は半導体装置に関し、特に柱状半導体を有し、その側壁をチャネル領域とし、ゲート電極がチャネル領域を取り囲むように形成された縦型ＭＯＳトランジスタであるＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）を用いたＣＭＯＳインバータのうち、特に２段以上に直列に接続されたＣＭＯＳインバータに関する。
半導体装置の高集積化や高性能化を実現するため、半導体基板の表面に形成された柱状半導体層と、その柱状半導体層の側壁に該柱状半導体層を取り囲むように形成されたゲートと、を有する縦型ゲートトランジスタであるＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）が提案された（例えば、特許文献１、非特許文献１）。ＳＧＴでは、ドレイン、ゲート、ソースが垂直方向に配置される。このため、ＳＧＴは、従来のプレーナー型トランジスタに比べて占有面積を大幅に縮小することができる。
ＳＧＴを用いたＣＭＯＳインバータの一例が特許文献１に開示されている。特許文献１に開示されているＣＭＯＳインバータの平面を図３７（ａ）に、図３７（ａ）におけるカットラインＡ−Ａ’の断面を図３７（ｂ）に示す。
図３７（ａ）、（ｂ）において、Ｓｉ基板３０１にＮウェル３０２およびＰウェル３０３が形成されている。Ｎウェル３０２領域にＰＭＯＳ（Positive Channel Metal-Oxide-Semiconductor）Ｑｐを形成する柱状シリコン層３０５が形成され、Ｐウェル３０３領域にＮＭＯＳ（Ｎegative Channel Meta-Oxide-Semiconductor）Ｑｎを形成する柱状シリコン層３０６が形成されている。柱状シリコン層３０５と３０６を、それぞれ、取り囲むようにゲート３０８および素子分離領域３０４が形成されている。ＰＭＯＳを形成する柱状シリコン層３０５の下部に形成されるＰ＋ドレイン拡散層３１０およびＮＭＯＳを形成する柱状シリコン層３０６の下部に形成されるＮ＋ドレイン拡散層３１２は出力端子Ｖｏｕｔに接続されている。ＰＭＯＳを形成する柱状シリコン層３０５の上部に形成されるＰ＋ソース拡散層３０９は、Ｖｃｃ配線層３１４を介して電源電位Ｖｃｃに接続され、ＮＭＯＳを形成する柱状シリコン層３０６の上部に形成されるＮ＋ソース拡散層３１１は、Ｖｓｓ配線層３１５を介して接地電位Ｖｓｓに接続され、ＰＭＯＳとＮＭＯＳの共通のゲート３０８は入力端子（Ｖｉｎ）３１６に接続される。このような構成により、ＣＭＯＳインバータが形成される。
２段以上に直列に接続されたＣＭＯＳインバータの例として、非特許文献１に開示されている２段ＣＭＯＳインバータの平面を図３８（ａ）に、図３８（ａ）におけるカットラインＡ−Ａ’の断面を図３８（ｂ）に示す。
図３８（ａ）、（ｂ）において、シリコン基板にＰ＋拡散層４１８とＮ＋拡散層４１９が形成されている。Ｐ＋拡散層４１８には配線層４３６より電源電位Ｖｃｃが与えられ、Ｎ＋拡散層４１９には配線層４３５より接地電位Ｖｓｓが与えられている。Ｐ＋拡散層４１８上にはＰＭＯＳを構成する柱状シリコン層４１１〜４１４が形成されている。Ｎ＋拡散層４１９上にはＮＭＯＳを構成する柱状シリコン層４１５〜４１７が形成されている。１段目のインバータは、柱状シリコン層４１３、４１４から構成されるＰＭＯＳと、柱状シリコン層４１５から構成されるＮＭＯＳと、から形成されている。これらの柱状シリコン層４１３、４１４、４１５の周囲には共通なゲート４２２が形成されている。ゲート４２２には配線層４３３及びゲート４２２上に形成されたコンタクト４２６を通して、この１段目のインバータの入力電圧が与えられる。また、柱状シリコン層４１３、４１４、４１５上に形成されたコンタクト４２９、４３０より配線層４３７に、この１段目のインバータの出力電圧が与えられる。
２段目のインバータは、柱状シリコン層４１１、４１２により構成されるＰＭＯＳと、柱状シリコン層４１６、４１７により構成されるＮＭＯＳと、から形成されている。柱状シリコン層４１１、４１２の周囲にはゲート４２１が形成されている。柱状シリコン層４１６、４１７の周囲にはゲート４２３が形成されている。ゲート４２１には配線層４３７及びゲート上に形成されるコンタクト４２７を通して、この２段目のインバータの入力電圧が与えられ、ゲート４２３には配線層４３７及びゲート上に形成されるコンタクト４２８を通して、この２段目のインバータの入力電圧が与えられる。また、柱状シリコン層４１１、４１２、４１６、４１７上に形成されたコンタクト４３１、４３２を通して配線層４３４に、この２段目のインバータの出力電圧が与えられる。
この２段インバータでは、電源電位Ｖｃｃが与えられる配線層４３６とP＋拡散層４１８とを接続するコンタクト４２４、及び、接地電位Ｖｓｓが与えられる配線層４３５とN＋拡散層４１９とを接続するコンタクト４２５が占める面積が大きい。このため、この２段インバータの占有面積は大きい。
また、２段以上に直列に接続されたＣＭＯＳインバータの他の例として、特許文献２に開示されているＣＭＯＳインバータチェーンの平面を図３９（ａ）に、図３９（ａ）におけるカットラインＡ−Ａ’の断面を図３９（ｂ）に示す。
図３９（ａ）、図３９（ｂ）において、シリコン酸化膜（SiO2膜）上に、ＰＭＯＳを構成する柱状半導体層５１１、５１２、５１５、５１６、５１７、５１８、５２１、５２２と、ＮＭＯＳを構成する柱状半導体層５１３、５１４、５１９、５２０とが形成されている。１段目のインバータは、柱状半導体層５２１、５２２から構成されるＰＭＯＳと、柱状半導体層５２０から構成されるＮＭＯＳと、によって形成される。これらの柱状半導体層５２０、５２１，５２２の周囲には共通なゲート５３０が形成されている。電源電位が配線層５３５を介してＰＭＯＳを構成する柱状半導体層５２１、５２２の上部に形成された拡散層に与えられ、接地電位が配線層５３４を介してＮＭＯＳを構成する柱状半導体層５２０の上部に形成される拡散層に与えられる。２段目のインバータは、柱状半導体層５１７、５１８から構成されるＰＭＯＳと、柱状半導体層５１９から構成されるＮＭＯＳによって形成される。これらの柱状半導体層５１７、５１８、５１９の周囲には共通なゲート５２９が形成されている。ゲート５２９には下部配線層５２５により入力電位が与えられる。電源電位は配線層５３３から、ＰＭＯＳを構成する柱状半導体層５１７、５１８の上部に形成されている拡散層に与えられ、接地電位は配線層５３４からＮＭＯＳを構成する柱状半導体層５１９の上部に形成されている拡散層に与えられる。
以上の単位構造の繰り返しにより柱状半導体層５１１〜５２２、下部配線層５２３〜５２６、ゲート５２７〜５３０、配線層５３１〜５３５からインバータチェーンを形成する。
この従来例においては、回路を構成する拡散層やゲート配線のレイアウトが複雑である。また、ＮＭＯＳとＰＭＯＳが狭い領域に交互に配置されているため、数１０ｎｍレベルまで微細化されたデバイスに用いる場合には、集積度の高いインバータを形成することは困難である。また、特許文献２は、並列に形成されるピラーの数を増やすために、図３９のインバータ回路全体を並列に接続することを提案している。しかし、この場合には、素子分離領域等の直接デバイスの能力に寄与しない部分まで繰り返し配置されるため、並列に形成されるピラーの数を効率よく増やすことはできない。
特開平２−１８８９６６号公報 特開２００９−３８２２６号公報
以上説明したように、従来提案されていた２段以上に直列に接続されたＣＭＯＳインバータの構造は、占有面積の縮小に関して更なる改善の必要がある。
本発明は上記の事情を鑑みてなされたもので、占有面積の小さい２段以上に直列に接続されたＣＭＯＳインバータを実現することを目的とする。
上記目的を達成するため、本発明に係る半導体装置は、
基板上において、
列方向に延びる第１のＮ ＋ 拡散層が形成され、
前記第１のＮ ＋ 拡散層上において、少なくとも１つの第１の柱状半導体層が形成され、
前記第１の柱状半導体層上に第２のＮ ＋ 拡散層が形成され、
前記第１の柱状半導体層の側壁にゲート絶縁膜を介して第１のゲート導体層が形成され、
前記第１のＮ ＋ 拡散層をソース、前記第２のＮ ＋ 拡散層をドレイン、前記第１のＮ ＋ 拡散層と前記第２のＮ ＋ 拡散層との間の前記第１の柱状半導体層をチャネル、前記第１のゲート導体層をゲートとする第１の縦型ＮチャネルＭＯＳトランジスタが形成され、
前記第１のＮ ＋ 拡散層と列方向に並ぶ第１の絶縁層を間に挟み、前記第１のＮ ＋ 拡散層と列方向に並んで第１のＰ ＋ 拡散層が形成され、
前記第１のＰ ＋ 拡散層上に、前記第１の柱状半導体層と列方向に並んで少なくとも１つの第２の柱状半導体層が形成され、
前記第２の柱状半導体層上に第２のＰ ＋ 拡散層が形成され、
前記第２の柱状半導体層の側壁にゲート絶縁膜を介して第２のゲート導体層が形成され、
前記第１のＰ ＋ 拡散層をソース、前記第２のＰ ＋ 拡散層をドレイン、前記第１のＰ ＋ 拡散層と前記第２のＰ ＋ 拡散層との間の前記第２の柱状半導体層をチャネル、前記第２のゲート導体層をゲートとする第１の縦型ＰチャネルＭＯＳトランジスタが形成され、
前記第２のＮ ＋ 拡散層と、前記第２のＰ ＋ 拡散層とが列方向に並んだ状態で互いに接続され、
前記第１のＮ ＋ 拡散層に接地電圧が印加され、前記第１のＰ ＋ 拡散層に電源電圧が印加され、前記第１及び前記第２のゲート導体層を入力側端子とし、前記第２のＮ ＋ 拡散層及び前記第２のＰ ＋ 拡散層を出力側端子とした第１のＣＭＯＳインバータが形成され、
前記第１のＮ ＋ 拡散層と行方向に隣接して第３のＮ ＋ 拡散層が形成され、
前記第３のＮ ＋ 拡散層上において、少なくとも１つの第３の柱状半導体層が形成され、
前記第３の柱状半導体層上に第４のＮ ＋ 拡散層が形成され、
前記第３の柱状半導体層の側壁にゲート絶縁膜を介して第３のゲート導体層が形成され、
前記第３のＮ ＋ 拡散層をソース、前記第４のＮ ＋ 拡散層をドレイン、前記第３のＮ ＋ 拡散層と前記第４のＮ ＋ 拡散層との間の第３の柱状半導体層をチャネル、前記第３のゲート導体層をゲートとする第２の縦型ＮチャネルＭＯＳトランジスタが形成され、
前記第３のＮ ＋ 拡散層と列方向に並ぶ第２の絶縁層を間に挟み、前記第２の絶縁層と列方向に並ぶとともに、前記第１のＰ ＋ 拡散層と行方向に並んで第３のＰ ＋ 拡散層が形成され、
前記第３のＰ ＋ 拡散層上において、少なくとも１つの第４の柱状半導体層が形成され、
前記第４の柱状半導体層上に第４のＰ ＋ 拡散層が形成され、
前記第４の柱状半導体層の側壁にゲート絶縁膜を介して第４のゲート導体層が形成され、
前記第３のＰ ＋ 拡散層をソース、前記第４のＰ ＋ 拡散層をドレイン、前記第３のＰ ＋ 拡散層と前記第４のＰ ＋ 拡散層との間の前記第４の柱状半導体層をチャネル、前記第４のゲート導体層をゲートする第２の縦型ＰチャネルＭＯＳトランジスタが形成され、
前記第４のＮ ＋ 拡散層と、前記第４のＰ ＋ 拡散層とが列方向に並んだ状態で互いに接続され、
前記第３のＮ ＋ 拡散層に接地電圧が印加され、前記第３のＰ ＋ 拡散層に電源電圧が印加され、前記第３及び第４のゲート導体層を入力側端子とし、第４のＮ ＋ 拡散層及び第４のＰ ＋ 拡散層を出力側端子とした第２のＣＭＯＳインバータが形成され、
前記第１のＣＭＯＳインバータの出力側端子である前記第２のＮ ＋ 拡散層及び前記第２のＰ ＋ 拡散層が、前記第２のＣＭＯＳインバータの入力側端子である前記第３及び第４のゲート導体層に接続され、
前記第１及び前記第２のゲート導体層を入力側端子とし、前記第４のＮ ＋ 拡散層及び前記第４のＰ ＋ 拡散層を出力側端子とした、前記第１及び前記第２のＣＭＯＳインバータが行方向に沿って、一方側から他方側に向けて繰り返すことで構成される複数のＣＭＯＳインバータを有する多段インバータ回路が形成されている、
ことを特徴とする。
前記第１のＮ ＋ 拡散層、前記第１の絶縁層、及び、前記第１のＰ ＋ 拡散層上において、列方向に沿って延びる第１の金属配線層が形成され、
前記第３のＮ ＋ 拡散層、前記第２の絶縁層、及び、前記第３のＰ ＋ 拡散層上において、列方向に沿って延びる第２の金属配線層が形成され、
前記第１の金属配線層の一端部に、当該第１の金属配線層から他方側にある前記第２の金属配線層に延びる延出部分が形成され、この延出部分に、この第１の金属配線層と、前記第３及び第４のゲート導体層とを接続する第１のコンタクトホールが形成され、
前記第２の金属配線層の一端部に、当該第２の金属配線層から他方側にある第１の金属配線層に延びる延出部分が形成され、この延出部分に、この第２の金属配線層と、前記第１及び前記第２のゲート導体層とを接続する第２のコンタクトホールが形成され、
前記第１のＣＭＯＳインバータの出力側端子である前記第２のＮ ＋ 拡散層及び前記第２のＰ ＋ 拡散層は、前記第１のＣＭＯＳインバータから他方側にある前記第２のＣＭＯＳインバータの入力側端子である前記第３及び第４のゲート導体層に、前記第１の金属配線層及び前記第１のコンタクトホールを介して接続され、
前記第２のＣＭＯＳインバータの出力側端子である前記第４のＮ ＋ 拡散層及び前記第４のＰ ＋ 拡散層は、前記第２のＣＭＯＳインバータから他方側にある第１のＣＭＯＳインバータの入力側端子である前記第１及び前記第２のゲート導体層に、前記第２の金属配線層及び前記第２のコンタクトホールを介して接続されていることが好ましい。
前記第１のＮ ＋ 拡散層、前記第１の絶縁層、及び、前記第１のＰ ＋ 拡散層上において、列方向に沿って延びる第１の金属配線層が形成され、
前記第３のＮ ＋ 拡散層、前記第２の絶縁層、及び、前記第３のＰ ＋ 拡散層上において、列方向に沿って延びる第２の金属配線層が形成され、
前記第１の金属配線層の中途部に、当該第１の金属配線層から他方側にある前記第２の金属配線層に向けて延出する第１の延出部分が形成され、この第１の延出部分に、この第１の金属配線層と、前記第３及び第４のゲート導体層とを接続する第１のコンタクトホールが形成され、
前記第１の延出部分を間に配置する前記第２の金属配線層の両端部に、当該第２の金属配線層から他方側にある第１の金属配線層に向けて延出する一対の第２の延出部分が形成され、この一対の第２の延出部分に、この第２の金属配線層と、前記第１及び前記第２のゲート導体層とを接続する一対の第２のコンタクトホールがそれぞれ形成され、
前記第１のＣＭＯＳインバータの出力側端子である前記第２のＮ ＋ 拡散層及び前記第２のＰ ＋ 拡散層は、前記第１のＣＭＯＳインバータから他方側にある前記第２のＣＭＯＳインバータの入力側端子である前記第３及び第４のゲート導体層に、前記第２のＣＭＯＳインバータから他方側にある第１の金属配線層及び前記第１のコンタクトホールを介して接続され、
前記第２のＣＭＯＳインバータの出力側端子である前記第４のＮ ＋ 拡散層及び前記第４のＰ ＋ 拡散層は、前記第１のＣＭＯＳインバータの入力側端子である前記第１及び前記第２のゲート導体層に、前記第２の金属配線層及び前記第２のコンタクトホールを介して接続されていることが好ましい。
また、前記第１のＮ ＋ 拡散層、前記第１の絶縁層、及び、前記第１のＰ ＋ 拡散層上において、列方向に沿って延びる第１の金属配線層が形成され、
前記第３のＮ ＋ 拡散層、前記第２の絶縁層、及び、前記第３のＰ ＋ 拡散層上において、列方向に沿って延びる第２の金属配線層が形成され、
前記第１の金属配線層の中途部に、当該第１の金属配線層から他方側にある前記第２の金属配線層に延出する第１の延出部分が形成され、この第１の延出部分に、この第１の金属配線層と、前記第３及び第４のゲート導体層とを接続する第１のコンタクトホールが形成され、
前記第２の金属配線層の一端部に、当該第２の金属配線層から他方側にある第１の金属配線層に延出する第２の延出部分が形成され、この第２の延出部分に、この第２の金属配線層と、前記第１及び前記第２のゲート導体層とを接続する第２のコンタクトホールが形成され、
前記第１のＣＭＯＳインバータの出力側端子である前記第２のＮ ＋ 拡散層及び前記第２のＰ ＋ 拡散層は、前記第１のＣＭＯＳインバータから他方側にある前記第２のＣＭＯＳインバータの入力側端子である前記第３及び第４のゲート導体層に、前記第１の金属配線層及び前記第１のコンタクトホールを介して接続され、
前記第２のＣＭＯＳインバータの出力側端子である前記第４のＮ ＋ 拡散層及び前記第４のＰ ＋ 拡散層は、前記第２のＣＭＯＳインバータから他方側にある第１のＣＭＯＳインバータの入力側端子である前記第１及び前記第２のゲート導体層に、前記第２の金属配線層及び前記第２のコンタクトホールを介して接続されていることが好ましい。
本発明によれば、ＳＧＴを用いて占有面積の小さい、２段以上に接続されたＣＭＯＳインバータを形成することができる。
本発明の第１の実施の形態に係る半導体装置の平面図である。 （ａ）と（ｂ）は、第１の実施の形態に係る半導体装置の断面図であり、（ａ）は、図１のＡ−Ａ’線での断面、（ｂ）は、図１のＢ−Ｂ’線での断面を示す。 第１の実施の形態に係る半導体装置の製造方法を説明するための平面図である。 （ａ）と（ｂ）は、第１の実施の形態の製造方法を説明するための断面図であり、（ａ）は、図３のＡ−Ａ’線での断面、（ｂ）は、図３のＢ−Ｂ’線での断面を示す。 第１の実施の形態に係る半導体装置の製造方法を示す平面図である。 （ａ）と（ｂ）は、第１の実施の形態の製造方法を示す断面図であり、（ａ）は、図５のＡ−Ａ’線での断面、（ｂ）は、図５のＢ−Ｂ’線での断面を示す。 第１の実施の形態に係る半導体装置の製造方法を示す平面図である。 （ａ）と（ｂ）は、第１の実施の形態の製造方法を示す断面図であり、（ａ）は、図７のＡ−Ａ’線での断面、（ｂ）は、図７のＢ−Ｂ’線での断面を示す。 第１の実施の形態に係る半導体装置の製造方法を示す平面図である。 （ａ）と（ｂ）は、第１の実施の形態の製造方法を示す断面図であり、（ａ）は、図９のＡ−Ａ’線での断面、（ｂ）は、図９のＢ−Ｂ’線での断面を示す。 第１の実施の形態に係る半導体装置の製造方法を説明するための平面図である。 （ａ）と（ｂ）は、第１の実施の形態の製造方法を説明するための断面図であり、（ａ）は、図１１のＡ−Ａ’線での断面、（ｂ）は、図１１のＢ−Ｂ’線での断面を示す。 第１の実施の形態に係る半導体装置の製造方法を説明するための平面図である。 （ａ）と（ｂ）は、第１の実施の形態の製造方法を説明するための断面図であり、（ａ）は、図１３のＡ−Ａ’線での断面、（ｂ）は、図１３のＢ−Ｂ’線での断面を示す。 第１の実施の形態に係る半導体装置の製造方法を説明するための平面図である。 （ａ）と（ｂ）は、第１の実施の形態の製造方法を説明するための断面図であり、（ａ）は、図１５のＡ−Ａ’線での断面、（ｂ）は、図１５のＢ−Ｂ’線での断面を示す。 第１の実施の形態に係る半導体装置の製造方法を説明するための平面図である。 （ａ）と（ｂ）は、第１の実施の形態の製造方法を説明するための断面図であり、（ａ）は、図１７のＡ−Ａ’線での断面、（ｂ）は、図１７のＢ−Ｂ’線での断面を示す。 第１の実施の形態に係る半導体装置の製造方法を説明するための平面図である。 （ａ）と（ｂ）は、第１の実施の形態の製造方法を説明するための断面図であり、（ａ）は、図１９のＡ−Ａ’線での断面、（ｂ）は、図１９のＢ−Ｂ’線での断面を示す。 第１の実施の形態に係る半導体装置の製造方法を説明するための平面図である。 （ａ）と（ｂ）は、第１の実施の形態の製造方法を説明するための断面図であり、（ａ）は、図２１のＡ−Ａ’線での断面、（ｂ）は、図２１のＢ−Ｂ’線での断面を示す。 第１の実施の形態に係る半導体装置の製造方法を説明するための平面図である。 （ａ）と（ｂ）は、第１の実施の形態の製造方法を説明するための断面図であり、（ａ）は、図２３のＡ−Ａ’線での断面、（ｂ）は、図２３のＢ−Ｂ’線での断面を示す。 第１の実施の形態に係る半導体装置の製造方法を説明するための平面図である。 （ａ）と（ｂ）は、第１の実施の形態の製造方法を説明するための断面図であり、（ａ）は、図２５のＡ−Ａ’線での断面、（ｂ）は、図２５のＢ−Ｂ’線での断面を示す。 第１の実施の形態に係る半導体装置の製造方法を説明するための平面図である。 （ａ）と（ｂ）は、第１の実施の形態の製造方法を説明するための断面図であり、（ａ）は、図２７のＡ−Ａ’線での断面、（ｂ）は、図２７のＢ−Ｂ’線での断面を示す。 第１の実施の形態に係る半導体装置の製造方法を説明するための平面図である。 （ａ）と（ｂ）は、第１の実施の形態の製造方法を説明するための断面図であり、（ａ）は、図２９のＡ−Ａ’線での断面、（ｂ）は、図２９のＢ−Ｂ’線での断面を示す。 第１の実施の形態に係る半導体装置の製造方法を説明するための平面図である。 （ａ）と（ｂ）は、第１の実施の形態の製造方法を説明するための断面図であり、（ａ）は、図３１のＡ−Ａ’線での断面、（ｂ）は、図３１のＢ−Ｂ’線での断面を示す。 本発明の第２の実施の形態に係る半導体装置の平面図である。 （ａ）と（ｂ）は、第２の実施の形態に係る半導体装置の断面図であり、（ａ）は、図３３のＡ−Ａ’線での断面、（ｂ）は、図３３のＢ−Ｂ’線での断面を示す。 第２の実施の形態に係る半導体装置の平面図である。 （ａ）と（ｂ）は、第２の実施の形態に係る半導体装置の断面図であり、（ａ）は、図３５のＡ−Ａ’線での断面、（ｂ）は、図３５のＢ−Ｂ’線での断面を示す。 （ａ）と（ｂ）は、従来の半導体装置の一例の平面図と断面図である。 （ａ）と（ｂ）は、従来の半導体装置の他の例の平面図と断面図である。 （ａ）と（ｂ）は、従来の半導体装置のさらに他の例の平面図と断面図である。
（第１の実施の形態）
図１、図２（ａ）、図２（ｂ）に本発明の実施の形態１に係る２段以上に直列に接続されたＣＭＯＳインバータ結合回路を備えた半導体装置を示す。図１は平面図、図２（ａ）は図１の切断線Ａ−Ａ’における断面図、図２（ｂ）は図１の切断線Ｂ−Ｂ’における断面図である。
以下に、図１、図２（ａ）及び図２（ｂ）を参照してこのＣＭＯＳインバータ結合回路を備えた半導体装置について説明する。
基板上のＮＭＯＳ領域にＮ＋拡散層１０６ａが形成され、基板上のＰＭＯＳ領域にＰ＋拡散層１０７ａが形成され、Ｎ＋拡散層１０６ａとＰ＋拡散層１０７ａは素子分離領域１０３により分離されている。Ｎ＋拡散層１０６ａは、ＣＭＯＳインバータチェーンを構成する全てのインバータの縦型ＮＭＯＳトランジスタに共通のソース拡散領域として機能し、Ｐ＋拡散層１０７ａは、ＣＭＯＳインバータチェーンを構成する全てのインバータの縦型ＰＭＯＳトランジスタに共通のソース拡散領域として機能する。
Ｎ＋拡散層１０６ａは、Ｐウェル１０４に囲まれ、Ｎ＋拡散層１０６ａに隣接して形成されているＰ＋拡散層１０７ｂに、Ｐ＋拡散層１０６ａの表面に形成されているシリサイド層１１５ａを介して接続されている。動作時、Ｐ＋拡散層１０７ｂには、配線層を介してＶｓｓ（通常、接地）電位が与えられている。このため、Ｐウェル１０４及びＮ＋拡散層１０６ａにはＶｓｓ電位が与えられる。
同様に、Ｐ＋拡散層１０７ａはＮウェル１０５に囲まれ、Ｐ＋拡散層１０７ａに隣接して形成されているＮ＋拡散層１０６ｂとシリサイド層１１５ｂを介して接続されている。動作時、Ｎ＋拡散層１０６ｂには配線層を介してＶｃｃ（通常、電源）電位が与えられている。このため、Ｎウェル１０５及びＰ＋拡散層１０７ａにはＶｃｃ電位が与えられる。
Ｎ＋拡散層１０６ａ上にはＮＭＯＳを構成する柱状シリコン層１０１ａが形成され、Ｐ＋拡散層１０７ａ上にはＰＭＯＳを構成する複数の柱状シリコン層１０１ｂが形成される。柱状シリコン層１０１ａと１０１ｂとはマトリクス状に配置されている。マトリクスの同一の列の柱状シリコン層１０１ａと１０１ｂとはほぼ直線上に配置されている。同一列の柱状シリコン層１０１ａと１０１ｂとが、１段のインバータを構成する。また、マトリクスの同一の行の柱状シリコン層１０１ａ又は１０１ｂはほぼ直線上に配置されている。
柱状シリコン層１０１ａ、１０１ｂをそれぞれ取り囲むようにゲート絶縁膜１０９が形成されている。また、各列の（１段のインバータを形成する）柱状シリコン層１０１ａ、１０１ｂを取り囲むようにゲート配線（ゲート電極層）１１１ａ〜１１１ｆが形成されている。
柱状シリコン層１０１ａの下端部は、Ｎ＋拡散層１０６ａに接続され、Ｎ＋拡散層が形成されており、柱状シリコン層１０１ａの上端部にはＮ＋上部拡散層１１２が形成されている。柱状シリコン層１０１ａの下端部のＮ＋拡散層がソース領域として機能し、柱状シリコン層１０１ａの上端部のＮ＋上部拡散層１１２がドレインとして機能し、ソース領域とドレイン領域の間の部分が、チャネル領域として機能する。
柱状シリコン層１０１ｂの下端部は、Ｐ＋拡散層１０７ａに接続され、Ｐ＋拡散層が形成されており、柱状シリコン層１０１ｂの上端部にはＰ＋上部拡散層１１３が形成されている。柱状シリコン層１０１ｂの下端部のＰ＋拡散層がソース領域として機能し、柱状シリコン層１０１ｂの上端部のＰ＋上部拡散層１１３がドレインとして機能し、ソース領域とドレイン領域の間の部分が、チャネル領域として機能する。このチャネル領域をゲート配線１１１ａ〜１１１ｆが取り囲んでいる。このようにして、ＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）が形成されている。
柱状シリコン層１０１ａ、１０１ｂ、ゲート配線１１１ａ〜１１１ｆ、シリサイド層１１５ａ、１１５ｂは、絶縁膜１１７により覆われている。
絶縁膜１１７には、各インバータの入力用コンタクト（ゲート配線上コンタクト）１２１（１２１ａ〜１２１ｆ）と出力用コンタクト（柱状シリコン層上コンタクト）１２２、１２３とが形成されている。
入力用コンタクト１２１ａ〜１２１ｆは、柱状シリコン層１０１ａ、１０１ｂの各列の一側方に配置され、ゲート配線１１１ａ〜１１１ｆにそれぞれ接続されている。入力用コンタクト１２１の位置は、列毎に反転する。出力用コンタクト層１２２は、ＮＭＯＳのシリサイド層１１５ａを介して柱状シリコン層１０１ａの上端部に形成されたＮ＋上部拡散層１１２に接続されている。出力用コンタクト層１２３は、ＰＭＯＳのシリサイド層１１５ｂを介して柱状シリコン層１０１ｂの上端部に形成されたＰ＋上部拡散層１１３に電気的に接続されている。
絶縁膜１１７の上には、配線層１２５（１２５ａ〜１２５ｇ）が形成されている。配線層１２５ａ〜１２５ｇは、第１段のインバータの入力用コンタクト１２１ａに接続された配線層１２５ａと、各段のインバータのＮＭＯＳ用出力用コンタクト１２２とＰＭＯＳ用出力用コンタクト１２３とを相互に接続すると共に次段のインバータの入力用コンタクト１２１ｂ〜１２１ｆにそれぞれ接続された配線層１２５ｂ〜１２５ｆと、最終段のインバータの出力用コンタクト１２２、１２３を相互に接続すると共に外部回路に接続された配線層１２５ｇと、を含む。
このような構成において、インバータチェーンの入力電圧は、配線層１２５ａと第１段目のインバータの入力用コンタクト１２１ａを介して第１段目のインバータのゲート配線１１１ａに伝達される。
１段目のインバータの出力電圧は、柱状シリコン層１０１ａ、１０１ｂの上部拡散層１１２、１１３の上に形成されている出力用コンタクト１２２、１２３に接続されている配線層１２５ｂに出力される。この出力電圧は次段のインバータのゲート配線１１１ｂの端部に形成される入力用コンタクト１２１ｂに入力電圧として入力される。
このような基本構成を繰り返すことにより、インバータは互いに直列に接続される。
本実施の形態のＣＭＯＳインバータの特徴として、全てのインバータはＮ＋拡散層１０６ａ及びＰ＋拡散層１０７ａを共通しており、インバータ同士の間に素子分離領域を備えていない。このため、隣接するインバータを構成する柱状シリコン層をほぼ最小間隔で配置することができる。隣接するインバータを構成する柱状シリコン層がほぼ最小間隔で配置された場合、通常、入力端子と出力端子との接続が困難になる問題がある。本実施の形態では、この問題については、入力電圧を与えるゲート配線のコンタクトがゲート配線の異なる側の端部に形成されているインバータを交互に隣接して配置させている。これにより、第ｎ＋１段のインバータの入力端子と第ｎ段のインバータの出力端子の、配線層を介した接続が可能になる。このため、２段以上に直列に接続されるＣＭＯＳインバータを高集積化することができる。
以下に、図１、図２（ａ）、図２（ｂ）に示した半導体装置の製造方法の一例を図３〜図３２を参照して説明する。各工程図において平面図、及び平面図に示す切断線Ａ−Ａ’、切断線Ｂ−Ｂ’における断面図を示している。断面図（ａ）はＡ−Ａ’線における断面図、断面図（ｂ）はＢ−Ｂ’線における断面図を示している。
まず、シリコンの基板上に、シリコン窒化膜等のハードマスク層を形成する。次に、ハードマスク層をパターニングして、柱状シリコン層の形成予定領域に、ハードマスク層１０２を残す。次に、ハードマスク層１０２をマスクとして、基板の表面領域を所定の厚さだけエッチングして、図３、図４（ａ）、図４（ｂ）に示されるように、基板上にハードマスク層１０２及び柱状シリコン層１０１ａ、１０１ｂを形成する。前述のように、柱状シリコン層１０１ａはＮＭＯＳを、柱状シリコン層１０１ｂはＰＭＯＳを構成する。
図５、図６（ａ）、図６（ｂ）に示されるように、基板上に素子分離領域１０３を、ＰＭＯＳ領域とＮＭＯＳ領域との境界領域と、各段のインバータの入力用コンタクト１２１の形成予定領域と、このＣＭＯＳインバータと周囲との境界と、に形成する。素子分離領域１０３は、例えば、以下の工程で形成される。ｉ）素子分離用の溝を、基板の素子分離領域形成予定領域にエッチング等により形成する、ｉｉ）シリカなどの塗布やＣＶＤ（Chemical Vapor Deposition）により溝パターンに酸化膜を埋め込む、ｉｉｉ）余分な酸化膜をドライエッチやウェットエッチなどにより取り除く。
次に、図７、図８（ａ）、図８（ｂ）に示されるように、ＰＭＯＳ領域とその側部とをレジスト１１０ａで覆い、イオン注入法などによりボロンなどを基板の露出部分に注入することによりＮＭＯＳ領域とその側部にＰウェル１０４を形成する。
続いて、レジスト１１０ａを除去し、ＮＭＯＳ領域とその側部とをレジストで覆い、イオン注入法などにより砒素などを基板の露出部分に注入することにより、ＰＭＯＳ領域とその側部にＮウェル１０５を形成する。
続いて、図９、図１０（ａ）、図１０（ｂ）に示されるように、ＰＭＯＳ領域と、ＮＭＯＳ領域の側部とをレジスト１１０ｂで覆い、基板の露出部分にイオン注入法などにより砒素などを注入する。これにより、Ｐウェル１０４にＮ＋拡散層１０６ａが形成される。また、Ｎウェル１０５に電位を与えるための拡散層部にもＮ＋拡散層１０６ｂが形成される。
続いて、レジスト１１０ｂを除去し、ＮＭＯＳ領域と、ＰＭＯＳ領域の側部とをレジストで覆い、基板の露出部分にイオン注入法などによりボロンなどを注入する。これにより、Ｎウェル１０５にＰ＋拡散層１０７ａが形成される。また、Ｐウェル１０４に電位を与えるための拡散層部にもＰ＋拡散層１０７ｂが形成される。
また、Ｎ＋拡散層１０６ａ中のＮ型不純物が柱状シリコン層１０１ａの下端部に拡散することにより、柱状シリコン層１０１ａの下端部がＮ型となる。同様に、Ｐ＋拡散層１０７ａ中のＰ型不純物が柱状シリコン層１０１ｂの下端部に拡散することにより、柱状シリコン層１０１ｂの下端部がＰ型となる。
次に、図１１、図１２（ａ）、図１２（ｂ）に示されるように、基板表面に、プラズマ酸化膜等の酸化膜を成膜する。続いて、この酸化膜を、ドライエッチやウェットエッチでエッチバックすることにより、ゲート電極と拡散層間の寄生容量を低減するための酸化膜１０８を拡散層上に形成する。
次に、図１３、図１４（ａ）、図１４（ｂ）に示されるように、ゲート絶縁膜１０９及びゲート導電膜１１１を成膜する。ゲート絶縁膜１０９はシリコン酸化膜やシリコン窒化膜等のＨｉｇｈ−ｋ（高誘電率）膜等により形成される。シリコン酸化膜は、例えば、酸素雰囲気中で基板を加熱することにより、柱状シリコン層の表面を酸化することにより形成される。また、Ｈｉｇｈ−ｋ膜は、例えば、ＣＶＤ法により形成される。また、ゲート導電膜１１１は、ポリシリコン膜、金属膜やそれらの積層膜により形成される。これらの膜は、例えば、ＣＶＤ法や、スパッタリングにより形成される。
次に、図１５、図１６（ａ）、図１６（ｂ）に示されるように、ハードマスク層１０２をストッパとして、ゲート導電膜１１１をＣＭＰ（Chemical Mechanical Polishing）等により平坦化する。
続いて、図１７、図１８（ａ）、図１８（ｂ）に示されるように、ゲート導電膜１１１をエッチバックし、その厚さを、所望のゲート長に設定する。
次に、図１９、図２０（ａ）、図２０（ｂ）に示されるように、ハードマスク層１０２をウェットエッチ等により除去する。
次に、図２１、図２２（ａ）、図２２（ｂ）に示されるように、リソグラフィー等を用いて、ゲート導電膜１１１を、パターニングして、柱状シリコン層のマトリクスの列方向に延びるゲート配線１１１ａ〜１１１ｆを形成する。
次に、図２３、図２４（ａ）、図２４（ｂ）に示されるように、ＮＭＯＳ領域にイオン注入などにより砒素などを注入することにより、柱状シリコン層１０１ａの上端部にも砒素が注入される。これにより、柱状シリコン層１０１ａの上端部にＮ＋上部拡散層１１２が形成される。同様に、ＰＭＯＳ領域にイオン注入などによりフッ化ボロン（ＢＦ２）などを注入し、柱状シリコン層１０１ｂの上端部にＰ＋上記拡散層１１３を形成する。
次に、図２５、図２６（ａ）、図２６（ｂ）に示されるように、酸化膜や窒化膜などの絶縁膜を成膜し、続いて、これをエッチバックして、柱状シリコン層１０１ａ、１０１ｂの上端部（Ｎ＋上部拡散層１１２，Ｐ＋上部拡散層１１３）の側壁（露出している側壁）及びゲート配線１１１ａ〜１１１ｆの側壁（露出している側壁）に絶縁膜サイドウォール１１４を形成する。この絶縁膜サイドウォール１１４により、後工程において形成されるシリサイド層１１６による柱状シリコン層１０１ａ，１０１ｂの上端部（Ｎ＋上部拡散層１１２，Ｐ＋上部拡散層１１３）とゲート配線１１１ａ〜１１１ｆの上端部との間のショート、及びゲート配線１１１ａ〜１１１ｆの側壁と基板の表面領域に形成されている拡散層とのショートを防ぐことができる。
次に、図２７、図２８（ａ）、図２８（ｂ）に示されるように、ＣｏやＮｉなどの金属をスパッタし、続いて、熱処理を行うことにより、拡散層（露出部分）を選択的にシリサイド化して、基板の露出している拡散層上にシリサイド層１１５ａ、１１５ｂを形成し、柱状シリコン層１０１ａと１０１ｂの上部にシリサイド層１１６を形成する。
次に、図２９、図３０（ａ）、図３０（ｂ）に示されるように、酸化膜等により層間膜（絶縁膜）１１７を形成する。その後、ゲート配線１１１ａ〜１１１ｆそれぞれに接続されたゲート配線上コンタクト１２１ａ〜１２１ｆ、Ｎ＋上部拡散層１１２にシリサイド層１１６を介して接続された柱状シリコン層上コンタクト１２２、Ｐ＋上部拡散層１１３にシリサイド層１１６を介して接続された柱状シリコン層上コンタクト１２３を形成する。
続いて、基板全面に金属膜を真空蒸着、スパッタリング等により形成し、これをパターニングすることにより、図３１、図３２（ａ）、図３２（ｂ）に示されるように、配線層１２５ａ〜１２５ｇを形成する。
以上の工程により、図１、図２（ａ）、図２（ｂ）に示す構成を有する、少なくとも２段以上のＣＭＯＳインバータが結合されたＣＭＯＳインバータ結合回路を備えた半導体装置が完成する。
（第２の実施の形態）
図３３、図３４に２段以上に直列に接続されたＣＭＯＳインバータの他の実施の形態を示す。
図３３は平面図、図３４（ａ）は図３３の平面図のカットラインＡ−Ａ’における断面図、図３４（ｂ）は図３３の平面図のカットラインＢ−Ｂ’における断面図である。
以下に、図３３及び図３４（ａ）、図３４（ｂ）を参照してこのＣＭＯＳインバータについて説明する。
シリコン製基板の、ＮＭＯＳ領域にＮ＋拡散層２０６ａが形成され、ＰＭＯＳ領域にＰ＋拡散層２０７ａが形成されている。Ｎ＋拡散層２０６ａとＰ＋拡散層２０７ａとは素子分離領域２０３により分離されている。
Ｎ＋拡散層２０６ａはＰウェル２０４に囲まれている。また、Ｎ＋拡散層２０６ａは、Ｎ＋拡散層２０６ａに隣接して形成されているＰ＋拡散層２０７ｂに、拡散層の表面に形成されているシリサイド層２１５ａを介して接続されている。Ｐ＋拡散層２０７ｂには配線層を介してＶｓｓ電位が与えられている。このため、Ｐウェル２０４及びＮ＋拡散層２０６ａにもＶｓｓ電位が与えられる。
Ｐ＋拡散層２０７ａはＮウェル２０５に囲まれている。また、Ｐ＋拡散層２０７ａは、Ｐ＋拡散層２０７ａに隣接して形成されているＮ＋拡散層２０６ｂに、拡散層の表面に形成されているシリサイド層２１５ｂを介して接続されている。Ｎ＋拡散層２０６ｂには配線層を介してＶｃｃ電位が与えられている。このため、Ｎウェル２０５及びＰ＋拡散層２０７ａにもＶｃｃ電位が与えられる。
Ｎ＋拡散層２０６ａの上には、ＮＭＯＳを構成する柱状シリコン層２０１ａが形成されている。また、Ｐ＋拡散層２０７ａの上にはＰＭＯＳを構成する柱状シリコン層２０１ｂが形成される。
柱状シリコン層２０１ａと２０１ｂとはマトリクス状に配置されている。マトリクスの同一の列の柱状シリコン層２０１ａと２０１ｂとはほぼ直線上に配置されている。各列の柱状シリコン層２０１ａと２０１ｂとが、１段のインバータを構成する。また、マトリクスの同一の行の柱状シリコン層２０１ａ又は２０１ｂはほぼ直線上に配置されている。
各柱状シリコン層２０１ａ，２０１ｂをそれぞれ取り囲むようにゲート絶縁膜２０９が形成されている。また、各列の（１段のインバータを形成する）柱状シリコン層２０１ａ、２０１ｂを取り囲むようにゲート配線２１１ａ〜２１１ｆが形成されている。
ＮＭＯＳを構成する柱状シリコン層２０１ａの上端部にはＮ＋上部拡散層２１２が形成されている。Ｎ＋上部拡散層２１２の上には、シリサイド層２１６が形成されている。
ＰＭＯＳを構成する柱状シリコン層２０１ｂの上端部にはＰ＋上部拡散層２１３が形成されている。Ｐ＋上部拡散層２１３の上には、シリサイド層２１６が形成されている。
柱状シリコン層２０１ａ、２０１ｂ、ゲート配線２１１ａ〜２１１ｆ、シリサイド層２１６は、絶縁膜２１７により覆われている。
絶縁膜２１７には、ゲート配線２１１ａ〜２１１ｆに至るゲート配線上コンタクト２２１（２２１ａ〜２２１ｆ）と、各柱状シリコン層２０１ａ，２０１ｂに電気的に接続している柱状シリコン層上コンタクト２２２、２２３とが形成されている。奇数段のインバータに関しては、ゲート配線上コンタクト２２１は、ＰＭＯＳ領域とＮＭＯＳ領域を区分する素子分離領域２０３の上に配置され、偶数段のインバータに関しては、ゲート配線上コンタクト２２１は、柱状シリコン層の列の両側に配置される。
絶縁膜２１７の上には、配線層２２５（２２５ａ〜２２５ｊ）が形成されている。
配線層２２５は、第１段のインバータのゲート配線上コンタクト２２１ａに接続された配線層２２５ａと、奇数段のインバータの柱状シリコン層上コンタクト２２３を相互に接続すると共に次段のインバータのゲート配線上コンタクト２２１ｂに接続された配線層２２５ｂ、２２５ｃと、奇数段のインバータの柱状シリコン層上コンタクト２２２を相互に接続すると共に次段のインバータのゲート配線上コンタクト２２１ｃに接続された配線層２２５ｃと、偶数段のインバータの柱状シリコン層上コンタクト２２２を相互に接続すると共に次段のインバータの素子分離領域２０３上のゲート配線上コンタクト２２１ｄに接続された配線層２２５ｄと、を含む。
このような構成において、インバータチェーンの入力電圧は、配線層２２５ａとゲート配線上コンタクト２２１ａを介して第１段目のインバータのゲート配線２１１ａに伝達される。
１段目のインバータの出力電圧は、柱状シリコン層２０１ａのＮ＋上部拡散層２１２上に形成される柱状シリコン層上コンタクト２２２が接続している配線層２２５ｃ、及び柱状シリコン層２０１ｂのＰ＋上部拡散層２１３上に形成される柱状シリコン層上コンタクト２２３が接続している配線層２２５ｂに出力される。この出力電圧は次段のインバータのゲート配線２１１ｂの両端部に形成されるゲート配線上コンタクト２２１ｃ、２２１ｂにそれぞれ入力電圧として入力される。
以後、同様の動作が繰り返される。第６段のインバータの出力が、このＣＭＯＳインバータ結合回路の出力となる。
本実施形態の特徴として、全てのインバータはＮ＋拡散層２０６ａ及びＰ＋拡散層２０７ａを共有する。従って、インバータの間に素子分離を形成する必要がない。従って、隣接するインバータを構成する柱状シリコン層をほぼ最小間隔で配置することができる。隣接するインバータを構成する柱状シリコン層がほぼ最小間隔で配置された場合、通常、入力端子と接続端子の配線層を介した接続が困難になる。しかし、本実施の形態では、入力電圧を与えるゲート配線上コンタクト２２１がＮＭＯＳ領域とＰＭＯＳ領域の間に形成されるインバータと、ゲート配線の両端に形成されるインバータとを交互に隣接して配置することにより、入力端子と出力端子との配線層を介した接続が容易に可能になる。このため、２段以上に直列に接続されるＣＭＯＳインバータを高集積化することができる。
本実施の形態においては、ＮＭＯＳを構成する柱状シリコン層２０１ａ上部のドレイン拡散層からの出力が配線層２２５ｃ、２２５ｆ、２２５ｉに出力され、ＰＭＯＳを構成する柱状シリコン層２０１ｂ上部のドレイン拡散層からの出力が配線層２２５ｂ、２２５ｅ、２２５ｈに出力され、別々に次段のゲート配線に入力している。この発明は、これに限定されず、図３５、図３６（ａ）、（ｂ）に示すように配線層２２５ｂ、２２５ｅ、２２５ｈと配線層２２５ｃ、２２５ｆ、２２５ｉをそれぞれ上層の配線層２２７、及び上層配線層２２７への配線層上コンタクト２２６を用いることにより、直接接続することもできる。この場合には次段のゲートへの入力をゲートの両端に形成されるコンタクトから行う必要はなく、図３５、図３６（ａ）、（ｂ）に示すようにゲートの片側の端部にのみコンタクトが形成されてもよい。
上記実施の形態では、半導体として、シリコンを使用する例を示したが、縦型ＭＯＳトランジスタを形成可能ならば、ゲルマニウム、化合物半導体等を使用することも可能である。
上述した物質名は例示であり、限定されるものではない。
１０１ａ、１０１ｂ、２０１ａ、２０１ｂ：柱状シリコン層
１０２：ハードマスク層
１０３、２０３：素子分離領域
１０４、２０４：Ｐウェル
１０５、２０５：Ｎウェル
１０６ａ、１０６ｂ、２０６ａ、２０６ｂ：Ｎ＋拡散層
１０７ａ、１０７ｂ、２０７ａ、２０７ｂ：Ｐ＋拡散層
１０８：酸化膜
１０９、２０９：ゲート絶縁膜
１１０ａ、１１０ｂ：レジスト
１１１：ゲート導電膜
１１１ａ〜１１１ｆ、２１１ａ〜２１１ｆ：ゲート配線
１１２、２１２：Ｎ＋上部拡散層
１１３、２１３：Ｐ＋上部拡散層
１１４：絶縁膜サイドウォール
１１５ａ、１１５ｂ、２１５ａ、２１５ｂ、１１６、２１６：シリサイド層
１２１、１２１ａ〜１２１ｆ、２２１ａ〜２２１ｆ：ゲート配線上コンタクト
１２２、１２３、２２２、２２３：柱状シリコン層上コンタクト
１２５、１２５ａ〜１２５ｇ、２２５、２２５ａ〜２２５ｊ：配線層
２２６：配線層上コンタクト
２２７：上層配線層
３０１：Ｓｉ基板
３０２：Ｎウェル
３０３：Ｐウェル
３０４：素子分離領域
３０５、３０６：柱状シリコン層
３０８：ゲート
３０９：Ｐ＋ソース拡散層
３１０：Ｐ＋ドレイン拡散層
３１１：Ｎ＋ソース拡散層
３１２：Ｎ＋ドレイン拡散層
３１４：Ｖｃｃ配線層
３１５：Ｖｓｓ配線層
３１６：入力端子Ｖｉｎ
４１１〜４１７：柱状シリコン層
４１８：Ｐ＋拡散層
４１９：Ｎ＋拡散層
４２１〜４２３：ゲート
４２４〜４３２：コンタクト
４３３〜４３７：配線層
５１１〜５２２：柱状半導体層
５２３〜５２６：下部配線層
５２７〜５３０：ゲート
５３１〜５３５：配線層

Claims (4)

  1. 基板上において、
    列方向に延びる第１のＮ ＋ 拡散層が形成され、
    前記第１のＮ ＋ 拡散層上において、少なくとも１つの第１の柱状半導体層が形成され、
    前記第１の柱状半導体層上に第２のＮ ＋ 拡散層が形成され、
    前記第１の柱状半導体層の側壁にゲート絶縁膜を介して第１のゲート導体層が形成され、
    前記第１のＮ ＋ 拡散層をソース、前記第２のＮ ＋ 拡散層をドレイン、前記第１のＮ ＋ 拡散層と前記第２のＮ ＋ 拡散層との間の前記第１の柱状半導体層をチャネル、前記第１のゲート導体層をゲートとする第１の縦型ＮチャネルＭＯＳトランジスタが形成され、
    前記第１のＮ ＋ 拡散層と列方向に並ぶ第１の絶縁層を間に挟み、前記第１のＮ ＋ 拡散層と列方向に並んで第１のＰ ＋ 拡散層が形成され、
    前記第１のＰ ＋ 拡散層上に、前記第１の柱状半導体層と列方向に並んで少なくとも１つの第２の柱状半導体層が形成され、
    前記第２の柱状半導体層上に第２のＰ ＋ 拡散層が形成され、
    前記第２の柱状半導体層の側壁にゲート絶縁膜を介して第２のゲート導体層が形成され、
    前記第１のＰ ＋ 拡散層をソース、前記第２のＰ ＋ 拡散層をドレイン、前記第１のＰ ＋ 拡散層と前記第２のＰ ＋ 拡散層との間の前記第２の柱状半導体層をチャネル、前記第２のゲート導体層をゲートとする第１の縦型ＰチャネルＭＯＳトランジスタが形成され、
    前記第２のＮ ＋ 拡散層と、前記第２のＰ ＋ 拡散層とが列方向に並んだ状態で互いに接続され、
    前記第１のＮ ＋ 拡散層に接地電圧が印加され、前記第１のＰ ＋ 拡散層に電源電圧が印加され、前記第１及び前記第２のゲート導体層を入力側端子とし、前記第２のＮ ＋ 拡散層及び前記第２のＰ ＋ 拡散層を出力側端子とした第１のＣＭＯＳインバータが形成され、
    前記第１のＮ ＋ 拡散層と行方向に隣接して第３のＮ ＋ 拡散層が形成され、
    前記第３のＮ ＋ 拡散層上において、少なくとも１つの第３の柱状半導体層が形成され、
    前記第３の柱状半導体層上に第４のＮ ＋ 拡散層が形成され、
    前記第３の柱状半導体層の側壁にゲート絶縁膜を介して第３のゲート導体層が形成され、
    前記第３のＮ ＋ 拡散層をソース、前記第４のＮ ＋ 拡散層をドレイン、前記第３のＮ ＋ 拡散層と前記第４のＮ ＋ 拡散層との間の第３の柱状半導体層をチャネル、前記第３のゲート導体層をゲートとする第２の縦型ＮチャネルＭＯＳトランジスタが形成され、
    前記第３のＮ ＋ 拡散層と列方向に並ぶ第２の絶縁層を間に挟み、前記第２の絶縁層と列方向に並ぶとともに、前記第１のＰ ＋ 拡散層と行方向に並んで第３のＰ ＋ 拡散層が形成され、
    前記第３のＰ ＋ 拡散層上において、少なくとも１つの第４の柱状半導体層が形成され、
    前記第４の柱状半導体層上に第４のＰ ＋ 拡散層が形成され、
    前記第４の柱状半導体層の側壁にゲート絶縁膜を介して第４のゲート導体層が形成され、
    前記第３のＰ ＋ 拡散層をソース、前記第４のＰ ＋ 拡散層をドレイン、前記第３のＰ ＋ 拡散層と前記第４のＰ ＋ 拡散層との間の前記第４の柱状半導体層をチャネル、前記第４のゲート導体層をゲートする第２の縦型ＰチャネルＭＯＳトランジスタが形成され、
    前記第４のＮ ＋ 拡散層と、前記第４のＰ ＋ 拡散層とが列方向に並んだ状態で互いに接続され、
    前記第３のＮ ＋ 拡散層に接地電圧が印加され、前記第３のＰ ＋ 拡散層に電源電圧が印加され、前記第３及び第４のゲート導体層を入力側端子とし、第４のＮ ＋ 拡散層及び第４のＰ ＋ 拡散層を出力側端子とした第２のＣＭＯＳインバータが形成され、
    前記第１のＣＭＯＳインバータの出力側端子である前記第２のＮ ＋ 拡散層及び前記第２のＰ ＋ 拡散層が、前記第２のＣＭＯＳインバータの入力側端子である前記第３及び第４のゲート導体層に接続され、前記第１及び前記第２のＣＭＯＳインバータが行方向に沿って、一方側から他方側に向けて繰り返すことで構成される複数のＣＭＯＳインバータを有する多段インバータ回路が形成されていることを特徴とする半導体装置。
  2. 前記第１のＮ ＋ 拡散層、前記第１の絶縁層、及び、前記第１のＰ ＋ 拡散層上において、列方向に沿って延びる第１の金属配線層が形成され、
    前記第３のＮ ＋ 拡散層、前記第２の絶縁層、及び、前記第３のＰ ＋ 拡散層上において、列方向に沿って延びる第２の金属配線層が形成され、
    前記第１の金属配線層の一端部に、当該第１の金属配線層から他方側にある前記第２の金属配線層に延びる延出部分が形成され、この延出部分に、この第１の金属配線層と、前記第３及び第４のゲート導体層とを接続する第１のコンタクトホールが形成され、
    前記第２の金属配線層の一端部に、当該第２の金属配線層から他方側にある第１の金属配線層に延びる延出部分が形成され、この延出部分に、この第２の金属配線層と、前記第１及び前記第２のゲート導体層とを接続する第２のコンタクトホールが形成され、
    前記第１のＣＭＯＳインバータの出力側端子である前記第２のＮ ＋ 拡散層及び前記第２のＰ ＋ 拡散層は、前記第１のＣＭＯＳインバータから他方側にある前記第２のＣＭＯＳインバータの入力側端子である前記第３及び第４のゲート導体層に、前記第１の金属配線層及び前記第１のコンタクトホールを介して接続され、
    前記第２のＣＭＯＳインバータの出力側端子である前記第４のＮ ＋ 拡散層及び前記第４のＰ ＋ 拡散層は、前記第２のＣＭＯＳインバータから他方側にある第１のＣＭＯＳインバータの入力側端子である前記第１及び前記第２のゲート導体層に、前記第２の金属配線層及び前記第２のコンタクトホールを介して接続されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１のＮ ＋ 拡散層、前記第１の絶縁層、及び、前記第１のＰ ＋ 拡散層上において、列方向に沿って延びる第１の金属配線層が形成され、
    前記第３のＮ ＋ 拡散層、前記第２の絶縁層、及び、前記第３のＰ ＋ 拡散層上において、列方向に沿って延びる第２の金属配線層が形成され、
    前記第１の金属配線層の中途部に、当該第１の金属配線層から他方側にある前記第２の金属配線層に向けて延出する第１の延出部分が形成され、この第１の延出部分に、この第１の金属配線層と、前記第３及び第４のゲート導体層とを接続する第１のコンタクトホールが形成され、
    前記第１の延出部分を間に配置する前記第２の金属配線層の両端部に、当該第２の金属配線層から他方側にある第１の金属配線層に向けて延出する一対の第２の延出部分が形成され、この一対の第２の延出部分に、この第２の金属配線層と、前記第１及び前記第２のゲート導体層とを接続する一対の第２のコンタクトホールがそれぞれ形成され、
    前記第１のＣＭＯＳインバータの出力側端子である前記第２のＮ ＋ 拡散層及び前記第２のＰ ＋ 拡散層は、前記第１のＣＭＯＳインバータから他方側にある前記第２のＣＭＯＳインバータの入力側端子である前記第３及び第４のゲート導体層に、前記第１の金属配線層及び前記第１のコンタクトホールを介して接続され、
    前記第２のＣＭＯＳインバータの出力側端子である前記第４のＮ ＋ 拡散層及び前記第４のＰ ＋ 拡散層は、前記第２のＣＭＯＳインバータから他方側にある第１のＣＭＯＳインバータの入力側端子である前記第１及び前記第２のゲート導体層に、前記第２の金属配線層及び前記第２のコンタクトホールを介して接続されていることを特徴とする請求項１に記載の半導体装置。
  4. 前記第１のＮ ＋ 拡散層、前記第１の絶縁層、及び、前記第１のＰ ＋ 拡散層上において、列方向に沿って延びる第１の金属配線層が形成され、
    前記第３のＮ ＋ 拡散層、前記第２の絶縁層、及び、前記第３のＰ ＋ 拡散層上において、列方向に沿って延びる第２の金属配線層が形成され、
    前記第１の金属配線層の中途部に、当該第１の金属配線層から他方側にある前記第２の金属配線層に延出する第１の延出部分が形成され、この第１の延出部分に、この第１の金属配線層と、前記第３及び第４のゲート導体層とを接続する第１のコンタクトホールが形成され、
    前記第２の金属配線層の一端部に、当該第２の金属配線層から他方側にある第１の金属配線層に延出する第２の延出部分が形成され、この第２の延出部分に、この第２の金属配線層と、前記第１及び前記第２のゲート導体層とを接続する第２のコンタクトホールが形成され、
    前記第１のＣＭＯＳインバータの出力側端子である前記第２のＮ ＋ 拡散層及び前記第２のＰ ＋ 拡散層は、前記第１のＣＭＯＳインバータから他方側にある前記第２のＣＭＯＳインバータの入力側端子である前記第３及び第４のゲート導体層に、前記第１の金属配線層及び前記第１のコンタクトホールを介して接続されている
    前記第２のＣＭＯＳインバータの出力側端子である前記第４のＮ ＋ 拡散層及び前記第４のＰ ＋ 拡散層は、前記第２のＣＭＯＳインバータから他方側にある第１のＣＭＯＳインバータの入力側端子である前記第１及び前記第２のゲート導体層に、前記第２の金属配線層及び前記第２のコンタクトホールを介して接続されていることを特徴とする請求項１に記載の半導体装置。
JP2010097735A 2010-04-21 2010-04-21 半導体装置 Active JP5128630B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2010097735A JP5128630B2 (ja) 2010-04-21 2010-04-21 半導体装置
KR1020110027412A KR101173452B1 (ko) 2010-04-21 2011-03-28 반도체 장치
TW100112627A TW201138065A (en) 2010-04-21 2011-04-12 Semiconductor device
US13/090,726 US8319288B2 (en) 2010-04-21 2011-04-20 Semiconductor device
CN2011101044183A CN102237359B (zh) 2010-04-21 2011-04-21 半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010097735A JP5128630B2 (ja) 2010-04-21 2010-04-21 半導体装置

Publications (2)

Publication Number Publication Date
JP2011228519A JP2011228519A (ja) 2011-11-10
JP5128630B2 true JP5128630B2 (ja) 2013-01-23

Family

ID=44815079

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010097735A Active JP5128630B2 (ja) 2010-04-21 2010-04-21 半導体装置

Country Status (5)

Country Link
US (1) US8319288B2 (ja)
JP (1) JP5128630B2 (ja)
KR (1) KR101173452B1 (ja)
CN (1) CN102237359B (ja)
TW (1) TW201138065A (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4487221B1 (ja) * 2009-04-17 2010-06-23 日本ユニサンティスエレクトロニクス株式会社 半導体装置
US8877578B2 (en) 2012-05-18 2014-11-04 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US8697511B2 (en) 2012-05-18 2014-04-15 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US8742492B2 (en) * 2012-08-07 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Device with a vertical gate structure
US20140197463A1 (en) * 2013-01-15 2014-07-17 Altera Corporation Metal-programmable integrated circuits
US9764950B2 (en) * 2013-08-16 2017-09-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement with one or more semiconductor columns
JP5928420B2 (ja) * 2013-08-22 2016-06-01 株式会社デンソー 縦型トランジスタを用いた荷重センサ
WO2015155863A1 (ja) 2014-04-10 2015-10-15 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
US10026658B2 (en) * 2014-04-14 2018-07-17 Taiwan Semiconductor Manufacturing Company Limited Methods for fabricating vertical-gate-all-around transistor structures
JP6667215B2 (ja) * 2014-07-24 2020-03-18 キヤノン株式会社 Ｘ線遮蔽格子、構造体、トールボット干渉計、ｘ線遮蔽格子の製造方法
JP5986618B2 (ja) * 2014-12-04 2016-09-06 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
US10026653B2 (en) 2015-12-16 2018-07-17 International Business Machines Corporation Variable gate lengths for vertical transistors
US11251179B2 (en) 2016-06-30 2022-02-15 International Business Machines Corporation Long channel and short channel vertical FET co-integration for vertical FET VTFET
US9761712B1 (en) * 2016-10-31 2017-09-12 International Business Machines Corporation Vertical transistors with merged active area regions
US10672888B2 (en) 2017-08-21 2020-06-02 International Business Machines Corporation Vertical transistors having improved gate length control
JP7174263B2 (ja) * 2017-12-12 2022-11-17 株式会社ソシオネクスト 半導体集積回路装置
US10410925B2 (en) * 2017-12-29 2019-09-10 Micron Technology, Inc. Methods of forming integrated assemblies
US10381355B2 (en) * 2018-01-11 2019-08-13 International Business Machines Corporation Dense vertical field effect transistor structure
KR102059896B1 (ko) * 2018-10-24 2019-12-27 가천대학교 산학협력단 양자우물 구조를 갖는 1t 디램 셀 소자
CN115274621A (zh) * 2022-07-25 2022-11-01 长江存储科技有限责任公司 半导体测试结构及其制造方法、测试方法、半导体器件
CN115249691B (zh) * 2022-07-25 2025-11-11 长江存储科技有限责任公司 半导体测试结构及其制造方法、测试方法、半导体器件
TWI854564B (zh) * 2023-03-30 2024-09-01 華邦電子股份有限公司 半導體裝置及其形成方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5258635A (en) * 1988-09-06 1993-11-02 Kabushiki Kaisha Toshiba MOS-type semiconductor integrated circuit device
JP2703970B2 (ja) 1989-01-17 1998-01-26 株式会社東芝 Ｍｏｓ型半導体装置
JP4108537B2 (ja) * 2003-05-28 2008-06-25 富士雄 舛岡 半導体装置
JP5130596B2 (ja) * 2007-05-30 2013-01-30 国立大学法人東北大学 半導体装置
JP5460950B2 (ja) * 2007-06-06 2014-04-02 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
JP5122212B2 (ja) * 2007-08-02 2013-01-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
JP4316657B2 (ja) 2008-01-29 2009-08-19 日本ユニサンティスエレクトロニクス株式会社 半導体装置
US8212298B2 (en) * 2008-01-29 2012-07-03 Unisantis Electronics Singapore Pte Ltd. Semiconductor storage device and methods of producing it
JP4487221B1 (ja) * 2009-04-17 2010-06-23 日本ユニサンティスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
US8319288B2 (en) 2012-11-27
US20110260259A1 (en) 2011-10-27
CN102237359B (zh) 2013-06-05
KR20110117605A (ko) 2011-10-27
CN102237359A (zh) 2011-11-09
JP2011228519A (ja) 2011-11-10
TW201138065A (en) 2011-11-01
KR101173452B1 (ko) 2012-08-13

Similar Documents

Publication Publication Date Title
JP5128630B2 (ja) 半導体装置
US8212311B2 (en) Semiconductor device having increased gate length implemented by surround gate transistor arrangements
KR101057438B1 (ko) 반도체 장치
KR101128117B1 (ko) 반도체 장치
US7112858B2 (en) Semiconductor device and manufacturing method of the same
CN100477157C (zh) 用于半导体结构的电连接的形成方法
CN111418063A (zh) 具有集成高k金属控制栅的非易失性分裂栅存储器单元及制造方法
CN101090116A (zh) 半导体装置及其制造方法
CN109037053B (zh) 栅极的制造方法
WO2011121738A1 (ja) 半導体装置およびその製造方法
JP2009283770A (ja) 半導体装置の製造方法
JP6367495B2 (ja) 柱状半導体装置とその製造方法
JP2005197462A (ja) 半導体装置及びその製造方法
TWI907522B (zh) 半導體裝置製造方法
KR101404941B1 (ko) 반도체 장치와 그 제조 방법
JP2007158220A (ja) 半導体装置の製造方法
JP4602908B2 (ja) 半導体装置
JP4015086B2 (ja) 半導体装置の製造方法
WO2015083273A1 (ja) 半導体装置およびその製造方法
JP2005252150A (ja) 半導体装置及びその製造方法、ｃｍｏｓ型レギュレータ、電子機器
JP2006114843A (ja) 半導体装置
JPH10335479A (ja) 半導体装置およびその製造方法
JP2013125830A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110914

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20110921

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20111130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120424

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120709

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120712

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120821

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120824

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120919

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121023

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121031

R150 Certificate of patent or registration of utility model

Ref document number: 5128630

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151109

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250