JP5129309B2 - 半導体記憶装置 - Google Patents

Description

本発明の実施形態は、半導体記憶装置に関する。

半導体記憶装置の１つとしてＮＡＮＤ型フラッシュメモリが注目されている。ＮＡＮＤ型フラッシュメモリは、小型で大容量データを記憶できる不揮発性半導体記憶装置であり、ＮＯＲ型フラッシュメモリと比較して、高集積化、大容量化に優れている。

近年、ビット単価を下げ、大容量化を実現するために、ＮＡＮＤ型フラッシュメモリは、更なる微細化が求められている。そのためには、ビット線ＢＬおよびワード線ＷＬの配線幅および配線間の間隔（ライン・アンド・スペース）を縮小する必要がある。この場合、ビット線ＢＬに接続されたセンスアンプＳＡの配置幅（ピッチ）も狭くしなければならない。

即ち、ビット線ＢＬのピッチを縮小するほど、センスキャパシタは、ビット線ＢＬの延伸方向へ（メモリセルアレイの外側へ）長くする必要が生じる。センスキャパシタが一方向に細長くなると、センスキャパシタの面積に対して互いに隣接するセンスキャパシタ間の間隙の面積の占める割合が高くなる。これは、センスアンプＳＡのレイアウト面積に無駄が多くなることを意味する。

特開２００６−１４７１１１号公報

ビット線幅あるいはビット線間隔の狭小化が進んでも、センスアンプのレイアウト面積の無駄を抑制することができる半導体記憶装置を提供する。

本実施形態による半導体記憶装置は、第１の方向に延伸する複数のワード線と、前記ワード線と交差するように第２の方向に延伸する複数のビット線と、前記ワード線と前記ビット線とに接続された複数のメモリセルを含むメモリセルアレイとを備える。複数のセンスアンプは、前記メモリセルから前記ビット線を介してセンスノードに伝達されたデータを検出する検出部、および、前記センスノードと基準電位との間に接続されたキャパシタを含み、複数の前記ビット線の少なくとも一端から前記第２の方向に配列するように設けられている。ｋ個（ｋ≧２）の前記検出部に対応するｋ個の前記キャパシタは、それぞれ前記ｋ個の検出部の幅に対応した幅を有し、前記第２の方向に配列され、前記ｋ個の前記検出部は、前記第１の方向に配列されている。

本実施形態に係るＮＡＮＤ型フラッシュメモリ１００の要部構成を示すブロック図。 図１のメモリセルアレイＭＣＡ内のカラム方向のＮＡＮＤストリングＮＳの回路構成を示す回路図。 センスアンプＳＡの内部構成の一例を示す回路図。 ビット線ＢＬとセンスアンプＳＡとの関連を示す平面レイアウト図。 １つのセンスアンプペアＳＡＰの構成を示す平面レイアウト図。 本実施形態によるセンスアンプペアＳＡＰの構成を詳細に示すレイアウト図。 本実施形態のセンスキャパシタＳＣおよびその周辺の構成を示す平面レイアウト図。 図７の８−８線に沿った断面図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００の要部構成を示すブロック図である。また、図２は、図１のメモリセルアレイＭＣＡ内のカラム方向のＮＡＮＤストリングＮＳの回路構成を示す回路図である。尚、本実施形態は、ＮＯＲ型フラッシュメモリなどのＮＡＮＤ型フラッシュメモリ以外の半導体記憶装置に容易に適用できる。

ＮＡＮＤストリングＮＳは、直列に接続された複数のメモリセルＭと、その両端に接続された２つの選択ゲートトランジスタＳＧＳＴｒ、ＳＧＤＴｒから成る。ソース側の選択ゲートトランジスタＳＧＳＴｒはソース線ＳＲＣに、ドレイン側の選択ゲートトランジスタＳＧＤＴｒはビット線ＢＬにそれぞれ接続されている。

図１に示すように、ＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイＭＣＡと、ロウデコーダＲＤと、センスアンプＳＡと、カラムデコーダＣＤと、データ入出力バッファＩＯＢと、アドレスバッファＡＤＢと、入出力パッドＩＯＰと、とを備える。

メモリセルアレイＭＣＡは、第１の方向としてのロウ方向に延伸する複数のワード線ＷＬと第２の方向としてのカラム方向に延伸する複数のビット線ＢＬとにそれぞれ接続された複数のメモリセルを含む。本実施形態において、ワード線ＷＬはビット線ＢＬと直交している。メモリセルＭは、ワード線ＷＬとビット線ＢＬとの交点に対応して設けられており、メモリセルのゲートはいずれかのワード線ＷＬに接続され、メモリセルＭのドレインはいずれかのビット線ＢＬに接続されている。図２に示すように、複数のメモリセルＭが直列に接続されてＮＡＮＤストリングを構成している。

ロウデコーダＲＤは、ワード線駆動回路を含み、入力されたアドレスに応じて、メモリセルアレイＭＣＡのワード線を選択し、かつ、これを駆動する。

センスアンプＳＡは、書き込み動作および読み出し動作時にビット線の電圧またはビット線に流れる電流をセンスする。

カラムデコーダＣＤは、入力されたアドレスに応じて、メモリセルアレイＭＣＡのビット線の選択を行う。通常、選択は１バイト単位で行われる。すなわち、カラムデコーダＣＤは、隣接する８本のビット線の選択を行う。

データ入出力バッファＩＯＢは、データ読み出し時に読み出されたデータを一時的に格納し、このデータを入出力パッドＩＯＰを介してチップの外部へ出力する。

アドレスバッファＡＤＢは、入出力パッドＩＯＰを介して外部から受け取ったメモリセルＭのアドレスを一時的に格納し、このアドレスをロウデコーダＲＤまたはカラムデコーダＣＤに転送する。

その他、図示しないが、メモリは、制御信号発生回路、内部電圧発生回路等を備えている。

チップ外部から入出力パッドＩＯＰに対して、チップイネーブル信号ＣＥ、書込みイネーブル信号ＷＥ、読出しイネーブル信号ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号が入力される。メモリ１００は、これらの信号に従って読み出し、書き込み、消去等の各種動作を実行する。

図２に示すメモリセルＭは、シングルビットデータまたはマルチビットデータを格納することができる。即ち、本実施形態によるメモリセルは、シングルビットセルあるいはマルチビットセルのいずれでもよい。センスアンプＳ／Ａは、ビット線ＢＬを介してメモリセルＭのデータを検出する。

図３は、センスアンプＳＡの内部構成の一例を示す回路図である。センスアンプＳＡは、電源ＶＤＤとラッチ回路ＬＣとの間に接続されたＰ型トランジスタＴＰ０を備えている。トランジスタＴＰ０のゲートは、センスノードＳＥＮに接続されており、センスノードＳＥＮの電圧に応じた電流を流すように構成されている。

センスノードＳＥＮは、センスキャパシタＳＣを介して基準電位源ＶＳＳに接続されている。センスキャパシタＳＣは、センスノードＳＥＮに伝達されたノイズを抑制し、センスノードＳＥＮの検出感度を良好に維持するために設けられている。

センスノードＳＥＮは、センスノードＳＥＮのプリチャージ時にオン状態となるＮ型トランジスタＴＮ０を介して電源ＶＤＤに接続されている。さらに、センスノードＳＥＮは、Ｎ型トランジスタＴＮ１、Ｐ型トランジスタＴＰ１、Ｎ型トランジスタＴＮ２を介してビット線ＢＬに接続されている。

プリチャージ時には、トランジスタＴＮ０、ＴＮ１、ＴＰ１、ＴＮ２がオン状態となり、センスノードＳＥＮを高レベル電圧ＶＤＤに充電する。ビット線ＢＬは、トランジスタＴＮ２をビット線電圧ＶＢＬ＋Ｖｔｎにすることで、所望の電圧にプリチャージする（例えば、ＶＢＬ＝０．５Ｖ）。また、トランジスタＴＮ７はＶＢＬ＋Ｖｔｎ＋α（例えばα＝０．２Ｖ）にすることで、検出時にビット線ＢＬの電圧を一定に保つことが可能である。メモリセルＭのデータを検出するときには、トランジスタＴＮ０がオフになることによって、電源ＶＤＤがセンスノードＳＥＮおよびビット線ＢＬから切断される。このとき、メモリセルＭの導通状態に応じた電流がセンスノードＳＥＮからビット線ＢＬを介してメモリセルＭに流れる。メモリセルＭが導通状態（例えば、データ“１”）であれば、センスノードＳＥＮの電位が低下し、トランジスタＴＰ０がオン状態になる。メモリセルＭが非導通状態（例えば、データ“０”）であれば、センスノードＳＥＮの電位は低下せず、トランジスタＴＰ０はオフ状態を維持する。このとき、トランジスタＴＮ２がビット線ＢＬおよびメモリセルＭへ流れる電流を制御してセンスノードＳＥＮの電位の低下速度を決定する。Ｐ型トランジスタＴＰ２は、センスノードＳＥＮの電位をラッチ回路ＬＣに伝達するタイミングをストローブ信号ＳＴＢにより決定する。

ノードＩＮＶは、検出動作前においてリセットトランジスタＴＮ３を介して低レベル電圧ＶＳＳにセットされている。そして、検出時においてノードＩＮＶは、トランジスタＴＰ０の導通状態に応じた電圧をラッチ回路ＬＣに伝達する。トランジスタＴＰ０がオンした場合には、ノードＩＮＶは、高レベル電圧ＶＤＤに接続によって論理ハイとなる。ノードＬＡＴは、ＩＮＶとは逆論理のデータを保持するので、論理ロウを保持する。一方、トランジスタＴＰ０がオフ状態のままである場合には、ノードＩＮＶは論理ロウを維持し、ノードＬＡＴは論理ハイを保持する。

ラッチ回路ＬＣに保持されたデータは、バスＢＵＳを介して入出力パッドＩＯＰから出力され得る。

Ｎ型トランジスタＴＮ４は、動作後、ビット線ＢＬを低レベル電圧ＶＳＳに固定するために設けられたリセットトランジスタである。ビット線ＢＬは、検出動作後、トランジスタＴＮ４およびトランジスタＴＰ１（またはトランジスタＴＮ５）を介して低レベル電圧ＶＳＳにリセットされる。

トランジスタＴＮ６は、書込み時にビット線ＢＬを介してメモリセルＭに低レベル電圧ＶＳＳを印加するために設けられている。

図４は、ビット線ＢＬとセンスアンプＳＡとの関連を示す平面レイアウト図である。図４において、センスアンプＳＡは、便宜的にロウ方向に長く（横長に）表示されているが、通常、センスアンプＳＡは、カラム方向に長く（縦長に）形成されている。

センスアンプＳＡは、メモリセルアレイＭＣＡのカラム方向側の側面に設けられている。即ち、センスアンプＳＡは、ビット線ＢＬの一端側に設けられている。センスアンプＳＡは、複数のビット線ＢＬの幅に対応する幅に形成されている。例えば、センスアンプＳＡの幅は、１６本のビット線ＢＬのピッチ（ライン・アンド・スペース）に対応する幅Ｗ_１６ＢＬに形成されている。ここで、ビット線ＢＬの配線自体の幅とビット線ＢＬのライン・アンド・スペース幅とを区別するために、ビット線ＢＬのライン・アンド・スペース幅を“ピッチ”とも呼ぶ。幅Ｗ_１６ＢＬは、１６本のビット線ＢＬのピッチに相当する。

本実施形態において、センスアンプＳＡは、各ビット線ＢＬごとに設けられている。従って、センスアンプＳＡの数とビット線ＢＬの本数は等しい。１６本のビット線ＢＬに対応する１６個のセンスアンプＳＡは、該１６本のビット線ＢＬのピッチに対応する幅で、ビット線ＢＬの一端からカラム方向に配列するように設けられている。即ち、１６個のセンスアンプＳＡ１〜ＳＡ１６は、ビット線ＢＬの一端（メモリセルアレイＭＣＡの端）からカラム方向に縦列配置されている。

ロウ方向に隣接する２つのセンスアンプＳＡは、センスアンプペアＳＡＰを成す。例えば、センスアンプＳＡ１とＳＡ１７は、１つのセンスアンプペアＳＡＰを成す。同様に、センスアンプＳＡ２、ＳＡ１８、センスアンプＳＡ３、ＳＡ１９、・・・センスアンプＳＡ１６、ＳＡ３２は、それぞれセンスアンプペアＳＡＰを成す。

尚、一般に、センスアンプＳＡは、１本のビット線ＢＬのピッチ（ライン・アンド・スペース）の整数倍（例えば、８倍）でレイアウトされている。センスアンプＳＡが各ビット線ＢＬに対応して設けられている場合、ｘ本（ｘは整数）のビット線ＢＬに対応するｘ個のセンスアンプＳＡは、それぞれｘ本のビット線ＢＬのピッチに対応する幅に形成され、かつ、ビット線ＢＬの延伸方向にメモリセルアレイの外側に向かって配列されていた。従って、ビット線ＢＬのピッチを縮小すると、センスアンプＳＡの平面レイアウトのピッチ（幅）も狭くしなければならない。

通常、センスアンプＳＡ内のトランジスタで形成される増幅回路やラッチ回路等は、ビット線ＢＬのピッチの縮小に合わせて縮小可能である。しかし、センスアンプＳＡ内のセンスノードに接続されたセンスキャパシタは、センス感度を良好に保ち、ノイズに対する耐性を高めるために、縮小が困難である。つまり、センスアンプＳＡは、どの世代のメモリもほぼ同じサイズ（面積）のセンスキャパシタを備えている。

図５は、１つのセンスアンプペアＳＡＰの構成を示す平面レイアウト図である。センスアンプペアＳＡＰは、例えば、センスアンプＳＡ１、ＳＡ１７から構成されるものとする。センスアンプＳＡ１は、センスキャパシタＳＣ１の形成領域およびＬＶトランジスタ回路ＬＶＴ１の形成領域を含む。センスアンプＳＡ１７は、センスキャパシタＳＣ２の形成領域およびＬＶトランジスタ回路ＬＶＴ２の形成領域を含む。

尚、センスキャパシタＳＣ１、ＳＣ２は、図３に示すセンスキャパシタＳＣに相当する。ＬＶトランジスタ回路ＬＶＴ１、ＬＶＴ２は、図３に示すトランジスタＴＮ０〜ＴＮ７、ＴＰ０、ＴＰ１、ラッチ回路ＬＣを構成するトランジスタ等センスアンプＳＡを構成する低電圧トランジスタに相当する。従って、ＬＶトランジスタ回路ＬＶＴ１、ＬＶＴ２は、メモリセルＭからビット線ＢＬを介してセンスノードＳＥＮに伝達されたデータを検出する検出部として機能する。センスキャパシタＳＣは、センスノードＳＥＮと基準電位ＶＳＳとの間に接続され、ノイズを抑制する。

センスアンプペアＳＡＰ内の２個のセンスキャパシタＳＣ１、ＳＣ２は、それぞれ同じセンスアンプペアＳＡＰ内の２個のＬＶトランジスタ回路ＬＶＴ１、ＬＶＴ２の幅に対応した幅に形成されている。そして、センスキャパシタＳＣ１、ＳＣ２は、センスアンプペアＳＡＰの領域内においてカラム方向に縦列配置されている。即ち、センスキャパシタＳＣ１、ＳＣ２は、カラム方向に隣接する複数のセンスアンプＳＡの領域にわたって配置されている。

ＬＶトランジスタ回路ＬＶＴ１は、図４で示したように、対応する１６本のビット線ＢＬのピッチに対応する幅に形成されている。ＬＶトランジスタ回路ＬＶＴ２も、対応する１６本のビット線ＢＬのピッチに対応する幅に形成されている。同一のセンスアンプペアＳＡＰ内の２つのＬＶトランジスタ回路ＬＶＴ１とＬＶＴ２は、ロウ方向に配列されている。

カラム方向に隣接する２つのセンスキャパシタＳＣ１、ＳＣ２は、それらの間のロウ方向の線Ｌ１を軸として互いに鏡像配置されている。通常、センスアンプＳＡ内においてセンスキャパシタＳＣが形成されるウェルとＬＶトランジスタ回路ＬＶＴが形成されるウェルとの間を絶縁するために、両者の間には或る程度の距離が必要である。しかし、本実施形態では、センスキャパシタＳＣ１、ＳＣ２が隣接しかつ鏡像配置されているので、センスキャパシタＳＣ１、ＳＣ２が形成されるウェルは１つに連結させることができる。これにより、センスアンプペアＳＡＰのレイアウト面積を縮小できる。

また、ロウ方向に隣接する２つのＬＶトランジスタ回路ＬＶＴ１、ＬＶＴ２の領域は、それらの間のカラム方向の線Ｌ２を軸として互いに鏡像配置されている。これにより、隣接するセンスアンプＳＡ１，ＳＡ１７が配線（例えば、電源線）を共有することができる。従って、さらに、センスアンプＳＡのレイアウト面積を縮小できる。

図６（Ａ）は、本実施形態によるセンスアンプペアＳＡＰの構成を詳細に示すレイアウト図である。図６（Ｂ）は、比較例によるセンスアンプペアＳＡＰの構成を示すレイアウト図である。

図６（Ａ）に示すように、本実施形態では、ＬＶトランジスタ回路ＬＶＴ１、ＬＶＴ２がそれぞれ１６本のビット線ＢＬのピッチに対応する幅Ｗ_１６ＢＬに形成されており、センスキャパシタＳＣ１、ＳＣ２は、それぞれ２個のＬＶトランジスタ回路ＬＶＴ１、ＬＶＴ２のピッチに対応する幅Ｗ_３２ＢＬに形成されている。幅Ｗ_３２ＢＬは、幅Ｗ_１６ＢＬの２倍となる。そして、センスキャパシタＳＣ１、ＳＣ２は、カラム方向（縦方向）に配列されている。

図７は、本実施形態のセンスキャパシタＳＣおよびその周辺の構成を示す平面レイアウト図である。図８は、図７の８−８線に沿った断面図である。

図８に示すように、センスキャパシタＳＣは、素子分離領域ＳＴＩ（Shallow Trench Isolation）によって分離されたアクティブエリアＡＡ上に形成されている。センスキャパシタＳＣは、ＬＶトランジスタ回路ＬＶＴと同一の製造プロセスで形成される。従って、センスキャパシタＳＣの各要素（材料）は、ＬＶトランジスタ回路ＬＶＴを構成する要素（材料）と共通である。

例えば、センスキャパシタＳＣは、アクティブエリアＡＡ上に設けられたゲート絶縁膜ＧＤと、ゲート絶縁膜ＧＤ上に設けられたフローティングゲートＦＧと、フローティングゲートＦＧ上に設けられた層間絶縁膜ＩＬＤと、層間絶縁膜ＩＬＤ上に設けられたコントロールゲートＧＣとを備えている。尚、いずれの構成要素も、ＬＶトランジスタ回路ＬＶＴではトランジスタを構成するために用いられているが、図８では、センスキャパシタＳＣを構成するために用いられている。従って、フローティングゲートＦＧ、コントロールゲートＧＤ等は、本来の機能とは異なり、センスキャパシタＳＣの電極として機能することに留意されたい。

１つのセンスキャパシタＳＣにおいてコントロールゲートＧＣは、絶縁膜領域ＧＥによって２つのコントロールゲート部分ＧＣ１、ＧＣ２に絶縁分離されている。コントロールゲート部分ＧＣ１は、層間絶縁膜ＩＬＤ内に形成された金属プラグＥＩによってフローティングゲートＦＧと電気的に接続されている。一方、コントロールゲート部分ＧＣ２は、図８では図示しないが、アクティブエリアＡＡ（半導体基板ＳＵＢ）に電気的に接続されている。尚、金属プラグＥＩは、図２に示す選択ゲートＳＧＳ，ＳＧＤにおいてコントロールゲートとフローティングゲートとを接続するために用いられている。本実施形態では、この金属プラグＥＩをセンスキャパシタＳＣに利用している。

１つのセンスキャパシタＳＣは、サブキャパシタＳＣＡＰ１と、サブキャパシタＳＣＡＰ２とを含む。サブキャパシタＳＣＡＰ１は、コントロールゲート部分ＧＣ２およびフローティングゲートＦＧを電極として有し、コントロールゲート部分ＧＣ２とフローティングゲートＦＧとの間の層間絶縁膜ＩＬＤを電極間絶縁膜として有する。サブキャパシタＳＣＡＰ２は、フローティングゲートＦＧおよびアクティブエリアＡＡ（半導体基板ＳＵＢ）を電極として有し、ローティングゲートＦＧとアクティブエリアＡＡとの間のゲート絶縁膜ＧＤを電極間絶縁膜として有する。

コントロールゲート部分ＧＣ２は、半導体基板ＳＵＢに電気的に接続されているので、サブキャパシタＳＣＡＰ１とサブキャパシタＳＣＡＰ２とは、互いに並列に接続されることになる。従って、センスキャパシタＳＣのトータルの容量は、サブキャパシタＳＣＡＰ１の容量とサブキャパシタＳＣＡＰ２の容量との和となる。このように、本実施形態によるメモリ１００のセンスキャパシタＳＣは、フローティングゲートＦＧおよびコントロールゲートＧＣを利用することによって、センスキャパシタＳＣのレイアウト面積を抑制しつつ、その容量を増大させることができる。

尚、メモリセルＭが微細化されても、メモリセルＭのＷ（チャネル幅）およびＬ（チャネル長）は、両方とも縮小されるため、メモリセルＭのＷ／Ｌはあまり変わらない。メモリセルＭのＷ／Ｌが変化しない場合、データ検出時にメモリセルＭを流れるセル電流も変化しない。このため、メモリセルＭが微細化されても、センスキャパシタＳＣを同様に縮小することはできず、センスキャパシタＳＣがセンスアンプＳＡに占めるレイアウト面積の割合は増大する。従って、センスキャパシタＳＣの容量を変えずにそのレイアウト面積を縮小することは重要である。

半導体基板ＳＵＢは、通常動作において基準電位（例えば、ＶＳＳ）に固定されている。一方、コントロールゲート部分ＧＣ１は、ＬＶトランジスタ回路ＬＶＴ（センスノードＳＥＮ）に接続されている。

図７に示すように、コントロールゲートＧＣは、容量を増大させるためにロウ方向においてアクティブエリアＡＡの端から張り出している。アクティブエリアＡＡから張り出しているコントロールゲートＧＣの幅をＷ_{ＡＡ−ＧＣ}とする。また、カラム方向に隣接するコントロールゲートＧＣ間の間隔をＷ_{ＧＣ−ＧＣ}とする。幅Ｗ_{ＡＡ−ＧＣ}およびＷ_{ＧＣ−ＧＣ}は、プロセス時のアライメントずれを考慮すると、狭くすることはできない。即ち、ロウ方向に隣接するセンスキャパシタＳＣ間の間隔は、ビット線ＢＬおよびワード線ＷＬのピッチを狭くしてもあまり変わらない。

従って、ビット線ＢＬのピッチが狭くなると、幅Ｗ_{ＡＡ−ＧＣ}およびＷ_{ＧＣ−ＧＣ}を保持したまま、センスキャパシタＳＣのロウ方向の幅をさらに狭くする必要がある。

図６（Ａ）を再度参照する。下層金属で形成された配線Ｍ０で形成された配線（以下、Ｍ０配線ともいう）がカラム方向に延伸している。Ｍ０配線は、ＬＶトランジスタ回路ＬＶＴ１とセンスキャパシタＳＣ１とを接続し、かつ、ＬＶトランジスタ回路ＬＶＴ２とセンスキャパシタＳＣ２とを接続している。また、Ｍ０配線は、図８に示したコントロールゲート部分ＧＣ２と半導体基板ＳＵＢとを接続している。

コンタクトＥＩ−Ｍ０は、センスキャパシタＳＣ１の一方の電極として機能する金属プラグＥＩ（コントロールゲート部分ＧＣ１）とＭ０配線との間を接続するコンタクトである。センスキャパシタＳＣ１は、Ｍ０配線およびコンタクトＥＩ−Ｍ０を介してＬＶトランジスタ回路ＬＶＴ１のセンスノードＳＥＮに接続される。センスキャパシタＳＣ２は、Ｍ０配線およびコンタクトＥＩ−Ｍ０を介してＬＶトランジスタ回路ＬＶＴ２のセンスノードＳＥＮに接続される。

コンタクトＧＣ−Ｍ０は、サブキャパシタＳＣＡＰ１の電極としてのコントロールゲート部分ＧＣ２とサブキャパシタＳＣＡＰ２の電極としての半導体基板ＳＵＢとの間を接続するコンタクトである。さらに、コンタクトＧＣ−Ｍ０は、Ｍ０の上層の金属配線Ｍ１にも接続されている。尚、さらに多層配線構造がＭ１上に形成され得るが、ここでは省略する。

図６（Ｂ）に示す比較例では、ＬＶトランジスタ回路ＬＶＴ１０、ＬＶＴ１１がそれぞれ１６本のビット線ＢＬのピッチに対応する幅Ｗ_１６ＢＬに形成されている点では、図６（Ａ）に示す本実施形態と同様である。しかし、センスキャパシタＳＣ１０、ＳＣ１１は、それぞれに対応するＬＶトランジスタ回路ＬＶＴ１０、ＬＶＴ１１のピッチに対応する幅Ｗ_１６ＢＬに形成されている。つまり、比較例では、各センスアンプＳＡの全体が幅Ｗ_１６ＢＬに形成されており、１６個のセンスアンプＳＡは、カラム方向（縦方向）に配列されている。

ビット線ＢＬのピッチが狭くなり、センスアンプＳＡの形成幅が狭くなると、センスアンプＳＡが必然的にカラム方向に細長くなる。特に、比較例では、縮小化の困難なセンスキャパシタＳＣ１０、ＳＣ１１は、レイアウト面積を維持するためにカラム方向に大きく引き延ばす必要がある。このような場合、コントロールゲート間の距離Ｗ_{ＧＣ−ＧＣ}およびコントロールゲートＧＣ部分の幅Ｗ_{ＡＡ−ＧＣ}の割合がセンスキャパシタＳＣの幅に対して大きくなる。よって、ビット線ＢＬのピッチが小さくなるほど、センスアンプＳＡの面積に占めるセンスキャパシタＳＣの面積が減少する。逆に、センスキャパシタＳＣの容量を維持するためには、センスアンプＳＡのレイアウト面積を増大させる必要がある。これでは、メモリの微細化の妨げとなる。

これに対し、図６（Ａ）に示す本実施形態では、センスキャパシタＳＣ１、ＳＣ２は、ロウ方向に隣接する２つのセンスアンプＳＡ（センスアンプペアＳＡＰ）にわたって形成される。これにより、センスキャパシタＳＣ１、ＳＣ２は、それらの間のコントロールゲート間の距離Ｗ_{ＧＣ−ＧＣ}およびコントロールゲートＧＣ部分の幅Ｗ_{ＡＡ−ＧＣ}を省略できる。また、センスキャパシタＳＣ１、ＳＣ２の幅は、比較例のセンスキャパシタＳＣ１０、ＳＣ１１の幅の２倍となる。これにより、センスキャパシタＳＣ１、ＳＣ２の形状は、細長い長方形ではなく、正方形により近くなる。このため、ビット線ＢＬのピッチが狭くなり、センスアンプＳＡの形成幅が狭くなっても、センスアンプＳＡのカラム方向の長さが増大することを抑制できる。さらに、カラム方向に隣接するセンスキャパシタＳＣ１とＳＣ２との間に間隙、距離Ｗ_{ＧＣ−ＧＣ}を考慮に入れてもセンスアンプＳＡの面積増加が抑制可能である。

ここで、センスアンプＳＡの幅がどの程度狭くなったときに、本実施形態の効果が得られるかを考察する。

図８に示すサブキャパシタＳＣＡＰ１の容量をＣ_Ａとし、サブキャパシタＳＣＡＰ２の容量をＣ_Ｂとする。サブキャパシタＳＣＡＰ１、ＳＣＡＰ２の各面積をＳａ、Ｓｂとする。さらに、層間絶縁膜ＩＬＤの比誘電率をεａ、層間絶縁膜ＩＬＤの膜厚をｄａ、ゲート絶縁膜ＧＤの比誘電率をεｂ、ゲート絶縁膜ＧＤの膜厚をｄｂとする。ここでは、εａ、ｄａ、εｂ、ｄｂは一定でよいので、εａ／ｄａをＣａとし、εｂ／ｄｂをＣｂと表す。この場合、式１、式２が成り立つ。

Ｃ_Ａ＝Ｃａ＊Ｓａ （式１）
Ｃ_Ｂ＝Ｃｂ＊Ｓｂ （式２）

図７に示すように、センスアンプＳＡのロウ方向の幅をｘとし、コントロールゲートＧＣのカラム方向の長さ（フローティングゲートＦＧのカラム方向の長さ）をｙとする。さらにコントロールゲート部分ＧＣ１および絶縁膜領域ＧＥのカラム方向の長さの和をｄｙとする。

この場合、サブキャパシタＳＣＡＰ１、ＳＣＡＰ２のロウ方向の幅Ｗｃａｐは、ｘ−ｄｘである。尚、ｄｘは、式３で表され、ここでは一定値である。

ｄｘ＝２＊（Ｗ_{ＡＡ−ＧＣ}＋Ｗ_{ＧＣ−ＧＣ}／２） （式３）

サブキャパシタＳＣＡＰ１のカラム方向の長さはｙ−ｄｙであり、サブキャパシタＳＣＡＰ２のカラム方向の長さは、ｙである。

これにより、サブキャパシタＳＣＡＰ１およびＳＣＡＰ２のそれぞれの容量Ｃ_ＡおよびＣ_Ｂは、式４、式５のように表される。

Ｃ_Ａ＝Ｃａ＊（ｘ−ｄｘ）＊（ｙ−ｄｙ） （式４）
Ｃ_Ｂ＝Ｃｂ＊（ｘ−ｄｘ）＊ｙ （式５）

従って、センスキャパシタＳＣのトータル容量Ｃ_{ｔｏｔａｌ}は、式６で表される。

Ｃ_{ｔｏｔａｌ}＝Ｃａ＊（ｘ−ｄｘ）＊（ｙ−ｄｙ）＋Ｃｂ＊（ｘ−ｄｘ）＊ｙ
（式６）

図６（Ｂ）の比較例に対して、図６（Ａ）の本実施形態では、センスアンプＳＡのピッチが２倍である（Ｗ_３２ＢＬ＝２Ｗ_１６ＢＬ）。従って、センスアンプＳＡのピッチがｘである場合のｙ（以下、ｙ（ｘ）という）とセンスアンプＳＡのピッチが２ｘである場合のｙ（以下、ｙ（２ｘ）という）とを比較する。そして、２＊ｙ（２ｘ）＋Ｗ_{ＧＣ−ＧＣ}がｙ（ｘ）よりも小さければ（２＊ｙ（２ｘ）＋Ｗ_{ＧＣ−ＧＣ}＜ｙ（ｘ））、本実施形態は、トータル容量Ｃ_{ｔｏｔａｌ}（センスキャパシタＳＣの面積）を変更することなく、比較例よりもセンスアンプＳＡのレイアウト面積を小さくすることができる。

２＊ｙ（２ｘ）＋Ｗ_{ＧＣ−ＧＣ}＜ｙ（ｘ） （式７）

式７は、換言すると、２個のセンスアンプＳＡの幅（ＬＶトランジスタＬＶＴの幅）で形成されたセンスキャパシタＳＣ１、ＳＣ２のカラム方向の長さ（ｙ（２ｘ））およびセンスキャパシタＳＣ１とＳＣ２との間の距離Ｗ_{ＧＣ−ＧＣ}の和は、１個のセンスアンプＳＡの幅で形成されたセンスキャパシタＳＣ１０、ＳＣ１１におけるカラム方向の長さの（ｙ（ｘ））の１／２よりも短い。

具体例として、Ｃ_{ｔｏｔａｌ}が２０ｆＦ、Ｗ_{ＧＣ−ＧＣ}が０．１μｍ、Ｗ_{ＡＡ−ＧＣ}が０．１μｍ、ｄｘが０．３μｍ、ｄｙが０．８μｍ、Ｃａが２．６＊１０^−３Ｆ／ｍ^２、Ｃｂが、４．６＊１０^−３Ｆ／ｍ^２とすると、ｘ＜１．２５８μｍとなる。即ち、本実施形態は、センスアンプＳＡ（ＬＶトランジスタＬＶＴ領域）のロウ方向のピッチが１．２５μｍ以下の場合に、比較例よりもセンスアンプＳＡのレイアウト面積を小さくすることができる。

ｘが１．２５μｍである場合、ビット線ＢＬのピッチ（ライン・アンド・スペース）は、約７８ｎｍとなる。即ち、ビット線ＢＬのピッチが約７８ｎｍ未満に狭小化されたときに、本実施形態は比較例よりもセンスアンプＳＡのレイアウト面積を小さくすることができる。もちろん、この具体例に限定されず、Ｃ_{ｔｏｔａｌ}、ｄｘ、ｄｙ、Ｃａ、Ｃｂの数値を変更することによって、本実施形態のセンスアンプＳＡのレイアウト面積が比較例のそれよりも小さくなる臨界値が変わる。

近年の微細化の要求を考慮すれば、本実施形態によるセンスキャパシタＳＣの縮小効果の影響は、益々大きくなるものと考えられる。

このように本実施形態によれば、ロウ方向に隣接する複数のＬＶトランジスタＬＶＴに対応する複数のセンスキャパシタＳＣは、該複数のＬＶトランジスタＬＶＴの幅に対応した幅に形成され、カラム方向に隣接するように縦列配置される。これにより、センスキャパシタＳＣの容量を変更することなく、センスアンプＳＡにおけるセンスキャパシタＳＣの面積の割合を増大させ、センスキャパシタＳＣ自体の面積を小さくすることができる。換言すると、本実施形態は、センスアンプＳＡにおける素子分離領域ＳＴＩの面積、隣接するコントロールゲート間の面積およびコントロールゲートＧＣ部分の面積の割合を減少させることができる。その結果、ビット線幅あるいはビット線間隔の狭小化が進んでも、センスアンプＳＡのレイアウト面積の無駄を抑制することができる。

上記実施形態では、ロウ方向に隣接する２つのＬＶトランジスタＬＶＴに対応する２つのセンスキャパシタＳＣが、該２つのＬＶトランジスタＬＶＴの幅に対応した幅に形成され、カラム方向に隣接するように縦列配置されている。しかし、ビット線ＢＬのピッチを縮小し、或いは、センスキャパシタＳＣの容量値を増加する場合、ロウ方向に配列されたｋ個（ｋは３以上の整数）のＬＶトランジスタＬＶＴに対応するｋ個のセンスキャパシタＳＣが、該ｋ個のＬＶトランジスタＬＶＴの幅に対応した幅に形成され、カラム方向に縦列配置されてもよい。この場合、ｋ個のＬＶトランジスタ回路ＬＶＴおよび対応するｋ個のセンスキャパシタＳＣは、それぞれｋ個のセンスアンプＳＡを構成する。そして、これらのｋ個のセンスアンプ
ＳＡは、１つの組（グループ）として形成される。

この場合、ｋ個のセンスアンプＳＡの幅（ＬＶトランジスタＬＶＴの幅）で形成されたセンスキャパシタＳＣ１〜ＳＣｋのカラム方向の長さ（ｙ（ｋ＊ｘ））は、１個のセンスアンプＳＡの幅で形成されたセンスキャパシタＳＣ１０、ＳＣ１１におけるカラム方向の長さの（ｙ（ｘ））の１／ｋよりも短い。これが、本実施形態の適用条件となる。つまり、式８のような一般式が成り立つ。

ｋ＊ｙ（ｋ＊ｘ）＋(ｋ−１)Ｗ_{ＧＣ−ＧＣ}＜ｙ（ｘ） （式８）

このように、本実施形態では、ＬＶトランジスタＬＶＴの幅のｋ倍のピッチでレイアウトされたセンスキャパシタＳＣを配置することができる。これにより、センスアンプＳＡの面積の増大をさらに抑制することができる。

さらに、センスキャパシタＳＣのカラム方向の幅（ピッチ）を広げることによって、センスキャパシタＳＣに接続されるコンタクトの位置の自由度が増大する。また、上記実施形態では、センスキャパシタＳＣのカラム方向の幅が広いので、図６（Ａ）と図６（Ｂ）との比較して分かるように、Ｍ０配線の屈曲部分が従来よりも少ない。配線の屈曲が少ないので、Ｍ０配線の形成工程においてリソグラフィが比較的容易となる。従って、本実施形態は、製造容易という観点でも従来と比べて優位である。

ＭＣＡ・・・メモリセルアレイ、Ｍ・・・メモリセル、ＷＬ・・・ワード線、ＢＬ・・・ビット線、ＳＡ・・・センスアンプ、ＳＣ１，ＳＣ２・・・センスキャパシタ、ＬＶＴ１，ＬＶＴ２・・・ＬＶトランジスタ回路、ＳＡＰ・・・センスアンプペア、ＥＩ・・・金属プラグ、ＧＥ・・・絶縁膜領域、ＡＡ・・・アクティブエリア、ＷＡＡ−ＧＣ・・・コントロールゲートの張出し幅、ＷＧＣ−ＧＣ・・・コントロールゲート間の間隔、ＥＩ−Ｍ０，ＧＣ−Ｍ０，Ｍ０−ＳＵＢ・・・コンタクト

Claims (5)

1. 第１の方向に延伸する複数のワード線と、
   前記ワード線と交差するように第２の方向に延伸する複数のビット線と、
   前記ワード線と前記ビット線とに接続された複数のメモリセルを含むメモリセルアレイと、
   前記メモリセルから前記ビット線を介してセンスノードに伝達されたデータを検出する検出部、および、前記センスノードと基準電位との間に接続されたキャパシタを含む複数のセンスアンプとを備え、
   複数の前記センスアンプは、複数の前記ビット線の少なくとも一端から前記第２の方向に配列するように設けられており、
   ｋ個（ｋ≧２）の前記検出部に対応するｋ個の前記キャパシタは、それぞれ前記ｋ個の検出部の幅に対応した幅を有し、前記第２の方向に配列され、
   前記ｋ個の前記検出部は、前記第１の方向に配列されていることを特徴とする半導体記憶装置。
2. ｋ個の前記検出部とそれらに対応するｋ個の前記キャパシタはそれぞれｋ個の前記センスアンプを構成し、
   該ｋ個のセンスアンプは、センスアンプの組を構成することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記ｋは２であり、２個の前記検出部は、それらの間の前記第２の方向の線を軸として互いに鏡像配置されており、
   ２個の前記キャパシタは、それらの間の前記第１の方向の線を軸として互いに鏡像配置されていることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
4. 前記センスアンプは、前記ビット線のそれぞれに対応して設けられていることを特徴とする請求項２または請求項３に記載の半導体記憶装置。
5. 前記ｋ個の検出部の幅で形成された前記キャパシタにおける前記第２の方向の長さは、それぞれ１つの前記検出部の幅で形成された場合の前記キャパシタにおける前記第２の方向の長さの１／ｋよりも短いことを特徴とする請求項１から請求項４のいずれかに記載の半導体記憶装置。

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