JP5148852B2

JP5148852B2 - 半導体装置

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Publication number: JP5148852B2
Application number: JP2006242648A
Authority: JP
Inventors: 政明佐藤
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2006-09-07
Filing date: 2006-09-07
Publication date: 2013-02-20
Anticipated expiration: 2026-09-07
Also published as: JP2008066508A

Description

本発明は半導体装置に関し、特に高電圧や高電流用として使用されるＭＯＳ型半導体装置に関する。

従来、高電圧、高電流用のＭＯＳ型半導体装置として、ソース−ドレイン間耐圧の高い二重拡散ＭＯＳ（ＤＭＯＳ）トランジスタが広く用いられている。ＤＭＯＳトランジスタは、半導体基板表面に形成した拡散領域から、導電型の異なる不純物を拡散させ、拡散速度の差によって形成する不純物領域を実効チャネル長とするもので、一導電型のボディー領域と高不純物濃度の逆導電型のドレイン領域との間に、低不純物濃度の逆導電型のドリフト領域を備えた構造となっている。また、ゲート電極のドレイン領域側エッジのゲート絶縁膜直下の電界を緩和するため、ゲート絶縁膜を厚くすることもある。

このような構造のＤＭＯＳトランジスタでは、ソース−ドレイン間に電圧を印加していくと、ドリフト領域内の電界が最大となった接合が降伏する。この臨界電界を越えた電圧が、ＤＭＯＳトランジスタの耐圧となる。上述のＤＭＯＳトランジスタにおいて電界が最大となるのは、ドレイン領域とドリフト領域との接合部、ゲート絶縁膜の厚さが一定の場合はゲート電極のドレイン領域側エッジのゲート絶縁膜直下あるいはドレイン領域側でゲート絶縁膜の厚さが厚くなる場合はゲート絶縁膜の厚さが厚くなる境界のドリフト領域部、ドリフト領域とボディー領域との接合部のいずれかであることが知られている。

そこで、その電界を緩和することで耐圧を向上させる試みが種々なされている。例えば、ドレイン領域とドリフト領域との界面の電界を下げるため、ドリフト領域の寸法を大きくしたり、ドリフト領域を十分に空乏化させるため、ドリフト領域の不純物濃度を下げる方法がとられていた。

しかしながら、ドリフト領域の寸法を大きくすることは、ドリフト領域の抵抗が上昇し、低オン抵抗化（低損失化）のためには素子面積を大きくしなければならないという問題が生じてしまう。

このような問題を解決するため、リサーフ（Reduced Surface field：表面電界緩和）構造が提案されている（例えば、非特許文献１、非特許文献２、非特許文献３）。リサーフ構造として、図５に示す構造の半導体装置が知られている。図５において１は高濃度のｐ型シリコン基板、２は低濃度のｐ型半導体層、３は低濃度ｎ型のドリフト領域、４はｐ型のボディー領域、５は高濃度ｎ型のソース領域、６は高濃度ｎ型のドレイン領域、７はゲート絶縁膜、８はゲート電極、９はソース電極、１０はドレイン電極、１１は高濃度ｐ型のコンタクト領域である。

図５に示すように、ドリフト領域３の下層に導電型の異なる半導体層（ｐ型半導体層２）を配置することによって、ドリフト領域３の不純物濃度を高くしてもドリフト領域３が空乏化しやすくなる。その結果、最大電界点の電界強度が下がり耐圧の低下を防ぐことができると同時に、低オン抵抗化を図ることができる構造となっている。

このような構造において、例えばドリフト領域３の不純物濃度を１．１×１０¹⁶ｃｍ^-3とし、ボディー領域４とドレイン領域６との間の寸法を７μｍとしたとき、耐圧は９７Ｖであった。この条件での電界強度の算出結果を図６に示す。図６に示すように、電界は、ゲート絶縁膜の厚さが厚くなる境界のドリフト領域３と、ドレイン領域６とドリフト領域３との接合部、ドリフト領域３とボディー領域４の接合部で大きい（電界極大点が存在する）ことがわかった。

また図７に示すように、ＳＯＩリサーフ構造の半導体装置も提案されている。図７において１２はシリコン支持基板、１３は埋め込み絶縁膜である。ＳＯＩリサーフ構造の半導体装置においても、前述の従来例同様、ドリフト領域３の不純物濃度を高くしても、耐圧の低下を防ぐことができると同時に、低オン抵抗化を図ることができる構造となっている。

このような構造において、例えばドリフト領域の不純物濃度を１．１×１０¹⁶ｃｍ^-3とし、ボディー領域４とドレイン領域６との間の寸法を７μｍとしたとき、耐圧は９６Ｖであった。この条件での電界強度を算出したところ、最大電界は、ドリフト領域３のゲート電極８の直下で、ゲート絶縁膜の厚さが厚くなる境界付近であり、この境界のドリフト領域３でブレークダウンしていることがわかった。

更に低オン抵抗化を図るため、ドリフト領域３の不純物濃度を１．１５×１０¹⁶ｃｍ^-3としたところ、耐圧は５６Ｖに低下してしまった。これは、ドリフト領域３の空乏層がドレイン領域６に達しなくなったためと考えられる。
J.A.Appels and H.M.J.Vaes,「High voltage thin layer devices (RESURF devices)」、International Electron Devices Meeting Technical Digest、p.238-241、1979年12月 J.A.van der Pol他１５名、「A-BCD:An economic 100V RESURF silicon-on-insulator BCD technology for consumer and automotive applications」、The 12th International Symposium on Power Semiconductor Devices and ICs、p.327-330、2000年5月 N.Cezac他４名、「A new generation of power unipolar devices: the concept of the Floating islands MOS transistor(FLIMOST) 」、The 12th International Symposium on Power Semiconductor Devices and ICs、p.69-72、2000年5月

従来のＤＭＯＳトランジスタにおいて、リサーフ構造とすることによって低オン抵抗化を図る場合、必ずしも十分な耐圧が得られておらず、必要な耐圧を確保するためには、従来同様、ドリフト領域の寸法を大きくせざるを得なかった。本発明は、ドリフト領域の寸法を大きくすることなく、必要な耐圧を確保することができる半導体装置を提供することを目的とする。さらに、耐圧の低下がなく、低オン抵抗化を図ることができる半導体装置を提供することを目的とする。

上記目的を達成するため、本願請求項１に係る発明は、一導電型の半導体層表面に選択的に形成された、一導電型のボディー領域及び逆導電型のドリフト領域と、前記ボディー領域表面に選択的に形成された逆導電型のソース領域と、前記ドリフト領域表面に選択的に形成された逆導電型のドレイン領域と、前記ソース領域と前記ドリフト領域との間の前記ボディー領域及び前記ソース領域側の前記ドリフト領域上に、ゲート絶縁膜を介して形成されたゲート電極と、前記ソース領域に接続するソース電極と、前記ドレイン領域に接続するドレイン電極とを備えた半導体装置において、前記ゲート電極が積層形成された前記ゲート絶縁膜直下の前記ドリフト領域中に、周囲を前記ドリフト領域で囲まれ、前記ゲート電極のドレイン領域側エッジより前記ドレイン領域側に突出しない構造の一導電型の不純物領域を備え、前記不純物領域の不純物濃度は、前記不純物領域と前記ドリフト領域とで形成する接合の電界極大点の電界強度が、前記ゲート電極エッジ直下の前記ドリフト領域部あるいは前記ゲート絶縁膜の厚さが厚くなる境界の前記ドリフト領域部、前記ドレイン領域と前記ドリフト領域との接合部のいずれかの電界極大点の電界強度より小さいか、あるいは略一致するよう設定することで、前記不純物領域に電界を分散させ、最大電界を下げる構造としたことを特徴とする。

また本願請求項２に係る発明は、請求項１記載の半導体装置において、前記一導電型の半導体層を埋め込み絶縁膜に替え、前記ドリフト領域は、支持基板及び埋め込み絶縁膜上に形成した半導体層からなり、該半導体層に選択的に前記ボディー領域が形成されていることを特徴とする。

本発明は、周囲をドリフト領域３で囲まれたフローティング構造とした不純物領域１４を備えることによって、ゲート電極８近傍で高い電界のかかる部分を増やし、耐圧の高い半導体装置を得ることができる。また、耐圧が同じ場合には、ドリフト領域３の不純物濃度を相対的に高くしたり、ドレイン領域６とボディー領域４間の寸法を小さくすることができるので、耐圧の低下がなく、低オン抵抗化を図ることができる。

特に本発明では、通常のリサーフ構造において、電界強度が大きくなる厚いゲート絶縁膜直下に、不純物領域１４を配置し、このドレイン領域側の接合の電界極大点の電界強度が、従来同様、高い電界のかかるゲート電極のドレイン領域側エッジのゲート絶縁膜の直下のドリフト領域部あるいはゲート酸化膜が厚くなる境界のドリフト領域部、ドレイン領域とドリフト領域の境界部のいずれかの電界極大点の電界強度より小さくなるように不純物濃度を設定することで、電界を分散させ、最大電界を下げることができるようにしている。その結果、半導体装置の耐圧を上げることができる。また電界強度が大きくなる部分の電界強度と不純物領域の接合の電界強度がほぼ一致するように、不純物領域の不純物濃度を設定することで、耐圧向上の効果がさらに大きくなる。

また耐圧が同じ場合、ドリフト領域３の不純物濃度を上げることができるので、半導体装置のオン抵抗を低減することができる。さらに、ドレイン領域６とボディー領域４との間の寸法を小さくすることができるので、単位面積当たりのオン抵抗を下げることができるという利点がある。

本発明の半導体装置は、通常のリサーフ構造の半導体装置において、電界強度が大きくなるゲート電極が積層したゲート絶縁膜を介した直下のドリフト領域中、あるいはゲート絶縁膜の厚さを厚くする場合にはゲート絶縁膜の厚さが厚くなる境界のドリフト領域部（ゲート電極エッジ直下のドリフト領域部に相当）に、周囲をドリフト領域で囲まれ、フローティング構造とし、ドリフト領域とは導電型の異なる不純物領域を備える構造としている。このような構造とすることで、不純物領域とドリフト領域との接合のドレイン側に電界が集中する部分が追加形成され、電界集中が分散する結果、全体として最大電界を下げることができる。

さらに本発明の不純物領域とドリフト領域からなる接合部の電界極大点の電界強度が、ゲート電極エッジ直下のドリフト領域部あるいはゲート絶縁膜の厚さが厚くなる境界のドリフト領域部、ドレイン領域とドリフト領域との接合部のいずれかの電界極大点ので電界強度より小さく、あるいはほぼ一致するように、その不純物濃度を設定する。その結果、高い電界のかかる部分が増えると共に、それぞれの電界強度はほぼ同じように上がるようになり、耐圧の向上を図ることができる。

また同じ耐圧であれば、ドリフト領域の不純物濃度を高く設定したり、半導体装置の寸法を小さくすることができ、オン抵抗の低減を図ることができるようになる。以下、実施例について、詳細に説明する。

図１に本発明の第１の実施例の半導体装置を示す。図１に示す半導体装置は、ＳＯＩ（Silicon on Insulator）基板上に形成されたリサーフ構造の半導体装置である。通常のＳＯＩリサーフ構造のＤＭＯＳトランジスタ同様、シリコン支持基板１２上に埋め込み絶縁膜１３が積層し、この埋め込み絶縁膜１３上に低濃度ｎ型のドリフト領域３とｐ型のボディー領域４が形成されている。ボディー領域４表面には、高濃度ｎ型のソース領域５と、高濃度ｐ型のコンタクト領域１１が形成されている。また、低濃度ｎ型のドリフト領域３表面には、高濃度ｎ型のドレイン領域６が形成されている。ゲート絶縁膜７は、ドレイン領域６側で厚さが厚くなっている。

ソース領域５とドリフト領域３の間のボディー領域４と、ソース領域５側のドリフト領域３上に、一部厚さが厚くなっているゲート絶縁膜７を介してゲート電極８が形成されている。またソース領域５とコンタクト領域１１（ボディー領域４）に接続するようにソース電極９が、ドレイン領域６に接続するようにドレイン電極１０がそれぞれ形成されている。

本発明の半導体装置では、上記のような半導体装置において、ｐ型の不純物領域１４を備える構造となっている。ここで、ドリフト領域３の不純物濃度を１．５×１０¹⁶ｃｍ^-3、ボディー領域４とドレイン領域６との間の寸法を７μｍとし、ボロンイオンを不純物ドーズ量１．８×１０¹²ｃｍ^-2でイオン注入し、厚さ１．５μｍドリフト領域３のほぼ中間の深さに不純物領域１４を幅１μｍ程度で形成した。その結果、耐圧は１１６Ｖとなった。これは、通常のこの種の半導体装置、即ち不純物領域１４を備えない構造の半導体装置でドリフト領域６の不純物濃度を１．１×１０¹⁶ｃｍ^-3程度に設定した場合と比較して、耐圧が１．２倍に上昇し、オン抵抗が７８％に低下する結果であった。

図２は、上記構造の半導体装置において、電界強度の算出結果を示したものである。図２に示すように、不純物領域１４とドリフト領域３との接合のドレイン側に電界極大点が生じていることがわかる。このように電界強度が高い部分が増えると、半導体装置の他の電界極大点の電界強度が相対的に低下する。例えば、ゲート絶縁膜の厚さが厚くなる境界のドリフト部の電界強度が低下することが確認できた。その結果、半導体装置の耐圧が上昇したと考えられる。

上述の構造において、ボディー領域４とドレイン領域６との間の寸法のみを５．５μｍとすると、耐圧は９６Ｖとなり、不純物領域１４を備えない場合と同様となる。しかしながら、このときのオン抵抗は６３％に低下する。半導体装置の小型化に伴い、単位面積あたりでは、５４％と大幅な低減ができた。

なお、不純物領域１４とドリフト領域３の接合の電界極大点の電界強度が、半導体装置内の他の接合の電界極大点の電界強度より大きすぎるときには、耐圧向上の効果がない。従って、不純物領域１４の不純物濃度は、ドリフト領域３の不純物濃度に応じて、他の接合の電界極大点の電界強度より小さく、あるいはほぼ一致するように適宜設定する必要がある。

不純物領域１４を形成する深さは、フローティング構造であれば、深さと電界強度の分布及び耐圧に大きな依存性はなく、適宜設定すれば良い。不純物領域１４の幅（支持基板１２表面に平行なボディー領域４からドレイン領域６方向への拡がり幅）も、この領域が空乏化する範囲であれば電界緩和に大きな影響はない。しかし、この領域が空乏化しないほど不純物領域１４の不純物濃度が高い場合には、幅を広げ、この領域の体積濃度を下げる必要がある。

なお、不純物領域１４のドレイン領域６側のエッジは、ドレイン領域６側に移動させるほど電界緩和の効果が少なくなり、半導体装置の耐圧を下げてしまう。またドリフト領域３の抵抗を増大させてしまう。例えば、不純物領域１４のドレイン領域６側のエッジを、ゲート電極８のドレイン領域６側エッジの直下から０．５μｍ程度ドレイン領域６側に移動させた場合、９６Ｖの耐圧が８３Ｖに低下することが確認された。このときの電界強度の算出結果をみると、電界強度の緩和の効果はあるものの、ドリフト領域３の寸法を実質的に短縮しているためと考えられる。従って、不純物領域１４のドレイン領域６側エッジは、ゲート電極８のドレイン領域６側エッジよりドレイン領域６側に突出しない構造とするのが好ましい。

次に第２の実施例について説明する。上述の第１の実施例では、ゲート絶縁膜７の厚さが、ドレイン領域６側で厚く形成されていた。しかしながら、ゲート絶縁膜７の厚さが一定の場合も本発明の不純物領域１４は、耐圧向上の効果を発揮する。ゲート絶縁膜７の厚さが一定の場合、ゲート電極８のドレイン領域６側エッジのゲート絶縁膜７直下のドリフト領域３に電界が集中する。図３に本実施例の半導体装置における電界強度の算出結果を示す。図３に示すように、ゲート電極８のドレイン領域６側エッジのゲート絶縁膜７直下のドリフト領域部、ドレイン領域６とドリフト領域３の接合部、不純物領域１４とドリフト領域３との接合のドレイン側に電界が集中していることがわかる。このように複数の部分に電界が集中する構造とすることで、電界が集中したそれぞれの部分において電界強度が低下することが確認された。具体的には、ドリフト領域３の不純物濃度を８×１０¹⁵ｃｍ^-3、ボディー領域４とドレイン領域６との間の寸法を７μｍとし、ボロンイオンを不純物ドーズ量２．７×１０¹²ｃｍ^-2でイオン注入して不純物領域１４を形成したとき、耐圧は７２Ｖであった（ドリフト領域３の不純物濃度が３．２×１０¹⁵ｃｍ^-3で、不純物領域１４がないときの耐圧は５０Ｖ）。このように、ゲート絶縁膜７の厚さを厚くしない構造においても、高い耐圧が得られることが確認された。

本実施例においても、第１の実施例同様、不純物領域１４の形成深さは電界強度の分布及び耐圧に大きな依存性はなく、適宜設定すれば良い。また不純物領域１４の幅も、この領域が空乏化する範囲であれば電界緩和に大きな影響はない。不純物領域１４のドレイン領域６側エッジをゲート電極８のドレイン領域６側エッジより突出しない構造とするのが好ましいことも同様である。

次に第３の実施例について説明する。本実施例は、図４に示すようにＳＯＩ基板を用いない構造の半導体装置となる。従来例で説明した半導体装置において、不純物領域１４を備えていることが異なる。ＳＯＩ基板を用いない場合でも、上述の実施例同様の効果が発揮される。具体的には、ドリフト領域３の不純物濃度を１．５×１０¹⁶ｃｍ^-3、ボディー領域４とドレイン領域６との間の寸法を７μｍとし、ボロンイオンを不純物ドーズ量２．０×１０¹²ｃｍ^-2でイオン注入して不純物領域１４を形成したとき、耐圧は１２０Ｖとなった。これは、不純物領域１４のない構造の半導体装置（ドリフト領域３の不純物濃度１．１×１０¹⁶ｃｍ^-3、耐圧９７Ｖ）と比較して、耐圧が１．２４倍に上昇したことになる。またオン抵抗は７９％に低下したことも確認された。

同様の構造の半導体装置において、ボディー領域４とドレイン領域６との間の寸法を６μｍにしたところ、耐圧は１０２Ｖとなり、オン抵抗は６８％に低下したことが確認された。このようにＳＯＩ基板を用いない場合であっても、高い耐圧が得られると同時に、オン抵抗の低減に効果があることが確認できた。

本実施例においても、上述の実施例同様、不純物領域１４の形成深さは電界強度の分布及び耐圧に大きな依存性はなく、適宜設定すれば良い。また不純物領域１４の幅も、この領域が空乏化する範囲であれば電界緩和に大きな影響はない。不純物領域１４のドレイン領域６側エッジをゲート電極８のドレイン領域６側エッジより突出しない構造とするのが好ましいことも同様である。

以上本発明の実施例について説明したが、本発明はこれらに限定されるものでないことはいうまでもない。例えば、不純物領域１４は、１つのみでなく、ボディー領域４から所定の寸法離し、複数の不純物領域１４が配置する構造とすることも可能である。また、導電型を反転させたＤＭＯＳトランジスタであっても、同様の効果を発揮するものである。

本発明の第１の実施例の半導体装置の説明図である。本発明の第１の実施例の半導体装置の電界強度の算出結果である。本発明の第２の実施例の半導体装置の電界強度の算出結果である。本発明の第３の実施例の半導体装置の説明図である。従来のこの種の半導体装置の説明図である。従来の半導体装置の電界強度の算出結果である。従来の別の半導体装置の説明図である。

符号の説明

１：ｐ型シリコン基板、２：ｐ型半導体層、３：ドリフト領域、４：ボディー領域、５：ソース領域、６：ドレイン領域、７：ゲート絶縁膜、８；ゲート電極、９：ソース電極、１０：ドレイン電極、１１：コンタクト領域、１２：シリコン支持基板、１３：埋め込み絶縁膜、１４；半導体領域

Claims

一導電型の半導体層表面に選択的に形成された、一導電型のボディー領域及び逆導電型のドリフト領域と、
前記ボディー領域表面に選択的に形成された逆導電型のソース領域と、
前記ドリフト領域表面に選択的に形成された逆導電型のドレイン領域と、
前記ソース領域と前記ドリフト領域との間の前記ボディー領域及び前記ソース領域側の前記ドリフト領域上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ソース領域に接続するソース電極と、
前記ドレイン領域に接続するドレイン電極とを備えた半導体装置において、
前記ゲート電極が積層形成された前記ゲート絶縁膜直下の前記ドリフト領域中に、周囲を前記ドリフト領域で囲まれ、前記ゲート電極のドレイン領域側エッジより前記ドレイン領域側に突出しない構造の一導電型の不純物領域を備え、
前記不純物領域の不純物濃度は、前記不純物領域と前記ドリフト領域とで形成する接合の電界極大点の電界強度が、前記ゲート電極エッジ直下の前記ドリフト領域部あるいは前記ゲート絶縁膜の厚さが厚くなる境界の前記ドリフト領域部、前記ドレイン領域と前記ドリフト領域との接合部のいずれかの電界極大点の電界強度より小さいか、あるいは略一致するよう設定することで、前記不純物領域に電界を分散させ、最大電界を下げる構造としたことを特徴とする半導体装置。
請求項１記載の半導体装置において、前記一導電型の半導体層を埋め込み絶縁膜に替え、前記ドリフト領域は、支持基板及び前記埋め込み絶縁膜上に形成した半導体層からなり、該半導体層に選択的に前記ボディー領域が形成されていることを特徴とする半導体装置。