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JP5157450B2 - 半導体装置およびその製造方法 - Google Patents
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Description

本発明は、半導体装置およびその製造方法に関するものであり、特に、ゲート絶縁膜に高誘電率材料を用い、ゲート電極にシリサイド材料を用いたＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の高性能化と高信頼性化のための技術に関する。
トランジスタの微細化が進む先端ＣＭＯＳ（相補型ＭＯＳ）デバイスの開発では、多結晶シリコン（ｐｏｌｙ−Ｓｉ）電極の空乏化による駆動電流の劣化と、ゲート絶縁膜の薄膜化によるゲートリーク電流の増加が問題となっている。そこで、メタルゲート電極の適用により電極の空乏化を回避すると同時に、ゲート絶縁膜に高誘電率材料を用いて物理膜厚を厚くすることでゲートリーク電流を低減する複合技術が検討されている。
メタルゲート電極に用いる材料として、純金属や金属窒化物あるいはシリサイド材料等が検討されているが、いずれの場合においても（１）Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴのしきい値電圧（Ｖｔｈ）を適切な値に設定可能であること、（２）メタルゲート電極を形成する際にゲート絶縁膜を劣化させさないこと、（３）ゲート電極の抵抗率が十分低いことが必要である。
先端ＣＭＯＳデバイスの中でも特に低電力動作のデバイスでは、デバイスを構成するＣＭＯＳトランジスタのしきい値電圧（Ｖｔｈ）が±０．２５〜０．５ｅＶに設定される。このＶｔｈを実現するためには、Ｎ型ＭＯＳＦＥＴでは仕事関数がＳｉのミッドギャップ（４．６ｅＶ）以下、望ましくは４．５〜４．３ｅＶの材料を、Ｐ型ＭＯＳＦＥＴでは仕事関数がＳｉのミッドギャップ（４．６ｅＶ）以上、望ましくは４．７〜４．９ｅＶの材料をゲート電極に用いる必要がある。
これらを実現する手段として、異なる仕事関数を持った異種の金属あるいは合金をＮ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴの電極にそれぞれ使い分けることでトランジスタのＶｔｈを制御する方法（デュアルメタルゲート技術）が提案されている。
例えば、非特許文献１（インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ ｔｅｃｈｎｉｃａｌ ｄｉｇｅｓｔ）２００２，ｐ．３５９）には、ＳｉＯ２上に形成したＴａとＲｕの仕事関数はそれぞれ４．１５ｅＶと４．９５ｅＶでありこの二つの電極間で０．８ｅＶの仕事関数変調可能であると述べられている。
また、その他のデュアルメタルゲート技術として、ゲート絶縁膜上にシリコンのミッドギャップ付近に実効仕事関数を持つ高融点金属あるいはそれらのシリサイドからなるゲートパターンを形成し、Ｐ型ＭＯＳＦＥＴ用電極部およびＮ型ＭＯＳＦＥＴ用電極部へそれぞれ異なる種類の不純物をイオン注入法により添加し、高温アニール処理を行うことにより、実効的な仕事関数が異なるＭＯＳＦＥＴを作り分ける技術が提案されている。この技術の特徴は、多結晶シリコンを高融点金属あるいはそのシリサイドに置き換えるだけで従来技術とほとんど同じプロセスを適用できることである。
このような技術として、非特許文献２（インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ ｔｅｃｈｎｉｃａｌ ｄｉｇｅｓｔ）１９８５，ｐ．４１５）には、化学量論組成よりもシリコン（Ｓｉ）の含有量が多いＭｏシリサイドをゲート電極に用い、Ｐ型ＭＯＳＦＥＴ用電極部およびＮ型ＭＯＳＦＥＴ用電極部へそれぞれＢ及びＡｓをイオン注入法により添加することで、実効仕事関数を４．２〜５．１ｅＶの範囲で制御する技術が開示されている。
この技術に関連する技術として、特許文献１（特開平８−１３０２１６号公報）には、化学量論組成よりもＳｉの含有量が多いＷシリサイドからなるゲートパターンを形成後、これをマスクとしてイオン注入を行ってソース／ドレイン領域を形成し、ゲート電極上面とソース／ドレイン領域上面にＴｉを成膜し、これを熱処理してＴｉシリサイドをゲート電極上部およびにソース／ドレイン領域上面に形成する技術が開示されている。この技術によれば、ゲート電極の下地との密着性が向上し、かつ低抵抗化が図れることが記載されている。
また、その他のデュアルメタルゲート技術として、最近では、多結晶シリコン電極パターンをＮｉなどの金属で完全にシリサイド化してゲート電極を形成するフルシリサイド技術が注目されている。この技術の特徴は、ＣＭＯＳのソース／ドレイン領域の不純物活性化のための高温熱処理を行った後に、多結晶シリコン電極パターンを自己整合的にシリサイド化することが可能であることである。このため、従来のＣＭＯＳプロセスと整合性が高く、ゲート絶縁膜上に堆積した膜をエッチング除去する必要がないためゲート絶縁膜へのダメージを抑制できる。
非特許文献３（インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ ｔｅｃｈｎｉｃａｌ ｄｉｇｅｓｔ）２００２，ｐ．２４７）および非特許文献４（インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ ｔｅｃｈｎｉｃａｌ ｄｉｇｅｓｔ）２００３，ｐ．３１５）には、ゲート絶縁膜にＳｉＯ２を用い、ゲート電極として、ＰやＢなどの不純物を注入した多結晶シリコン電極パターンをＮｉで完全にシリサイド化したＮｉシリサイド電極（ＰドープＮｉＳｉ，ＢドープＮｉＳｉ）を用いることにより、実効仕事関数を最大で０．５ｅＶ変調させる技術が開示されている。
また、非特許文献５（インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ ｔｅｃｈｎｉｃａｌ ｄｉｇｅｓｔ）２００４，ｐ．９１）には、ゲート絶縁膜としてＨｆＳｉＯＮ高誘電率膜を用い、ゲート電極として完全にシリサイド化されたＮｉシリサイド電極を用いたＭＯＳＦＥＴにおいて、結晶相の形成を利用してＮｉシリサイドの組成を制御することにより、実効仕事関数を制御する技術が開示されている（相制御Ｎｉフルシリサイド技術）。この技術を用いることにより、図１２に示すような広範囲の実効仕事関数制御幅を得ることができる。このとき、Ｐ型ＭＯＳＦＥＴ用にＮｉ３Ｓｉ電極を、Ｎ型ＭＯＳＦＥＴ用にＮｉＳｉ２電極を用いることで、ＣＭＯＳトランジスタのＶｔｈを±０．３Ｖに設定可能である。
しかしながら、上記の技術にはそれぞれ以下のような問題点が存在する。
非特許文献１に記載されているようなデュアルメタルゲート技術は、異なる仕事関数を持った異種の金属あるいは合金を作り分ける必要があるため、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴのどちらかのゲート絶縁膜上に堆積されたゲート材料層をエッチング除去する必要がある。結果、そのエッチングの際にゲート絶縁膜の品質を劣化させてしまうため、素子の特性や信頼性が低下する問題がある。
高融点金属あるいはそれらのシリサイドからなるゲートパターンを形成し、Ｐ型ＭＯＳＦＥＴ用電極部、Ｎ型ＭＯＳＦＥＴ用電極部へそれぞれ異なる種類の不純物をイオン注入法により添加し、高温アニール処理を行うことにより、実効的な仕事関数が異なるＭＯＳＦＥＴを作り分ける技術は、高温アニールのよってゲート絶縁膜とゲート電極との間の界面反応が起きやすい。その結果、ゲート電極に含まれる金属がゲート絶縁膜中へ拡散し、絶縁特性が低下する問題が生じやすい。
また、非特許文献２および特許文献１に開示されているように、Ｓｉの含有量が化学量論組成よりも多い高融点金属シリサイドをゲート電極に用いる場合、高融点金属シリサイド成膜時に組成が不均一になったり、ゲート電極へ注入された不純物の拡散やソース／ドレイン領域の活性化のための高温アニールの際にシリサイドが相分離して実効仕事関数のばらつきが生じたりして、素子の再現性や均一性が低下する可能性がある。
特に、特許文献１に記載の、Ｔｉシリサイド層をＷシリサイド上に積層する技術では、Ｔｉ膜をＷシリサイドゲート電極上に形成し、熱処理によって、ＴｉをＷシリサイド電極中へ拡散させることによりＴｉシリサイドを形成するために、必然的にＴｉシリサイド層の中にＷが含まれてしまう。このため、Ｗシリサイド電極上に形成したＴｉシリサイド層はＷを不純物として含むことになり、化学量論組成のＴｉシリサイドと比較して抵抗率が高くなってしまう。結果として、Ｗシリサイドゲート電極のコンタクト抵抗を十分に下げることは困難である。ＴｉシリサイドをＷシリサイド上に形成する場合、Ｔｉシリサイド／Ｗシリサイド界面におけるＴｉあるいはＷの相互拡散を完全に避けることは不可能であるため、この技術において低抵抗化の困難性は本質的な問題である。
非特許文献３及び４に記載されているような、不純物がドープされた多結晶シリコンをフルシリサイド化することにより実効仕事関数を変調する技術は、ゲート絶縁膜に高誘電率材料を用いた場合には実効仕事関数を制御できない問題がある。
一方、非特許文献５に記載の、相制御Ｎｉフルシリサイド技術は、高誘電率ゲート絶縁膜を用いた場合においても広範囲に実効仕事関数を制御可能である点で、優れた技術である。しかしながら、ＮＭＯＳ用電極に最適なＮｉＳｉ２相とＰＭＯＳ用電極に最適なＮｉ３Ｓｉ相の抵抗率が高いことが問題である。ＮｉＳｉ相の抵抗率１０．４μΩｃｍに対して、ＮｉＳｉ２相の抵抗率は３４μΩｃｍ、Ｎｉ３Ｓｉ相を含むメタルリッチのＮｉシリサイドの抵抗率は２４μΩｃｍである。すなわち、メタルゲート電極のメリットの一つであるゲート配線抵抗の低減効果が低いため、期待されるトランジスタ特性が得られないといった問題がある。
本発明は、信頼性を低下させることなく広範囲のしきい値制御範囲が得られ、かつゲート電極の抵抗率を低く抑えることが可能な技術を提供し、この技術により、高性能で信頼性に優れた半導体装置およびその製造方法を提供することを目的としている。
本発明によれば、以下の半導体装置およびその製造方法が提供される。
（１）シリコン基板、このシリコン基板上のゲート絶縁膜、このゲート絶縁膜上のゲート電極、及びこのゲート電極の両側の基板に設けられたソース／ドレイン領域を有する半導体装置であって、
前記ゲート電極は、金属Ｍ１のシリサイドからなる第１シリサイド層状領域と、第１シリサイド層状領域上の、金属Ｍ１と同じ金属のシリサイドからなり第１シリサイド層状領域より抵抗率が低い第２シリサイド層状領域とを有する半導体装置。
（２）第１シリサイド層状領域および第２シリサイド層状領域は、それぞれ化学量論組成のシリサイド結晶相を有する１項に記載の半導体装置。
（３）金属Ｍ１はＮｉである１項又は２項に記載の半導体装置。
（４）第２シリサイド層状領域がＮｉモノシリサイド（ＮｉＳｉ）相を有する３項に記載の半導体装置。
（５）第１シリサイド層状領域がＮｉＳｉ２相を有する４項に記載の半導体装置。
（６）第１シリサイド層状領域がＮｉ３Ｓｉ相を有する４項に記載の半導体装置。
（７）前記ゲート電極がＮ型ＭＯＳトランジスタのゲート電極を構成する５項に記載の半導体装置。
（８）前記ゲート電極がＰ型ＭＯＳトランジスタのゲート電極を構成する６項に記載の半導体装置。
（９）前記ソース／ドレイン領域上に、第２シリサイド層状領域と同じ組成のシリサイドからなるシリサイド層が形成されている１項〜９項のいずれかに記載の半導体装置。
（１０）前記ゲート電極として、ＮｉＳｉ２相を有する第１シリサイド層状領域と、第１シリサイド層状領域上の、Ｎｉモノシリサイド（ＮｉＳｉ）相を有する第２シリサイド層状領域とを有するゲート電極を備えたＮ型ＭＯＳトランジスタ、及び
前記ゲート電極として、Ｎｉ３Ｓｉ相を有する第１シリサイド層状領域と、第１シリサイド層状領域上の、Ｎｉモノシリサイド（ＮｉＳｉ）相を有する第２シリサイド層状領域とを有するゲート電極を備えたＰ型ＭＯＳトランジスタを有する１項に記載の半導体装置。
（１１）前記Ｎ型ＭＯＳトランジスタ及び前記Ｐ型ＭＯＳトランジスタにおいて、ソース／ドレイン領域上に、Ｎｉモノシリサイド（ＮｉＳｉ）層が形成されている１０項に記載の半導体装置。
（１２）前記ゲート絶縁膜が、金属酸化物、金属シリケートまたは窒素が導入された金属酸化物もしくは金属シリケートからなる高誘電率絶縁膜を含む１項から１１項のいずれかに記載の半導体装置。
（１３）前記高誘電率絶縁膜がＨｆ又はＺｒを含む１２項に記載の半導体装置。
（１４）前記高誘電率絶縁膜がＨｆＳｉＯＮを含む１２項に記載の半導体装置。
（１５）前記高誘電率絶縁膜は前記ゲート電極と接している１２項から１４項のいずれかに記載の半導体装置。
（１６）前記ゲート絶縁膜は、シリコン酸化膜またはシリコン酸窒化膜の領域と、この領域上の前記高誘電率絶縁膜の領域とを有する１２項から１５項のいずれかに記載の半導体装置。
（１７）１項に記載の半導体装置の製造方法であって、
シリコン基板上にゲート絶縁膜用の絶縁膜を形成する工程と、
前記絶縁膜上に多結晶シリコン膜を形成し、これを加工してゲートパターンを形成する工程と、
ソース／ドレイン領域を形成する工程と、
前記シリコン基板上に、前記ゲートパターンを覆うように層間絶縁膜を形成する工程と、
前記ゲートパターンの上面を露出させる工程と、
前記シリコン基板上に、前記ゲートパターンの上面を覆うように金属Ｍ１を成膜する工程と、
第１の熱処理により前記ゲートパターンの厚み方向の全体をシリサイド化して、第１シリサイド層状領域を構成する金属Ｍ１のシリサイドＳ１を形成する工程と、
シリサイド化しなかった金属Ｍ１を除去する工程と、
シリサイド化された前記ゲートパターンの上面を覆うように金属Ｍ１を成膜する工程と、
第２の熱処理を行って、前記ゲートパターンの上部へ金属Ｍ１を拡散させて、第１シリサイド層状領域のシリサイドＳ１より金属Ｍ１量の多いシリサイドＳ２からなる第２シリサイド層状領域を形成する工程を有する半導体装置の製造方法。
（１８）１項に記載の半導体装置の製造方法であって、
シリコン基板上にゲート絶縁膜用の絶縁膜を形成する工程と、
前記絶縁膜上に多結晶シリコン膜を形成し、これを加工してゲートパターンを形成する工程と、
ソース／ドレイン領域を形成する工程と、
前記シリコン基板上に、前記ゲートパターンを覆うように層間絶縁膜を形成する工程と、
前記ゲートパターンの上面を露出させる工程と、
前記シリコン基板上に、前記ゲートパターンの上面を覆うように金属Ｍ１を成膜する工程と、
第１の熱処理により前記ゲートパターンの厚み方向の全体をシリサイド化して、第１シリサイド層状領域を構成する金属Ｍ１のシリサイドＳ１を形成する工程と、
シリサイド化しなかった金属Ｍ１を除去する工程と、
シリサイド化された前記ゲートパターンの上面を覆うようにシリコン（Ｓｉ）膜を成膜する工程と、
第２の熱処理を行って、シリサイドＳ１から前記シリコン膜中へ金属Ｍ１を拡散させて、第１シリサイド層状領域のシリサイドＳ１より金属Ｍ１量の少ないシリサイドＳ２からなる第２シリサイド層状領域を形成する工程を有する半導体装置の製造方法。
（１９）１項に記載の半導体装置の製造方法であって、
シリコン基板上にゲート絶縁膜用の絶縁膜を形成する工程と、
前記絶縁膜上に多結晶シリコン膜を形成し、これを加工してゲートパターンを形成する工程と、
ソース／ドレイン領域を形成する工程と、
前記シリコン基板上に、前記ゲートパターンを覆うように層間絶縁膜を形成する工程と、
前記ゲートパターンの上面を露出させる工程と、
前記シリコン基板上に、前記ゲートパターンの上面を覆うように金属Ｍ１を成膜する工程と、
第１の熱処理により前記ゲートパターンの厚み方向の全体をシリサイド化して、第１シリサイド層状領域を構成する金属Ｍ１のシリサイドＳ１を形成する工程と、
シリサイド化しなかった金属Ｍ１を除去する工程と、
前記層間絶縁膜を除去して前記ソース／ドレイン領域を露出させる工程と、
露出したゲートパターン上面とソース／ドレイン領域を覆うように金属Ｍ１を成膜する工程と、
第２の熱処理を行って、前記ゲートパターンの上部へ金属Ｍ１を拡散させて、第１シリサイド層状領域のシリサイドＳ１より金属Ｍ１量の多いシリサイドＳ２からなる第２シリサイド層状領域を形成し、同時に、ソース／ドレイン領域上に、シリサイドＳ１よりも抵抗率の低いシリサイド層を形成する工程とを有する半導体装置の製造方法。
（２０）第１の熱処理を、第２の熱処理より高温で行う１９項に記載の半導体装置の製造方法。
（２１）金属Ｍ１としてＮｉを用いる１７項から２０項のいずれかに記載の半導体装置の製造方法。
（２２）金属Ｍ１としてＮｉを用い、
第１の熱処理によって、前記ゲート電極の第１シリサイド層状領域を構成する、Ｎｉダイシリサイド（ＮｉＳｉ２）相を有するシリサイドＳ１を形成し、
第２の熱処理によって、前記ゲート電極の第２シリサイド層状領域を構成する、Ｎｉモノシリサイド（ＮｉＳｉ）相を有するシリサイドＳ２を形成する１７項に記載の半導体装置の製造方法。
（２３）金属Ｍ１としてＮｉを用い、
第１の熱処理によって、前記ゲート電極の第１シリサイド層状領域を構成する、Ｎｉ３Ｓｉ相を有するシリサイドＳ１を形成し、
第２の熱処理によって、前記ゲート電極の第２シリサイド層状領域を構成する、Ｎｉモノシリサイド（ＮｉＳｉ）相を有するシリサイドＳ２を形成する１８項に記載の半導体装置の製造方法。
（２４）金属Ｍ１としてＮｉを用い、
第１の熱処理によって、前記ゲート電極の第１シリサイド層状領域を構成する、Ｎｉダイシリサイド（ＮｉＳｉ２）相を有するシリサイドＳ１を形成し、
第２の熱処理によって、前記ゲート電極の第２シリサイド層状領域を構成する、Ｎｉモノシリサイド（ＮｉＳｉ）相を有するシリサイドＳ２を形成し、同時に、ソース／ドレイン領域上に、Ｎｉモノシリサイド（ＮｉＳｉ）相を有するシリサイド層を形成する１９項に記載の半導体装置の製造方法。
（２５）１０項に記載の半導体装置の製造方法であって、
シリコン基板上にゲート絶縁膜用の絶縁膜を形成する工程と、
前記絶縁膜上に多結晶シリコン膜を形成し、これを加工してゲートパターンを形成する工程と、
ソース／ドレイン領域を形成する工程と、
前記シリコン基板上に、前記ゲートパターンを覆うように層間絶縁膜を形成する工程と、
前記ゲートパターンの上面を露出させる工程と、
Ｐ型ＭＯＳＦＥＴ領域のゲートパターンの上面を覆う第１マスクを形成する工程と、
Ｎ型ＭＯＳＦＥＴ領域のゲートパターンの露出上面を覆うようにＮｉ膜を成膜する工程と、
第１の熱処理によりＮ型ＭＯＳＦＥＴ領域のゲートパターンの全体をシリサイド化して、Ｎ型ＭＯＳＦＥＴの第１シリサイド層状領域を構成するＮｉＳｉ２相を形成する工程と、
シリサイド化しなかったＮｉおよび第１マスクを除去する工程と、
Ｎ型ＭＯＳＦＥＴ領域のゲートパターンの上面を覆う第２マスクを形成する工程と、
Ｐ型ＭＯＳＦＥＴ領域のゲートパターン露出上面を覆うようにＮｉ膜を成膜する工程と、
第２の熱処理によりＰ型ＭＯＳＦＥＴ領域のゲートパターン全体をシリサイド化して、Ｐ型ＭＯＳＦＥＴの第１シリサイド層状領域を構成するＮｉ３Ｓｉ相を形成する工程と、
シリサイド化しなかったＮｉおよび第２マスクを除去する工程と、
前記層間絶縁膜を除去してソース／ドレイン領域を露出させる工程と、
露出したゲートパターン上面とソース／ドレイン領域を覆うようにＮｉ膜を成膜する工程と、
第３の熱処理を行って、Ｎ型ＭＯＳＦＥＴ領域においてゲートパターン上部へＮｉを拡散させてＮｉＳｉ相を含む第２シリサイド層状領域を形成し、同時に、Ｎ型ＭＯＳＦＥＴ領域およびＰ型ＭＯＳＦＥＴ領域のソース／ドレイン領域上にＮｉＳｉ相を含むシリサイド層を形成する工程と、
シリサイド化しなかったＮｉを除去する工程と、
全面にシリコン膜を成膜する工程と、
第４の熱処理を行って、Ｐ型ＭＯＳＦＥＴ領域においてＮｉ３Ｓｉ相から前記シリコン膜中へＮｉを拡散させてＮｉＳｉ相を含む第２シリサイド層状領域を形成する工程を有する半導体装置の製造方法。
（２６）シリサイド化しなかったＮｉ及び第１マスクを除去した後、Ｐ型ＭＯＳＦＥＴ領域のゲートパターンの厚みを薄くする工程をさらに有し、その後に、Ｐ型ＭＯＳＦＥＴ領域のゲートパターン露出上面を覆うようにＮｉ膜を成膜する２５項に記載の半導体装置の製造方法。
本発明によれば、高性能で信頼性に優れた半導体装置およびその製造方法を提供することができる。特に、信頼性を低下させることなく所望のしきい値に制御されるとともに、ゲート電極の抵抗率が低く抑えられ、結果、高速かつ低電力動作の可能な半導体装置を提供することができる。
本発明による素子構造は、ゲート電極の上部に低抵抗のシリサイド層状領域を有するため、ゲート電極の配線抵抗を低くすることができる。さらにこのゲート電極は、その下層部と低抵抗の上層部が同じ金属のシリサイドにより形成されているため、その製造プロセスが簡易となるとともに、電極配線抵抗を十分に低くすることができる。またゲート電極の上層部および下層部のシリサイド組成を化学量論組成とすることで、素子の製造工程に対する安定性を高めることができるため、素子性能のバラツキを抑えることができる。
本発明による製造方法は、ソース／ドレイン領域に形成されるコンタクト抵抗低減用のシリサイド層を形成する前に、ゲート電極のフルシリサイド化を行うことができるため、このシリサイド化のための熱処理温度を、ソース／ドレイン領域のシリサイド層の耐熱性を考慮することなく設定することができる。したがって、エクステンション拡散領域およびソース／ドレイン領域の不純物の拡散が起らない範囲において、高温熱処理によるフルシリサイド化プロセスを行うことができ、所望のシリサイドで構成されるゲート電極を得ることができる。また、本発明による製造方法は、ソース／ドレイン領域のコンタクト用シリサイド層と、ゲート電極上部の低抵抗シリサイド層状領域を同時に形成できるため、工程数を削減でき製造コストを低減できる。
本発明に係る半導体装置の断面図。 本発明に係る半導体装置の断面図。 本発明に係る半導体装置の製造方法のプロセス断面図。 本発明に係る半導体装置の製造方法のプロセス断面図。 本発明に係る半導体装置の製造方法のプロセス断面図。 本発明に係る半導体装置の製造方法のプロセス断面図。 本発明に係る半導体装置の製造方法のプロセス断面図。 本発明に係る半導体装置の製造方法のプロセス断面図。 本発明に係る半導体装置の製造方法のプロセス断面図。 本発明に係る半導体装置の製造方法のプロセス断面図。 本発明に係る半導体装置の製造方法のプロセス断面図。 ＨｆＳｉＯＮ上のＮｉシリサイド電極の組成と仕事実効関数の関係を示す図。 Ｎｉシリサイドの結晶相のＸ線回折測定結果を示す図。 ＮｉシリサイドのＲＢＳ測定の結果（（ａ）、（ｃ））とシミュレーションによる組成分析の結果（（ｂ）、（ｄ））を示す図。 本発明に係る半導体装置のゲート電極断面における深さ方向の組成分布を示す図。
以下に本発明の実施の形態を図面に基づいて説明する。
図１は本実施形態の半導体装置を示す断面図である。図１示すように、シリコン基板１のチャネル領域上にゲート絶縁膜３（ＳｉＯ２膜３ａ、ＨｆＳｉＯＮ膜３ｂ）が形成され、その上にゲート電極８が形成されている。このゲート電極は、ゲート絶縁膜と接するゲート電極下部８ａとその上に形成されたゲート電極上部８ｂ（低抵抗シリサイド層）からなる２層構造を有する。ゲート電極下部８ａは、多結晶シリコンからなるゲートパターン上に金属を堆積し、これを熱処理することにより多結晶シリコンが完全にシリサイド化されたシリサイドＳ１で形成される。ゲート電極上部８ｂは、ゲート電極下部８ａを構成するシリサイドの金属と同じ金属のシリサイドＳ２で形成され、このシリサイドＳ２の抵抗率はゲート電極下部８ａを構成するシリサイドＳ１の抵抗率より低い。
このようなゲート構造を有するトランジスタにおいて、ゲート絶縁膜３として、高誘電率材料を用いることが望ましい。本発明では、相制御フルシリサイド技術と組み合わせて使用することで最も効果を発揮することができる。後述のように、相制御フルシリサイド技術はゲート絶縁膜３に高誘電率材料を用いることで広い実効仕事関数制御幅を実現できるためである。
高誘電率材料を用いたゲート絶縁膜としては、高誘電率絶縁膜、シリコン酸化膜もしくはシリコン酸窒化膜とその上に積層された高誘電率絶縁膜とを含む積層膜が挙げられる。高誘電率絶縁膜は、二酸化シリコン（ＳｉＯ２）の比誘電率より大きな比誘電率をもつ材料からなり、その材料としては、金属酸化物、金属シリケート、窒素が導入された金属酸化物、窒素が導入された金属シリケートが挙げられる。結晶化が抑えられ、信頼性が向上する点から、窒素が導入されたものが好ましい。高誘電率材料中の金属元素としては、膜の耐熱性および膜中の固定電荷抑制の観点から、ハフニウム（Ｈｆ）またはジルコニウム（Ｚｒ）が好ましく、Ｈｆが特に好ましい。このような高誘電体率材料としては、Ｈｆ又はＺｒとＳｉとを含む金属酸化物、この金属酸化物にさらに窒素を含む金属酸窒化物が好ましく、ＨｆＳｉＯ、ＨｆＳｉＯＮがより好ましく、ＨｆＳｉＯＮが特に好ましい。
ＨｆＳｉＯＮ膜中のＨｆとＳｉとの平均濃度比（原子数比）Ｈｆ／（Ｈｆ＋Ｓｉ）は０．３以上０．７以下であることが好ましい。この比が０．３以上であると、デバイス動作時におけるゲート絶縁膜中を流れるリーク電流を効果的に抑えることができ、消費電力をより十分に低減することができる。一方、この比が０．７以下であると、ＨｆＳｉＯＮ膜の耐熱性を確保でき、デバイスの製造プロセス中におけるＨｆＳｉＯＮ膜の結晶化や欠陥生成が抑えられ、ＨｆＳｉＯＮ膜の信頼性低下や性能低下を抑えることができる。
高誘電率絶縁膜は、ゲート電極と接するように設けられることが好ましい。ゲート電極とこれに接する高誘電率絶縁膜との組み合わせにより、トランジスタのしきい値電圧を広範囲に制御できる。このとき、シリコン基板とゲート絶縁膜との界面の界面準位を減らし、高誘電率絶縁膜中の固定電荷の影響をより小さくするため、高誘電率絶縁膜とシリコン基板界面にシリコン酸化膜もしくはシリコン酸窒化膜を設けてもよい。
本発明では、ゲート電極下部８ａおよびゲート電極上部８ｂを、互いに組成比が異なる同じ金属のシリサイドで形成する。これにより、ゲート電極上部のシリサイド層８ｂの抵抗率を最小に設定することができる。これに対して、ゲート電極下部を構成するシリサイドの金属とゲート電極上部を構成するシリサイドの金属が異なる場合、異なるシリサイド同士が接する界面において、シリサイド金属の相互拡散などによる反応を完全に防ぐことは困難である。そのため、ゲート電極上部のシリサイド層に、ゲート電極下部を構成する金属を含んだ３元系のシリサイド層が形成されてしまう。このような、３元系のシリサイドでは単相のシリサイドと比較して十分に抵抗率を下げることができない。その結果、素子の動作時にゲート電極配線の遅延が生じ、十分な素子特性を得ることが困難になってしまう。
本発明において、これらゲート電極下部８ａおよびゲート電極上部８ｂのシリサイド層はどちらも結晶相を有し、シリサイドの組成が前記結晶相に対応する値（化学量論組成）であることが望ましい。ゲート電極を構成するシリサイドの組成を化学量論組成とすることで、熱的にも電気的にも安定なシリサイド層を実現することが可能であり、結果として素子性能のバラツキを抑えることが可能である。
このような構造を実現するためには、ゲート電極下部８ａは、多結晶シリコン上に金属を堆積し、これを熱処理することにより多結晶シリコンを完全にシリサイド化するフルシリサイド技術を用いて形成することが望ましい。フルシリサイド技術を用いることにより、シリサイドの結晶相が自己整合的に形成されるので、ゲート電極下部８ａのシリサイド組成を化学量論組成とすることが可能である。一方、特許文献１（特開平８−１３０２１６号公報）に記載されているように、シリサイド電極を形成する他の方法として、ＣＶＤによる形成法が挙げられる。しかしながら、ＣＶＤ法を用いる場合はシリサイドの組成をプロセスガスの流量比やプロセス温度で制御する必要があるため、自己整合的に組成を制御することが困難であり、ゲート電極の組成を化学量論組成とすることは上記フルシリサイド技術と比べて容易ではない。さらに、ゲート電極形成後に曝される幾度の熱処理によってシリサイドの相分離が生じやすく、素子性能のバラツキが増大してしまう恐れがある。
ゲート電極をフルシリサイド化するための金属は、ソース／ドレイン領域の不純物の再拡散が起らない温度で完全にシリサイド化できるものが望ましい。具体的には、７００℃以下でシリサイド化できる金属が望ましい。また、このような温度の範囲において、Ｓｉの濃度が高い結晶相から金属の濃度が高い結晶相の複数種の結晶相が形成可能であるものが望ましい。シリサイド自身の仕事関数は組成に応じて変化するため、複数種の結晶相の形成によるシリサイド電極の組成変化を利用して、実効仕事関数制御が可能になる。
この実効仕事関数の制御の観点から、ゲート絶縁膜に前述の高誘電率材料を用いることが好ましい。高誘電率ゲート絶縁膜上のゲート電極として、Ｎ型ＭＯＳＦＥＴのゲートにＳｉの濃度が高いシリサイド材料を、Ｐ型ＭＯＳＦＥＴのゲートに金属の濃度が高いシリサイド材料をそれぞれに用いると、僅かなシリサイド組成の変化で、シリサイド組成に対応したシリサイド自身の仕事関数変化以上の大幅な実効仕事関数変化を得ることができる。この現象は、高誘電率ゲート絶縁膜上に多結晶シリコン電極を形成したときに生じる電極フェルミレベルのピンニングと関係がある。例えば、ＨｆＳｉＯＮ高誘電率絶縁膜上にＳｉ濃度が高いシリサイド電極を形成すると、シリサイド化前の多結晶シリコン／ＨｆＳｉＯＮ界面で生じるフェルミレベルのピンニングの影響が解消されずに残る。そのために、シリサイド電極の仕事関数がＨｆＳｉＯＮ上の多結晶シリコン電極のフェルミレベルのピンニング位置である４．１〜４．３ｅＶに近い値となる。一方、シリサイド電極中の金属の濃度が高くなるとフェルミレベルのピンニングが弱まり、ほぼ、シリサイド本来の仕事関数の値が反映されるようになる。このように、高誘電率絶縁膜上に結晶相の異なるシリサイド電極を形成すると、組成に対応したシリサイド自身の仕事関数変化に加えて、フェルミレベルのピンニング緩和効果が生じ、ゲート絶縁膜にＳｉＯ２を用いた場合に比べて、より広い実効仕事関数制御幅を得ることができる。
以上のような条件を満たすシリサイド化用の金属としてはＮｉが好適である。Ｎｉを用いることにより６５０℃以下のアニールで多結晶シリコンを完全にシリサイド化することが可能であり、Ｎｉの供給量を変えるだけで段階的に組成の異なる結晶相を形成することができる。
ゲート電極上部８ｂを構成する低抵抗のＮｉシリサイドはＮｉモノシリサイド（ＮｉＳｉ）相を主成分とすることが望ましい。ＮｉモノシリサイドはＮｉを含むあらゆるシリサイド材料の中で最も抵抗率の低いシリサイドの一つであり、ＮｉＳｉ層をゲート電極上部に形成することによりゲート電極のコンタクト抵抗を最小限に抑えることが可能である。
ゲート電極上部８ｂに形成するＮｉＳｉ層の厚さＴＳ２は、ゲート電極下部８ａのシリサイドによって決定される実効仕事関数の値に影響を及ぼさない範囲で、ゲート電極下部８ａの厚さＴＳ１に対して十分に厚いことが望ましい。２層構造を有するゲート電極８の配線抵抗はゲート電極上部８ｂの低抵抗シリサイド層の厚さに比例して低くなるからである。また、ＣＭＯＳデバイスにおいて、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴのゲート電極下部８ａのシリサイド相が互いに異なる場合、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴのゲート電極配線抵抗が等しくなるように、ＴＳ１とＴＳ２の比をそれぞれのＦＥＴで設定することが望ましい。
ゲート電極下部８ａのＮｉシリサイドの組成は、前述した理由から、少なくともＨｆＳｉＯＮ膜等の高誘電率絶縁膜に接している側の組成がＮｉｘＳｉ１−ｘ（０＜ｘ＜１）で表されるとき、図２に示す構成において、Ｐ型ＭＯＳＦＥＴのゲート電極下部のＮｉシリサイド１３では０．６≦ｘ＜１が好ましく、０．６＜ｘ＜０．８がより好ましく、０．７＜ｘ＜０．８がさらに好ましく、Ｎ型ＭＯＳＦＥＴのゲート電極下部のＮｉシリサイド１２では０＜ｘ≦０．５が好ましく、０．２５＜ｘ＜０．４５がより好ましく、０．２５＜ｘ＜０．３５がさらに好ましい。Ｎｉシリサイドの結晶相は、主として、ＮｉＳｉ２、ＮｉＳｉ、Ｎｉ３Ｓｉ２、Ｎｉ２Ｓｉ、Ｎｉ３１Ｓｉ１２、Ｎｉ３Ｓｉに分類されるが、熱履歴によってはこれらの混合相がゲート電極中に分布することがあるために、ゲート電極の平均的な組成が化学量論組成から外れることもある。そのような場合であっても、上記の組成範囲にあることが好ましい。素子特性のバラツキを最小限に抑えるためには、ゲート電極のゲート絶縁膜と接する部分はできるだけ単一の結晶相からなり、これを反映した一定の組成を有することが望ましい。すなわち、Ｐ型ＭＯＳＦＥＴのゲート電極下部１３のシリサイドがＮｉ３Ｓｉ相を主成分として含み、Ｎ型ＭＯＳＦＥＴのゲート電極下部１２のシリサイドがＮｉＳｉ２相を主成分として含むことが望ましい。
このようなデバイス構造によって低電力動作のＣＭＯＳデバイスに最適なしきい値Ｖｔｈ（０．３〜０．５Ｖ）を実現することができ、さらに、ゲート電極上部に低抵抗シリサイド層であるＮｉＳｉ層を形成することでゲート電極のコンタクト抵抗を低減することが可能である。
なお、本明細書において高誘電率（ｈｉｇｈ−ｋ）膜とは、一般にゲート絶縁膜として従来用いられて来た二酸化ケイ素（ＳｉＯ２）の絶縁膜と区別する意味において用いられるものであり、二酸化ケイ素よりも誘電率が高いことを意味し、その具体的数値が限定されるものではない。
また、本明細書において、ゲート電極の「実効仕事関数」あるいは「実効的な仕事関数」とは、一般にＣＶ測定によるフラットバンドより求められるものであり、ゲート電極本来の仕事関数の他に、絶縁膜中の固定電荷、界面に形成される双極子、フェルミレベルピンニング等の影響を受ける。ゲート電極を構成する材料本来の「仕事関数」とは区別される。
また、本明細書において、「ＭＯＳ」（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）とは、導電体、絶縁体、半導体の積層構造を意味し、導電体が金属単体、絶縁体が二酸化ケイ素に限定されるものではない。
以下、本発明の実施形態を、図面を参照して説明する。
［実施例１］
本実施例は、ゲート電極下部にＮｉＳｉ２相を、上部にＮｉＳｉ相を形成する例である。図３（ａ）〜（ｅ）、図４（ｆ）〜（ｌ）は本実施例に関わるＭＯＳＦＥＴの製造工程を示した断面図である。
まず、図３（ａ）に示すように、シリコン基板１の表面領域にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術を用いて素子分離領域２を形成した。続いて、素子分離されたシリコン基板表面にゲート絶縁膜３（３ａ、３ｂ）を形成した。このゲート絶縁膜は、シリコン酸化膜３ａと高誘電率絶縁膜３ｂからなる構造を有する。本実施例では、ゲート絶縁膜中のＨｆ濃度が深さ方向で変化していて、ゲート電極とゲート絶縁膜との界面付近におけるＨｆの濃度が最も高く、ＨｆＳｉＯＮ膜中の平均Ｈｆ濃度比Ｈｆ／（Ｈｆ＋Ｓｉ）が０．５であり、シリコン基板とゲート絶縁膜との界面付近はシリコン熱酸化膜の組成となっているＨｆＳｉＯＮ及びＳｉＯ２組成を有するゲート絶縁膜を用いた。このようなゲート絶縁膜を得るために、まず、１．９ｎｍのシリコン熱酸化膜３ａを形成した後、０．５ｎｍのＨｆをロングスロースパッタ法で堆積し、酸素中で５００℃１分および窒素中で８００℃３０秒の２段階熱処理することによりＨｆを下地のシリコン酸化膜中へ固相拡散させることによりＨｆＳｉＯ膜を形成した。その後ＮＨ３雰囲気中９００℃１０分の窒化アニールを行い、ＨｆＳｉＯＮ膜３ｂを得た。
次に、ゲート絶縁膜上に厚さ６０ｎｍの多結晶シリコン膜１０を形成した後、この多結晶シリコン膜１０を、図３（ｂ）に示すように、リソグラフィー技術およびＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）技術を用いてゲート電極の寸法をもつパターンに加工した。続いて、多結晶シリコン膜１０をマスクとしてイオン注入を行い、エクステンション拡散領域４を自己整合的に形成した。
次に、図３（ｃ）に示すように、シリコン窒化膜とシリコン酸化膜を順次堆積し、その後エッチバックすることによってゲート側壁７を形成した。この状態で再度イオン注入を行い、活性化アニールを経てソース／ドレイン領域５を形成した。
次に、図３（ｄ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によってシリコン酸化膜からなる層間絶縁膜１１を形成した。この層間絶縁膜１１をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術によって図３（ｅ）に示すように平坦化し、さらに、層間絶縁膜１１の表面付近をＨＦ溶液処理でエッチバックを行うことで多結晶シリコン膜１０の上部表面を露出させた。
次に、図４（ｆ）に示すように、多結晶シリコン膜１０をシリサイド化させる第１金属膜１６を堆積した。このとき、金属膜は、多結晶シリコン膜１０とシリサイドを形成可能な金属、例えば、Ｎｉ、Ｐｔ、Ｈｆ、Ｖ、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｃｒ、Ｚｒ、Ｍｏ、Ｎｂやそれらの合金などから選択できるが、エクステンション拡散領域４およびソース／ドレイン領域５の不純物の再拡散が起らない温度で完全にシリサイド化できるものが望ましい。具体的には、７００℃以下でシリサイド化できる金属が望ましく、このような温度範囲で、Ｓｉの濃度が高い結晶相から金属の濃度が高い結晶相の複数の結晶相が形成可能であることが望ましい。本実施例ではフルシリサイド化のための第１金属膜１６としてＮｉ膜を用いた。
第１金属膜（Ｎｉ膜）の成膜工程でのＮｉ膜厚Ｔは、多結晶シリコン膜１０とＮｉが十分反応してシリサイド化した時に、ゲート用シリサイドの平均的な組成がＮｉｘＳ１−ｘ（０．２５＜ｘ＜０．３５）となるような膜厚を設定した。好ましくは、シリサイド化反応後のゲート絶縁膜と接している部分のＮｉシリサイド膜がＮｉＳｉ２相を主成分として含むような膜厚を設定する。本実施例では、ＤＣマグネトロンスパッタ法により室温でＮｉを２０ｎｍ成膜した。本実施例で形成するＮｉＳｉ２相を主成分として含むＮｉシリサイドからなる電極はＨｆＳｉＯＮ上の実効仕事関数が４．４〜４．５ｅＶとなる。低消費電力Ｎ型ＭＯＳＦＥＴでは実効仕事関数の最適値は４．４〜４．５ｅＶであるため、ＮｉＳｉ２電極は低消費電力Ｎ型ＭＯＳＦＥＴ用ゲート電極に適している。
次に、ゲート絶縁膜上の多結晶シリコン膜１０とＮｉ膜１６をシリサイド化させるための熱処理を行った（図４（ｇ））。この熱処理は、Ｎｉ膜の酸化を防ぐため非酸化雰囲気中で行うことが必要であると同時に、ゲート絶縁膜上の多結晶シリコン膜１０を全てシリサイド化するために十分な拡散速度が得られ、かつ、エクステンション拡散領域４およびソース／ドレイン領域５の不純物の再拡散が起らない温度で行う必要がある。なお、本発明による製造方法では、この工程の段階においてはソース／ドレイン領域上にコンタクト抵抗低減用のシリサイド層（Ｓ／Ｄシリサイド層）が形成されていないので、Ｓ／Ｄシリサイド層の耐熱性に制限されることなく熱処理温度を決定できる。本実施例では、ＮｉＳｉ２相を得ることができる窒素ガス雰囲気中６５０℃、１分とした。本実施例のフルシリサイド化条件において形成した図４（ｇ）に示すようなゲート用シリサイド層１４からは、図１３（ａ）に示すＸ線回折（ＸＲＤ）測定によりＮｉＳｉ２相に由来のピークが明瞭に観測できる。さらに、ラザフォード後方散乱（ＲＢＳ）測定による結果（図１４（ａ）：ＲＢＳ測定の結果、図１４（ｂ）：シミュレーションによる組成分析の結果）から、ゲート電極とゲート絶縁膜界面においてはＮｉとＳｉの組成比が１：２であることが確認できた。
次に、熱処理においてシリサイド化反応しなかった余剰のＮｉ膜１６を、硫酸過酸化水素水溶液を用いてウェットエッチングにより除去した（図４（ｈ））。なお、上記の工程を通して、シリサイド電極の剥離はまったく観察されなかった。
次に、図４（ｉ）に示すように、層間絶縁膜１１をドライエッチングにより全て除去してＮｉＳｉ２層１４上面とソース／ドレイン領域５を露出させた。このとき、ゲート側壁を構成するシリコン酸化膜は活性化アニールにより焼き締められて強固になっているため、層間絶縁膜に対するエッチング選択比が確保されている。
次に、図４（ｊ）に示すように、厚さ２０ｎｍの第２金属膜１７をスパッタにより全面に堆積した。第２金属膜１７としてＮｉ膜を用いた。このＮｉ膜により、後の熱処理工程において、ソース／ドレイン領域をシリサイド化して低抵抗のＮｉＳｉ層（ニッケルモノシリサイド層）を形成することにより、ソース／ドレインのコンタクト抵抗を最小限に抑えることができる。さらに、本実施例ではゲート用のＮｉＳｉ２層１４の上部にＮｉを堆積し熱処理することで、ゲート電極上部にも低抵抗なＮｉＳｉ層（ニッケルモノシリサイド層）を形成することができる。
次に、熱処理を行って、ゲート側壁膜７及び素子分離領域２をマスクとして、ゲート用ＮｉＳｉ２層１４上部およびソース／ドレイン領域５に厚さ約３０ｎｍのＮｉＳｉ層（ニッケルモノシリサイド層）８ｂ、６を形成した（図４（ｋ））。
最後に、熱処理においてシリサイド化反応しなかった余剰のＮｉ膜１７を、硫酸過酸化水素水溶液を用いてウェットエッチングにより除去した（図４（ｌ））。
以上のような工程を経ることにより、図４（ｌ）に示すような、ＮｉＳｉ２層１４上に低抵抗なＮｉＳｉ層８ｂを有するゲートスタック構造を得ることができる。このような素子構造を得ることで、ゲート電極配線部分のコンタクト抵抗を低く抑えることが可能である。
図１５（ａ）は、ＮｉＳｉ２層１４上にＮｉＳｉ層８ｂを有するゲート電極の組成分布を示している。図１５（ａ）に示すように、ゲート電極下部１４および上部８ｂの組成はＮｉシリサイドの結晶相の形成を利用して自己整合的に決まるので、各Ｎｉシリサイド層において均一な組成を得ることができる。また、ゲート電極上部８ｂと下部１４の界面における組成変化も急峻である。ゲート電極の実効仕事関数はゲート電極下部１４の組成によって決定される。また、ゲート電極上部の厚さＴＳ２を変化させることでゲート電極全体の配線抵抗を調整することが可能である。
また、本発明の製造方法によれば、シリサイドゲート電極をソース／ドレイン領域の活性化のための高温アニールの後に形成可能である。このため、高温アニールによるゲート絶縁膜へのメタル拡散などによる素子の信頼性劣化を抑えることができる。さらに、本発明の製造方法ではフルシリサイドプロセスを用いてシリサイドゲート電極を形成するため、結晶相の形成による化学量論組成のゲート電極を自己整合的に形成できる。このため、シリサイド電極組成の高い均一性を実現でき、また、化学量論組成であることからシリサイドゲート電極形成後のプロセスに対しても安定である。このため、トランジスタのしきい値Ｖｔｈのバラツキを抑え、素子性能のバラツキを抑えることができる。また、本発明の製造方法では、ソース／ドレイン領域のコンタクト用のシリサイド層を形成する前に、ゲート用の多結晶シリコンのフルシリサイド化を行うので、シリサイド化のための熱処理温度が、ソース／ドレイン領域のシリサイド層の耐熱性によって制限されることがない。したがって、エクステンション拡散領域４およびソース／ドレイン領域５の不純物の再拡散が起らない範囲であれば、高温熱処理によるフルシリサイド化を行うことができる。さらに、本発明の製造方法では、ソース／ドレイン領域のコンタクト用Ｎｉシリサイド層と、ＮｉＳｉ２電極上の低抵抗Ｎｉシリサイド層を一括に形成しているため、工程数を削減でき、製造コストを低減できる。
［実施例２］
本実施例は、ゲート電極下部にＮｉ３Ｓｉ相を、上部にＮｉＳｉ相を形成する例である。図５（ａ）〜（ｆ）、図６（ｇ）〜（ｌ）は本実施例に関わるＭＯＳＦＥＴの製造工程を示した断面図である。
まず、前述の図３（ａ）〜（ｅ）を用いて説明した実施例１と同様なプロセスを実施して、図５（ａ）に示すように、ゲート用多結晶シリコン膜１０の上部表面を露出させる。
次に、ドライエッチングにより多結晶シリコン膜１０の高さを層間絶縁膜１１の高さの半分以下にする（図５（ｂ））。これは、Ｎｉ３Ｓｉ層をフルシリサイド技術により形成すると、シリサイド化による体積膨張により、Ｎｉ３Ｓｉ層の高さがシリサイド化前の多結晶シリコン膜１０の高さに対して２倍以上になるからである。多結晶シリコン膜１０の高さが層間絶縁膜１１の高さと同程度であると、フルシリサイド化後のＮｉ３Ｓｉ電極が層間絶縁膜から突き出す構造となる。ゲート長が５０ｎｍ以下の微細トランジスタでは、このように層間絶縁膜１１から突き出したＮｉ３Ｓｉが折れて、パーティクルとなり、トランジスタの歩留まりを低くする恐れがある。以上の理由から、最終的なＮｉ３Ｓｉ電極の高さと層間絶縁膜１１の高さが一致するように、ドライエッチングにより多結晶シリコン膜１０の高さを低くする。本実施例では多結晶シリコン膜１０の高さを３０ｎｍまで低くした。
次に、図５（ｃ）に示すように、多結晶シリコン膜１０をシリサイド化させる第１金属膜１６を堆積した。このとき、金属膜は、多結晶シリコン膜１０とシリサイドを形成可能な金属、例えば、Ｎｉ、Ｐｔ、Ｈｆ、Ｖ、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｃｒ、Ｚｒ、Ｍｏ、Ｎｂやそれらの合金などから選択できるが、前述の理由から、本実施例ではフルシリサイド化のための第１金属膜１６としてＮｉ膜を用いた。
第１金属膜（Ｎｉ膜）の成膜工程でのＮｉ膜厚Ｔは、多結晶シリコン膜１０とＮｉが十分反応してシリサイド化した時に、ゲート電極用シリサイドの平均的な組成がＮｉｘＳｉ１−ｘ（０．７＜ｘ＜０．８）となるような膜厚を設定した。好ましくは、シリサイド化反応後のゲート絶縁膜と接している部分のＮｉシリサイド膜がＮｉ３Ｓｉ相を主成分として含むような膜厚を設定する。本実施例では、ＤＣマグネトロンスパッタ法により室温でＮｉを５０ｎｍ成膜した。本実施例で形成するＮｉ３Ｓｉ相を主成分として含むＮｉシリサイドからなる電極はＨｆＳｉＯＮ上の実効仕事関数が４．７〜４．８ｅＶとなる。低消費電力Ｐ型ＭＯＳＦＥＴでは実効仕事関数の最適値は４．７〜４．８ｅＶであるため、Ｎｉ３Ｓｉ電極は低消費電力Ｐ型ＭＯＳＦＥＴ用ゲート電極に適している。
次に、ゲート絶縁膜上の多結晶シリコン膜１０とＮｉ膜１６をシリサイド化させるための熱処理を行った（図５（ｄ））。この熱処理は、Ｎｉ膜の酸化を防ぐため非酸化雰囲気中で行うことが必要であると同時に、ゲート絶縁膜上の多結晶シリコン膜１０を全てシリサイド化するために十分な拡散速度が得られ、かつ、エクステンション拡散領域４およびソース／ドレイン領域５の不純物の再拡散が起らない温度で行う必要がある。本実施例では、Ｎｉ３Ｓｉ相を得ることができる窒素ガス雰囲気中４００℃、５分とした。本実施例のフルシリサイド化条件において形成した図５（ｄ）に示すようなゲート用シリサイド層１５からは、図１３（ｃ）に示すＸ線回折（ＸＲＤ）測定によりＮｉ３Ｓｉ相に由来のピークが明瞭に観測できる。さらに、ラザフォード後方散乱（ＲＢＳ）測定による結果（図１４（ｃ）：ＲＢＳ測定の結果、図１４（ｄ）：シミュレーションによる組成分析の結果）から、ゲート電極とゲート絶縁膜界面においてはＮｉとＳｉの組成比が３：１であることが確認できた。
次に、熱処理においてシリサイド化反応しなかった余剰のＮｉ膜１６を、硫酸過酸化水素水溶液を用いてウェットエッチングにより除去した（図５（ｅ））。なお、上記の工程を通して、シリサイド電極の剥離はまったく観察されなかった。
次に、図５（ｆ）に示すように、層間絶縁膜１１をドライエッチングにより全て除去してＮｉ３Ｓｉ層１５上面とソース／ドレイン領域５を露出させた。
次に、図６（ｇ）に示すように、厚さ２０ｎｍの第２金属膜１７をスパッタにより全面に堆積した。第２金属膜１７としてＮｉ膜を用いた。このＮｉ膜によりソース／ドレイン領域をシリサイド化して低抵抗のＮｉＳｉ層を形成することにより、ソース／ドレインのコンタクト抵抗を最小限に抑えることができる。また、ゲート用のＮｉ３Ｓｉ層１５の上部にＮｉを堆積しアニール処理を行っても、これ以上Ｎｉ濃度の高い結晶相は形成されないため、Ｎｉ３Ｓｉ層中へＮｉは拡散しない。
次に、熱処理を行って、ゲート側壁７、素子分離領域２及びゲート用Ｎｉ３Ｓｉ層１５をマスクとして、ソース／ドレイン領域５に厚さ約３０ｎｍのＮｉモノシリサイド（ＮｉＳｉ）層６を形成した（図６（ｈ）））。
次に、図６（ｉ）に示すように、熱処理においてシリサイド化反応しなかった余剰のＮｉ膜１７を、硫酸過酸化水素水溶液を用いてウェットエッチングにより除去した（図６（ｉ））。
次に、図６（ｊ）に示すように、厚さ１０ｎｍのシリコン膜１８をスパッタにより全面に堆積した。
続いて熱処理を行うことにより、図６（ｋ）に示すように、Ｎｉ３Ｓｉ層１５上部とその上のシリコン膜１８を反応させて、Ｎｉ３Ｓｉ層上部に選択的にＮｉＳｉ層（ニッケルモノシリサイド層）８ｂを形成した。このとき、Ｎｉ３Ｓｉ層１５とシリコン膜１８を反応させるための熱処理温度は、ソース／ドレイン領域上に形成したＮｉＳｉ層６が高抵抗なＮｉＳｉ２へ相変化が起らない温度であり、かつ、Ｎｉ３Ｓｉ層１５からシリコン膜１８へ拡散したＮｉによって形成されるＮｉシリサイド層８ｂが低抵抗なＮｉＳｉ相（ニッケルモノシリサイド相）となる温度である必要がある、具体的には、熱処理温度を３５０〜４５０℃に設定することが好ましい。本実施例では、窒素ガス雰囲気中で４００℃、５分の熱処理を行った。
最後に、図６（ｌ）に示すように、熱処理においてシリサイド化反応しなかった余剰のシリコン膜１８をドライエッチングにより除去した。
以上の工程を経ることにより、図６（ｌ）に示すような、Ｎｉ３Ｓｉ層１５上に低抵抗なＮｉＳｉ層８ｂを有するゲートスタック構造を得ることができる。このような素子構造を得ることで、ゲート電極配線部分のコンタクト抵抗を低く抑えることが可能である。
図１５（ｂ）は、Ｎｉ３Ｓｉ層１５上にＮｉＳｉ層８ｂを有するゲート電極の組成分布を示している。図１５（ｂ）に示すように、ゲート電極下部１５および上部８ｂの組成はＮｉシリサイドの結晶相の形成を利用して自己整合的に決まるので、各Ｎｉシリサイド層において均一な組成を得ることができる。また、ゲート電極上部８ｂと下部１５の界面における組成変化も急峻である。ゲート電極の実効仕事関数はゲート電極下部１５の組成によって決定される。また、ゲート電極上部の厚さＴＳ２を変化させることでゲート電極全体の配線抵抗を調整することが可能である。
［実施例３］
本実施例は、Ｎ型ＭＯＳＦＥＴのゲート電極にＮｉＳｉ２相を、Ｐ型ＭＯＳＦＥＴのゲート電極にＮｉ３Ｓｉ相を用いたＣＭＯＳデバイスを作製する例である。図７〜図１１は本実施例に関わるＭＯＳＦＥＴの製造工程を示した断面図である。
まず、前述の図３（ａ）〜（ｅ）を用いて説明した実施例１と同様なプロセスを実施して、図７（ａ）に示すように、ゲート用多結晶シリコン膜１０の上部表面を露出させる。
次に、多結晶シリコン膜１０の上部表面を露出させたウェハー全面に拡散防止層２０を堆積した。この拡散防止層２０は、Ｎ型ＭＯＳＦＥＴのシリサイド電極形成のための第１金属膜１９からの金属がＰ型ＭＯＳＦＥＴ領域の多結晶シリコン膜へ拡散することを防止するためのものである。このような拡散防止層２０としては、ゲート用多結晶シリコン層１０を完全にシリサイド化する熱処理工程において、シリサイド化のための金属１９の多結晶シリコン膜への拡散を防止でき、かつ自身が安定なものを用いることが必要である。さらに、この拡散防止層２０がシリサイド化した金属および層間絶縁膜に対して選択的にエッチングできるものであることが好ましい。本実施例では２０ｎｍのＴｉＮを３００℃で反応性スパッタ法にて堆積した。その後、図７（ｂ）に示すようにリソグラフィー技術とＲＩＥ技術を用いてＮ型ＭＯＳＦＥＴ領域におけるＴｉＮ膜のみ除去し、多結晶シリコン膜１０を露出させた。
次に、図７（ｂ）に示すように、Ｎ型ＭＯＳＦＥＴ領域のゲート用多結晶シリコン膜１０をシリサイド化するための第１金属膜１９を全面に形成した。このとき、金属膜は、多結晶シリコン膜１０とシリサイドを形成可能な金属、例えば、Ｎｉ、Ｐｔ、Ｈｆ、Ｖ、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｃｒ、Ｚｒ、Ｍｏ、Ｎｂやそれらの合金などから選択できるが、前述の理由から、本実施例では第１金属膜１９としてＮｉ膜を用いた。
第１金属膜（Ｎｉ膜）の成膜工程でのＮｉ膜厚Ｔは、多結晶シリコン膜１０とＮｉが十分反応してシリサイド化した時に、ゲート用シリサイドの平均的な組成がＮｉｘＳｉ１−ｘ（０．２５＜ｘ＜０．３５）となるような膜厚を設定した。好ましくは、シリサイド化反応後のゲート絶縁膜と接している部分のＮｉシリサイド膜がＮｉＳｉ２相を主成分として含むような膜厚を設定する。本実施例では、ＤＣマグネトロンスパッタ法により室温でＮｉを２０ｎｍ成膜した。本実施例で形成するＮｉＳｉ２相を主成分として含むＮｉシリサイドからなる電極はＨｆＳｉＯＮ上の実効仕事関数が４．４〜４．５ｅＶとなる。低消費電力Ｎ型ＭＯＳＦＥＴでは実効仕事関数の最適値は４．４〜４．５ｅＶであるため、ＮｉＳｉ２電極は低消費電力Ｎ型ＭＯＳＦＥＴ用ゲート電極に適している。
次に、図８（ｃ）に示すように、Ｎ型ＭＯＳＦＥＴ領域におけるゲート絶縁膜上の多結晶シリコン膜１０とＮｉ膜１９をシリサイド化させるための熱処理を行った。本実施例では、ＮｉＳｉ２相を得ることができる窒素ガス雰囲気中６５０℃、１分とした。
次に、熱処理においてシリサイド化反応しなかった余剰のＮｉ膜１９と拡散防止層２０を、硫酸過酸化水素水溶液を用いてウェットエッチングにより除去した（図８（ｄ））。なお、上記の工程を通して、シリサイド電極の剥離はまったく観察されなかった。
次に、ドライエッチングによりＰ型ＭＯＳＦＥＴ領域の多結晶シリコン膜１０の高さを層間絶縁膜１１の高さの半分以下にする（図８（ｅ））。これは、Ｐ型ＭＯＳＦＥＴ用のＮｉ３Ｓｉ層をフルシリサイド技術により形成すると、シリサイド化による体積膨張により、Ｎｉ３Ｓｉ層の高さがシリサイド化前の多結晶シリコン膜１０の高さに対して２倍以上になるからである。多結晶シリコン膜１０の高さが層間絶縁膜１１の高さと同程度であると、フルシリサイド化後のＮｉ３Ｓｉ電極が層間絶縁膜から突き出す構造となる。ゲート長が５０ｎｍ以下の微細トランジスタでは、このように突き出したＮｉ３Ｓｉが折れて、パーティクルとなり、トランジスタの歩留まりを低くする恐れがある。以上の理由から、最終的なＮｉ３Ｓｉ電極の高さと層間絶縁膜１１の高さが一致するように、ドライエッチングにより多結晶シリコン膜１０の高さを低くする。本実施例では多結晶シリコン膜１０の高さを３０ｎｍまで低くした。
次に、Ｎ型ＭＯＳＦＥＴ領域のゲート用シリサイド１４の露出部分を含むウェハー全面に、Ｐ型ＭＯＳＦＥＴのゲート用シリサイドを形成するための第２金属膜２１に対する拡散防止層２２を堆積した。本実施例では前述の理由から厚み２０ｎｍのＴｉＮを３００℃で反応性スパッタ法にて堆積した。続いて、図８（ｅ）に示すようにリソグラフィー技術とＲＩＥ技術を用いてＰ型ＭＯＳＦＥＴ領域におけるＴｉＮ膜のみ除去し、多結晶シリコン膜１０を露出させた。その後、Ｐ型ＭＯＳＦＥＴのシリサイド電極形成のための第２金属膜２１を全面に形成した。このとき、金属膜は、多結晶シリコン膜１０とシリサイドを形成可能な金属、例えば、Ｎｉ、Ｐｔ、Ｈｆ、Ｖ、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｃｒ、Ｚｒ、Ｍｏ、Ｎｂやそれらの合金などから選択できるが、前述の理由から、本実施例ではＮｉを用いた。
第２金属膜２１の成膜工程でのＮｉ膜厚Ｔは、多結晶シリコン膜１０とＮｉが十分反応してシリサイド化した時に、ゲート用シリサイドの平均的な組成がＮｉｘＳｉ１−ｘ（０．７＜ｘ＜０．８）となるような膜厚を設定した。好ましくは、シリサイド化反応後のゲート絶縁膜と接している部分のＮｉシリサイド膜がＮｉ３Ｓｉ相を主成分として含むような膜厚を設定する。本実施例では、ＤＣマグネトロンスパッタ法により室温でＮｉを５０ｎｍ成膜した。本実施例で形成するＮｉ３Ｓｉ相を主成分として含むＮｉシリサイドからなる電極はＨｆＳｉＯＮ上の実効仕事関数が４．７〜４．８ｅＶとなる。低消費電力Ｐ型ＭＯＳＦＥＴでは実効仕事関数の最適値は４．７〜４．８ｅＶであるため、Ｎｉ３Ｓｉ電極は低消費電力Ｐ型ＭＯＳＦＥＴ用ゲート電極に適している。
次に、図９（ｆ）に示すように、Ｐ型ＭＯＳＦＥＴ領域におけるゲート絶縁膜上の多結晶シリコン膜１０とＮｉ膜２１をシリサイド化させるための熱処理を行った。本実施例では、Ｎｉ３Ｓｉ相を得ることができる窒素ガス雰囲気中４００℃、５分とした。
次に、熱処理においてシリサイド化反応しなかった余剰のＮｉ膜２１と拡散防止層２２を、硫酸過酸化水素水溶液を用いてウェットエッチングにより除去した（図９（ｇ））。なお、上記の工程を通して、シリサイド電極の剥離はまったく観察されなかった。
以上の工程により、Ｎ型ＭＯＳＦＥＴのゲート用シリサイド１４としてＮｉＳｉ２相を、Ｐ型ＭＯＳＦＥＴのゲート用シリサイド１５としてＮｉ３Ｓｉ相を形成した。
次に、図９（ｈ）に示すように、層間絶縁膜１１をドライエッチングにより全て除去してゲート用Ｎｉシリサイド１４、１５の上面とソース／ドレイン領域５を露出せた。
次に、図１０（ｉ）に示すように、厚さ２０ｎｍの第３金属膜２３をスパッタにより全面に堆積した。第３金属膜２３としてＮｉ膜を用いた。このＮｉ膜によりソース／ドレイン領域をシリサイド化して低抵抗のＮｉＳｉ層を形成することにより、ソース／ドレインのコンタクト抵抗を最小限に抑えることができる。さらに、ゲート用シリサイド１４がＮｉＳｉ２であることから、ＮｉＳｉ２層１４上部にＮｉを堆積しアニール処理を行うことで、ゲート電極上部にも低抵抗なＮｉＳｉ層（ニッケルモノシリサイド層）を形成することができる。一方、Ｐ型ＭＯＳＦＥＴ領域のゲート用シリサイド１５はＮｉ３Ｓｉであることから、Ｎｉ３Ｓｉ層１５上部にＮｉを堆積しアニール処理行っても、これ以上Ｎｉ濃度の高い結晶相は形成されないため、Ｎｉ３Ｓｉ層中へＮｉは拡散しない。
次に、熱処理を行って、ゲート側壁７及び素子分離領域２をマスクとして、ＮｉＳｉ２層１４上部およびソース／ドレイン領域５に厚さ約３０ｎｍのＮｉモノシリサイド（ＮｉＳｉ）層８、６を形成した（図１０（ｊ））。
次に、図１０（ｋ）に示すように、熱処理においてシリサイド化反応しなかった余剰のＮｉ膜２３を、硫酸過酸化水素水溶液を用いてウェットエッチングにより除去した。
次に、図１１（ｌ）に示すように、厚さ１０ｎｍのシリコン膜１８をスパッタにより全面に堆積した。
続いてアニール処理を行うことにより、図１１（ｍ）に示すように、Ｎｉ３Ｓｉ層１５上部とその上のシリコン膜１８を反応させて、Ｎｉ３Ｓｉ層上部に選択的にＮｉＳｉ層（ニッケルモノシリサイド層）８ｂを形成した。このとき、Ｎｉ３Ｓｉ層１５とシリコン膜１８を反応させるための熱処理温度は、ソース／ドレイン領域５上およびＮ型ＭＯＳＦＥＴのＮｉＳｉ２層１４上に形成したＮｉＳｉ層６が高抵抗なＮｉＳｉ２へ相変化が起らない温度であり、かつ、Ｎｉ３Ｓｉ層１５からシリコン膜１８へ拡散したＮｉによって形成されるＮｉシリサイド層８ｂが低抵抗なＮｉＳｉ相（ニッケルモノシリサイド相）となる温度である必要がある、具体的には、熱処理温度を３５０〜４５０℃に設定することが好ましい。本実施例では、窒素ガス雰囲気中で４００℃、５分の熱処理を行った。
最後に、図１１（ｎ）に示すように、熱処理においてシリサイド化反応しなかった余剰のシリコン膜１８をドライエッチングにより除去した。
以上の工程を経ることにより、図１１（ｎ）に示すように、ＮｉＳｉ２層１４およびＮｉ３Ｓｉ層１５の上に低抵抗のＮｉＳｉ層８ｂを有するゲートスタック構造を得ることができる。このような素子構造を得ることで、ゲート電極配線部分のコンタクト抵抗を低く抑えることが可能である。また、このようなデバイス構造によって低電力動作のＣＭＯＳデバイスにおいて最適なしきい値Ｖｔｈ（０．３〜０．５Ｖ）を実現することができる。
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、材料及び構造を選択して実施することが可能である。例えば、２層のゲート電極を構成するシリサイド金属は、フルシリサイド化プロセスにおいてソース／ドレイン領域のコンタクト抵抗や拡散領域の不純物プロファイルを劣化させない範囲で互いに異なる結晶相を形成可能であり、かつゲート電極を構成するシリサイド層上に十分に抵抗率の低いシリサイド層を同じ金属を用いて形成可能であればＮｉに限定するものではない。

Claims (21)

  1. シリコン基板、このシリコン基板上のゲート絶縁膜、このゲート絶縁膜上のゲート電極、及びこのゲート電極の両側の基板に設けられたソース／ドレイン領域を有する半導体装置であって、
    前記ゲート電極は、金属Ｍ１のシリサイドからなる第１シリサイド層状領域と、第１シリサイド層状領域上の、金属Ｍ１と同じ金属のシリサイドからなり第１シリサイド層状領域より抵抗率が低い第２シリサイド層状領域とを有し、
    金属Ｍ１はＮｉであり、
    前記第１シリサイド層状領域がＮｉ3Ｓｉ相を有し、
    前記第２シリサイド層状領域がＮｉモノシリサイド（ＮｉＳｉ）相を有する半導体装置。
  2. シリコン基板、このシリコン基板上のゲート絶縁膜、このゲート絶縁膜上のゲート電極、及びこのゲート電極の両側の基板に設けられたソース／ドレイン領域を有する半導体装置であって、
    前記ゲート電極は、金属Ｍ１のシリサイドからなる第１シリサイド層状領域と、第１シリサイド層状領域上の、金属Ｍ１と同じ金属のシリサイドからなり第１シリサイド層状領域より抵抗率が低い第２シリサイド層状領域とを有し、
    金属Ｍ１はＮｉであり、
    前記第１シリサイド層状領域がＮｉＳｉ 2 相を有し、
    前記第２シリサイド層状領域がＮｉモノシリサイド（ＮｉＳｉ）相を有し、
    前記ゲート電極がＮ型ＭＯＳトランジスタのゲート電極を構成する半導体装置。
  3. 前記ゲート電極がＰ型ＭＯＳトランジスタのゲート電極を構成する請求項１に記載の半導体装置。
  4. 前記ソース／ドレイン領域上に、第２シリサイド層状領域と同じ組成のシリサイドからなるシリサイド層が形成されている請求項１〜３のいずれかに記載の半導体装置。
  5. シリコン基板、このシリコン基板上のゲート絶縁膜、このゲート絶縁膜上のゲート電極、及びこのゲート電極の両側の基板に設けられたソース／ドレイン領域を有する半導体装置であって、
    前記ゲート電極は、金属Ｍ１のシリサイドからなる第１シリサイド層状領域と、第１シリサイド層状領域上の、金属Ｍ１と同じ金属のシリサイドからなり第１シリサイド層状領域より抵抗率が低い第２シリサイド層状領域とを有し、
    前記ゲート電極として、ＮｉＳｉ2相を有する第１シリサイド層状領域と、第１シリサイド層状領域上の、Ｎｉモノシリサイド（ＮｉＳｉ）相を有する第２シリサイド層状領域とを有するゲート電極を備えたＮ型ＭＯＳトランジスタ、及び
    前記ゲート電極として、Ｎｉ3Ｓｉ相を有する第１シリサイド層状領域と、第１シリサイド層状領域上の、Ｎｉモノシリサイド（ＮｉＳｉ）相を有する第２シリサイド層状領域とを有するゲート電極を備えたＰ型ＭＯＳトランジスタを有する半導体装置。
  6. 前記Ｎ型ＭＯＳトランジスタ及び前記Ｐ型ＭＯＳトランジスタにおいて、ソース／ドレイン領域上に、Ｎｉモノシリサイド（ＮｉＳｉ）層が形成されている請求項５に記載の半導体装置。
  7. 前記ゲート絶縁膜が、金属酸化物、金属シリケートまたは窒素が導入された金属酸化物もしくは金属シリケートからなる高誘電率絶縁膜を含む請求項１から６のいずれかに記載の半導体装置。
  8. 前記高誘電率絶縁膜がＨｆ又はＺｒを含む請求項７に記載の半導体装置。
  9. 前記高誘電率絶縁膜がＨｆＳｉＯＮを含む請求項７に記載の半導体装置。
  10. 前記高誘電率絶縁膜は前記ゲート電極と接している請求項７から９のいずれかに記載の半導体装置。
  11. 前記ゲート絶縁膜は、シリコン酸化膜またはシリコン酸窒化膜の領域と、この領域上の前記高誘電率絶縁膜の領域とを有する請求項７から１０のいずれかに記載の半導体装置。
  12. シリコン基板、このシリコン基板上のゲート絶縁膜、このゲート絶縁膜上のゲート電極、及びこのゲート電極の両側の基板に設けられたソース／ドレイン領域を有する半導体装置であって、前記ゲート電極は、金属Ｍ１のシリサイドからなる第１シリサイド層状領域と、第１シリサイド層状領域上の、金属Ｍ１と同じ金属のシリサイドからなり第１シリサイド層状領域より抵抗率が低い第２シリサイド層状領域とを有する半導体装置の製造方法であって、
    シリコン基板上にゲート絶縁膜用の絶縁膜を形成する工程と、
    前記絶縁膜上に多結晶シリコン膜を形成し、これを加工してゲートパターンを形成する工程と、
    ソース／ドレイン領域を形成する工程と、
    前記シリコン基板上に、前記ゲートパターンを覆うように層間絶縁膜を形成する工程と、
    前記ゲートパターンの上面を露出させる工程と、
    前記シリコン基板上に、前記ゲートパターンの上面を覆うように金属Ｍ１を成膜する工程と、
    第１の熱処理により前記ゲートパターンの厚み方向の全体をシリサイド化して、第１シリサイド層状領域を構成する金属Ｍ１のシリサイドＳ１を形成する工程と、
    シリサイド化しなかった金属Ｍ１を除去する工程と、
    シリサイド化された前記ゲートパターンの上面を覆うように金属Ｍ１を成膜する工程と、
    第２の熱処理を行って、前記ゲートパターンの上部へ金属Ｍ１を拡散させて、第１シリサイド層状領域のシリサイドＳ１より金属Ｍ１量の多いシリサイドＳ２からなる第２シリサイド層状領域を形成する工程を有する半導体装置の製造方法。
  13. シリコン基板、このシリコン基板上のゲート絶縁膜、このゲート絶縁膜上のゲート電極、及びこのゲート電極の両側の基板に設けられたソース／ドレイン領域を有する半導体装置であって、前記ゲート電極は、金属Ｍ１のシリサイドからなる第１シリサイド層状領域と、第１シリサイド層状領域上の、金属Ｍ１と同じ金属のシリサイドからなり第１シリサイド層状領域より抵抗率が低い第２シリサイド層状領域とを有する半導体装置の製造方法であって、
    シリコン基板上にゲート絶縁膜用の絶縁膜を形成する工程と、
    前記絶縁膜上に多結晶シリコン膜を形成し、これを加工してゲートパターンを形成する工程と、
    ソース／ドレイン領域を形成する工程と、
    前記シリコン基板上に、前記ゲートパターンを覆うように層間絶縁膜を形成する工程と、
    前記ゲートパターンの上面を露出させる工程と、
    前記シリコン基板上に、前記ゲートパターンの上面を覆うように金属Ｍ１を成膜する工程と、
    第１の熱処理により前記ゲートパターンの厚み方向の全体をシリサイド化して、第１シリサイド層状領域を構成する金属Ｍ１のシリサイドＳ１を形成する工程と、
    シリサイド化しなかった金属Ｍ１を除去する工程と、
    シリサイド化された前記ゲートパターンの上面を覆うようにシリコン（Ｓｉ）膜を成膜する工程と、
    第２の熱処理を行って、シリサイドＳ１から前記シリコン膜中へ金属Ｍ１を拡散させて、第１シリサイド層状領域のシリサイドＳ１より金属Ｍ１量の少ないシリサイドＳ２からなる第２シリサイド層状領域を形成する工程を有する半導体装置の製造方法。
  14. シリコン基板、このシリコン基板上のゲート絶縁膜、このゲート絶縁膜上のゲート電極、及びこのゲート電極の両側の基板に設けられたソース／ドレイン領域を有する半導体装置であって、前記ゲート電極は、金属Ｍ１のシリサイドからなる第１シリサイド層状領域と、第１シリサイド層状領域上の、金属Ｍ１と同じ金属のシリサイドからなり第１シリサイド層状領域より抵抗率が低い第２シリサイド層状領域とを有する半導体装置の製造方法であって、
    シリコン基板上にゲート絶縁膜用の絶縁膜を形成する工程と、
    前記絶縁膜上に多結晶シリコン膜を形成し、これを加工してゲートパターンを形成する工程と、
    ソース／ドレイン領域を形成する工程と、
    前記シリコン基板上に、前記ゲートパターンを覆うように層間絶縁膜を形成する工程と、
    前記ゲートパターンの上面を露出させる工程と、
    前記シリコン基板上に、前記ゲートパターンの上面を覆うように金属Ｍ１を成膜する工程と、
    第１の熱処理により前記ゲートパターンの厚み方向の全体をシリサイド化して、第１シリサイド層状領域を構成する金属Ｍ１のシリサイドＳ１を形成する工程と、
    シリサイド化しなかった金属Ｍ１を除去する工程と、
    前記層間絶縁膜を除去して前記ソース／ドレイン領域を露出させる工程と、
    露出したゲートパターン上面とソース／ドレイン領域を覆うように金属Ｍ１を成膜する工程と、
    第２の熱処理を行って、前記ゲートパターンの上部へ金属Ｍ１を拡散させて、第１シリサイド層状領域のシリサイドＳ１より金属Ｍ１量の多いシリサイドＳ２からなる第２シリサイド層状領域を形成し、同時に、ソース／ドレイン領域上に、シリサイドＳ１よりも抵抗率の低いシリサイド層を形成する工程とを有する半導体装置の製造方法。
  15. 第１の熱処理を、第２の熱処理より高温で行う請求項１４に記載の半導体装置の製造方法。
  16. 金属Ｍ１としてＮｉを用いる請求項１２から１５のいずれかに記載の半導体装置の製造方法。
  17. 金属Ｍ１としてＮｉを用い、
    第１の熱処理によって、前記ゲート電極の第１シリサイド層状領域を構成する、Ｎｉダイシリサイド（ＮｉＳｉ2）相を有するシリサイドＳ１を形成し、
    第２の熱処理によって、前記ゲート電極の第２シリサイド層状領域を構成する、Ｎｉモノシリサイド（ＮｉＳｉ）相を有するシリサイドＳ２を形成する請求項１２に記載の半導体装置の製造方法。
  18. 金属Ｍ１としてＮｉを用い、
    第１の熱処理によって、前記ゲート電極の第１シリサイド層状領域を構成する、Ｎｉ3Ｓｉ相を有するシリサイドＳ１を形成し、
    第２の熱処理によって、前記ゲート電極の第２シリサイド層状領域を構成する、Ｎｉモノシリサイド（ＮｉＳｉ）相を有するシリサイドＳ２を形成する請求項１３に記載の半導体装置の製造方法。
  19. 金属Ｍ１としてＮｉを用い、
    第１の熱処理によって、前記ゲート電極の第１シリサイド層状領域を構成する、Ｎｉダイシリサイド（ＮｉＳｉ2）相を有するシリサイドＳ１を形成し、
    第２の熱処理によって、前記ゲート電極の第２シリサイド層状領域を構成する、Ｎｉモノシリサイド（ＮｉＳｉ）相を有するシリサイドＳ２を形成し、同時に、ソース／ドレイン領域上に、Ｎｉモノシリサイド（ＮｉＳｉ）相を有するシリサイド層を形成する請求項１４に記載の半導体装置の製造方法。
  20. シリコン基板、このシリコン基板上のゲート絶縁膜、このゲート絶縁膜上のゲート電極、及びこのゲート電極の両側の基板に設けられたソース／ドレイン領域を有する半導体装置であって、前記ゲート電極は、金属Ｍ１のシリサイドからなる第１シリサイド層状領域と、第１シリサイド層状領域上の、金属Ｍ１と同じ金属のシリサイドからなり第１シリサイド層状領域より抵抗率が低い第２シリサイド層状領域とを有し、前記ゲート電極として、ＮｉＳｉ 2 相を有する第１シリサイド層状領域と、第１シリサイド層状領域上の、Ｎｉモノシリサイド（ＮｉＳｉ）相を有する第２シリサイド層状領域とを有するゲート電極を備えたＮ型ＭＯＳトランジスタ、及び前記ゲート電極として、Ｎｉ 3 Ｓｉ相を有する第１シリサイド層状領域と、第１シリサイド層状領域上の、Ｎｉモノシリサイド（ＮｉＳｉ）相を有する第２シリサイド層状領域とを有するゲート電極を備えたＰ型ＭＯＳトランジスタを有する半導体装置の製造方法であって、
    シリコン基板上にゲート絶縁膜用の絶縁膜を形成する工程と、
    前記絶縁膜上に多結晶シリコン膜を形成し、これを加工してゲートパターンを形成する工程と、
    ソース／ドレイン領域を形成する工程と、
    前記シリコン基板上に、前記ゲートパターンを覆うように層間絶縁膜を形成する工程と、
    前記ゲートパターンの上面を露出させる工程と、
    Ｐ型ＭＯＳＦＥＴ領域のゲートパターンの上面を覆う第１マスクを形成する工程と、
    Ｎ型ＭＯＳＦＥＴ領域のゲートパターンの露出上面を覆うようにＮｉ膜を成膜する工程と、
    第１の熱処理によりＮ型ＭＯＳＦＥＴ領域のゲートパターンの全体をシリサイド化して、Ｎ型ＭＯＳＦＥＴの第１シリサイド層状領域を構成するＮｉＳｉ2相を形成する工程と、
    シリサイド化しなかったＮｉおよび第１マスクを除去する工程と、
    Ｎ型ＭＯＳＦＥＴ領域のゲートパターンの上面を覆う第２マスクを形成する工程と、
    Ｐ型ＭＯＳＦＥＴ領域のゲートパターン露出上面を覆うようにＮｉ膜を成膜する工程と、
    第２の熱処理によりＰ型ＭＯＳＦＥＴ領域のゲートパターン全体をシリサイド化して、Ｐ型ＭＯＳＦＥＴの第１シリサイド層状領域を構成するＮｉ3Ｓｉ相を形成する工程と、
    シリサイド化しなかったＮｉおよび第２マスクを除去する工程と、
    前記層間絶縁膜を除去してソース／ドレイン領域を露出させる工程と、
    露出したゲートパターン上面とソース／ドレイン領域を覆うようにＮｉ膜を成膜する工程と、
    第３の熱処理を行って、Ｎ型ＭＯＳＦＥＴ領域においてゲートパターン上部へＮｉを拡散させてＮｉＳｉ相を含む第２シリサイド層状領域を形成し、同時に、Ｎ型ＭＯＳＦＥＴ領域およびＰ型ＭＯＳＦＥＴ領域のソース／ドレイン領域上にＮｉＳｉ相を含むシリサイド層を形成する工程と、
    シリサイド化しなかったＮｉを除去する工程と、
    全面にシリコン膜を成膜する工程と、
    第４の熱処理を行って、Ｐ型ＭＯＳＦＥＴ領域においてＮｉ3Ｓｉ相から前記シリコン膜中へＮｉを拡散させてＮｉＳｉ相を含む第２シリサイド層状領域を形成する工程を有する半導体装置の製造方法。
  21. シリサイド化しなかったＮｉ及び第１マスクを除去した後、Ｐ型ＭＯＳＦＥＴ領域のゲートパターンの厚みを薄くする工程をさらに有し、その後に、Ｐ型ＭＯＳＦＥＴ領域のゲートパターン露出上面を覆うようにＮｉ膜を成膜する請求項２０に記載の半導体装置の製造方法。
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