JP5162276B2 - 強誘電体メモリ装置 - Google Patents
強誘電体メモリ装置 Download PDFInfo
- Publication number
- JP5162276B2 JP5162276B2 JP2008048174A JP2008048174A JP5162276B2 JP 5162276 B2 JP5162276 B2 JP 5162276B2 JP 2008048174 A JP2008048174 A JP 2008048174A JP 2008048174 A JP2008048174 A JP 2008048174A JP 5162276 B2 JP5162276 B2 JP 5162276B2
- Authority
- JP
- Japan
- Prior art keywords
- ferroelectric
- data
- ferroelectric memory
- memory cell
- fram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
本発明は、強誘電体メモリ装置に関し、特に、メモリセルが接続されるビット線の容量を調整する強誘電体メモリ装置に関する。
強誘電体メモリ（ＦＲＡＭ：Ferroelectric Random Access Memory（ＦＲＡＭ：登録商標））は、強誘電体キャパシタが有するヒステリシス特性を用いることで、記憶データの不揮発性（例えば、約１０年程度の保持性能）と、例えば、約数１０ｎｓ程度の高速データ書込み性能という優れた特性を実現している。
一方、強誘電体キャパシタのヒステリシス特性の制御には、比較的大きい容量を駆動する必要があるため、そのままでは、例えば、数ｎｓ程度のアクセスタイムを有するスタティックランダムアクセスメモリ（ＳＲＡＭ：Static Random Access Memory）レベルの高速動作を実現することは難しい。また、分極反転を繰り返す毎に徐々に強誘電体キャパシタの特性が劣化するため、データ書き換え回数が１キャパシタあたり１０14回程度に制限されてしまうという問題点があった。
これを解決するために、通常動作時は、強誘電体キャパシタを単なる容量素子として使用し、充電電荷によってデータを保持するダイナミックランダムアクセスメモリ（ＤＲＡＭ：Dynamic Random Access Memory）モード動作を行い、電源遮断時のみ、ヒステリシス特性を利用してデータを不揮発化するＦＲＡＭモード動作を行うという方法がある（例えば、特許文献１および特許文献２参照。）。
この方法では、通常動作時はヒステリシス特性を利用せず、駆動する容量を低減することで動作の高速化を図ることができ、また、分極反転も生じないため、デバイスの特性劣化を抑制できるという効果がある。
ＤＲＡＭモードでは、メモリセルが接続されるビット線（ＢＬ：Bit Line）の容量が小さいほど高速動作に有利となるが、一方で、ＦＲＡＭモードでは、残留分極電荷を読み出すために大きなＢＬ容量が必要となる。このトレードオフによりＦＲＡＭモードが動作可能な範囲でしかＢＬ容量を小さくすることができないため、高速化に限界がある。
電源オフ期間中もデータを保持する場合は、電源遮断時、ＤＲＡＭモードで動作しているメモリセルに対してＦＲＡＭモードでデータ書込みを行い、データを不揮発化する必要がある。このため、メモリサイズが大きくなるにつれて、電源遮断時に必要なＦＲＡＭモード動作時間が長くなってしまう。
特開平０６−１２５０５６号公報
特開平０８−２０３２６６号公報
ＢＬ容量が不変な場合、ＤＲＡＭモードおよびＦＲＡＭモード両方で動作可能な範囲内で容量値を設定する必要がある。このため、ＢＬ容量低減によって、高速化を図るには限度があった。混載メモリ用途におけるＦＲＡＭの課題は、アクセス速度の向上にあるが、容量負荷が大きい不揮発（ＦＲＡＭ）動作では高速化が困難である。
本発明の目的は、ＢＬ上に負荷容量調整セルを設け、ＤＲＡＭモードとＦＲＡＭモードとでＢＬ上の容量を別個に設定することで、ＤＲＡＭモードでのＢＬ容量軽減化による高速化と、ＦＲＡＭモードでのＢＬ容量確保を両立することができる強誘電体メモリ装置を提供することにある。
また、本発明の目的は、通常動作時には、高速動作のため容量負荷が小さいＤＲＡＭ動作モードで動作させ、電源オン/オフ時には、電源オフ期間のデータ保持のためＦＲＡＭ動作モードで動作させる強誘電体メモリ装置を提供することにある。
上記目的を達成するための本発明の一態様によれば、列方向に配置された複数のビット線と、前記ビット線に直交し、行方向に配置された複数のワード線と、前記ビット線に直交し、行方向に配置された複数のプレート線と、前記ビット線に直交し、行方向に配置されたビット線制御線と、前記複数のビット線と前記複数のワード線および前記プレート線の交差部に配置され、一方の電極を前記プレート線に接続された強誘電体キャパシタと、前記強誘電体キャパシタの他方の電極にソース,前記ビット線にドレイン,前記ワード線にゲートを接続されたメモリセルトランジスタからなる強誘電体メモリセルと、前記複数のビット線と前記ビット線制御線の交差部に配置され、一方の電極を接地電位に接続された負荷容量と、前記負荷容量の他方の電極にソース,前記ビット線にドレイン,前記ビット線制御線にゲートを接続された負荷容量調整トランジスタからなる負荷容量調整セルとを備え、前記強誘電体キャパシタは、少なくとも１つの強誘電体薄膜を備え、前記強誘電体メモリセル内のデータは、前記強誘電体キャパシタに充電される電荷、あるいは、前記強誘電体薄膜内部の残留分極電荷によって保持され、前記負荷容量調整セルは、前記強誘電体メモリセル内のデータを読み出す際、前記強誘電体キャパシタに充電される充電電荷で保持される場合と、前記強誘電体薄膜内部の残留分極電荷によって保持される場合とで、前記ビット線の容量を切り換えることを特徴とする強誘電体メモリ装置が提供される。
本発明の強誘電体メモリ装置によれば、ＢＬ上に負荷容量調整セルを設け、ＤＲＡＭモードとＦＲＡＭモードとでＢＬ上の容量を別個に設定することで、ＤＲＡＭモードでのＢＬ容量軽減化による高速化と、ＦＲＡＭモードでのＢＬ容量確保を両立することができる。
本発明の強誘電体メモリ装置によれば、通常動作時には、高速動作のため容量負荷が小さいＤＲＡＭ動作モードで動作させ、電源オン/オフ時には、電源オフ期間のデータ保持のためＦＲＡＭ動作モードで動作させることができる。
本発明の強誘電体メモリ装置によれば、ＳＲＡＭと同程度の動作速度の高速化が図ることができる。
また、本発明の強誘電体メモリ装置によれば、電源遮断時のデータ退避処理の高速化を図ることができる。
また、本発明の強誘電体メモリ装置によれば、分極反転回数低減による、強誘電体デバイスの特性劣化を抑制することができる。
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、各構成部品の配置などを下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
[第１の実施の形態]
（強誘電体メモリ装置）
本発明の第１の実施の形態に係る強誘電体メモリ装置１０は、図１に示すように、複数のバンク１８11,１８12,…,１８n1,１８n2と、周辺回路部１４と、ＳＲＡＭインタフェース（Ｉ／Ｆ）部１６とを備える。ＳＲＡＭＩ／Ｆ部１６は、複数のバンク１８11,１８12,…,１８n1,１８nを外部と接続する際に、外部に対してＳＲＡＭ互換のインタフェースを提供するものである。
（強誘電体メモリ装置）
本発明の第１の実施の形態に係る強誘電体メモリ装置１０は、図１に示すように、複数のバンク１８11,１８12,…,１８n1,１８n2と、周辺回路部１４と、ＳＲＡＭインタフェース（Ｉ／Ｆ）部１６とを備える。ＳＲＡＭＩ／Ｆ部１６は、複数のバンク１８11,１８12,…,１８n1,１８nを外部と接続する際に、外部に対してＳＲＡＭ互換のインタフェースを提供するものである。
。周辺回路部１４は、ＳＲＡＭＩ／Ｆ部１６および複数のバンク１８11,１８12,…,１８n1,１８n2以外の他の構成要素を示す。複数のバンク１８11,１８12,…,１８n1,１８nは、それぞれが独立した強誘電体メモリを構成し、各バンク単位でデータの書込み、読出し、保持を実施する。
（バンクの構成例１）
本発明の第１の実施の形態に係る強誘電体メモリ装置１０の１つのバンク１８は、例えば、図２に示すように、ＦＲＡＭセルアレイ部２４ａ・２４ｂと、ＦＲＡＭセルアレイ部２４ａ・２４ｂに列方向に隣接してそれぞれ配置された負荷容量調整アレイ部２６ａ・２６ｂと、負荷容量調整アレイ部２６ａ・２６ｂに列方向に隣接して共通に配置されたセンスアンプおよび列デコーダ２８と、ＦＲＡＭセルアレイ部２４ａ、２４ｂに行方向に隣接して配置されたワード線／プレート線（ＷＬ／ＰＬ）ドライバ２２ａ・２２ｂ、２２ｃ・２２ｄと、ワード線／プレート線（ＷＬ／ＰＬ）ドライバ２２ａ・２２ｂ、２２ｃ・２２ｄにそれぞれ列方向に隣接して配置された行デコーダ２０ａ・２０ｂ、２０ｃ・２０ｄと、行デコーダ２０ａ・２０ｃおよびセンスアンプおよび列デコーダ２８に隣接して配置され、アドレス信号ＡＤを受信するプリデコーダ３０とを備える。センスアンプおよび列デコーダ２８は、データ信号ＤＳを出力する。
本発明の第１の実施の形態に係る強誘電体メモリ装置１０の１つのバンク１８は、例えば、図２に示すように、ＦＲＡＭセルアレイ部２４ａ・２４ｂと、ＦＲＡＭセルアレイ部２４ａ・２４ｂに列方向に隣接してそれぞれ配置された負荷容量調整アレイ部２６ａ・２６ｂと、負荷容量調整アレイ部２６ａ・２６ｂに列方向に隣接して共通に配置されたセンスアンプおよび列デコーダ２８と、ＦＲＡＭセルアレイ部２４ａ、２４ｂに行方向に隣接して配置されたワード線／プレート線（ＷＬ／ＰＬ）ドライバ２２ａ・２２ｂ、２２ｃ・２２ｄと、ワード線／プレート線（ＷＬ／ＰＬ）ドライバ２２ａ・２２ｂ、２２ｃ・２２ｄにそれぞれ列方向に隣接して配置された行デコーダ２０ａ・２０ｂ、２０ｃ・２０ｄと、行デコーダ２０ａ・２０ｃおよびセンスアンプおよび列デコーダ２８に隣接して配置され、アドレス信号ＡＤを受信するプリデコーダ３０とを備える。センスアンプおよび列デコーダ２８は、データ信号ＤＳを出力する。
ワード線／プレート線（ＷＬ／ＰＬ）ドライバ２２ａ・２２ｂからＦＲＡＭセルアレイ部２４ａに対しては、複数のワード線ＷＬおよび複数のプレート線ＰＬが行方向に延伸されている。同様に、ワード線／プレート線（ＷＬ／ＰＬ）ドライバ２２ｃ・２２ｄからＦＲＡＭセルアレイ部２４ｂに対しては、複数のワード線ＷＬおよび複数のプレート線ＰＬが行方向に延伸されている。
また、ワード線／プレート線（ＷＬ／ＰＬ）ドライバ２２ａ・２２ｂから負荷容量調整アレイ部２６ａに対しては、ビット線容量制御線ＢＬＣが行方向に延伸されている。同様に、ワード線／プレート線（ＷＬ／ＰＬ）ドライバ２２ｃ・２２ｄから負荷容量調整アレイ部２６ｂに対しては、ビット線容量制御線ＢＬＣが行方向に延伸されている。
ＦＲＡＭセルアレイ部２４ａ・２４ｂ内の複数のビット線ＢＬは、列方向に延伸され、共通のセンスアンプおよび列デコーダ２８内のセンスアンプ３８に接続されている。
ＦＲＡＭセルアレイ部２４ａ・２４ｂ内には、強誘電体メモリセル３２がマトリックス状に配置され、負荷容量調整アレイ部２６ａ・２６ｂ内には、負荷容量調整セル３４が配置されている。
図２に示す例では、ＦＲＡＭセルアレイ部が２つに分割された例を示したが、１つであってもよい。また、図２に示す例では、１つのＦＲＡＭセルアレイ部に対して、行方向に配置される行デコーダ、ＷＬ／ＰＬドライバは２個ずつ配置された例を示したが、１つずつであってもよい。
本実施の形態に係る強誘電体メモリ装置において、ビット線ＢＬに沿う強誘電体メモリセル３２と負荷容量調整セル３４の模式的回路構成は、図３に示すように、列方向に配置された複数のビット線ＢＬと、ビット線ＢＬに直交し、行方向に配置された複数のワード線ＷＬと、ビット線ＢＬに直交し、行方向に配置された複数のプレート線ＰＬと、ビット線ＢＬに直交し、行方向に配置されたビット線容量制御線ＢＬＣと、複数のビット線ＢＬと複数のワード線ＷＬおよびプレート線ＰＬの交差部に配置され、強誘電体キャパシタＣFとメモリセルトランジスタＱMからなる強誘電体メモリセル３２と、複数のビット線ＢＬとビット線容量制御線ＢＬＣの交差部に配置され、負荷容量ＣLと負荷容量調整トランジスタＱLからなる負荷容量調整セル３４とを備える。
強誘電体キャパシタＣFの一方の電極は、プレート線ＰＬに接続される。強誘電体キャパシタＣFの他方の電極は、メモリセルトランジスタＱMのソースに接続される。メモリセルトランジスタＱMのドレインは、ビット線ＢＬに接続される。メモリセルトランジスタＱMのゲートは、ワード線ＷＬに接続される。
負荷容量ＣLの一方の電極は、接地電位に接続される。負荷容量ＣLの他方の電極は、負荷容量調整トランジスタＱLのソースに接続される。負荷容量調整トランジスタＱLのドレインは、ビット線ＢＬに接続される。負荷容量調整トランジスタＱLのゲートは、ビット線容量制御線ＢＬＣに接続される。
強誘電体キャパシタＣFは、少なくとも１つの強誘電体薄膜を備える。
強誘電体メモリセル３２内のデータは、強誘電体キャパシタＣFに充電される電荷、あるいは、強誘電体薄膜内部の残留分極電荷によって保持される。
本実施の形態に係る強誘電体メモリ装置においては、図３に示すように、強誘電体メモリセル３２に対して、負荷容量切替部３６を配置して、ビット線ＢＬの容量値を調整している。
負荷容量切替部３６は、図３に示すように、ビット線容量制御線ＢＬＣと、負荷容量ＣLと負荷容量調整トランジスタＱLからなる負荷容量調整セル３４と、ビット線ＢＬに接続されるセンスアンプ３８と、ビット線容量ＣBとから構成される。
ビット線容量制御線ＢＬＣをハイレベルにすることで、負荷容量調整トランジスタＱLが導通状態となり、ビット線ＢＬの容量値はＣB＋ＣLの大容量に増加される。一方、ビット線容量制御線ＢＬＣをローレベルにすることで、負荷容量調整トランジスタＱLがオフ状態となり、ビット線ＢＬの容量値はＣBの小容量の状態が維持される。
負荷容量調整セル３４は、データ保持用の強誘電体メモリセル３２と同じ構造で構成可能である。例えば、メモリセルトランジスタＱMと強誘電体キャパシタＣFからなる強誘電体メモリセル３２と同じ構造を一つ又は複数個並列接続することによって、負荷容量ＣLを得ることもできる。したがって、負荷容量調整セル３４は、ＦＲＡＭモード時のみ負荷容量調整トランジスタＱLを介してＢＬに接続されるため、構成を簡単化することができる。
（バンクの構成例２）
本実施の形態に係る強誘電体メモリ装置１０の１つのバンク１８の別の詳細な模式的ブロック構成例は、例えば、図４に示すように、ＦＲＡＭセルアレイ部２５ａ・２５ｂと、ＦＲＡＭセルアレイ部２５ａ・２５ｂに列方向に隣接して配置された共通のセンスアンプおよび列デコーダ２８と、ＦＲＡＭセルアレイ部２５ａに対して行方向に隣接して配置されたＷＬ／ＰＬドライバ２２ａ・２２ｂと、ＦＲＡＭセルアレイ部２５ｂに対して行方向に隣接して配置されたＷＬ／ＰＬドライバ２２ｃ・２２ｄと、ＷＬ／ＰＬドライバ２２ａ・２２ｂに隣接して列方向に配置された行デコーダ２０ａ・２０ｂと、ＷＬ／ＰＬドライバ２２ｃ・２２ｄに隣接して列方向に配置された行デコーダ２０ｃ・２０ｄとを備える。さらに、行デコーダ２０ａ・２０ｃおよびセンスアンプおよび列デコーダ２８に隣接して配置され、アドレス信号ＡＤを受信するプリデコーダ３０ａを備える。さらにまた、行デコーダ２０ｂ・２０ｄおよびセンスアンプおよび列デコーダ２８に隣接して配置され、アドレス信号ＡＤを受信するプリデコーダ３０ｂを備える。
本実施の形態に係る強誘電体メモリ装置１０の１つのバンク１８の別の詳細な模式的ブロック構成例は、例えば、図４に示すように、ＦＲＡＭセルアレイ部２５ａ・２５ｂと、ＦＲＡＭセルアレイ部２５ａ・２５ｂに列方向に隣接して配置された共通のセンスアンプおよび列デコーダ２８と、ＦＲＡＭセルアレイ部２５ａに対して行方向に隣接して配置されたＷＬ／ＰＬドライバ２２ａ・２２ｂと、ＦＲＡＭセルアレイ部２５ｂに対して行方向に隣接して配置されたＷＬ／ＰＬドライバ２２ｃ・２２ｄと、ＷＬ／ＰＬドライバ２２ａ・２２ｂに隣接して列方向に配置された行デコーダ２０ａ・２０ｂと、ＷＬ／ＰＬドライバ２２ｃ・２２ｄに隣接して列方向に配置された行デコーダ２０ｃ・２０ｄとを備える。さらに、行デコーダ２０ａ・２０ｃおよびセンスアンプおよび列デコーダ２８に隣接して配置され、アドレス信号ＡＤを受信するプリデコーダ３０ａを備える。さらにまた、行デコーダ２０ｂ・２０ｄおよびセンスアンプおよび列デコーダ２８に隣接して配置され、アドレス信号ＡＤを受信するプリデコーダ３０ｂを備える。
センスアンプおよび列デコーダ２８は、入出力制御部４０に接続されている。さらに、バンク１８内には、メモリ制御シーケンサ４２が配置されている。負荷容量調整セル３４をデータ保持用の強誘電体メモリセル３２と同じ構造で構成することによって、ＦＲＡＭセルアレイ部２５ａ・２５ｂは、負荷容量調整アレイ部２６ａ・２６ｂを内部に含む構成を容易に実現している。また、負荷容量調整セル３４を強誘電体メモリセル３２と同じ構造にすることで、作製時のプロセスばらつきを低減することができる。ただし、これに限るものではなく、負荷容量調整セル３４を強誘電体メモリセル３２と別の構成としてもよい。
メモリ制御シーケンサ４２には、アドレス信号ＡＤ[１５：１０]、クロック信号ＣＬＫ、読出し要求信号ＲＤ、書込み要求信号ＷＲおよびリフレッシュ要求信号ＲＥＦが入力される。
メモリ制御シーケンサ４２からは、出力制御信号ＯＥ、入力制御信号ＷＥ、センスアンプ制御信号ＳＡＥ、プレート線制御信号ＰＬＣ、ワード線制御信号ＷＬＣおよびビット線容量制御信号ＢＬＣＣが出力される。
ＷＬ／ＰＬドライバ２２ａ・２２ｂからＦＲＡＭセルアレイ部２５ａに対しては、複数のワード線ＷＬＴ[１２７：０]、複数のプレート線ＰＬＴ[１２７：０]およびビット線容量制御線ＢＬＣ[２：０]が行方向に延伸されている。ビット線容量制御線ＢＬＣ[２：０]は、ＦＲＡＭセルアレイ部２５ａ内の負荷容量調整アレイ部２６ａに接続される。
同様に、ＷＬ／ＰＬドライバ２２ｃ・２２ｄからＦＲＡＭセルアレイ部２５ｂに対しては、複数のワード線ＷＬＢ[１２７：０]、複数のプレート線ＰＬＢ[１２７：０]およびビット線容量制御線ＢＬＣ[２：０]が行方向に延伸されている。ビット線容量制御線ＢＬＣ[２：０]は、ＦＲＡＭセルアレイ部２５ｂ内の負荷容量調整アレイ部２６ｂに接続される。
ＦＲＡＭセルアレイ部２５ａ内の複数のビット線ＢＬＴ[６３：０]および＃ＢＬＴ[６３：０]は、列方向に延伸され、センスアンプおよび列デコーダ２８内のセンスアンプに接続されている。
同様に、ＦＲＡＭセルアレイ部２５ｂ内の複数のビット線ＢＬＢ[６３：０] および＃ＢＬＴ[６３：０]は、列方向に延伸され、センスアンプおよび列デコーダ２８のセンスアンプに接続されている。
ＦＲＡＭセルアレイ部２５ａ・２５ｂ内には、強誘電体メモリセル３２がマトリックス状に配置され、それぞれＦＲＡＭセルアレイ部２５ａ・２５ｂ内の負荷容量調整アレイ部２６ａ・２６ｂ内には、負荷容量調整セル３４が配置されている。
行デコーダ２０ａ〜２０ｄには、プレート線制御信号ＰＬＣ、ワード線制御信号ＷＬＣおよびビット線容量制御信号ＢＬＣＣ[２：０]が入力される。
プリデコーダ３０ａから行デコーダ２０ａ・２０ｃには、行アドレス信号ＡＲ[７：０]が入力され、同様に、プリデコーダ３０ｂから行デコーダ２０ｂ・２０ｄには、行アドレス信号ＡＲ[７：０]が入力される。
入出力制御部４０には、出力制御信号ＯＥ、入力制御信号ＷＥおよび書込みデータ信号ＷＤＬ[１５：０]が入力される。
入出力制御部４０からは、読出しデータ信号ＲＤＬ[１５：０]が出力される。
図４のバンク１８の構成例２においても、ビット線ＢＬに沿う強誘電体メモリセル３２と負荷容量調整セル３４の模式的回路構成は、図３と同様に表される。強誘電体メモリセル３２に対して、負荷容量切替部３６を配置して、ビット線ＢＬの容量値を調整している。
負荷容量調整セル３４は、データ保持用の強誘電体メモリセル３２と同じ構造で構成され、メモリセルトランジスタＱMと強誘電体キャパシタＣFからなる強誘電体メモリセル３２を複数個並列接続することによって、負荷容量ＣLを得ている。
図４に示す１つのバンク１８の構成例２においては、ＦＲＡＭセルアレイ部が２つに分割された例を示したが、１つであってもよい。また、図４に示す１つのバンク１８の構成においては、１つのＦＲＡＭセルアレイ部に対して、行方向に配置される行デコーダ、ＷＬ／ＰＬドライバは２個ずつ配置された例を示したが、１つずつであってもよい。
（動作タイミングチャート）
本実施の形態に係る強誘電体メモリ装置の動作の概略を図５に示すタイミングチャートを用いて説明する。
本実施の形態に係る強誘電体メモリ装置の動作の概略を図５に示すタイミングチャートを用いて説明する。
（ａ）まず、タイミングｔ０〜ｔ１の期間Ｔ１は、通常動作状態にある。強誘電体メモリセルは、分極反転は生じず、小容量駆動のため、ランダムアクセス時の電荷量の変化ΔＱも小さい。したがって、ＤＲＡＭ動作モードによる高速の動作が可能である。データ“１”とデータ“０”の保持状態のＤＲＡＭ書込み、読出し時のランダムアクセス動作は、高速に実行可能である。
（ｂ）次に、タイミングｔ１において電源オフの制御信号を受信する。
（ｃ）次に、タイミングｔ１〜ｔ２の期間Ｔ２は、ＦＲＡＭ書込み状態にある。強誘電体メモリセルは、分極反転が生じ、大容量駆動のため、ＦＲＡＭ書込み時の電荷量の変化ΔＱも大きい。したがって、ＦＲＡＭ書込み動作モードによる中速の動作が可能である。
（ｄ）次に、タイミングｔ２〜ｔ３の期間Ｔ３は、電源オフ期間である。強誘電体メモリセルには、ＦＲＡＭ書込み動作モードにより、充電電荷によって書き込まれたデータ“１”あるいは分極反転によって書き込まれたデータ“０”が保持される。
（ｅ）次に、タイミングｔ３〜ｔ４の期間Ｔ４は、ＦＲＡＭ読出し状態にある。ＦＲＡＭ読出し動作モードにより、充電電荷によって書き込まれたデータ“１”がＤＲＡＭモードで読み出され、あるいは分極反転によって書き込まれたデータ“０”がＦＲＡＭ読出し動作モードによって読み出される。このＦＲＡＭ読出し動作モードによる読出しの場合、分極反転状態から大容量駆動により読み出される。ＦＲＡＭ読出し時の電荷量の変化ΔＱも大きい。したがって、タイミングｔ３〜ｔ４の期間Ｔ４は、ＦＲＡＭ動作モードによる中速の動作が可能である。
（ｆ）次に、タイミングｔ４以降の期間Ｔ５は、通常動作状態にある。強誘電体メモリセルは、分極反転は生じず、小容量駆動のため、電荷量の変化ΔＱも小さい。したがって、ＤＲＡＭ動作モードによる高速の動作が可能である。一方、強誘電体メモリセルは、充電電荷のみならず、残留分極電荷としてもデータを保持している状態とすることも可能である。この場合、データは不揮発化されており、かつ、ＤＲＡＭ動作モードによる読出しも可能である。
（ＤＲＡＭ読出し動作）
本実施の形態に係る強誘電体メモリ装置において、通常動作時（ＤＲＡＭ動作モード）の強誘電体メモリセルの読出し動作を、図６に示す回路構成を参照して説明する。
本実施の形態に係る強誘電体メモリ装置において、通常動作時（ＤＲＡＭ動作モード）の強誘電体メモリセルの読出し動作を、図６に示す回路構成を参照して説明する。
同一のビット線ＢＬ上に接続される強誘電体メモリセル３２は、それぞれメモリセルトランジスタＱMと強誘電体キャパシタＣF1, ＣF2, ＣF3…を備える。強誘電体キャパシタＣF1, ＣF2, ＣF3…の値は、分極反転状態を生じていない場合には小さく、分極反転状態を生じている場合には大きい。すなわち、強誘電体キャパシタのヒステリシス特性上の動作点に応じて、分極反転状態を生じている場合には蓄積電荷量が大きいため、読出し動作に時間を要する（ＦＲＡＭ読出しモード）が、分極反転状態を生じていない場合には蓄積電荷量が小さいため、高速に読出し動作が行われる（ＤＲＡＭ読出しモード）。
ＤＲＡＭ読出し動作においては、強誘電体キャパシタのヒステリシス特性上の動作点において、強誘電体キャパシタの容量が小さい部分を使用する。
プレート線ＰＬを接地レベル（ＧＮＤ）にした状態で、ワード線ＷＬをハイレベルにすると、強誘電体キャパシタＣF1に蓄積されていた電荷Ｑは、ビット線ＢＬ上に掃き出される。負荷容量切替部３６内の負荷容量調整セル３４は、ＤＲＡＭ読出し動作時においては、ビット線容量制御線ＢＬＣがローレベルにされているため働かない。
ビット線ＢＬ上に掃き出された電荷Ｑは、ビット線容量ＣBを充電し、その電位変化がセンスアンプ３８を介して増幅される。
本実施の形態に係る強誘電体メモリ装置のアクセス時間は、図７に示すように、通常動作時（ＤＲＡＭ動作モード）のアドレス信号ＡＤに対するデータ信号ＤＳの遅延時間として表される。
例えば、０．３５μｍＣＭＯＳ技術により製造した本実施の形態に係る強誘電体メモリ装置において、電源電圧を３．３Ｖで動作させた結果、通常動作時のアクセス時間は、約９．８ｎｓｅｃ程度である。従来のＦＲＡＭにおける通常動作時のアクセス時間は、約７５ｎｓｅｃ程度であることから、本実施の形態に係る強誘電体メモリ装置においては、ＳＲＡＭと同程度のアクセス時間が得られている。
ＤＲＡＭ読出し動作を、図８に示す模式的回路構成図および図９に示すヒステリシス特性上の動作説明図を用いて説明する。
ＤＲＡＭ動作モードにおいては、ビット線容量制御線ＢＬＣをローレベルにすることで、負荷容量調整セル３４の負荷容量調整トランジスタＱLがオフ状態となり、ビット線ＢＬの容量値はＣBの小容量の状態が維持される。この場合、図９に示すように、強誘電体メモリセル３２の強誘電体キャパシタは、ヒステリシス特性上の動作点ＡとＢの状態にある。すなわち、“１”が蓄積されている場合には、Ｓ＝１の状態（動作点Ａ）にある。一方、“０”が蓄積されている場合には、Ｓ＝０の状態（動作点Ｂ）にある。動作点Ａと動作点Ｂの間の電荷の変化量ΔＱは小さい。
ＤＲＡＭ動作モードにおける強誘電体キャパシタＣFの値をＣSとし、強誘電体キャパシタＣFに蓄積される電圧をＶSとすると、ΔＱ＝ＣS・ＶSの電荷量保存の法則により、ビット線ＢＬの電圧ＶB＝ΔＱ／（ＣS＋ＣB）＝ＣS・ＶS／（ＣS＋ＣB）で表される
ビット線ＢＬの電圧ＶBは、ＣSとＣBの大きさで決まる。ＣBが小さい方が信号振幅が大きくなり、高速動作に適する。
ビット線ＢＬの電圧ＶBは、ＣSとＣBの大きさで決まる。ＣBが小さい方が信号振幅が大きくなり、高速動作に適する。
（ＦＲＡＭ読出し動作）
本実施の形態に係る強誘電体メモリ装置において、ＦＲＡＭ動作モードの強誘電体メモリセルの読出し動作を、図１０に示す回路構成を参照して説明する。
本実施の形態に係る強誘電体メモリ装置において、ＦＲＡＭ動作モードの強誘電体メモリセルの読出し動作を、図１０に示す回路構成を参照して説明する。
ＦＲＡＭ読出し動作においては、強誘電体キャパシタのヒステリシス特性上の動作点において、強誘電体キャパシタの容量変化が大きい部分を使用する。
ワード線ＷＬをハイレベルにした状態で、プレート線ＰＬをハイレベルにすると、強誘電体キャパシタＣF1に蓄積されていた電荷Ｑは、ビット線ＢＬ上に掃き出される。負荷容量切替部３６内の負荷容量調整セル３４は、ＦＲＡＭ読出しモードにおいては、ビット線容量制御線ＢＬＣがハイレベルにされるため、ビット線ＢＬ上に掃き出された電荷Ｑは、増加されたビット線容量（ＣB＋ＣL）を充電し、その電位変化がセンスアンプ３８を通じて増幅される。
ＦＲＡＭ読出しモードの読出し電圧Ｖoutと負荷容量ＣLとの関係のシミュレーション結果を図１１に示す。ビット線容量がＣBのみの場合には、Ｐ０で示すように、読出し電圧Ｖoutは、約０．４０Ｖ程度である(ＤＲＡＭ読出しモード)。一方、負荷容量調整セル３４を動作させて負荷容量ＣLを加え、ビット線容量を（ＣB＋ＣL）に増加した場合には、Ｐ１で示すように、読出し電圧Ｖoutは、約０．６３Ｖ程度となり、信号量は約１．５倍に上昇している(ＦＲＡＭ読出しモード)。ＦＲＡＭ動作モードにおいては、負荷容量ＣLを調整することによって、読出し電圧Ｖoutの信号量を確保することができる。
ＦＲＡＭ読出し動作を、図１２に示す模式的回路構成図および図１３に示すヒステリシス特性上の動作説明図を用いて説明する。
ＦＲＡＭ読出し動作においては、ビット線容量制御線ＢＬＣをハイレベルにすることで、負荷容量調整セル３４の負荷容量調整トランジスタＱLがオン状態となり、ビット線ＢＬの容量値は（ＣB＋ＣL）の大容量の状態に調整される。この場合、図１３に示すように、強誘電体メモリセル３２の強誘電体キャパシタは、ヒステリシス特性上の動作点ＢとＤの状態にある。すなわち、“１”が蓄積されている場合には、Ｓ＝１の状態（動作点Ｂ）にある。一方、“０”が蓄積されている場合には、Ｓ＝０の状態（動作点Ｄ）にある。データ“１”のＦＲＡＭ読出し動作における電荷の変化量は、ΔＱLで表され、データ“０”のＦＲＡＭ読出し動作における電荷の変化量は、ΔＱSで表される。動作点Ｂと動作点Ｄの間の電荷の変化量（ΔＱL−ΔＱS）は大きい。
ＦＲＡＭ読出し動作モードにおける強誘電体キャパシタＣFの値をＣSとし、強誘電体キャパシタＣFに蓄積される電圧をＶSとすると、ΔＱ＝ＣS・ＶSの電荷量保存の法則により、
プレート線ＰＬの電圧が接地電位（ＧＮＤ）からＶDDまで上昇することにより、ΔＱ＝ＣS・ＶS＝ＣB・（ＶDD−ＶS）が成立する。したがって、強誘電体キャパシタＣFに蓄積される電圧ＶS＝ＣB・ＶDD／（ＣS＋ＣB）が成立する。ここで、負荷容量調整トランジスタＱLがオン状態となり、ビット線ＢＬの容量値は（ＣB＋ＣL）の大容量の状態に調整されることによって、ＶS＝(ＣB＋ＣL)・ＶDD／（ＣS＋ＣB＋ＣL）が成立する。
プレート線ＰＬの電圧が接地電位（ＧＮＤ）からＶDDまで上昇することにより、ΔＱ＝ＣS・ＶS＝ＣB・（ＶDD−ＶS）が成立する。したがって、強誘電体キャパシタＣFに蓄積される電圧ＶS＝ＣB・ＶDD／（ＣS＋ＣB）が成立する。ここで、負荷容量調整トランジスタＱLがオン状態となり、ビット線ＢＬの容量値は（ＣB＋ＣL）の大容量の状態に調整されることによって、ＶS＝(ＣB＋ＣL)・ＶDD／（ＣS＋ＣB＋ＣL）が成立する。
ＦＲＡＭ読出し動作モードにおいては、強誘電体キャパシタＣFに電圧を印加して、出力電荷の差を見ることによって、読出し動作が実施される。強誘電体キャパシタＣFに十分な電圧を印加するには、大きなビット線容量ＣBが必要であり、負荷容量調整トランジスタＱLがオン状態となり、ビット線ＢＬの容量値を（ＣB＋ＣL）の大容量の状態に調整することによって、大きなビット線容量を確保することができる。
（リフレッシュ動作）
本実施の形態に係る強誘電体メモリ装置において、強誘電体メモリセルのリフレッシュ動作を図１４に示す回路構成および図１５（ａ）に示す動作波形を用いて説明する。また、充電電荷でのみデータを保持する強誘電体メモリセルのヒステリシス特性上の動作は、図１５（ｂ）に示すように表され、データ書込み動作時（ＦＲＡＭ動作モード）のヒステリシス特性上の動作は、図１５（ｃ）および図１５（ｄ）に示すように表され、充電電荷および残留分極電荷の両方でデータを保持するヒステリシス特性上の動作は、図１５（ｅ）に示すように表される。
本実施の形態に係る強誘電体メモリ装置において、強誘電体メモリセルのリフレッシュ動作を図１４に示す回路構成および図１５（ａ）に示す動作波形を用いて説明する。また、充電電荷でのみデータを保持する強誘電体メモリセルのヒステリシス特性上の動作は、図１５（ｂ）に示すように表され、データ書込み動作時（ＦＲＡＭ動作モード）のヒステリシス特性上の動作は、図１５（ｃ）および図１５（ｄ）に示すように表され、充電電荷および残留分極電荷の両方でデータを保持するヒステリシス特性上の動作は、図１５（ｅ）に示すように表される。
（ａ）まず、タイミングｔ０〜ｔ１の期間Ｔ１は、データ保持状態を示す。データ“１”の蓄積状態は、ヒステリシス特性上、ＶDDが印加された動作点Ａにある。一方、データ“０”の蓄積状態は、ヒステリシス特性上、接地電位ＧＮＤが印加された動作点Ｂにある。
（ｂ）次に、タイミングｔ１〜ｔ２の期間Ｔ２は、ＤＲＡＭ読出し動作を示す。プレート線ＰＬの電位を接地レベルの状態で、ワード線ＷＬにハイレベルの電圧を印加すると、ヒステリシス特性上、動作点Ａにあるデータ“１”の蓄積状態および動作点Ｂにあるデータ“０”の蓄積状態に応じて、タイミングｔ１〜ｔ２の期間Ｔ１に示すように、ビット線ＢＬ上に微小な電位変化が発生する。
（ｃ）次に、タイミングｔ２〜ｔ３の期間Ｔ３は、ＦＲＡＭ動作モードのデータ書込み動作を示す。図１４に示すように、ワード線ＷＬにハイレベルの電圧を印加した状態で、プレート線ＰＬにハイレベルの電圧ＶDDを印加すると、データ“１”の状態は、電圧ＶDDが印加された動作点Ａから、ＧＮＤレベルの動作点Ｂにシフトする。一方、データ“０”の状態は、ＧＮＤレベルの動作点Ｂから、負電圧−ＶDDが印加された動作点Ｃにシフトする。動作点Ａから動作点Ｂへのシフトの場合には、ＤＲＡＭ書込みモードに相当し強誘電体メモリセルのキャパシタは小さいため、電位変化は小さく、電荷の変化量も小さく、高速動作が可能である。一方、動作点Ｂから動作点Ｃへのシフトの場合には、ＦＲＡＭ書込みモードに相当し強誘電体メモリセルのキャパシタは大きいため、電位変化は大きく、電荷の変化量も大きく、データ書込みに時間を要する。
（ｄ）次に、タイミングｔ３〜ｔ４の期間Ｔ４も、ＦＲＡＭ動作モードのデータ書込み動作状態を示す。図１５（ａ）に示すように、ワード線ＷＬにハイレベルの電圧を印加した状態で、プレート線ＰＬに印加されたハイレベルの電圧ＶDDをＧＮＤの戻すと、図１５（ｄ）に示すように、データ“１”の状態は、ＧＮＤレベルの動作点Ｂから、電圧ＶDDが印加された動作点Ａにシフトする。一方、データ“０”の状態は、負電圧−ＶDDが印加された動作点Ｃから、ＧＮＤレベルの動作点Ｄにシフトする。動作点Ｂから動作点Ａへのシフトの場合には、強誘電体メモリセルのキャパシタは小さいため、電位変化は小さく、電荷の変化量も小さく、高速動作が可能である。一方、動作点Ｃから動作点Ｄへのシフトの場合も、強誘電体メモリセルのキャパシタは小さいため、電位変化は小さく、電荷の変化量も小さく、高速動作が可能である。
（ｅ）次に、タイミングｔ４〜ｔ５の期間Ｔ５は、データ保持状態を示す。データ“１”の蓄積状態は、強誘電体メモリセルのヒステリシス特性上、ＶDDが印加された動作点Ａにある。一方、データ“０”の蓄積状態は、強誘電体メモリセルのヒステリシス特性上、接地電位ＧＮＤが印加された動作点Ｄにある。
このように、タイミングｔ０〜ｔ１の期間Ｔ１は、充電電荷でのみデータ保持を可能としていたのに対して、タイミングｔ４〜ｔ５の期間Ｔ５は、充電電荷および残留分極電荷の両方でデータ保持を可能としている。充電電荷として保持しているデータのリフレッシュを行いつつ、残留分極としてもデータを保持している状態にしている。
（強誘電体メモリ装置の１バンクの動作タイミングチャート）
本実施の形態に係る強誘電体メモリ装置の１つのバンクとして、図４に示されたバンクの構成例２の動作タイミングチャートは、図１６に示すように表される。
本実施の形態に係る強誘電体メモリ装置の１つのバンクとして、図４に示されたバンクの構成例２の動作タイミングチャートは、図１６に示すように表される。
―データ保持―
（ａ）まず、タイミングｔ０〜ｔ１の期間Ｕ１は、通常動作時のデータ保持状態を示す。図１５（ｂ）に示したように、データ“１”の蓄積状態は、ヒステリシス特性上、ＶDDが印加された動作点Ａにある。一方、データ“０”の蓄積状態は、強誘電体メモリセルのヒステリシス特性上、接地電位ＧＮＤが印加された動作点Ｂにある。
（ａ）まず、タイミングｔ０〜ｔ１の期間Ｕ１は、通常動作時のデータ保持状態を示す。図１５（ｂ）に示したように、データ“１”の蓄積状態は、ヒステリシス特性上、ＶDDが印加された動作点Ａにある。一方、データ“０”の蓄積状態は、強誘電体メモリセルのヒステリシス特性上、接地電位ＧＮＤが印加された動作点Ｂにある。
―ＤＲＡＭ読出し動作―
タイミングｔ１〜ｔ５の期間Ｕ２において、ＤＲＡＭ動作モードのデータ読出し動作を実線で示す。
タイミングｔ１〜ｔ５の期間Ｕ２において、ＤＲＡＭ動作モードのデータ読出し動作を実線で示す。
（ｂ）タイミングｔ１において、アドレス信号ＡＤが投入され、同時に読出し要求信号ＲＤがハイレベルとなる。
（ｃ）次に、タイミングｔ２において、ワード線制御信号ＷＬＣがオンになり、ワード線ＷＬの電位がハイレベルとなる。ここで、プレート線ＰＬの電位は接地レベルであり、ワード線ＷＬにハイレベルの電圧を印加することで、ヒステリシス特性上、ＶDDが印加された動作点Ａにあるデータ“１”の蓄積状態および接地電位ＧＮＤが印加された動作点Ｂにあるデータ“０”の蓄積状態に応じて、タイミングｔ２〜ｔ３の期間の実線で示すように、ビット線ＢＬ,ＢＬ＃上に微小な電位変化が発生する。
（ｄ）次に、タイミングｔ３において、センスアンプ制御信号ＳＡＥがオンになると、センスアンプのラッチアップ動作によって、ビット線ＢＬ,ＢＬ＃の電位は、電圧レベルが確定する。ビット線ＢＬ＃上に現れる電圧は、参照電圧である。
（ｅ）次に、タイミングｔ４において、出力制御信号ＯＥがオンになると、読出しデータ信号ＲＤＬが、図４の入出力制御部４０から出力される。
―ＤＲＡＭ書込み動作―
タイミングｔ１〜ｔ５の期間Ｕ２において、ＤＲＡＭ動作モードのデータ書込み動作を点線で示す。
タイミングｔ１〜ｔ５の期間Ｕ２において、ＤＲＡＭ動作モードのデータ書込み動作を点線で示す。
（ｆ）タイミングｔ１において、アドレス信号ＡＤが投入され、同時に読出し書込み要求信号ＷＲがハイレベルとなる。
（ｇ）次に、タイミングｔ２において、入力制御信号ＷＥがオンになり、ワード線制御信号ＷＬＣがオンになり、ワード線ＷＬの電位がハイレベルとなる。ここで、プレート線ＰＬの電位は接地レベルであり、ワード線ＷＬにハイレベルの電圧を印加することで、タイミングｔ２〜ｔ３の期間に点線で示すように、ＤＲＡＭ書込み動作によって、ビット線ＢＬ,ＢＬ＃上に大きな電位変化が発生する。
（ｈ）次に、タイミングｔ３において、センスアンプ制御信号ＳＡＥがオンになると、センスアンプのラッチアップ動作によって、ビット線ＢＬ,ＢＬ＃の電位は、電圧レベルが確定する。ビット線ＢＬ＃上に現れる電圧は、参照電圧である。
―ＦＲＡＭ動作モードのデータリフレッシュ動作―
タイミングｔ６〜ｔ１３の期間Ｕ３は、ＦＲＡＭ動作モードのデータリフレッシュ動作を示す。
タイミングｔ６〜ｔ１３の期間Ｕ３は、ＦＲＡＭ動作モードのデータリフレッシュ動作を示す。
（ｉ）タイミングｔ６において、リフレッシュ要求信号ＲＥＦがオンになる。
（ｊ）次に、タイミングｔ７において、ワード線制御信号ＷＬＣがオンになり、ワード線ＷＬの電位がハイレベルとなる。ここで、プレート線ＰＬの電位は接地レベルであり、ワード線ＷＬにハイレベルの電圧を印加することで、タイミングｔ７〜ｔ８の期間に示すように、ビット線ＢＬ,ＢＬ＃上に微小な電位変化が発生する。
（ｋ）次に、タイミングｔ８において、センスアンプ制御信号ＳＡＥがオンになると、センスアンプのラッチアップ動作によって、ビット線ＢＬ,ＢＬ＃の電位は、電圧レベルが確定する。ビット線ＢＬ＃上に現れる電圧は、参照電圧である。
（ｌ）タイミングｔ９〜ｔ１１の期間は、ＦＲＡＭ動作モードのデータ書込み動作を示す。図１５（ｃ）に示したように、ワード線ＷＬにハイレベルの電圧を印加した状態で、プレート線ＰＬにハイレベルの電圧ＶDDを印加すると、データ“１”の状態は、電圧ＶDDが印加された動作点Ａから、ＧＮＤレベルの動作点Ｂにシフトする。一方、データ“０”の状態は、ＧＮＤレベルの動作点Ｂから、負電圧−ＶDDが印加された動作点Ｃにシフトする。
（ｍ）次に、タイミングｔ１１〜ｔ１３の期間も、ＦＲＡＭ動作モードのデータ書込み動作を示す。図１５（ｄ）に示したように、ワード線ＷＬにハイレベルの電圧を印加した状態で、プレート線ＰＬに印加されたハイレベルの電圧ＶDDをＧＮＤの戻すと、データ“１”の状態は、ＧＮＤレベルの動作点Ｂから、電圧ＶDDが印加された動作点Ａにシフトする。一方、データ“０”の状態は、負電圧−ＶDDが印加された動作点Ｃから、ＧＮＤレベルの動作点Ｄにシフトする。
―データ保持および電源遮断期間―
タイミングｔ１３〜ｔ１５の期間は、データ保持状態を示す。図１５（ｅ）に示したように、データ“１”の蓄積状態は、ヒステリシス特性上、ＶDDが印加された動作点Ａにある。一方、データ“０”の蓄積状態は、ヒステリシス特性上、接地電位ＧＮＤが印加された動作点Ｄにある。タイミングｔ１３〜ｔ１５のうち電源投入している期間は、充電電荷および残留分極電荷の両方でデータ保持を可能としている。データをリフレッシュしつつ、残留分極としてデータ書込み動作を行っている。尚、タイミングｔ１４〜ｔ１５の間の期間Ｕ４は、電源遮断期間に相当する。
タイミングｔ１３〜ｔ１５の期間は、データ保持状態を示す。図１５（ｅ）に示したように、データ“１”の蓄積状態は、ヒステリシス特性上、ＶDDが印加された動作点Ａにある。一方、データ“０”の蓄積状態は、ヒステリシス特性上、接地電位ＧＮＤが印加された動作点Ｄにある。タイミングｔ１３〜ｔ１５のうち電源投入している期間は、充電電荷および残留分極電荷の両方でデータ保持を可能としている。データをリフレッシュしつつ、残留分極としてデータ書込み動作を行っている。尚、タイミングｔ１４〜ｔ１５の間の期間Ｕ４は、電源遮断期間に相当する。
―ＦＲＡＭ動作モードのデータ読出し動作―
タイミングｔ１５〜ｔ２１の間の期間Ｕ５は、ＦＲＡＭ動作モードのデータ読出し動作を示す。
タイミングｔ１５〜ｔ２１の間の期間Ｕ５は、ＦＲＡＭ動作モードのデータ読出し動作を示す。
（ｎ）タイミングｔ１５において、読出し要求信号ＲＤがハイレベルとなる。
（ｏ）次に、タイミングｔ１６において、ワード線制御信号ＷＬＣがオンになり、プレート線制御信号ＰＬＣがオンになり、ワード線ＷＬの電位がハイレベルとなる。同時に、ビット線容量制御信号ＢＬＣＣがオンになり、ビット線容量制御線ＢＬＣの電位がハイレベルとなる。ワード線ＷＬにハイレベルの電圧を印加した状態で、ビット線容量制御線ＢＬＣにハイレベルの電圧を印加することで、負荷容量調整トランジスタＱLがオンされ、ビット線ＢＬの容量は、ＣB＋ＣLになる。
（ｐ）次に、タイミングｔ１７において、ワード線ＷＬにハイレベルの電圧を印加した状態で、プレート線ＰＬの電位をハイレベルにすると、タイミングｔ１７〜ｔ１８の期間に示すように、ビット線ＢＬ,ＢＬ＃上に微小な電位変化が発生する。
（ｑ）次に、タイミングｔ１８において、センスアンプ制御信号ＳＡＥがオンになると、センスアンプのラッチアップ動作によって、ビット線ＢＬ,ＢＬ＃の電位は、電圧レベルが確定する。ビット線ＢＬ＃上に現れる電圧は、参照電圧である。
―データ保持―
（ｒ）タイミングｔ２１以降の期間は、通常動作時のデータ保持状態を示す。タイミングｔ０〜ｔ１の期間Ｕ１と同様に、データ“１”の蓄積状態は、ヒステリシス特性上、ＶDDが印加された動作点Ａにある。一方、データ“０”の蓄積状態は、強誘電体メモリセルのヒステリシス特性上、接地電位ＧＮＤが印加された動作点Ｂにある。
（ｒ）タイミングｔ２１以降の期間は、通常動作時のデータ保持状態を示す。タイミングｔ０〜ｔ１の期間Ｕ１と同様に、データ“１”の蓄積状態は、ヒステリシス特性上、ＶDDが印加された動作点Ａにある。一方、データ“０”の蓄積状態は、強誘電体メモリセルのヒステリシス特性上、接地電位ＧＮＤが印加された動作点Ｂにある。
本発実施の形態によれば、ＢＬ上に負荷容量調整セルを設け、ＤＲＡＭモードとＦＲＡＭモードとでＢＬ上の容量を別個に設定することで、ＤＲＡＭモードでのＢＬ容量軽減化による高速化と、ＦＲＡＭモードでのＢＬ容量確保を両立することができる。
本発実施の形態によれば、通常動作時には、高速動作のため容量負荷が小さいＤＲＡＭ動作モードで動作させ、電源オン/オフ時には、電源オフ期間のデータ保持のためＦＲＡＭ動作モードで動作させることができる。
本発実施の形態によれば、負荷容量調整セルはデータ保持用の強誘電体メモリセルと同じ構造で構成可能であり、ＦＲＡＭモード時のみアクセストランジスタを介してＢＬに接続するため、構成を簡単化することができる。
また、本発実施の形態によれば、電源遮断時に発生するデータ退避（ＦＲＡＭモード書込み）時間短縮のため、通常動作（ＤＲＡＭモード）時のリフレッシュサイクルにおいて、対象となる強誘電体メモリセルを、充電電荷のみならず、残留分極電荷としてもデータを保持している状態とするため、データは不揮発化されており、かつ、ＤＲＡＭモードでの読出しも可能である。この場合、例えばリフレッシュサイクルを１０ｍ秒とすると、１秒間の分極反転の回数は、１０2回となる。したがって、３年間が約１０8秒であるので、リフレッシュ時に分極反転を行っても、耐久性に問題はない。
また、本発実施の形態によれば、リフレッシュサイクル後の強誘電体メモリセルに対して、ＤＲＡＭモード読出し/書込みが行われると、その強誘電体メモリセルは充電電荷でのみデータを保持している状態となるが、強誘電体メモリ装置内へのデータアクセス箇所は、局所部分に集中する傾向があり、リフレッシュサイクル後にＤＲＡＭモード読出しがかかる確率は低いため、実際に電源遮断時にデータ退避を行う強誘電体メモリセルは局所部分のみに限定でき、全強誘電体メモリセルデータ退避と比較して、大幅な高速化を図ることができる。
したがって、本発実施の形態によれば、ＳＲＡＭと同程度の動作速度の高速化が図ることができる。
また、本発実施の形態によれば、電源遮断時のデータ退避処理の高速化を図ることができる。
また、本発実施の形態によれば、毎回分極反転行うＦＲＡＭと比較して、分極反転回数を低減して、強誘電体デバイスの特性劣化を抑制することができる。
[その他の実施の形態]
上記のように、本発明は第１の実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
上記のように、本発明は第１の実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
このように、本発明はここでは記載していない様々な実施の形態などを含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
本発明の実施の形態に係る強誘電体メモリ装置は、不揮発性メモリ、ＬＳＩ混載（エンベデッド）メモリなど幅広い分野に適用可能である。
１０…強誘電体メモリ装置
１４…周辺回路部
１６…ＳＲＡＭインタフェース（Ｉ／Ｆ）部
１８,１８11,１８12,…,１８n1,１８n2…バンク（Bank）
２０ａ,２０ｂ,２０ｃ,２０ｄ…行デコーダ
２２,２２ａ,２２ｂ,２２ｃ,２２ｄ…ＷＬ／ＰＬドライバ
２４ａ,２４ｂ,２５ａ,２５ｂ…ＦＲＡＭセルアレイ部
２６…負荷容量調整アレイ部
２８…センスアンプおよび列デコーダ
３０…プリデコーダ
３２…強誘電体メモリセル
３４…負荷容量調整セル
３６…負荷容量切替部
３８…センスアンプ（ＳＡ）
４０…入出力制御部（ＩＯ）
４２…メモリ制御シーケンサ
ＢＬＣ…ビット線容量制御線
ＣF,ＣF1,ＣF2,ＣF3…強誘電体キャパシタ
ＣS…強誘電体キャパシタＣFの値
ＣB…ビット線容量
ＣL…負荷容量
ＶS…強誘電体キャパシタＣFに蓄積される電圧
ＶB…ビット線ＢＬの電圧
ＢＬ,＃ＢＬ,ＢＬＴ,ＢＬＢ…ビット線
ＷＬ,ＷＬＴ,ＷＬＢ…ワード線
ＰＬ,ＰＬＴ,ＰＬＢ…プレート線
ＡＤ…アドレス信号
ＤＳ…データ信号
ＡＲ…行アドレス信号
ＡＣ…列アドレス信号
ＲＤＬ…読出しデータ信号
ＷＤＬ…書込みデータ信号
ＷＬＣ…ワード線制御信号
ＰＬＣ…プレート線制御信号
ＢＬＣＣ…ビット線容量制御信号
ＳＡＥ…センスアンプ制御信号
ＯＥ…出力制御信号
ＷＥ…入力制御信号
ＲＤ…読出し要求信号
ＷＲ…書込み要求信号
ＲＥＦ…リフレッシュ要求信号
ＣＬＫ…クロック信号
１４…周辺回路部
１６…ＳＲＡＭインタフェース（Ｉ／Ｆ）部
１８,１８11,１８12,…,１８n1,１８n2…バンク（Bank）
２０ａ,２０ｂ,２０ｃ,２０ｄ…行デコーダ
２２,２２ａ,２２ｂ,２２ｃ,２２ｄ…ＷＬ／ＰＬドライバ
２４ａ,２４ｂ,２５ａ,２５ｂ…ＦＲＡＭセルアレイ部
２６…負荷容量調整アレイ部
２８…センスアンプおよび列デコーダ
３０…プリデコーダ
３２…強誘電体メモリセル
３４…負荷容量調整セル
３６…負荷容量切替部
３８…センスアンプ（ＳＡ）
４０…入出力制御部（ＩＯ）
４２…メモリ制御シーケンサ
ＢＬＣ…ビット線容量制御線
ＣF,ＣF1,ＣF2,ＣF3…強誘電体キャパシタ
ＣS…強誘電体キャパシタＣFの値
ＣB…ビット線容量
ＣL…負荷容量
ＶS…強誘電体キャパシタＣFに蓄積される電圧
ＶB…ビット線ＢＬの電圧
ＢＬ,＃ＢＬ,ＢＬＴ,ＢＬＢ…ビット線
ＷＬ,ＷＬＴ,ＷＬＢ…ワード線
ＰＬ,ＰＬＴ,ＰＬＢ…プレート線
ＡＤ…アドレス信号
ＤＳ…データ信号
ＡＲ…行アドレス信号
ＡＣ…列アドレス信号
ＲＤＬ…読出しデータ信号
ＷＤＬ…書込みデータ信号
ＷＬＣ…ワード線制御信号
ＰＬＣ…プレート線制御信号
ＢＬＣＣ…ビット線容量制御信号
ＳＡＥ…センスアンプ制御信号
ＯＥ…出力制御信号
ＷＥ…入力制御信号
ＲＤ…読出し要求信号
ＷＲ…書込み要求信号
ＲＥＦ…リフレッシュ要求信号
ＣＬＫ…クロック信号
Claims (5)
- 列方向に配置された複数のビット線と、
前記ビット線に直交し、行方向に配置された複数のワード線と、
前記ビット線に直交し、行方向に配置された複数のプレート線と、
前記ビット線に直交し、行方向に配置されたビット線制御線と、
前記複数のビット線と前記複数のワード線および前記プレート線の交差部に配置され、一方の電極を前記プレート線に接続された強誘電体キャパシタと、前記強誘電体キャパシタの他方の電極にソース,前記ビット線にドレイン,前記ワード線にゲートを接続されたメモリセルトランジスタからなる強誘電体メモリセルと、
前記複数のビット線と前記ビット線制御線の交差部に配置され、一方の電極を接地電位に接続された負荷容量と、前記負荷容量の他方の電極にソース,前記ビット線にドレイン,前記ビット線制御線にゲートを接続された負荷容量調整トランジスタからなる負荷容量調整セルと
を備え、
前記強誘電体キャパシタは、少なくとも１つの強誘電体薄膜を備え、
前記強誘電体メモリセル内のデータは、前記強誘電体キャパシタに充電される電荷、あるいは、前記強誘電体薄膜内部の残留分極電荷によって保持され、
前記負荷容量調整セルは、前記強誘電体メモリセル内のデータを読み出す際、前記強誘電体キャパシタに充電される充電電荷で保持される場合と、前記強誘電体薄膜内部の残留分極電荷によって保持される場合とで、前記ビット線の容量を切り換えることを特徴とする強誘電体メモリ装置。 - 前記強誘電体メモリセルが接続される前記ビット線の容量を調整することを特徴とする請求項１に記載の強誘電体メモリ装置。
- 前記強誘電体キャパシタに充電される充電電荷で保持される場合、リフレッシュ動作時に、前記強誘電体薄膜内部の残留分極電荷としてもデータを保持することを特徴とする請求項１に記載の強誘電体メモリ装置。
- 電源遮断後に、前記強誘電体薄膜内部の残留分極電荷としてデータを保持していないメモリセルに対して、前記強誘電体薄膜内部の残留分極電荷としてデータを保持することを特徴とする請求項１に記載の強誘電体メモリ装置。
- 電源投入後に、前記強誘電体薄膜内部の残留分極電荷としてデータを保持しているメモリセルに対し、前記強誘電体キャパシタに充電される充電電荷としてデータを保持することを特徴とする請求項１に記載の強誘電体メモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008048174A JP5162276B2 (ja) | 2008-02-28 | 2008-02-28 | 強誘電体メモリ装置 |
| US12/918,396 US8194432B2 (en) | 2008-02-28 | 2009-01-08 | Ferroelectric memory device for adjusting the capacitor of a bit line |
| PCT/JP2009/050150 WO2009107409A1 (ja) | 2008-02-28 | 2009-01-08 | 強誘電体メモリ装置 |
| CN200980106654.XA CN101960531B (zh) | 2008-02-28 | 2009-01-08 | 铁电存储器装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008048174A JP5162276B2 (ja) | 2008-02-28 | 2008-02-28 | 強誘電体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009205757A JP2009205757A (ja) | 2009-09-10 |
| JP5162276B2 true JP5162276B2 (ja) | 2013-03-13 |
Family
ID=41015815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008048174A Expired - Fee Related JP5162276B2 (ja) | 2008-02-28 | 2008-02-28 | 強誘電体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8194432B2 (ja) |
| JP (1) | JP5162276B2 (ja) |
| CN (1) | CN101960531B (ja) |
| WO (1) | WO2009107409A1 (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103165172B (zh) * | 2011-12-09 | 2015-08-05 | 中国科学院微电子研究所 | 混合存储器件及其控制方法、制备方法 |
| US9337210B2 (en) | 2013-08-12 | 2016-05-10 | Micron Technology, Inc. | Vertical ferroelectric field effect transistor constructions, constructions comprising a pair of vertical ferroelectric field effect transistors, vertical strings of ferroelectric field effect transistors, and vertical strings of laterally opposing pairs of vertical ferroelectric field effect transistors |
| US9276134B2 (en) | 2014-01-10 | 2016-03-01 | Micron Technology, Inc. | Field effect transistor constructions and memory arrays |
| US9263577B2 (en) | 2014-04-24 | 2016-02-16 | Micron Technology, Inc. | Ferroelectric field effect transistors, pluralities of ferroelectric field effect transistors arrayed in row lines and column lines, and methods of forming a plurality of ferroelectric field effect transistors |
| CN105097010B (zh) * | 2014-05-16 | 2018-03-16 | 华为技术有限公司 | 一种铁电存储器 |
| US9472560B2 (en) * | 2014-06-16 | 2016-10-18 | Micron Technology, Inc. | Memory cell and an array of memory cells |
| US9159829B1 (en) | 2014-10-07 | 2015-10-13 | Micron Technology, Inc. | Recessed transistors containing ferroelectric material |
| US9276092B1 (en) | 2014-10-16 | 2016-03-01 | Micron Technology, Inc. | Transistors and methods of forming transistors |
| US9305929B1 (en) | 2015-02-17 | 2016-04-05 | Micron Technology, Inc. | Memory cells |
| US9853211B2 (en) | 2015-07-24 | 2017-12-26 | Micron Technology, Inc. | Array of cross point memory cells individually comprising a select device and a programmable device |
| US10134982B2 (en) | 2015-07-24 | 2018-11-20 | Micron Technology, Inc. | Array of cross point memory cells |
| US10283181B2 (en) * | 2016-03-01 | 2019-05-07 | Texas Instruments Incorporated | Time tracking circuit for FRAM |
| US10049713B2 (en) * | 2016-08-24 | 2018-08-14 | Micron Technology, Inc. | Full bias sensing in a memory array |
| WO2018044510A1 (en) | 2016-08-31 | 2018-03-08 | Micron Technology, Inc. | Apparatuses and methods including two transistor-one capacitor memory and for accessing same |
| EP3507805B1 (en) | 2016-08-31 | 2025-10-01 | Micron Technology, Inc. | Apparatuses and methods including ferroelectric memory and for operating ferroelectric memory |
| KR102188490B1 (ko) | 2016-08-31 | 2020-12-09 | 마이크론 테크놀로지, 인크. | 강유전체 메모리를 포함하며 강유전체 메모리에 액세스하기 위한 장치 및 방법 |
| EP3507804A4 (en) | 2016-08-31 | 2020-07-15 | Micron Technology, INC. | FERROELECTRIC MEMORY CELLS |
| WO2018125024A1 (en) * | 2016-12-26 | 2018-07-05 | Intel Corporation | One transistor and one three-dimensional ferroelectric capacitor memory cell |
| US10396145B2 (en) | 2017-01-12 | 2019-08-27 | Micron Technology, Inc. | Memory cells comprising ferroelectric material and including current leakage paths having different total resistances |
| US10153020B1 (en) * | 2017-06-09 | 2018-12-11 | Micron Technology, Inc. | Dual mode ferroelectric memory cell operation |
| US10867675B2 (en) * | 2017-07-13 | 2020-12-15 | Micron Technology, Inc. | Apparatuses and methods for memory including ferroelectric memory cells and dielectric memory cells |
| US10529410B2 (en) | 2017-12-18 | 2020-01-07 | Micron Technology, Inc. | Techniques for accessing an array of memory cells to reduce parasitic coupling |
| US10762944B2 (en) | 2017-12-18 | 2020-09-01 | Micron Technology, Inc. | Single plate configuration and memory array operation |
| US10667621B2 (en) | 2018-04-19 | 2020-06-02 | Micron Technology, Inc. | Multi-stage memory sensing |
| US11355504B2 (en) | 2018-05-31 | 2022-06-07 | Intel Corporation | Anti-ferroelectric capacitor memory cell |
| US11502103B2 (en) | 2018-08-28 | 2022-11-15 | Intel Corporation | Memory cell with a ferroelectric capacitor integrated with a transtor gate |
| US11450675B2 (en) | 2018-09-14 | 2022-09-20 | Intel Corporation | One transistor and one ferroelectric capacitor memory cells in diagonal arrangements |
| US11170834B2 (en) | 2019-07-10 | 2021-11-09 | Micron Technology, Inc. | Memory cells and methods of forming a capacitor including current leakage paths having different total resistances |
| US11017831B2 (en) | 2019-07-15 | 2021-05-25 | Micron Technology, Inc. | Ferroelectric memory cell access |
| US11980037B2 (en) | 2020-06-19 | 2024-05-07 | Intel Corporation | Memory cells with ferroelectric capacitors separate from transistor gate stacks |
| CN111833934B (zh) * | 2020-07-30 | 2022-02-15 | 无锡拍字节科技有限公司 | 一种存算一体铁电存储器及其运行方法 |
| CN114695364A (zh) * | 2020-12-28 | 2022-07-01 | 光华临港工程应用技术研发(上海)有限公司 | 一种记忆装置及制造方法 |
| CN116648750A (zh) * | 2021-01-29 | 2023-08-25 | 华为技术有限公司 | 铁电存储器及存储设备 |
| US12471289B2 (en) | 2021-12-22 | 2025-11-11 | Intel Corporation | Diagonal memory with vertical transistors and wrap-around control lines |
| US12471334B2 (en) | 2022-02-22 | 2025-11-11 | Intel Corporation | Integrated circuit devices with angled transistors formed based on angled wafers |
| WO2023249625A1 (en) | 2022-06-22 | 2023-12-28 | Intel Corporation | Integrated circuit devices with angled transistors and angled routing tracks |
| EP4548723A1 (en) | 2022-06-29 | 2025-05-07 | Intel Corporation | Memory arrays with backside components and angled transistors |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2930168B2 (ja) * | 1992-10-09 | 1999-08-03 | シャープ株式会社 | 強誘電体メモリ装置の駆動方法 |
| US5381364A (en) | 1993-06-24 | 1995-01-10 | Ramtron International Corporation | Ferroelectric-based RAM sensing scheme including bit-line capacitance isolation |
| US5572459A (en) * | 1994-09-16 | 1996-11-05 | Ramtron International Corporation | Voltage reference for a ferroelectric 1T/1C based memory |
| JPH08203266A (ja) | 1995-01-27 | 1996-08-09 | Nec Corp | 強誘電体メモリ装置 |
| EP1325500B1 (en) * | 2000-09-25 | 2005-12-28 | Symetrix Corporation | Ferroelectric memory and method of operating same |
| JP3981354B2 (ja) * | 2003-12-12 | 2007-09-26 | 松下電器産業株式会社 | 強誘電体メモリ装置 |
| JP2005332513A (ja) * | 2004-05-21 | 2005-12-02 | Matsushita Electric Ind Co Ltd | 強誘電体記憶装置及びその読み出し方法 |
| KR100621766B1 (ko) * | 2004-08-09 | 2006-09-13 | 삼성전자주식회사 | 강유전체 메모리에서의 레퍼런스 전압 발생장치 및 그의구동방법 |
| JP5189887B2 (ja) * | 2008-04-28 | 2013-04-24 | ローム株式会社 | 強誘電体メモリ装置およびその動作方法 |
-
2008
- 2008-02-28 JP JP2008048174A patent/JP5162276B2/ja not_active Expired - Fee Related
-
2009
- 2009-01-08 WO PCT/JP2009/050150 patent/WO2009107409A1/ja not_active Ceased
- 2009-01-08 CN CN200980106654.XA patent/CN101960531B/zh not_active Expired - Fee Related
- 2009-01-08 US US12/918,396 patent/US8194432B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN101960531B (zh) | 2014-09-10 |
| CN101960531A (zh) | 2011-01-26 |
| WO2009107409A1 (ja) | 2009-09-03 |
| US20100321975A1 (en) | 2010-12-23 |
| US8194432B2 (en) | 2012-06-05 |
| JP2009205757A (ja) | 2009-09-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5162276B2 (ja) | 強誘電体メモリ装置 | |
| JP3590115B2 (ja) | 半導体メモリ | |
| JP3856424B2 (ja) | 半導体記憶装置 | |
| CN102956262B (zh) | 静态ram | |
| JPH08203266A (ja) | 強誘電体メモリ装置 | |
| JP2001319472A (ja) | 半導体記憶装置 | |
| JP5189887B2 (ja) | 強誘電体メモリ装置およびその動作方法 | |
| JP2009070480A (ja) | 半導体記憶装置 | |
| CN115171750A (zh) | 存储器及其访问方法、电子设备 | |
| CN102081962B (zh) | 一种增益单元eDRAM单元、存储器及操作方法 | |
| JP5068615B2 (ja) | 半導体装置 | |
| US7280384B2 (en) | Semiconductor memory device | |
| US7012831B2 (en) | Semiconductor memory device | |
| CN101908370B (zh) | 位线合并的增益单元eDRAM单元及存储器 | |
| JP3717097B2 (ja) | 強誘電体メモリ | |
| US7054181B2 (en) | Non-volatile ferroelectric cell array block having hierarchy transfer sensing architecture | |
| US20050117379A1 (en) | Nonvolatile ferroelectric memory device having power control function | |
| KR100351189B1 (ko) | 비트 라인들, 워드 라인들 및 플레이트 라인들을 구비하는집적 메모리 및 메모리 동작 방법 | |
| KR101171254B1 (ko) | 비트라인 센스앰프 제어 회로 및 이를 구비하는 반도체 메모리 장치 | |
| TW202119416A (zh) | 記憶體寫入裝置及方法 | |
| CN112786090B (zh) | 储存器写入装置及方法 | |
| JP3365404B2 (ja) | 半導体装置および電子機器 | |
| JP2026051787A (ja) | 半導体記憶装置 | |
| KR100526890B1 (ko) | 강유전체 메모리 장치 및 그에 따른 제어방법 | |
| JP2002157875A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110217 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120918 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121112 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121204 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121217 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 5162276 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151221 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |