JP5162807B2

JP5162807B2 - 電気光学装置及び電子機器

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Publication number: JP5162807B2
Application number: JP2004244833A
Authority: JP
Inventors: 貴士宮澤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-08-29
Filing date: 2004-08-25
Publication date: 2013-03-13
Anticipated expiration: 2024-08-25
Also published as: JP2005099772A

Description

本発明は、電気光学装置などの電子装置、電気光学装置の駆動方法および電子機器に係り、特に、画素回路に電圧を供給する電源線の共通化に関する。

近年、有機ＥＬ（Electronic Luminescence）素子を用いたディスプレイが注目されている。有機ＥＬ素子は、自己を流れる駆動電流に応じて輝度が設定される電流駆動型素子の一つである。有機ＥＬ素子を用いた画素へのデータ書込方式には、電流プログラム方式と電圧プログラム方式とがある。電流プログラム方式は、データ線へのデータの供給を電流ベースで行う方式であり、電圧プログラム方式は、データ線へのデータの供給が電圧ベースで行う方式である。

本発明の目的の一つは、電気光学素子やトランジスタ等の特性の変化や劣化等を防止し、かつ、画素回路に電圧を供給する電源線の本数の低減を図ることである。

かかる課題を解決するために、本発明の第１の電気光学装置は、複数の走査線と、
複数のデータ線と、前記複数のデータ線と交差する方向に延在する複数の電源線と、前記複数の走査線と前記複数のデータ線との交差に対応して複数の画素回路が設けられているとともに、前記複数の画素回路のそれぞれが、前記複数の電源線のうち互いに隣接した一対の電源線に共通接続された画素群と、前記複数の走査線に走査信号を出力することにより、前記走査線を選択する走査線駆動回路と、前記走査線駆動回路による前記走査線の選択と同期して、前記複数の電源線の電圧を可変に設定する電源線制御回路とを有することを特徴とする。

本発明の第２の電気光学装置において、複数の走査線と、複数のデータ線と、前記複数のデータ線と交差する方向に延在する複数の電源線と、前記複数の走査線と前記複数のデータ線との交差に対応して設けられた複数の画素回路と、を含み、前記複数の電源線のうちの一つの電源線には、前記複数の画素回路のうち、前記複数のデータ線のうち一つのデータ線に沿って相隣接して配置された画素回路が接続されていることを特徴とする。

上記の電気光学装置において、前記複数の電源線のうち隣接する２つの電源線の一方の電源線の電圧値の経時変化は、当該２つの電源線の他方の電源線の電圧値の経時変化に対して所定時間分シフトしていることが好ましい。

前記所定時間とは、例えば、水平走査期間であってもよい。

上記の電気光学装置において、前記複数の画素回路の各々は、前記複数のデータ線の一つのデータ線を介して供給されたデータ電流またはデータ電圧に応じた電荷を保持するキャパシタと、前記キャパシタに保持された前記電荷に基づいて導通状態が設定される駆動トランジスタと、前記導通状態に応じて輝度が設定される電気光学素子とを有することが好ましい。

上記の電気光学装置において、前記電源線制御回路は、前記複数の電源線のうち、前記複数の画素回路の各々に接続された２つの電源線の電圧値を可変に設定することにより、前記駆動トランジスタに印加されるバイアス方向を変えるようにしてもよい。

上記の電気光学装置において、前記２つの電源線のうちの一方の電源線は、前記駆動トランジスタの一方の端部に接続されて２つの電源線のうちの他方の電源線は、前記駆動トランジスタの他方の端部と前記電気光学素子との間のノードに接続されていることが好ましい。

上記の電気光学装置において、前記電源線制御回路は、所定の期間の一部である駆動期間において、前記一方の電源線の電圧を前記所定の電圧よりも高く設定することにより、前記駆動トランジスタに順バイアスを印加するとともに、前記所定の期間の一部であって前記駆動期間とは異なる期間において、前記他方の電源線の電圧を前記一方電源線の電圧よりも高く設定することにより、前記駆動トランジスタに非順バイアスを印加するようにしてもよい。

上記の電気光学装置において、前記電源線制御回路は、前記複数の電源線のうち、前記複数の画素回路の各々に接続された２つの電源線の電圧値を可変に設定することにより、前記電気光学素子に印加されるバイアス方向を変えるようにしてもよい。

上記の電気光学装置において、前記２つの電源線のうちの一方の電源線は、前記駆動トランジスタの一方の端部に接続されており、前記２つの電源線のうちの他方の電源線は、前記駆動トランジスタの他方の端部と前記電気光学素子との間のノードに接続されているようにしてもよい。

上記の電気光学装置において、前記電源線制御回路は、所定の期間の一部である駆動期間において、前記一方の電源線の電圧を前記所定の電圧よりも高く設定することにより、前記電気光学素子に順バイアスを印加するとともに、前記所定の期間の一部であって前記駆動期間とは異なる期間において、前記他方の電源線の電圧を前記所定の電圧よりも低く設定することにより、前記電気光学素子に非順バイアスを印加するようにしてもよい。

本発明の電子機器は、上記の電気光学装置を実装したことを特徴とする。

本発明の第１の電気光学装置の駆動方法は、複数の走査線と複数のデータ線との交差に対応して、各々が電気光学素子と駆動トランジスタとを含む複数の画素回路が設けられており、前記複数の画素回路のそれぞれが、前記複数の走査線に対応して設けられた複数の電源線のうち互いに隣接した一対の電源線に共通接続された電気光学装置の駆動方法において、前記複数の画素回路の各々に前記複数のデータ線のうちの一つのデータ線を介してデータ信号を供給する第１のステップと、前記データ信号により設定された前記駆動トランジスタの導通状態に応じた順バイアスを前記電気光学素子に印加する第２のステップと、前記電気光学素子に非順バイアス第３のステップと、前記順バイアスの印加による前記駆動トランジスタの特性の変化または劣化を回復させるための第４のステップと、を有することを特徴とする。

上記の電気光学装置の駆動方法において、前記第３のステップ及び前記第４のステップは互いに異なる期間を利用して行うようにしてもよい。

上記の電気光学装置の駆動方法において、前記第４のステップは前記電気光学素子と前記駆動トランジスタとの電気的接続を切った状態で行われるようにしてもよい。

上記の電気光学装置の駆動方法において、前記第４ステップにおいて、前記駆動トランジスタには非順バイアスが印加されることが好ましい。

上記の電気光学装置の駆動方法において、前記第２のステップにおいて、前記一方の電源線の電圧を前記所定の電圧よりも高く設定することにより、前記駆動トランジスタに順バイアスを印加し、前記第４のステップにおいて、前記他方の電源線の電圧を前記一方の電源線の電圧よりも高く設定することにより、前記駆動トランジスタに非順バイアスを印加するようにしてもよい。

本発明の第２の電気光学装置の駆動方法は、複数の走査線と複数のデータ線との交差に対応して、各々が電気光学素子と駆動トランジスタとを含む複数の画素回路を備えた電気光学装置の駆動方法であって、前記複数の画素回路の各々に前記複数のデータ線のうちの一つのデータ線を介してデータ信号を供給する第１のステップと、前記データ信号により設定された前記駆動トランジスタの導通状態に応じた順バイアスを前記電気光学素子に印加する第２のステップと、前記電気光学素子に非順バイアス第３のステップと、前記駆動トランジスタに非順バイアスを印加する第４のステップとを有することを特徴とする。

上記の電気光学装置の駆動方法において、前記駆動トランジスタの特性バラツキの補償を行った上で前記駆動トランジスタの導通状態を設定することが好ましい。

本発明の第３の電気光学装置の駆動方法は、複数の走査線と複数のデータ線との交差に対応して、各々が電気光学素子と駆動トランジスタとを含む複数の画素回路を備えた電気光学装置の駆動方法であって、前記複数の画素回路の各々に前記複数のデータ線のうちの一つのデータ線を介してデータ信号を供給する第１のステップと、前記データ信号により設定された前記駆動トランジスタの導通状態に応じた順バイアスを前記電気光学素子に印加する第２のステップと、前記電気光学素子及び前記駆動トランジスタの少なくともいずれか一方に非順バイアスを印加する第３のステップと、を含み、前記駆動トランジスタの特性バラツキの補償を行った上で前記駆動トランジスタの導通状態設定をすることを特徴とする。

なお、本発明において「順バイアス」とは一義に設定されてしまうものばかりではなく、用途等に応じて適宜設定してもよい。また、本発明において「非順バイアス」とは、「順バイアス」の設定に応じて定義され、「順バイアス」と反対方向のバイアスまたは電流が流れない状態を意味している。

本発明の効果の一つは、駆動トランジスタや電気光学素子の特性の変化や劣化を抑制すると同時に電源線の本数を減らすことが可能になる点である。

（第１の実施形態）
図１は、本実施形態にかかる電気光学装置のブロック構成図である。表示部１は、例えばＴＦＴ（Thin Film Transistor）によって電気光学素子を駆動するアクティブマトリクス型の表示パネルである。この表示部１には、ｍドット×ｎライン分の画素群がマトリクス状（二次元平面的）に並んでいる。表示部１には、それぞれが水平方向に延在している走査線群Ｙ1〜Ｙnと、それぞれが垂直方向に延在しているデータ線群Ｘ1〜Ｘmとが設けられており、これらの交差に対応して画素２（画素回路）が配置されている。なお、後述する各実施形態にかかる画素回路の構成との関係で、図１に示した１つの走査線Ｙは４本の走査線Ｙａ〜Ｙｄのセットを示している（図２および図８を参照）。また、本実施形態では、１つの画素２を画像の最小表示単位としているが、１つの画素２をＲＧＢの３つのサブ画素で構成してもよい。

電源線Ｌ1〜Ｌn+1は、走査線Ｙ1〜Ｙnに対応して設けられており、表示部１を構成する各画素２に可変電圧に供給すべく、走査線Ｙ1〜Ｙnの延在方向、換言すれば、データ線Ｘ1〜Ｘmと交差する方向に延在している。ｉ番目（１≦ｉ≦ｎ）の走査線Ｙiに対応するｍドット分の画素行には、ｉ番目の電源線Ｌ(i)と、これと隣接した（ｉ＋１）番目の電源線Ｌ(i+1)とが共通接続されている。このように、上下の隣接した一対の電源線Ｌを１画素行に接続するため、表示部全体として必要な電源線Ｌの本数は、走査線Ｙの本数ｎよりも１つ多くなる。

制御回路５は、図示しない上位装置より入力される垂直同期信号Ｖs、水平同期信号Ｈs、ドットクロック信号ＤＣＬＫおよび階調データＤ等に基づいて、走査線駆動回路３、データ線駆動回路４および電源線制御回路６を同期制御する。この同期制御の下、これらの回路３，４，６は、互いに協働して表示部１の表示制御を行う。

走査線駆動回路３は、シフトレジスタ、出力回路等を主体に構成されており、走査線Ｙ1〜Ｙnに走査信号ＳＥＬを出力することによって、走査線Ｙ1〜Ｙnの選択を行う。走査信号ＳＥＬは、高電位レベル（以下「Ｈレベル」という）または低電位レベル（以下「Ｌレベル」という）の２値的な信号レベルをとり、データの書込対象となる画素行に対応する走査線ＹはＨレベル、これ以外の走査線ＹはＬレベルにそれぞれ設定される。これにより、１フレームの画像を表示する期間（１Ｆ）毎に、所定の選択順序で（一般的には最上から最下に向かって）、それぞれの走査線Ｙを順番に選択する順次走査が行われる。

データ線駆動回路４は、シフトレジスタ、ラインラッチ回路、出力回路等を主体に構成されている。データ線駆動回路４は、１本の走査線Ｙを選択する期間に相当する１水平走査期間（１Ｈ）において、今回データを書き込む画素行に対するデータの一斉出力と、次の１Ｈで書き込みを行う画素行に関するデータの点順次的なラッチとを同時に行う。ある１Ｈにおいて、データ線Ｘの本数に相当するｍ個のデータが順次ラッチされる。そして、次の１Ｈにおいて、ラッチされたｍ個のデータは、データ電流Ｉdataとして、対応するデータ線Ｘ1〜Ｘmに対して一斉に出力される。本実施形態は電流プログラム方式に関するものであり、この方式を採用する場合、データ線駆動回路４は、画素２の表示階調に相当するデータ（データ電圧Ｖdata）をデータ電流Ｉdataへと変換する可変電流源を含む。一方、後述する第２の実施形態のように、電圧プログラム方式を採用する場合、このような可変電流源をデータ線駆動回路４が備える必要はなく、画素２の階調を規定する電圧レベルのデータ電圧Ｖdataがデータ線Ｘ1〜Ｘmに出力される。

一方、電源線制御回路６は、シフトレジスタ、出力回路等を主体に構成されている。電源線Ｌ1〜Ｌn+1の電圧は、走査線駆動回路３による走査線Ｙの選択と同期して可変に設定され、基準電圧Ｖss（例えば０Ｖ）よりも高い電源電圧Ｖddまたは基準電圧Ｖssよりも低い電圧Ｖrvsのいずれかに設定される。

図２は、本実施形態にかかるボルテージフォロワ型電流プログラム方式の画素回路図である。ｉ番目の画素行における１つの画素回路には、ｉ番目の走査線Ｙiを構成する４本の走査線Ｙａ〜Ｙｄ、この走査線Ｙiに対応するｉ番目の電源線Ｌ(i)および（ｉ＋１）番目の電源線Ｌ(i+1)が接続されている。ここで、ｉ番目および（ｉ＋１）番目は、表示部１の配置上において物理的に隣接しているが、線順次走査の順序においても隣接している。

この画素回路は、電流駆動型素子の一形態である有機ＥＬ素子OLED、６つのトランジスタＴ1〜Ｔ6、およびデータを保持するキャパシタＣ1によって構成されている。本実施形態では、アモルファスシリコンによってＴＦＴが形成されているため、トランジスタＴ1〜Ｔ6のチャネル型はすべてｎ型になっているが、チャネル型はこれに限定されるものではない（後述する第２の実施形態についても同様）。また、本明細書では、ソース、ドレインおよびゲートを備える三端子型素子であるトランジスタに関して、ソースまたはドレインの一方を「一方の端子」、他方を「他方の端子」とそれぞれ呼ぶ。

スイッチングトランジスタＴ1は、そのゲートが第１の走査信号ＳＥＬ1が供給される第１の走査線Ｙａに接続されており、この走査信号ＳＥＬ1によって導通制御される。このスイッチングトランジスタＴ1の一方の端子は、データ電流Ｉdataが供給されるデータ線Ｘに接続されており、その他方の端子は、ノードＮ3に接続されている。このノードＮ3には、スイッチングトランジスタＴ1以外にも、スイッチングトランジスタＴ6の一方の端子と、駆動トランジスタＴ3の一方の端子とが共通接続されている。このスイッチングトランジスタＴ6は、その他方の端子が電源線Ｌ(i)に接続され、そのゲートが第４の走査信号ＳＥＬ4が供給される第４の走査線Ｙｄに接続されているとともに、この走査信号ＳＥＬ4によって導通制御される。一方、スイッチングトランジスタＴ2は、そのゲートが第１の走査信号ＳＥＬ1が供給される第１の走査線Ｙａに接続されており、スイッチングトランジスタＴ1と同様、この走査信号ＳＥＬ1によって導通制御される。このスイッチングトランジスタＴ2の一方の端子は、データ線Ｘに接続され、その他方の端子は、ノードＮ1に接続されている。このノードＮ1には、スイッチングトランジスタＴ2以外にも、キャパシタＣ1の一方の電極と、駆動トランジスタＴ3のゲートとが共通接続されている。キャパシタＣ1の他方の電極は、ノードＮ2に接続されている。このノードＮ2には、キャパシタＣ1以外にも、駆動トランジスタＴ3の他方の端子と、スイッチングトランジスタＴ4の一方の端子と、スイッチングトランジスタＴ5の一方の端子とが共通接続されている。駆動トランジスタＴ3のソース，ゲートに相当するノードＮ1，Ｎ2の間にキャパシタＣ1を設けることにより、ボルテージフォロワ型の回路が構成される。スイッチングトランジスタＴ4は、その他方の端子が電源線Ｌ(i+1)に接続され、そのゲートが第２の走査信号ＳＥＬ2が供給される第２の走査線Ｙｂに接続されているとともに、この走査信号ＳＥＬ2によって導通制御される。スイッチングトランジスタＴ5は、その他方の端子が有機ＥＬ素子OLEDのアノード（陽極）に接続され、そのゲートが第３の走査信号ＳＥＬ3が供給される第３の走査線Ｙｃに接続されているとともに、この走査信号ＳＥＬ3によって導通制御される。この有機ＥＬ素子OLEDのカソード（陰極）、すなわち、対向電極には、基準電圧Ｖssが固定的に印加されている。

図３は、図２に示した画素回路の動作タイミングチャートである。上述した１Ｆに相当する期間ｔ0〜ｔ4における一連の動作プロセスは、最初の期間ｔ0〜ｔ1におけるデータ書込プロセス、期間ｔ1〜ｔ2における駆動プロセス、期間ｔ2〜ｔ3における第１の逆バイアスの印加プロセス、および期間ｔ3〜ｔ4における第２の逆バイアスの印加プロセスに大別される。

まず、データ書込期間ｔ0〜ｔ1では、図４に示す動作によって、キャパシタＣ1に対するデータの書き込みが行われる。具体的には、第１の走査信号ＳＥＬ1がＨレベルになって、スイッチングトランジスタＴ1，Ｔ2が共にオンする。これにより、駆動トランジスタＴ3のドレインに相当するノードＮ3と、データ線Ｘとが電気的に接続される。それとともに、駆動トランジスタＴ3は、トランジスタＴ1，Ｔ2とデータ線Ｘとを介して、自己のゲートと自己のドレインとが電気的に接続されたダイオード接続となる。また、第２の走査信号ＳＥＬ2がＬレベル、第３の走査信号ＳＥＬ3がＨレベルであるから、スイッチングトランジスタＴ4がオフし、スイッチングトランジスタＴ5がオンする。これにより、電源線Ｌ(i+1)を介したノードＮ2に対する電圧ＶL(i+1)（＝Ｖrvs）の供給が停止するとともに、ノードＮ2と有機ＥＬ素子OLEDのアノードとが電気的に接続される。さらに、第４の走査信号ＳＥＬ4がＬレベルであるから、スイッチングトランジスタＴ6がオフする。これにより、電源線Ｌ(i)を介したノードＮ3に対する電圧ＶL(i)の供給が停止する。その結果、同図において矢印で示したように、データ線Ｘから基準電圧Ｖssに向って、トランジスタＴ1，Ｔ3，Ｔ5、有機ＥＬ素子OLEDの順序で流れるデータ電流Ｉdataの経路が形成される。駆動トランジスタＴ3は、データ線Ｘより供給されたデータ電流Ｉdataを自己のチャネルに流し、このデータ電流Ｉdataに応じたゲート電圧ＶgをノードＮ1に発生する。これにより、キャパシタＣ1には、発生したゲート電圧Ｖgに応じた電荷が蓄積され、蓄積された電荷量に相当するデータが書き込まれる。このように、データ書込期間ｔ0〜ｔ1において、駆動トランジスタＴ3は、キャパシタＣ1にデータを書き込むプログラミングトランジスタとして機能する。なお、データ電流Ｉdataの経路中に有機ＥＬ素子OLEDが含まれるため、このデータ書込プロセスにおいて、有機ＥＬ素子OLEDが発光し始める。

つぎに、駆動期間ｔ1〜ｔ2では、図５に示す動作によって、駆動電流Ｉoledが有機ＥＬ素子OLEDを流れ、有機ＥＬ素子OLEDが発光する。１Ｈ（すなわち、１本の走査線Ｙが選択される選択期間）に相当する書込期間ｔ0〜ｔ1が経過すると、第１の走査信号ＳＥＬ1がＬレベルに立ち下がって、スイッチングトランジスタＴ1，Ｔ2が共にオフする。これにより、データ電流Ｉdataが供給されるデータ線ＸとノードＮ3とが電気的に分離され、駆動トランジスタＴ3のダイオード接続も解除される。ただし、このダイオード接続が解除された後も、駆動トランジスタＴ3のゲートに相当するノードＮ1には、キャパシタＣ1に保持されているデータに応じたゲート電圧Ｖgが印加され続ける。そして、第１の走査信号ＳＥＬ1がＬレベルになるのと「同期」して、第４の走査信号ＳＥＬ4がＨレベルに立ち上がって、スイッチングトランジスタＴ6がオンする。本明細書では、「同期」という用語を、同一タイミングである場合のみならず、設計上のマージン等の理由で若干の時間的なオフセットを許容する意味で用いている。これにより、電源線Ｌ(i)の電圧ＶL(i)、すなわち、基準電圧Ｖssよりも高い電源電圧ＶddがノードＮ3に供給される。なお、先のデータ書込期間ｔ0〜ｔ1と同様、この期間ｔ1〜ｔ2でも、スイッチングトランジスタＴ4はオフ、スイッチングトランジスタＴ5はオンのままである。その結果、駆動トランジスタＴ3および有機ＥＬ素子OLEDの双方に順バイアスが印加され、ＶL(i)＝Ｖddに設定された電源線Ｌ(i)から対向電極側の基準電圧Ｖssに向かって、トランジスタＴ6，Ｔ3，Ｔ5、有機ＥＬ素子OLEDの順序で流れる駆動電流Ｉoledの経路が形成される。有機ＥＬ素子OLEDを流れる駆動電流Ｉoledは、駆動トランジスタＴ3のチャネル電流に相当し、その電流レベルは、キャパシタＣ1の蓄積電荷（保持データ）に起因したゲート電圧Ｖgによって設定される。有機ＥＬ素子OLEDは、駆動トランジスタＴ3が発生した駆動電流Ｉoledに応じた輝度で発光し、これによって、画素２の階調が設定される。

続く第１の逆バイアス印加期間ｔ2〜ｔ3では、図６に示す動作によって、駆動トランジスタＴ3に対して非順バイアス、すなわち、駆動期間ｔ1〜ｔ2における順バイアスとは異なる方向のバイアスが印加される。具体的には、第３の走査信号ＳＥＬ3がＬレベルに立ち下がるとともに、これと同期して、第２の走査信号ＳＥＬ2がＨレベルに立ちがある。これにより、ノードＮ2と有機ＥＬ素子OLEDのアノードとが電気的に分離され、ＶL(i+1)＝Ｖddに設定された電源線Ｌ(i+1)によってノードＮ2の電圧Ｖ2がＶddに設定される。また、この期間ｔ2〜ｔ3でも、スイッチングトランジスタＴ6はオンのままであるが、電源線Ｌ(i)の電圧ＶL(i)は、先の駆動期間ｔ1〜ｔ2におけるＶL(i)＝Ｖddとは異なり、基準電圧Ｖssよりも低い電圧Ｖrvsに設定されている。したがって、ノードＮ2の電圧Ｖ2は電源線Ｌ(i)の電圧ＶL(i)（＝Ｖrvs）よりも高いＶddになる。その結果、駆動トランジスタＴ3に作用するバイアス（ノードＮ2，Ｎ3間の電圧関係）は、先の駆動期間ｔ1〜ｔ2のそれとは逆になる。このように、駆動トランジスタＴ3に逆バイアス（非順バイアスの一形態）を印加することにより、駆動トランジスタＴ3のＶthシフト、すなわち、同一方向のバイアスのみが印加し続けることで、駆動トランジスタＴ3のしきい値Ｖthが経時変化してしまう現象等の特性の変化や劣化を抑制できる。

最後に、第２の逆バイアス印加期間ｔ3〜ｔ4では、図７に示す動作によって、有機ＥＬ素子OLEDに対して非順バイアス、すなわち、駆動期間ｔ1〜ｔ2における順バイアスとは異なる方向のバイアスが印加される。具体的には、第４の走査信号ＳＥＬ4がＬレベルに立ち下がるとともに、これと同期して、第３の走査信号ＳＥＬ3がＨレベルに立ちがある。これにより、ノードＮ3と電源線Ｌ(i)とが電気的に分離され、ノードＮ2と有機ＥＬ素子OLEDのアノードとが電気的に接続される。また、この期間ｔ3〜ｔ4でも、スイッチングトランジスタＴ4はオンのままであるが、電源線Ｌ(i+1)の電圧ＶL(i+1)は、先の期間ｔ2〜ｔ3におけるＶL(i+1)＝Ｖddとは異なりＶrvsに設定されている。したがって、ノードＮ2の電圧Ｖ2は対向電極の基準電圧Ｖssよりも低いＶrvsになる。その結果、有機ＥＬ素子OLEDに作用するバイアスは、駆動期間ｔ1〜ｔ2のそれとは逆になる。このように、有機ＥＬ素子OLEDに逆バイアスを印加することにより、有機ＥＬ素子OLEDの長寿命化を図ることが可能になる。

図３に示した電源線Ｌ(i+1)の電圧ＶL(i+1)の経時変化は、電源線Ｌ(i)それに対して１Ｈ分オフセットしている。そして、（i+1）番目の画素行に関しては、タイミングｔ0から１Ｈが経過したタイミングｔ1を始点として、電源線Ｌ(i+1)，Ｌ(i+2)を用いた動作プロセスが上述したプロセスと同様に行われる（それ以降の画素行についても同様）。

このように、本実施形態では、隣接した一対の電源線Ｌ(i)，Ｌ(i+1)を画素回路に共通接続し、これらの電圧ＶL(i)，ＶL(i+1)を走査線Ｙの選択と同期して可変に設定する。これらの電圧ＶL(i)，ＶL(i+1)は、同一波形であり、所定期間分（ここでは１Ｈ分）オフセットさせた関係になっている。そして、（i+1）番目の画素行の動作プロセスで本来使用すべき電源線Ｌ(i+1)をｉ番目の画素行の動作プロセスでも使用する。このように、電源線Ｌの共通化を図ることで、電源線Ｌの本数を減らすことが可能になる。

また、本実施形態によれば、電源線Ｌ(i)，Ｌ(i+1)の電圧ＶL(i)，ＶL(i+1)を可変に設定することにより、駆動トランジスタＴ3に非順バイアスを印加するとともに、有機ＥＬ素子OLEDにも非順バイアスを印加する。駆動トランジスタＴ3に非順バイアスを印加することにより、駆動トランジスタＴ3におけるＶthシフト等の特性の変化を有効に抑制することが可能になる。また、有機ＥＬ素子OLEDに非順バイアスを印加することにより、有機ＥＬ素子OLEDの長寿命化を図ることができる。電源線Ｌ(i)，Ｌ(i+1)の電圧ＶL(i)，ＶL(i+1)を振る手法は、対向電極の電圧Ｖcaを振る手法と比較して、回路負担を軽減でき、フレーム設定等を行う上でも有利になる。

（第２の実施形態）
図８は、本実施形態にかかるボルテージフォロワ型電圧プログラム方式の画素回路図である。ｉ番目の画素行における１つの画素回路には、ｉ番目の走査線Ｙiを構成する４本の走査線Ｙａ〜Ｙｄ、この走査線Ｙiに対応するｉ番目の電源線Ｌ(i)、および、これと隣接した（i+1）番目の電源線Ｌ(i+1)が接続されている。この画素回路は、有機ＥＬ素子OLED、５つのトランジスタＴ1〜Ｔ5、およびデータを保持するキャパシタＣ1，Ｃ2によって構成されている。

スイッチングトランジスタＴ1は、そのゲートが第１の走査信号ＳＥＬ1が供給される第１の走査線Ｙａに接続されており、この走査信号ＳＥＬ1によって導通制御される。このスイッチングトランジスタＴ1の一方の端子は、データ電圧Ｖdataが供給されるデータ線Ｘに接続されており、その他方の端子は、第１のキャパシタＣ1の一方の電極に接続されている。このキャパシタＣ1の他方の電極は、ノードＮ1に接続されている。このノードＮ1には、第１のキャパシタＣ1以外に、駆動トランジスタＴ3のゲート、スイッチングトランジスタＴ2の一方の端子、および第２のキャパシタＣ2の一方の電極が共通接続されている。駆動トランジスタＴ3の一方の端子は、電源線Ｌ(i)に接続されており、その他方の端子は、ノードＮ2に接続されている。このノードＮ2には、駆動トランジスタＴ3以外に、スイッチングトランジスタＴ2の他方の端子、第２のキャパシタＣ2の他方の電極、スイッチングトランジスタＴ4の一方の端子、およびスイッチングトランジスタＴ5の一方の端子が共通接続されている。駆動トランジスタＴ3のソース，ゲートに相当するノードＮ1，Ｎ2の間にキャパシタＣ2を設けることにより、ボルテージフォロワ型の回路が構成される。スイッチングトランジスタＴ4は、その他方の端子が電源線Ｌ(i+1)に接続され、そのゲートが第３の走査信号ＳＥＬ3が供給される第３の走査線Ｙｃに接続されているとともに、この走査信号ＳＥＬ3によって導通制御される。スイッチングトランジスタＴ5は、その他方の端子が有機ＥＬ素子OLEDのアノード（陽極）に接続され、そのゲートが第４の走査信号ＳＥＬ4が供給される第４の走査線Ｙｄに接続されているとともに、この走査信号ＳＥＬ4によって導通制御される。この有機ＥＬ素子OLEDのカソード（陰極）、すなわち対向電極には、基準電圧Ｖssが固定的に印加されている。

図９は、図８に示した画素回路の動作タイミングチャートである。本実施形態において、１Ｆに相当する期間ｔ0〜ｔ5における一連の動作プロセスは、期間ｔ0〜ｔ1における初期化プロセス、期間ｔ1〜ｔ2におけるデータ書込プロセス、駆動期間ｔ2〜ｔ3における駆動プロセス、期間ｔ3〜ｔ4における逆バイアスの印加プロセス、および期間ｔ4〜ｔ5における待機プロセスに大別される。

まず、初期化期間ｔ0〜ｔ1では、図１０に示す動作によって、駆動トランジスタＴ3に対する非順バイアスの印加とＶth補償とが同時に行われる。具体的には、走査信号ＳＥＬ1，ＳＥＬ4がＬレベルになって、スイッチングトランジスタＴ1，Ｔ5が共にオフする。これにより、第１のキャパシタＣ1とデータ線Ｘとが電気的に分離されるとともに、有機ＥＬ素子OLEDとノードＮ2とが電気的に分離される。また、第２の走査信号ＳＥＬ2がＨレベルになって、スイッチングトランジスタＴ2がオンする。さらに、初期化期間ｔ0〜ｔ1の一部期間（前半）において、第３の走査信号ＳＥＬ3がＨレベルになって、スイッチングトランジスタＴ4がオンする。ここで、電源線Ｌ(i)はＶL(i)＝Ｖrvsに設定されており、ノードＮ2の電圧Ｖ2は、電源線Ｌ(i+1)を介した電圧Ｖddの供給によって、電源線Ｌ(i)の電圧ＶL(i)、すなわちＶrvsよりも高い電圧になっている。このような電圧関係より、駆動トランジスタＴ3には、駆動電流Ｉoledが流れる方向とは逆方向のバイアスが印加され、自己のゲートと自己のドレイン（ノードＮ2側の端子）とが順方向に接続されたダイオード接続となる。その後、第３の走査信号ＳＥＬ3がＬレベルに立ち下がって、スイッチングトランジスタＴ4がオフすると、ノードＮ2の電圧Ｖ2（およびこれと直結したノードＮ1の電圧Ｖ1）がオフセット電圧（Ｖrvs＋Ｖth）に設定される。ノードＮ1に接続されたキャパシタＣ1，Ｃ2は、データの書き込みに先立ち、ノードＮ1の電圧Ｖ1がオフセット電圧（Ｖrvs＋Ｖth）になるような電荷状態に設定される。このように、データの書き込みに先立ち、ノードＮ1の電圧をオフセット電圧（Ｖrvs＋Ｖth）にオフセットさせておくことにより、駆動トランジスタＴ3のしきい値Ｖthを補償することが可能になる。

つぎに、データ書込期間ｔ1〜ｔ2では、図１１に示す動作によって、初期化期間ｔ0〜ｔ1にて設定されたオフセット電圧（Ｖss＋Ｖth）を基準に、キャパシタＣ1，Ｃ2に対するデータの書き込みが行われる。具体的には、第２の走査信号ＳＥＬ2がＬレベルに立ち下がって、スイッチングトランジスタＴ2がオフし、駆動トランジスタＴ3のダイオード接続が解除される。この走査信号ＳＥＬ2の立ち下がりと同期して、第１の走査信号ＳＥＬ1がＨレベルに立ち上がって、スイッチングトランジスタＴ1がオンする。これにより、データ線Ｘと第１のキャパシタＣ1とが電気的に接続される。そして、タイミングｔ1から所定の時間が経過した時点で、データ線Ｘの電圧Ｖxが基準電圧Ｖrvsからデータ電圧Ｖdataに立ち上がる。データ線ＸおよびノードＮ1は、第１のキャパシタＣ1を介して容量結合している。そのため、このノードＮ1の電圧Ｖ1は、数式１に示すように、データ線Ｘの電圧変化量ΔＶdata（＝Ｖdata−Ｖss）に応じて、オフセット電圧（Ｖrvs＋Ｖth）を基準としてα・ΔＶdata分だけ上昇する。なお、同数式において、係数αは、第１のキャパシタＣ1の容量Ｃａと第２のキャパシタＣ2の容量Ｃｂとの容量比によって一義的に特定される係数である（α＝Ｃａ／（Ｃａ＋Ｃｂ））。

（数式１）
Ｖ1＝Ｖrvs＋Ｖth＋α・ΔＶdata
＝Ｖrvs＋Ｖth＋α（Ｖdata−Ｖss）

キャパシタＣ1，Ｃ2には、数式１より算出される電圧Ｖ1に相当する電荷がデータとして書き込まれる。この期間ｔ1〜ｔ2において、ノードＮ2の電圧Ｖ2は、ノードＮ1の電圧変動の影響を受けることなく、ほぼＶrvs＋Ｖthに維持される。なぜなら、これらのノードＮ1，Ｎ2は、第２のキャパシタＣ2を介して容量結合しているものの、通常、このキャパシタＣ2の容量は有機ＥＬ素子OLEDの自己容量よりも十分に小さいからである。なお、この期間ｔ1〜ｔ2において、電源線Ｌ(i)をＶL＝Ｖssにする理由は、駆動電流Ｉoledを流さないことで、有機ＥＬ素子OLEDの発光を規制するためである。なお、この期間ｔ1〜ｔ2において、スイッチングトランジスタＴ5がオフしているので、駆動電流Ｉoledが流れず、有機ＥＬ素子OLEDは発光しない。

そして、駆動期間ｔ2〜ｔ3では、図１２に示す動作によって、駆動トランジスタＴ3のチャネル電流に相当する駆動電流Ｉoledが有機ＥＬ素子OLEDに供給され、有機ＥＬ素子OLEDが発光する。具体的には、第１の走査信号ＳＥＬ1がＬレベルに立ち下がって、スイッチングトランジスタＴ1がオフする。これにより、データ電圧Ｖdataが供給されるデータ線Ｘと第１のキャパシタＣ1とが電気的に分離されるが、駆動トランジスタＴ3のゲートＮ1には、キャパシタＣ1，Ｃ2に保持されているデータに応じた電圧が印加され続ける。そして、第１の走査信号ＳＥＬ1の立ち下がりと同期して、第４の走査信号ＳＥＬ4がＨレベルに立ち上がり、スイッチングトランジスタＴ5がオンするとともに、電源線Ｌ(i)の電圧ＶL(i)もＶrvsからＶddに立ち上がる。その結果、電源線Ｌ(i)から対向電極の基準電圧Ｖssに向かう方向に駆動電流Ｉoledの経路が形成される。駆動トランジスタＴ3が飽和領域で動作することを前提として、有機ＥＬ素子OLEDを流れる駆動電流Ｉoled（駆動トランジスタＴ3のチャネル電流Ｉds）は、数式２に基づいて算出される。同数式において、Ｖgsは、駆動トランジスタＴ3のゲート−ソース間電圧である。また、利得係数βは、駆動トランジスタＴ3のキャリアの移動度μ、ゲート容量Ａ、チャネル幅Ｗ、チャネル長Ｌより一義的に特定される係数である（β＝μＡＷ／Ｌ）。

（数式２）
Ｉoled＝Ｉds
＝β/2（Ｖgs−Ｖth）²

ここで、駆動トランジスタＴ3のゲート電圧Ｖgとして数式１で算出されたＶ1を代入すると、数式２は数式３のように変形できる。

（数式３）
Ｉoled＝β/2（Ｖg−Ｖs−Ｖth）²
＝β/2｛(Ｖrvs＋Ｖth＋α・ΔＶdata)−Ｖs−Ｖth｝²
＝β/2（Ｖrvs＋α・ΔＶdata−Ｖs）²

数式３において留意すべき点は、駆動トランジスタＴ3が発生する駆動電流Ｉoledは、Ｖthの相殺によって、駆動トランジスタＴ3のしきい値Ｖthに依存しない点である。したがって、キャパシタＣ1，Ｃ2に対するデータの書き込みをＶthを基準に行えば、製造バラツキや経時変化等によってＶthにバラツキが生じたととしても、その影響を受けることなく駆動電流Ｉoledを生成できる。

有機ＥＬ素子OLEDの発光輝度は、データ電圧Ｖdata（電圧変化量ΔＶdata）に応じた駆動電流Ｉoledにより決定され、これによって、画素２の階調が設定される。なお、図１２に示した経路で駆動電流Ｉoledが流れると、駆動トランジスタＴ3のソース電圧Ｖ2は、有機ＥＬ素子OLEDの自己抵抗に起因した電圧降下Ｖelに応じて、当初のＶrvs＋Ｖthよりも上昇する。しかしながら、駆動トランジスタＴ3のゲートＮ1とソースＮ2とは第２のキャパシタＣ2を介して容量結合しており、ソース電圧Ｖ2の上昇にともないゲート電圧Ｖ1も上昇するので、結果的に、ゲート−ソース間電圧Ｖgsはほぼ一定に維持される。

続く逆バイアス期間ｔ3〜ｔ4では、図１３に示す動作によって、有機ＥＬ素子OLEDの長寿命化を図るべく、有機ＥＬ素子OLEDに対して非順バイアスが印加される。具体的には、第３の走査信号ＳＥＬ3がＨレベルに立ち上がるとともに、電源線Ｌ(i)の電圧ＶL(i)がＶddからＶrvsになっている。また、この期間ｔ3〜ｔ4では、電源線Ｌ(i+1)がＶL(i+1)＝Ｖrvsになっている。したがって、ノードＮ2に電源線Ｌ(i+1)の電圧Ｖrvsが直接印加され、Ｖ2＝Ｖrvsになるので、有機ＥＬ素子OLEDに非順バイアスの一形態である逆バイアスが印加される。

待機期間ｔ4〜ｔ5は、図９に示した電圧ＶL(i)，ＶL(i+1)を所定期間分（ここでは１Ｈ分）オフセットさせた同一波形にしたことに伴い生じる、タイミングを調整するための期間である。なお、上述したｉ番目の画素行に続いて選択される（i+1）番目の画素行に関しては、１Ｈ分オフセットしたタイミングで、電源線Ｌ(i+1)，Ｌ(i+2)を用いた動作プロセスが上述したプロセスと同様に行われる（それ以降の画素行についても同様）。

このように、本実施形態によれば、第１の実施形態と同様の理由で、電源線Ｌの本数を減らすことができる。それとともに、駆動トランジスタＴ3に非順バイアスを印加することによるＶthシフトの抑制と、有機ＥＬ素子OLEDに非順バイアスを印加することによる有機ＥＬ素子OLEDの長寿命化とを図れる。

なお、本実施例において、駆動トランジスタのゲート電圧をオフセット電圧に設定する際には、駆動トランジスタのゲートに接続されたキャパシタの一方の電極に対向する他方のキャパシタの電極の電位を所定値に設定することが好ましい。これにより、容量カップリングにより前記駆動トランジスタのゲート電圧を正確に設定することができる。

例えば、図９に示したタイミングチャートのように、スイッチングトランジスタT２とスイッチングトランジスタT1とがともにオン状態となる期間を設け、さらにこの期間内の電圧Vxを、Vss等の所定値に設定することにより、ノードN1がオフセット電圧に設定される際にノードN1に接続されたキャパシタC1の電極とは反対側の電極の電位が正確に設定され、このため、データ電圧Vdataを供給して容量カップリングにより行う、ノードN1の電圧レベルの設定も正確に行うことができる。

なお、上述した実施形態では、電気光学素子として有機ＥＬ素子OLEDを用いた例について説明した。しかしながら、本発明はこれに限定されるものではなく、駆動電流に応じて輝度が設定される電気光学素子（無機ＬＥＤ表示装置、フィールド・エミッション表示装置等）、或いは、駆動電流に応じた透過率・反射率を呈する電気光学装置（エレクトロクロミック表示装置、電気泳動表示装置等）に対しても広く適用可能である。

また、上述した実施形態にかかる電気光学装置は、例えば、テレビ、プロジェクタ、携帯電話機、携帯端末、モバイル型コンピュータ、パーソナルコンピュータ等を含む様々な電子機器に実装可能である。これらの電子機器に上述した電気光学装置を実装すれば、電子機器の商品価値を一層高めることができ、市場における電子機器の商品訴求力の向上を図ることができる。

本発明の電気光学装置以外の応用としては、例えば、本発明の画素回路の構成はバイオチップ等の電子装置の電子回路としても採用可能である。

電気光学装置のブロック構成図。第１の実施形態にかかる画素回路図。第１の実施形態にかかる動作タイミングチャート。データ書込期間における動作説明図。駆動期間における動作説明図。第１の逆バイアス期間における動作説明図。第２の逆バイアス期間における動作説明図。第２の実施形態にかかる画素回路図。第２の実施形態にかかる動作タイミングチャート。初期化期間における動作説明図。データ書込期間における動作説明図。駆動期間における動作説明図。逆バイアス期間における動作説明図。

符号の説明

１表示部
２画素
３走査線駆動回路
４データ線駆動回路
５制御回路
６電源線制御回路
Ｔ1〜Ｔ6 トランジスタ
Ｃ1〜Ｃ2 キャパシタ
OLED 有機ＥＬ素子
Ｎ1〜Ｎ3 ノード

Claims

複数の走査線と、
第１のデータ線を含む複数のデータ線と、
第１の電源線、第２の電源線、及び第３の電源線を含むとともに、前記複数のデータ線と交差する方向に延在する複数の電源線と、
対向電極と、
前記第１のデータ線の延在方向に沿って隣り合うように配置された第１の画素回路及び第２の画素回路を含むとともに、前記複数の走査線と前記複数のデータ線との交差に対応して設けられた複数の画素回路と、
を含み、
前記第１の画素回路は、
前記第１のデータ線を介して供給された第１データ電流または第１データ電圧に応じた第１電荷を保持する第１キャパシタと、
前記第１キャパシタに保持された前記第１電荷に基づいて第１導通状態が設定される第１駆動トランジスタと、
第１スイッチングトランジスタと、
前記第１駆動トランジスタに電気的に接続され且つ前記対向電極と対向する第１画素電極を有する第１電気光学素子と、
を有し、
前記第２の画素回路は、
前記第１のデータ線を介して供給された第２データ電流または第２データ電圧に応じた第２電荷を保持する第２キャパシタと、
前記第２キャパシタに保持された前記第２電荷に基づいて第２導通状態が設定される第２駆動トランジスタと、
第２スイッチングトランジスタと、
前記第２駆動トランジスタに電気的に接続され且つ前記対向電極と対向する第２画素電極を有する第２電気光学素子と、
を有し、
前記第１の電源線は、前記第１駆動トランジスタの一方の端部に接続され、
前記第２の電源線は、前記第２駆動トランジスタの一方の端部に接続されるとともに、前記第１駆動トランジスタの他方の端部と前記第１画素電極との間の第１ノードに前記第１スイッチングトランジスタを介して接続され、
前記第３の電源線は、前記第２駆動トランジスタの他方の端部と前記第２画素電極との間の第２ノードに前記第２スイッチングトランジスタを介して接続され、
前記第１の電源線の電位を前記対向電極の電位よりも高くすることで、前記第１駆動トランジスタに設定された前記第１導通状態に応じて前記第１電気光学素子に第１駆動電流を供給し、
前記第２の電源線の電位を前記対向電極の電位よりも低くするとともに、前記第１スイッチングトランジスタをオンすることで、前記第１電気光学素子に逆バイアスを印加し、
前記第２の電源線の電位を前記対向電極の電位よりも高くすることで、前記第２駆動トランジスタに設定された前記第２導通状態に応じて前記第２電気光学素子に第２駆動電流を供給し、
第３の電源線の電位を前記対向電極の電位よりも低くするとともに、前記第２スイッチングトランジスタをオンすることで、前記第２電気光学素子に逆バイアスを印加することを特徴とする電気光学装置。
請求項１に記載の電気光学装置を備えた電子機器。