JP5164722B2

JP5164722B2 - PLL circuit

Info

Publication number: JP5164722B2
Application number: JP2008201425A
Authority: JP
Inventors: 慎也吉田
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2008-08-05
Filing date: 2008-08-05
Publication date: 2013-03-21
Anticipated expiration: 2028-08-05
Also published as: JP2010041351A

Description

本発明は、基準クロックと帰還クロックとの間に位相オフセットが存在する場合に、その位相オフセットによるタイミング設計の難しさを解消させたＰＬＬ回路に関するものである。 The present invention relates to a PLL circuit that eliminates the difficulty of timing design due to a phase offset when a phase offset exists between a reference clock and a feedback clock.

図７に、ＦＦ（フリップフロップ）回路１で取り込んだデータを組み合わせ論理回路２で処理して次段のＦＦ回路３に転送する同期回路を示す。この同期回路は、ＦＦ回路１に供給する基準クロックＣＬＫ１をＰＬＬ回路４により処理して出力クロックＣＬＫ３とし、それをクロックバッファ７を介しユーザクロックＣＬＫ４としてＦＦ回路３に供給することで、そのＦＦ回路３において組み合わせ論理回路２から出力するデータを取り込む際の同期を取っている。ＰＬＬ回路４は位相周波数比較器４１、チャージポンプ４２、ループフィルタ４３、ＶＣＯ４４で構成される。５はＰＬＬ回路４の帰還経路に挿入した分周器、６はクロックバッファである。 FIG. 7 shows a synchronization circuit that processes the data fetched by the FF (flip-flop) circuit 1 by the combinational logic circuit 2 and transfers it to the FF circuit 3 at the next stage. This synchronization circuit processes the reference clock CLK1 supplied to the FF circuit 1 by the PLL circuit 4 to produce an output clock CLK3 and supplies it to the FF circuit 3 via the clock buffer 7 as the user clock CLK4. 3, synchronization is performed when data output from the combinational logic circuit 2 is fetched. The PLL circuit 4 includes a phase frequency comparator 41, a charge pump 42, a loop filter 43, and a VCO 44. Reference numeral 5 denotes a frequency divider inserted in the feedback path of the PLL circuit 4, and reference numeral 6 denotes a clock buffer.

ＰＬＬ回路４を半導体集積回路上に形成するとき、ループフィルタ４３を構成する容量には、面積効率の点からＭＯＳ型容量が使われる場合が多い。ところがＭＯＳ型容量は、そのゲートリークがプロセスの微細化に伴って顕著になってきている。しかもそのリーク量は、プロセス、温度、バイアス電圧等によって変動し一定しない。このＭＯＳ型容量は、ＶＣＯ４４の発振周波数を制御する電圧制御端子に接続されているので、ＭＯＳ型容量にリークが発生しているとＶＣＯ発振周波数が少しずつ変動（通常は低下）してしまう。 When the PLL circuit 4 is formed on a semiconductor integrated circuit, a MOS type capacitor is often used as the capacitor constituting the loop filter 43 from the viewpoint of area efficiency. However, in MOS type capacitors, the gate leakage has become more prominent with the miniaturization of the process. Moreover, the amount of leakage varies depending on the process, temperature, bias voltage, etc., and is not constant. Since this MOS type capacitor is connected to a voltage control terminal that controls the oscillation frequency of the VCO 44, if a leak occurs in the MOS type capacitor, the VCO oscillation frequency fluctuates little by little (usually decreases).

ＰＬＬ回路４は、基準クロックＣＬＫ１と帰還クロックＣＬＫ２の位相差を位相周波数比較器４１で常にモニタして、その位相差がゼロになるように前記電圧制御端子の電圧を調整しているが、基準クロックＣＬＫ１の周波数が低いとその調整の頻度が低下するため、ＰＬＬループで調整しきれない位相差が位相周波数比較器４１に定常的な位相オフセットとなって残る。 The PLL circuit 4 constantly monitors the phase difference between the reference clock CLK1 and the feedback clock CLK2 with the phase frequency comparator 41 and adjusts the voltage of the voltage control terminal so that the phase difference becomes zero. When the frequency of the clock CLK1 is low, the frequency of the adjustment decreases, and therefore the phase difference that cannot be adjusted by the PLL loop remains as a steady phase offset in the phase frequency comparator 41.

つまり、ＰＬＬ回路４としては位相差がゼロでロックしているつもりであっても、ループフィルタ４３のＭＯＳ型容量のリークにより、実際には位相誤差が残ったままの状態を保っている（その状態で各ブロック回路の状態が釣り合っている）ので、ＰＬＬ回路４の帰還クロックＣＬＫ２や出力クロックＣＬＫ３やユーザクロックＣＬＫ４には、基準クロックＣＬＫ１に応じて決まる位相に対して、位相誤差が生じる。位相誤差は上記した通り条件により異なる（「位相ばらつき」とよぶ）ので、タイミング設計の際に考慮されなくてはならない。 That is, even though the PLL circuit 4 intends to lock with the phase difference being zero, the phase error is actually kept due to the leakage of the MOS type capacitance of the loop filter 43 (that is, Therefore, the phase error occurs in the feedback clock CLK2, the output clock CLK3, and the user clock CLK4 of the PLL circuit 4 with respect to the phase determined according to the reference clock CLK1. As described above, the phase error varies depending on the conditions (referred to as “phase variation”), and must be taken into consideration in the timing design.

基準クロックＣＬＫ１の周波数が低いときは、帰還クロックＣＬＫ２に多少の位相誤差が生じていても、ユーザクロックＣＬＫ４のタイミング設計に余裕を持たせることができるが、このときの遅延調整のために多大なダミー遅延回路を備えると、面積や消費電力の無駄が大きくなる。また、分周器５を設けてクロックが逓倍されていることもあり、逓倍後のクロック周波数でのタイミングマージンを考えた場合は、マージンがない場合もあり得る。 When the frequency of the reference clock CLK1 is low, even if there is a slight phase error in the feedback clock CLK2, the timing design of the user clock CLK4 can be given a margin, but a great deal of delay adjustment is required at this time. When the dummy delay circuit is provided, waste of area and power consumption increases. Further, the frequency divider 5 may be provided to multiply the clock, and when considering the timing margin at the clock frequency after the multiplication, there may be no margin.

これを解消するには、単純には、ゲート酸化膜厚の厚いＭＯＳ（Ｉ／Ｏバッファに用いられる３．３ＶのＭＯＳなど）やメタル−メタル間容量を使えば良く、これによりリーク量は桁違いに小さくなるが、その分、マクロ面積が大きくなる。 To solve this, simply use a thick gate oxide film MOS (3.3V MOS used for I / O buffer, etc.) or metal-to-metal capacitance, and the amount of leakage will be in the order of magnitude. Although the difference is small, the macro area increases accordingly.

そこで、従来では、位相周波数比較器のロック時の位相オフセット量をカウンタで検出し、このカウンタのカウント値に応じて補償用のチャージポンプにより補償電流をループフィルタに対して供給する技術が開示されている（特許文献１等）が、調整精度が粗く、また、ロック後の温度や電源電圧変動への対応ができない。 Therefore, conventionally, a technique is disclosed in which a phase offset amount when the phase frequency comparator is locked is detected by a counter, and a compensation current is supplied to the loop filter by a compensation charge pump in accordance with the count value of the counter. (Patent Document 1 etc.), however, the adjustment accuracy is rough, and it is impossible to cope with the temperature and power supply voltage fluctuation after locking.

また、位相比較間隔と帰還クロックの遅れとの比に応じて、チャージポンプおよびループフィルタの特性を変更する技術が開示されている（特許文献２等）が、アナログ的な設計なので、実際のところは技術的に難しい。
特開２００２−１４１７９８号公報特開２００６−３４５５１２号公報 Further, a technique for changing the characteristics of the charge pump and the loop filter in accordance with the ratio between the phase comparison interval and the delay of the feedback clock is disclosed (Patent Document 2, etc.). Is technically difficult.
JP 2002-141798 A JP 2006-345512 A

以上のように、ＰＬＬ回路４の内部のアナログ的な要因により、ロック状態においても基準クロックＣＬＫ１と帰還クロックＣＬＫ２との間に大きな位相オフセットが残って、それがユーザクロックＣＬＫ４の位相にも伝搬する。しかもその位相オフセットが動作条件により変動することで、ユーザクロックＣＬＫ４の位相ばらつきが大きくなって、システムのタイミング設計が非常に難しくなり、また、調整できたとしてもタイミング調整のために多くの遅延調整回路を必要とする問題があった。 As described above, due to analog factors inside the PLL circuit 4, a large phase offset remains between the reference clock CLK1 and the feedback clock CLK2 even in the locked state, and this also propagates to the phase of the user clock CLK4. . In addition, the phase offset fluctuates depending on the operating conditions, so that the phase variation of the user clock CLK4 becomes large and the system timing design becomes very difficult. Even if it can be adjusted, many delay adjustments are required for timing adjustment. There was a problem that required a circuit.

本発明の目的は、面積増大や消費電流増大を伴うことなく、ロック時の位相オフセットによるユーザクロックの位相ばらつきを必要十分に小さくでき、またロック後の温度や電源電圧変動へも対応できるようにして、前記した問題を解決したＰＬＬ回路を提供することである。 The object of the present invention is to reduce the phase variation of the user clock due to the phase offset at the time of locking without increasing the area and current consumption, and to cope with the temperature and power supply voltage fluctuation after locking. An object of the present invention is to provide a PLL circuit that solves the aforementioned problems.

上記目的を達成するために、請求項１にかかる発明のＰＬＬ回路は、基準クロックと帰還クロックの位相を位相周波数比較器で比較した結果に応じて出力クロックの周波数を決定するＰＬＬ回路において、前記出力クロック又はその分周クロックが入力し前記帰還クロックを出力する可変遅延回路と、該可変遅延回路から出力する前記帰還クロックの位相と前記基準クロックの位相とを比較する位相比較器とを備え、前記可変遅延回路は、前記位相比較器における前記基準クロックの位相と前記帰還クロックの位相との位相差に応じて前記出力クロックの位相を調整するようにその遅延量が制御され、前記位相比較器は、前記可変遅延回路と同一構成で且つ前記基準クロックを遅延するレプリカ可変遅延回路と、該レプリカ可変遅延回路の出力クロックの位相と前記帰還クロックの位相との位相差を検出する位相検出回路とを備え、前記位相検出回路で検出される位相差が少なくなるように前記レプリカ可変遅延回路の遅延量が制御され、且つ前記レプリカ可変遅延回路と前記可変遅延回路との遅延量が同量に制御されることを特徴とする。
請求項２にかかる発明は、請求項１に記載のＰＬＬ回路において、前記出力クロックに固定遅延を与えてユーザクロックとして出力するオフセット遅延回路をさらに備えることを特徴とする。 To achieve the above object, a PLL circuit of the invention according to claim 1, in the PLL circuit for determining the frequency of the output clock according to the reference clock and the feedback clock phase on a result of comparison by the phase frequency comparator, pre serial output clock or the variable delay circuit for outputting the feedback clock input by the divided clock, a phase comparator for comparing the feedback clock and the phase of the previous SL reference clock phase output from the variable delay circuit The delay amount of the variable delay circuit is controlled so as to adjust the phase of the output clock according to a phase difference between the phase of the reference clock and the phase of the feedback clock in the phase comparator , The phase comparator includes a replica variable delay circuit having the same configuration as the variable delay circuit and delaying the reference clock, and an output of the replica variable delay circuit. A phase detection circuit that detects a phase difference between the phase of the clock and the phase of the feedback clock, the delay amount of the replica variable delay circuit is controlled so that the phase difference detected by the phase detection circuit is reduced, and the delay amount of the replica variable delay circuit and said variable delay circuit is characterized Rukoto is controlled in the same amount.
The invention according to claim 2 is the PLL circuit according to claim 1, further comprising an offset delay circuit that gives a fixed delay to the output clock and outputs the output clock as a user clock.

本発明によれば、ＰＬＬ回路のロック時に、位相周波数比較器に位相オフセットが残っているとき、その位相オフセット量に応じて帰還クロックの遅延量が調整されることで、ユーザクロックの位相ばらつきを大幅に削減することができるので、タイミング設計が容易となる。また、このために追加する構成は、１個の位相比較器と１個の可変遅延回路ですみ、面積増加や消費電流増加を極力抑えることができる。さらに、事後的に温度や電圧変動が発生してもその影響を無くすことができる。 According to the present invention, when a phase offset remains in the phase frequency comparator when the PLL circuit is locked, the delay amount of the feedback clock is adjusted according to the phase offset amount, thereby reducing the phase variation of the user clock. Since it can be greatly reduced, the timing design becomes easy. In addition, the configuration added for this purpose is only one phase comparator and one variable delay circuit, and an increase in area and current consumption can be suppressed as much as possible. Further, even if a temperature or voltage fluctuation occurs afterwards, the influence can be eliminated.

＜第１の実施例＞
図１は本発明の第１の実施例の同期回路の構成を示すブロック図である。図７に示したものと同じものには同じ符号を付けた。８は位相比較器であり、ＰＬＬ回路４に入力する基準クロックＣＬＫ１と帰還クロックＣＬＫ２の位相比較を行う。９はＰＬＬ回路４の帰還経路に挿入された可変遅延回路であり、位相比較器８の位相比較結果に応じて、その遅延量が調整される。１０はユーザクロックＣＬＫ４に固定遅延を与えるためのオフセット遅延回路である。 <First embodiment>
FIG. 1 is a block diagram showing a configuration of a synchronizing circuit according to a first embodiment of the present invention. The same components as those shown in FIG. A phase comparator 8 compares the phase of the reference clock CLK1 and the feedback clock CLK2 input to the PLL circuit 4. A variable delay circuit 9 is inserted in the feedback path of the PLL circuit 4, and the delay amount is adjusted according to the phase comparison result of the phase comparator 8. Reference numeral 10 denotes an offset delay circuit for giving a fixed delay to the user clock CLK4.

位相比較器８は、ＰＬＬ回路４がロックしているときの基準クロックＣＬＫ１と帰還クロックＣＬＫ２との位相オフセット量を常時モニタしている。この位相比較器８は、回路規模を抑えるためにはデジタル回路が望ましい（精度としてはそれで十分と考えられるため）。位相比較器８は、一定値以上（分解能以上）の位相差を検知すると、可変遅延回路９に遅延時間調整の命令を出す。可変遅延回路９による遅延調整は、位相進み側、位相遅れ側いずれにも可能にしておくのが望ましいが、ＰＬＬ回路４の位相オフセットの癖が予め判明しているときは、いずれか一方のみだけでもよい。通常のＰＬＬ回路設計では、ループフィルタ４３のＭＯＳ型容量のリークの影響は、帰還クロックＣＬＫ２の位相が遅れる方向に働くので、その場合は、今回の目的達成のためには位相進み側への調整機能だけで良い。オフセット遅延回路１０は、位相遅れ側への調整機能を実現するために設けている。なお、これらの可変遅延回路９およびオフセット遅延回路１０もデジタルゲートで構成することができる。 The phase comparator 8 constantly monitors the amount of phase offset between the reference clock CLK1 and the feedback clock CLK2 when the PLL circuit 4 is locked. The phase comparator 8 is preferably a digital circuit in order to reduce the circuit scale (because it is considered sufficient for accuracy). When the phase comparator 8 detects a phase difference greater than a certain value (more than resolution), it issues a delay time adjustment command to the variable delay circuit 9. It is desirable that the delay adjustment by the variable delay circuit 9 is possible on both the phase advance side and the phase delay side. However, when the phase offset error of the PLL circuit 4 is known in advance, only one of them can be adjusted. But you can. In the normal PLL circuit design, the influence of the leakage of the MOS type capacitance of the loop filter 43 works in the direction in which the phase of the feedback clock CLK2 is delayed. In this case, the adjustment to the phase advance side is performed in order to achieve the current purpose. Only function is good. The offset delay circuit 10 is provided to realize an adjustment function to the phase delay side. Note that these variable delay circuit 9 and offset delay circuit 10 can also be constituted by digital gates.

ここで、遅延を調整する可変遅延回路９が帰還経路側にのみ挿入されること、また帰還経路のクロックバッファ６および分周器５の後段に挿入されることには大きな意味がある。この可変遅延回路９は、デジタル回路で構成する際は、遅延切り替え時に、その時だけ遅延時間が不連続にデジタル的に変化することになる。また、遅延切り替えのタイミングが悪いとグリッジが出てしまう。ＰＬＬ回路による位相ばらつきを調整するにはオフセット遅延回路１０の遅延時間を切り替えることでも達成できるが、そうすると、一時的な遅延時間変化（切り替えた時のクロック周期の伸縮）やグリッジが後段のユーザクロックＣＬＫ４に伝わってしまう。 Here, it is significant that the variable delay circuit 9 for adjusting the delay is inserted only on the feedback path side, and that it is inserted after the clock buffer 6 and the frequency divider 5 in the feedback path. When the variable delay circuit 9 is composed of a digital circuit, the delay time changes digitally discontinuously only at the time of delay switching. Also, if the timing of delay switching is bad, a glitch will appear. The phase variation by the PLL circuit can be adjusted by switching the delay time of the offset delay circuit 10, but in this case, the temporary delay time change (clock cycle expansion / contraction at the time of switching) and the glitch are followed by the user clock. It will be transmitted to CLK4.

そこで、本実施例では、遅延時間の変更は帰還経路だけで行なうようにして、遅延時間変化がユーザクロックＣＬＫ４に直接影響を与えないようにした。帰還クロックＣＬＫ２に発生する単発で少量の遅延変化は、ＰＬＬ回路４の内部のループフィルタ４３によって積分されるため、ユーザクロックＣＬＫ４にはほぼ何も影響しない。さらには、可変遅延回路９の遅延切り替え制御とそれによる位相比較器８の動作は、基準クロックＣＬＫ１あるいは帰還クロックＣＬＫ２を基準にタイミング設計を行うことで、帰還クロックＣＬＫ２にグリッジを出さないように設計することは容易に可能である。もし、可変遅延回路９をクロックバッファ６よりも前段に置くと、クロックバッファ６の遅延時間はＰＬＬ回路４の後段の回路規模などにより全く不明なため、帰還クロックＣＬＫ２にグリッジを出さないためのタイミング設計は事実上不可能となる。また、この事情は、オフセット遅延回路１０に遅延切換機能を持たせようとする場合でも同じであり、従ってこれらの構成は適当でない。 Therefore, in this embodiment, the delay time is changed only by the feedback path so that the delay time change does not directly affect the user clock CLK4. Since the single and small delay change generated in the feedback clock CLK2 is integrated by the loop filter 43 in the PLL circuit 4, the user clock CLK4 is hardly affected. Furthermore, the delay switching control of the variable delay circuit 9 and the operation of the phase comparator 8 thereby are designed so that no glitch is generated in the feedback clock CLK2 by performing timing design based on the reference clock CLK1 or the feedback clock CLK2. It is easy to do. If the variable delay circuit 9 is placed before the clock buffer 6, the delay time of the clock buffer 6 is completely unknown due to the circuit scale of the subsequent stage of the PLL circuit 4 and the like, so that the timing for preventing glitches from appearing in the feedback clock CLK2 Design becomes virtually impossible. This situation is the same even when the offset delay circuit 10 is to have a delay switching function, and therefore these configurations are not appropriate.

ここで、ＰＬＬ回路４が、内部のループフィルタ４３を構成するＭＯＳ型容量の影響により、帰還クロックＣＬＫ２が基準クロックＣＬＫ１に対して１ｎｓ遅れた状態で、位相オフセットを持ってロックしたと想定する。 Here, it is assumed that the PLL circuit 4 is locked with a phase offset in a state in which the feedback clock CLK2 is delayed by 1 ns with respect to the reference clock CLK1 due to the influence of the MOS type capacitor constituting the internal loop filter 43.

このとき、この状態で何の補正も行なわない場合は、ＦＦ回路１，３の動作タイミングに１ｎｓのずれが生じる。よって、設計者はＦＦ回路１，３の間にある組み合わせ論理回路２の遅延時間も考慮しつつ、ＦＦ回路１，３の同期設計を行なうことになるが、組み合わせ論理回路２がほとんどないケースもある。 At this time, if no correction is performed in this state, the operation timing of the FF circuits 1 and 3 is shifted by 1 ns. Therefore, the designer performs the synchronous design of the FF circuits 1 and 3 while taking into account the delay time of the combinational logic circuit 2 between the FF circuits 1 and 3. is there.

このケースでは、ＰＬＬ回路４の位相オフセットにより基準クロックＣＬＫ１の方がユーザクロックＣＬＫ４よりも１ｎｓも早く立ち上がるため、組み合わせ論理回路２がほとんど不要なのにも拘わらず、ＦＦ回路３のホールドタイムを確保するために、組合せ論理回路２の経路に１ｎｓ以上のダミー遅延回路を挿入しなくてはならない。通常、上記のようなＦＦ回路１，３の組み合わせは同一チップ上に多数設けられるので、上記のダミー遅延回路は多数必要となり、その合計はチップ面積に制約を与える。 In this case, because the reference clock CLK1 rises 1 ns earlier than the user clock CLK4 due to the phase offset of the PLL circuit 4, the hold time of the FF circuit 3 is ensured even though the combinational logic circuit 2 is almost unnecessary. In addition, a dummy delay circuit of 1 ns or more must be inserted in the path of the combinational logic circuit 2. Usually, since a large number of combinations of the FF circuits 1 and 3 as described above are provided on the same chip, a large number of the above-described dummy delay circuits are required, and the sum thereof restricts the chip area.

また、何らかの要因で帰還クロックＣＬＫ２が基準クロックＣＬＫ１に対して進んだ状態でロックするような位相オフセットがあった場合は、ＦＦ回路３のセットアップタイムを浪費するので、システムの最高動作周波数の低下や組み合わせ論理回路２の回路構成の制限などにつながる。 In addition, if there is a phase offset that locks in a state where the feedback clock CLK2 is advanced with respect to the reference clock CLK1 for some reason, the setup time of the FF circuit 3 is wasted. This leads to restrictions on the circuit configuration of the combinational logic circuit 2.

さらには、動作条件によってオフセット位相差がプラス側にもマイナス側にも大きく振れる可能性があるときは、組み合わせ論理回路２はセットアップタイム、ホールドタイムの両方を満たす遅延時間でなくてはならないので、益々設計が難しくなる。 Furthermore, when there is a possibility that the offset phase difference may fluctuate greatly both on the plus side and the minus side depending on the operating conditions, the combinational logic circuit 2 must have a delay time that satisfies both the setup time and the hold time. Design becomes increasingly difficult.

図１の回路において、位相を合わせなければならないのは基準クロックＣＬＫ１とユーザクロックＣＬＫ４である。ＰＬＬ回路４が理想的であれば、基準クロックＣＬＫ１と帰還クロックＣＬＫ２の位相差はゼロであり、ユーザクロックＣＬＫ４は基準クロックＣＬＫ１に対して安定した位相差を保持するが、ループフィルタ４３の容量のリークなどによって、前記したように位相オフセットが現れ、ユーザクロックＣＬＫ４に位相ばらつきが現れる。 In the circuit of FIG. 1, it is the reference clock CLK1 and the user clock CLK4 that must be matched in phase. If the PLL circuit 4 is ideal, the phase difference between the reference clock CLK1 and the feedback clock CLK2 is zero, and the user clock CLK4 maintains a stable phase difference with respect to the reference clock CLK1, but the capacity of the loop filter 43 As described above, a phase offset appears due to a leak or the like, and a phase variation appears in the user clock CLK4.

そこで本実施例では、基準クロックＣＬＫ１と帰還クロックＣＬＫ２の位相オフセット量を検出し、この位相差を補正する動きとなるように、帰還経路に挿入した可変遅延回路９の遅延量を調整することで、基準クロックＣＬＫ１とユーザクロックＣＬＫ４の位相差を小さくし、タイミング設計を容易にする。 Therefore, in this embodiment, the phase offset amount between the reference clock CLK1 and the feedback clock CLK2 is detected, and the delay amount of the variable delay circuit 9 inserted in the feedback path is adjusted so as to correct this phase difference. The phase difference between the reference clock CLK1 and the user clock CLK4 is reduced to facilitate timing design.

次に具体例を説明する。帰還クロックＣＬＫ２の経路に挿入される可変遅延回路９は、図２に示すような例えば４個のマルチプレクサ９１〜９４で構成できる。この場合、マルチプレクサの段数を切り替えることにより４種類の遅延量を切り替えることができる。位相比較器８の位相比較結果に応じて、例えば、ＳＥＬ２が“１”、ＳＥＬ０とＳＥＬ１が“０”になると、入力信号ＩＮはマルチプレクサ９３→９２→９１による３段の遅延を受けて出力信号ＯＵＴとなる。ユーザクロックＣＬＫ４の経路に挿入される固定遅延のオフセット遅延回路１０も、可変遅延回路９と同じ回路で構成されるのが好ましい。 Next, a specific example will be described. The variable delay circuit 9 inserted in the path of the feedback clock CLK2 can be composed of, for example, four multiplexers 91 to 94 as shown in FIG. In this case, four types of delay amounts can be switched by switching the number of multiplexer stages. For example, when SEL2 becomes “1” and SEL0 and SEL1 become “0” in accordance with the phase comparison result of the phase comparator 8, the input signal IN receives an output signal after receiving a delay of three stages by the multiplexers 93 → 92 → 91. OUT. The offset delay circuit 10 having a fixed delay inserted in the path of the user clock CLK4 is also preferably configured by the same circuit as the variable delay circuit 9.

位相比較器８の構成は、例えば図３、図４に示したような構成で実現できる。図３の位相比較器８は、位相検出器としてのＦＦ回路８１と、そのＦＦ回路８１のＱ出力が“１”になるとアップカウントし、“０”になるとダウンカウントするアップダウンカウンタ８２と、そのカウンタ８２のカウント値によって遅延量が制御されるレプリカ可変遅延回路８３と、位相検出器の出力を判定する判定／制御回路８７と、デコーダ８８とからなる。レプリカ可変遅延回路８３は可変遅延回路９と全く同じ構成である。この構成であれば、レプリカ可変遅延回路８３には、図２の回路をそのまま使用することができる。 The configuration of the phase comparator 8 can be realized by the configuration shown in FIGS. 3 and 4, for example. 3 includes an FF circuit 81 as a phase detector, an up / down counter 82 that counts up when the Q output of the FF circuit 81 becomes “1”, and counts down when it becomes “0”. A replica variable delay circuit 83 whose delay amount is controlled by the count value of the counter 82, a determination / control circuit 87 for determining the output of the phase detector, and a decoder 88. The replica variable delay circuit 83 has the same configuration as the variable delay circuit 9. With this configuration, the replica variable delay circuit 83 can use the circuit of FIG. 2 as it is.

ここでは、基準クロックＣＬＫ１がレプリカ可変遅延回路８３に入力され、ＦＦ回路８１によって、レプリカ可変遅延回路８３の出力クロックＣＬＫ５が立ち上がるときの帰還クロックＣＬＫ２のレベルを検出し、“０”が検出されればそのクロックＣＬＫ２の位相が遅れているので、アップダウンカウンタ８２をダウンカウント（あるいはアップカウント）してレプリカ可変遅延回路８３の遅延量を大きくし、“１”が検出されればそのクロックＣＬＫ２の位相が進んでいるので、アップダウンカウンタ８２をアップカウント（あるいはダウンカウント）してレプリカ可変遅延回路８３の遅延量を小さくする。こうして、基準クロックＣＬＫ１の遅延クロックＣＬＫ５と帰還クロックＣＬＫ２とが、ＰＬＬループとは独立した閉じたループ内で最適な遅延量を探すように制御される。以上のプロセスにより求められた最適な遅延段数（デコード信号）は判定回路８７とデコーダ８８を通って可変遅延回路９に与えられる。切り換えた直後は、基準クロックＣＬＫ１と帰還クロックＣＬＫ２の位相が変わるが、しばらくするとＰＬＬの位相調整機能により、またもとの位相差に戻る。しかし、そのときには、基準クロックＣＬＫ１とユーザクロックＣＬＫ４の位相差は可変遅延回路９の分解能以下になっており、ユーザクロックＣＬＫ４の位相ばらつきを解消することができる。図５に以上の調整動作の波形図を示した。(a)は基準クロックＣＬＫ１に対して帰還クロックＣＬＫ２とユーザクロックＣＬＫ４が例えば１ｎｓ遅れている状態、(b)は遅延回路９に１ｎｓの遅延を与えた瞬間の状態、(c)はその後ＰＬＬ機能により基準クロックＣＬＫ１と帰還クロックＣＬＫ２の関係が元に戻り、ユーザクロックＣＬＫ４が１ｎｓ進むことにより、基準クロックＣＬＫ１とユーザクロックＣＬＫ４の位相が合った状態を示す。 Here, the reference clock CLK1 is input to the replica variable delay circuit 83, and the FF circuit 81 detects the level of the feedback clock CLK2 when the output clock CLK5 of the replica variable delay circuit 83 rises, and “0” is detected. If the phase of the clock CLK2 is delayed, the up / down counter 82 is down-counted (or up-counted) to increase the delay amount of the replica variable delay circuit 83. If "1" is detected, the clock CLK2 Since the phase is advanced, the up / down counter 82 is up-counted (or down-counted) to reduce the delay amount of the replica variable delay circuit 83. Thus, the delay clock CLK5 and the feedback clock CLK2 of the reference clock CLK1 are controlled so as to search for the optimum delay amount in a closed loop independent of the PLL loop. The optimum number of delay stages (decode signal) obtained by the above process is given to the variable delay circuit 9 through the determination circuit 87 and the decoder 88. Immediately after the switching, the phases of the reference clock CLK1 and the feedback clock CLK2 change, but after a while, the phase difference is restored to the original phase by the phase adjustment function of the PLL. However, at that time, the phase difference between the reference clock CLK1 and the user clock CLK4 is less than the resolution of the variable delay circuit 9, and the phase variation of the user clock CLK4 can be eliminated. FIG. 5 shows a waveform diagram of the above adjustment operation. (a) is a state in which the feedback clock CLK2 and the user clock CLK4 are delayed by, for example, 1 ns with respect to the reference clock CLK1, (b) is a state at the moment when a delay of 1 ns is given to the delay circuit 9, and (c) is a PLL function thereafter. Thus, the relationship between the reference clock CLK1 and the feedback clock CLK2 is restored, and the user clock CLK4 advances by 1 ns, indicating that the phases of the reference clock CLK1 and the user clock CLK4 are in phase.

一方、図４では、遅延回路９は遅延段数が１段ずつ異なる遅延回路９５〜９８とセレクタ９９からなる。位相比較器８は、遅延回路９５〜９８と同一構成、つまり遅延段数が１段ずつ異なる遅延回路８４１〜８４４からなるレプリカ遅延回路８４と、４個のＦＦ回路８５１〜８５４からなる位相検出回路８５と、位相検出回路８５の出力を判定する判定制御回路８６とからなる。 On the other hand, in FIG. 4, the delay circuit 9 includes delay circuits 95 to 98 and a selector 99 having different delay stages by one stage. The phase comparator 8 has the same configuration as the delay circuits 95 to 98, that is, a replica delay circuit 84 including delay circuits 841 to 844 having a different number of delay stages, and a phase detection circuit 85 including four FF circuits 851 to 854. And a determination control circuit 86 for determining the output of the phase detection circuit 85.

ここで、例えば、基準クロックＣＬＫ１が立ち上がったとき、ＦＦ回路８５１，８５２の出力が“１”、ＦＦ回路８５３，８５４の出力が“０”のときは、遅延回路８４２又は８４３の遅延量が最適であるので、判定制御回路８６によってセレクタ９９において遅延回路９６又は９７を選択する。この構成は、図３に比べて回路規模が大きい代わりに、最適な遅延量が１回の比較で判明するため、収束までの時間が早いという特徴をもつ。最適な遅延段数（デコード信号）は可変遅延回路９に与えられ、その後は、図３の例で説明したのと同じ過程でＰＬＬを構成する各部の位相が調整され、結果的にユーザクロックＣＬＫ４の位相ばらつきを解消することができる。 Here, for example, when the reference clock CLK1 rises, when the outputs of the FF circuits 851 and 852 are “1” and the outputs of the FF circuits 853 and 854 are “0”, the delay amount of the delay circuit 842 or 843 is optimum. Therefore, the determination control circuit 86 selects the delay circuit 96 or 97 in the selector 99. This configuration has a feature that the time to convergence is fast because the optimum delay amount is found by one comparison instead of the circuit scale being large compared to FIG. The optimum number of delay stages (decode signal) is given to the variable delay circuit 9, and thereafter the phase of each part constituting the PLL is adjusted in the same process as described in the example of FIG. Phase variation can be eliminated.

なお、基準クロックＣＬＫ１と帰還クロックＣＬＫ２は、ともに独立したジッタ（クロック周期のばらつき）を持つため、その影響をキャンセルする目的で位相比較器８での比較結果の平均を取る回路（多数決回路など）、あるいはメタステーブル対策回路などを用いる工夫を施すことも有用である。 Since both the reference clock CLK1 and the feedback clock CLK2 have independent jitter (clock cycle variation), a circuit that takes an average of comparison results from the phase comparator 8 (such as a majority circuit) in order to cancel the influence. It is also useful to devise using a metastable countermeasure circuit or the like.

また、動作中に周囲温度の変化などにより位相周波数比較器４１での位相オフセット量が変化することがあるが、前述のとおり、帰還経路での遅延段数切り替えは、ＰＬＬ回路４の出力クロックには影響がないように設計できるので、位相比較器８を含めた位相調整機構は常に動作していれば良い。但し、可変遅延回路９の遅延時間を切り換えて数クロックの間は、ＰＬＬ機能によりループ全体の遅延調整を行っているので、基準クロックＣＬＫ１と帰還クロックＣＬＫ２の位相差が再びもとの位相になるまでは、位相比較器８の機能は停止させておくのがよい。また、あまりにも大きな時間差の遅延時間切り替えを一気に行なうと、ＰＬＬ回路４の出力に影響を与える可能性があるため、遅延時間切り替えは数クロックごとに１段ずつ行なうなどの工夫は有用である。 In addition, the phase offset amount in the phase frequency comparator 41 may change during operation due to changes in ambient temperature, etc. As described above, the switching of the number of delay stages in the feedback path is not performed in the output clock of the PLL circuit 4. Since it can be designed so that there is no influence, the phase adjustment mechanism including the phase comparator 8 only needs to be constantly operating. However, since the delay of the entire loop is adjusted by the PLL function for several clocks by switching the delay time of the variable delay circuit 9, the phase difference between the reference clock CLK1 and the feedback clock CLK2 becomes the original phase again. Until then, the function of the phase comparator 8 is preferably stopped. Further, if switching of the delay time with an excessively large time difference is performed at once, the output of the PLL circuit 4 may be affected. Therefore, it is useful to perform the switching of the delay time by one stage every several clocks.

ここで、可変遅延回路９とオフセット遅延回路１０の関係について説明しておく。ＰＬＬ回路４の癖により、基準クロックＣＬＫ１に対し帰還クロックＣＬＫ２は遅れた方向にしか位相オフセットを持たないことが予め分かっている場合は、可変遅延回路９の遅延調整範囲は遅延を増やす方向だけ持っていればよく、オフセット遅延回路１０は必要ない。一方、基準クロックＣＬＫ１に対し帰還クロックＣＬＫ２は進んだ方向にしか位相オフセットを持たない場合は、可変遅延回路９は遅延時間を小さくする必要があるので、その初期値は可変遅延の最大遅延時間に設定される。すると、帰還経路とユーザクロック経路の初期値の遅延を合わせるためにオフセット遅延回路１０の挿入が必要となり、その遅延回路は、最大遅延時間に固定された可変遅延回路９と同じ構成であることが好ましい。さらには、基準クロックＣＬＫ１と帰還クロックＣＬＫ２の位相関係がプラス側にもマイナス側にも変動し得る場合には、可変遅延回路９は設定し得る範囲の中間の遅延値が初期値となり、オフセット遅延回路１０は、その初期値に固定されていればよい。 Here, the relationship between the variable delay circuit 9 and the offset delay circuit 10 will be described. If it is known in advance that the feedback clock CLK2 has a phase offset only in the direction delayed with respect to the reference clock CLK1 due to the error of the PLL circuit 4, the delay adjustment range of the variable delay circuit 9 has only the direction of increasing the delay. The offset delay circuit 10 is not necessary. On the other hand, if the feedback clock CLK2 has a phase offset only in the direction of advance with respect to the reference clock CLK1, the variable delay circuit 9 needs to reduce the delay time, so the initial value is the maximum delay time of the variable delay. Is set. Then, in order to match the delays of the initial values of the feedback path and the user clock path, it is necessary to insert the offset delay circuit 10, and the delay circuit may have the same configuration as the variable delay circuit 9 fixed to the maximum delay time. preferable. Furthermore, when the phase relationship between the reference clock CLK1 and the feedback clock CLK2 can fluctuate both in the plus side and the minus side, the variable delay circuit 9 has an intermediate delay value in the settable range as an initial value, and an offset delay. The circuit 10 may be fixed at its initial value.

なお、可変遅延回路９は、通常、最小遅延時間に設定しても、厳密には完全に遅延ゼロではない。また、分周器５も相応の遅延を持っている。しかし、これらの固定的で小さな遅延成分は、半導体回路設計の遅延調整（タイミング調整）において当たり前に考慮されるものであり、本発明の骨子とは関係がないため、これらの調整方法については言及していない。 Note that, even if the variable delay circuit 9 is normally set to the minimum delay time, strictly speaking, the delay is not completely zero. The frequency divider 5 also has a corresponding delay. However, these fixed and small delay components are taken into consideration in the delay adjustment (timing adjustment) of the semiconductor circuit design and are not related to the gist of the present invention. Not done.

基準クロックＣＬＫ１とユーザクロックＣＬＫ４の位相差は、可変遅延回路９の遅延素子１段分の遅延量以下にすることはできないが、近年の微細プロセスでのゲート遅延素子は１段（正転信号であればインバータ２段で構成できる）当りで１００ｐｓ前後であるので、先の例で挙げた１ｎｓの位相オフセット量は１００ｐｓにまで縮めることができ、またこの値はどのような条件でも比較的安定している（ゲート遅延時間も条件により変動するが、１００ｐｓが標準条件であるとすると、様々な変動要素を考えても数１０ｐｓ〜１５０ｐｓに収まる）。さらなる位相差の微調整が必要ならば、遅延ゲートを構成するインバータ出力と接地間に接続した容量の値を切り替えるなどでも対応できる。 The phase difference between the reference clock CLK1 and the user clock CLK4 cannot be less than or equal to the delay amount of one stage of the delay element of the variable delay circuit 9, but the gate delay element in the recent fine process has one stage (normal signal). If it can be configured with two stages of inverters), the phase offset amount of 1 ns mentioned in the previous example can be reduced to 100 ps, and this value is relatively stable under any conditions. (The gate delay time also varies depending on the conditions, but if 100 ps is the standard condition, it will fall within the range of several tens of ps to 150 ps even if various factors are considered) If further fine adjustment of the phase difference is required, it can be handled by switching the value of the capacitor connected between the inverter output constituting the delay gate and the ground.

以上により、ユーザクロックＣＬＫ４の位相ばらつきを大幅に低減することができ、図１の２つのＦＦ回路１，３間でのタイミング設計（基準クロックＣＬＫ１に対するユーザクロックＣＬＫ４のタイミング設計）に余裕ができ、前述したタイミング調整のための回路規模も大幅に少なくなる。 As described above, the phase variation of the user clock CLK4 can be greatly reduced, and the timing design between the two FF circuits 1 and 3 in FIG. 1 (timing design of the user clock CLK4 with respect to the reference clock CLK1) can be afforded. The circuit scale for timing adjustment described above is also greatly reduced.

従来では、ＰＬＬ回路４内のループフィルタ４３のゲートリークが位相オフセットの原因であるとき、ゲートリークの影響を低減させるためのアナログ的な補償回路を設けるなど難しい設計が必要であったり、面積を犠牲にしてゲートリークの少ない厚い酸化膜のＭＯＳ型容量を用いたりする必要があつたが、本実施例によれば、それらの問題も一切なくなる。 Conventionally, when the gate leak of the loop filter 43 in the PLL circuit 4 is a cause of the phase offset, a difficult design such as providing an analog compensation circuit for reducing the influence of the gate leak is necessary, or the area is reduced. Although it is necessary to use a thick oxide film MOS type capacitor with little gate leakage at the expense, according to this embodiment, these problems are eliminated.

また、本実施例によれば、ＰＬＬ回路４の構成によっては、チャージポンプ回路４２のソース電流とシンク電流の差（理想は差ゼロ）がオフセットとなるケースもあり、設計時には注意を払うべきところであるが、この設計も大幅に楽になる。さらには、ここまで挙げなかったその他の様々な要因により発生する位相オフセットもまとめて補正することができる。 Further, according to the present embodiment, depending on the configuration of the PLL circuit 4, there is a case where the difference between the source current and the sink current of the charge pump circuit 42 (ideally zero difference) is an offset, and attention should be paid at the time of designing. Yes, this design is also much easier. Furthermore, it is possible to collectively correct phase offsets caused by various other factors not mentioned above.

＜第２の実施例＞
図６は本発明の第２の実施例の同期回路の構成を示すブロック図である。図１に示した第１の実施例と同じものには同じ符号をつけた。ここでは、位相比較器８に遅延回路９のレプリカは含ませない構成とし、分周回路５の出力クロックＣＬＫ６と基準クロックＣＬＫ１を、その位相比較器８で比較し、その結果で可変遅延回路９の遅延量を調整するものである。これは、可変遅延回路９の入力クロックであるクロックＣＬＫ６こそが、ユーザクロックＣＬＫ４と最終的に同位相となることに着目した構成である。但し、本構成では、可変遅延回路９による遅延量を変更した結果がクロックＣＬＫ６に反映されるには、ＰＬＬによる位相調整をまたねばならず、遅延量を切り換えながら最適なポイントを探すための時間がかかるので、安定するまでの時間が長くなる。反面、位相比較器８内に遅延回路９のレプリカを必要とせず面積削減の利点がある。 <Second embodiment>
FIG. 6 is a block diagram showing the configuration of the synchronization circuit of the second embodiment of the present invention. The same components as those in the first embodiment shown in FIG. Here, the phase comparator 8 does not include a replica of the delay circuit 9, and the output clock CLK6 of the frequency divider circuit 5 and the reference clock CLK1 are compared by the phase comparator 8, and the result is the variable delay circuit 9 The delay amount is adjusted. This is a configuration in which the clock CLK6 that is the input clock of the variable delay circuit 9 is finally in phase with the user clock CLK4. However, in this configuration, in order for the result of changing the delay amount by the variable delay circuit 9 to be reflected in the clock CLK6, the phase adjustment by the PLL must be repeated, and the time for searching the optimum point while switching the delay amount Since it takes, it takes longer to stabilize. On the other hand, there is an advantage of area reduction without requiring a replica of the delay circuit 9 in the phase comparator 8.

本発明の第１の実施例の同期回路の構成を示すブロック図である。It is a block diagram which shows the structure of the synchronous circuit of 1st Example of this invention. 図１の同期回路の可変遅延回路の回路図である。FIG. 2 is a circuit diagram of a variable delay circuit of the synchronization circuit of FIG. 1. 図１の同期回路の位相比較器の部分の回路図である。FIG. 2 is a circuit diagram of a phase comparator portion of the synchronization circuit of FIG. 1. 図１の同期回路の別の例の位相比較器の部分の回路図である。It is a circuit diagram of the part of the phase comparator of another example of the synchronous circuit of FIG. クロックＣＬＫ１とＣＬＫ４の位相合わせ動作の波形図である。It is a wave form diagram of the phase alignment operation | movement of clock CLK1 and CLK4. 本発明の第２の実施例の同期回路の構成を示すブロック図である。It is a block diagram which shows the structure of the synchronous circuit of the 2nd Example of this invention. 従来の同期回路の構成を示すブロック図である。It is a block diagram which shows the structure of the conventional synchronous circuit.

Explanation of symbols

１：ＦＦ回路
２：組み合わせ論理回路
３：ＦＦ回路
４：ＰＬＬ回路、４１：位相周波数比較器、４２：チャージポンプ、４３：ループフィルタ、４４：ＶＣＯ
５：分周回路
６，７：クロックバッファ
８：位相比較器、８１：ＦＦ回路、８２：アップダウンカウンタ、８３、８４：レプリカ可変遅延回路、８５：位相検出回路、８６，８７：判定／制御回路、８８：デコーダ
９：可変遅延回路、９１〜９４：マルチプレクサ、９５〜９８：遅延回路、９９：セレクタ
１０：オフセット遅延回路 1: FF circuit 2: Combinational logic circuit 3: FF circuit 4: PLL circuit, 41: Phase frequency comparator, 42: Charge pump, 43: Loop filter, 44: VCO
5: Frequency dividing circuit 6, 7: Clock buffer 8: Phase comparator, 81: FF circuit, 82: Up / down counter, 83, 84: Replica variable delay circuit, 85: Phase detection circuit, 86, 87: Determination / control Circuit 88: Decoder 9: Variable delay circuit 91-94: Multiplexer 95-98: Delay circuit 99: Selector 10: Offset delay circuit

Claims

In the PLL circuit that determines the frequency of the output clock according to the result of comparing the phase of the reference clock and the feedback clock with the phase frequency comparator,
Before SL output clock or phase comparator for comparing the variable delay circuit for outputting the feedback clock input by the divided clock, and a movable of the feedback clock to be output from the variable delay circuit phase and before Symbol reference clock phase And
The delay amount of the variable delay circuit is controlled so as to adjust the phase of the output clock according to the phase difference between the phase of the reference clock and the phase of the feedback clock in the phase comparator ,
The phase comparator has the same configuration as the variable delay circuit and detects a phase difference between a replica variable delay circuit that delays the reference clock and a phase of an output clock of the replica variable delay circuit and a phase of the feedback clock A phase detection circuit,
Wherein the phase delay amount of the replica variable delay circuit so that the phase difference detected is smaller in the detection circuit is controlled, Rukoto is and controlled in delay amount equal amounts of the replica variable delay circuit and said variable delay circuit PLL circuit characterized by the above.

The PLL circuit according to claim 1, further comprising an offset delay circuit that gives a fixed delay to the output clock and outputs the output clock as a user clock.