JP5174829B2 - 隣接メモリセルの記憶状態を考慮した不揮発性メモリセルの読み出し - Google Patents

Description

本発明は、不揮発性記憶装置のための技術に関する。

半導体メモリは、様々な電子デバイスに使用されることが一般的になってきている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピュータ、非モバイルコンピュータ及び他の装置に使用されている。電気的消去・再書込み可能型読取専用メモリ（ＥＥＰＲＯＭ）とフラッシュメモリは、最も普及している不揮発性半導体メモリの１つである。

ＥＥＰＲＯＭとフラッシュメモリの多くのタイプは、半導体基板内のチャネル領域上に配置され、そのチャネル領域から絶縁されているフローティングゲートを使っている。フローティングゲートは、ソース領域とドレイン領域の間に配置されている。フローティングゲートの上に、そのフローティングゲートから絶縁されている制御ゲートが設けられている。トランジスタの閾値電圧は、フローティングゲート上に保持される電荷量によって制御される。即ち、そのソースとドレインの間の導通を可能にするためにトランジスタをオンするために制御ゲートに印加すべき電圧の最小量は、そのフローティングゲート上の電荷レベルにより制御される。

ＥＥＰＲＯＭやＮＡＮＤ型フラッシュメモリなどのフラッシュメモリに書き込みを行う場合、典型的には、ビットラインが接地されるとともに、制御ゲートに書き込み電圧が加えられる。電子がチャネルからのフローティングゲートへ注入される。フローティングゲートに電子が蓄積されると、フローティングゲートが負値に帯電し、メモリセルの閾値電圧が上昇し、メモリセルが書き込まれた状態となる。書き込みに関するさらなる情報は、「不揮発性メモリのソース側自己ブースト技術」（“Source Side Self Boosting Technique for Non-Volatile Memory”）と題した米国特許第６，８５９，３９７号、及び、「書込み状態メモリの検出」（“Detecting Over Programmed Memory”）と題した米国特許第６，９１７，５４２号に開示されている。これらの文献の内容は、その全体を参照することにより本明細書に組み込まれる。

あるタイプのＥＥＰＲＯＭ及びフラッシュメモリは、２つの範囲で電荷を蓄積するのに使用されるフローティングゲートを備えており、そのようなメモリセルは、２つの状態（消去状態と書き込み状態）の間で書き込み／消去が可能である。そのようなフラッシュメモリは、バイナリフラッシュメモリデバイスと呼ばれることがある。

マルチステートフラッシュメモリと呼ばれるデバイスは、複数の区別された、許可／有効書き込み閾値電圧範囲を特定することで実現される。これらの閾値電圧範囲は、禁止帯によって分離される。区別された閾値電圧のそれぞれは、メモリデバイス内で符号化されるデータビットの組の既定値に対応する。このため、閾値電圧範囲は、データ状態を表わしているということができる。

フローティングゲートに蓄積された見かけ上の電荷量の変化が起こることがある。この電荷量の変化は、隣接するフローティングゲートのそれぞれに蓄積された電荷に起因する電場の相互作用（カップリング）によって生じる。このフローティングゲート対フローティングゲートのカップリング現象については、米国特許第５，８６７，４２９号に記述があり、その文献の全体は参照によって本明細書に組み込まれる。対象のフローティングゲートに隣接するフローティングゲートには、同じビットライン上で隣接したフローティングゲート、同じワードライン上で隣接したフローティングゲート、又は、対象のフローティングゲートと対角の位置にあるフローティングゲートが含まれる。これらのフローティングゲートは、対象のフローティングゲートに対して、ビットラインとワードラインについて隣接していると換言することができる。

このフローティングゲート対フローティングゲートのカップリング現象は、異なる時間に書き込まれた隣接メモリセルの組の間で最も顕著に発生する。例えば、第１メモリセルに対して、そのフローティングゲートに１つのデータセットに対応する所定の電荷レベルが加えられて書き込みが行われる。続いて、一つ又は複数の隣接メモリセルに対して、それらのフローティングゲートに２番目のデータセットに対応した所定の電荷レベルが加えられて書き込みが行われる。前述の一つ又は複数の隣接メモリセルへの書き込みが行われると、第１のメモリセルから読み出す際の電荷レベルが書き込み時の電荷レベルと異なって見えることがある。この現象は、第１メモリセルにカップリングしている隣接メモリセルの荷電量の影響に起因して生じる。隣接メモリセルからのカップリング（相互作用）は、読み取り動作において読み取られる見かけ上の電荷レベルが、記憶されているデータの読み間違いを生じ得るほどに変化させてしまうことがある。

マルチステートデバイスでは許可された閾値電圧範囲と禁止帯の幅がバイナリデバイスのものよりも狭いので、フローティングゲート間のカップリングの影響はマルチステートデバイスにとっては大きな問題である。フローティングゲート間のカップリングは、メモリセルの状態を許可された閾値電圧範囲から禁止帯へ、或いは他の許可閾値電圧範囲へとシフトさせてしまうことがある。

メモリセルの小型化が進行する中で、短チャネル効果、酸化物厚み／カップリング比率の変化、及び、更なるチャネルドーパントの変動によって、書き込み／消去の閾値電圧の区分（ｄｉｓｔｒｉｂｕｔｉｏｎ）の増加が見込まれている。閾値電圧区分の増加は、隣接するデータ状態間の有効な分離幅を減少させる。それゆえ、閾値電圧区分の増加は、隣接フローティングゲート間のカップリング問題の悪化をもたらす。

その上、ワードライン間の間隔の狭小化とビットライン間の間隔の狭小化もまた、隣接フローティングゲート間のカップリングの影響増大をもたらす。

それゆえ、フローティングゲート間のカップリングの影響を低減する技術が望まれている。

隣接するフローティングゲート（或いは他の蓄電素子）に蓄積された電荷によるカップリングを考慮するために、対象メモリセルの読み出し処理は、隣接メモリセル（或いは他のメモリセル）に対して、隣接メモリセルが対象メモリセルへ与えるカップリングの影響を低減するための補償を提供する。適用される補償は、隣接メモリセルの状態に基づくものである。的確な補償を適用するために、この読み出し処理は、対象メモリセルの読み出し工程に、隣接メモリセルに対する読み出し工程を少なくとも部分的に混在させる。

一つの実施形態は、対象の不揮発性記憶素子に記憶された特定データ値を読み出すための共通試行として対象の不揮発性記憶素子に一組の読み出し動作を実行するステップと、隣接不揮発性記憶素子への一群の読み出し動作を実行するステップと、一群の読み出し動作に基づいて一組の読み出し動作のサブセットから情報を選択するステップと、選択された情報に基づいて対象不揮発性記憶素子に記憶されたデータ値を通知するステップとを含む。上記一群の読み出し動作は、少なくとも部分的に、かつ一時的に上記一組の読み出し動作に混在される。上記一組の読み出し動作の少なくとも１つのサブセットは、隣接不揮発性記憶素子に異なる電圧群を加える。

一つの実施形態は、特定の不揮発性記憶素子に対する一群の読み出し動作に基づいてその特定の不揮発性記憶素子の記憶状態（perceived condition）を判定するステップと、対象の不揮発性メモリセルへの一組の読み出し動作を実行するステップと、を含む。上記特定の不揮発性記憶素子は、上記対象の不揮発性記憶素子の次に位置している素子に相当する。一組の読み出し動作の少なくとも１つのサブセットは、一群の読み出し動作の間に実行される。一組の読み出し動作のそれぞれに異なるサブセットは、上記特定の不揮発性記憶素子に異なる電圧を各々印加する。それぞれに異なる電圧は、上記特定の不揮発性記憶素子の異なる電位状態に各々関連している。この処理はまた、一組の読み出し動作のサブセット群の一つであって、記憶状態（perceived condition）に対応するサブセットに基づいて対象不揮発性記憶素子内のデータを特定するステップ含む。

一実施形態は、特定不揮発性記憶素子に対する第１状態の検査を実行するステップと、対象不揮発性記憶素子に対する第１読み出し処理を実行するステップと、上記特定不揮発性記憶素子が第１状態を満足する場合には第１読み出し処理に基づいて対象不揮発性記憶素子からのデータを特定するステップと、第１読み出し処理の後に実行される特定不揮発性記憶素子に対する第２状態の検査を実行するステップと、対象不揮発性記憶素子に対する第２読み出し処理を実行するステップと、上記特定不揮発性記憶素子が第２状態を満足する場合には第２読み出し処理に基づいて対象不揮発性記憶素子からのデータを特定するステップを含む。第１読み出し処理は、上記特定不揮発性記憶素子への第１電圧の印加処理を含む。上記特定不揮発性記憶素子は、対象不揮発性記憶素子の次に位置している。第２読み出し処理は、上記特定不揮発性記憶素子への第２電圧の印加ステップを含む。一つの実施形態では、第１状態の検査は、第１読み出し処理の前に実行され、第２状態の検査は、第１読み出し処理に基づく対象不揮発性記憶素子からのデータの特定の後に、そして、第２読み出し処理の前に行われる。第１電圧は、第１状態に対応しており、第２電圧は第２状態に対応している。

一実施形態は、複数の不揮発性記憶素子と、一つ又は複数の管理回路を備えている。複数の管理回路は、後述する処理を実行するために、複数の不揮発性記憶素子と通信することができる。

図１は、ＮＡＮＤストリングの平面図である。 図２は、ＮＡＮＤストリングの等価回路図である。 図３は、不揮発性メモリシステムのブロック図である。 図４は、センスブロックの一例を示すブロック図である。 図５は、メモリアレイの一例を示すブロック図である。 図６は、一組の閾値電圧区分の一例と、不揮発性メモリへの書き込み処理を説明する図である。 図７Ａは、様々な閾値電圧区分と、不揮発性メモリへの書き込み処理を説明する図である。 図７Ｂは、様々な閾値電圧区分と、不揮発性メモリへの書き込み処理を説明する図である。 図７Ｃは、様々な閾値電圧区分と、不揮発性メモリへの書き込み処理を説明する図である。 図８は、不揮発性メモリへの書き込みの順の一例を示す表である。 図９は、不揮発性メモリへの書き込み処理の一例を示すフローチャート図である。 図１０は、不揮発性メモリの読み出し動作の一例を説明するタイミング図である。 図１１は、不揮発性メモリの読み出し処理の一例を示すフローチャート図である。 図１２は、不揮発性メモリを読み出すときに用いる処理の一例を説明するフローチャート図である。 図１３は、不揮発性メモリを読み出すときに用いる処理の一例を説明するフローチャート図である。 図１４は、不揮発性メモリを読み出すときに用いる処理の一例を説明するフローチャート図である。 図１５は、不揮発性メモリを読み出すときに用いる処理の一例を説明するフローチャート図である。 図１６は、不揮発性メモリを読み出すときに用いる処理の一例を説明するフローチャート図である。 図１７は、不揮発性メモリを読み出すときに用いる処理の一例を説明するフローチャート図である。 図１８は、不揮発性メモリを読み出すときに用いる処理の一例を説明するフローチャート図である。 図１９は、不揮発性メモリを読み出すときに用いる処理の一例を説明するフローチャート図である。

フラッシュメモリシステムの一例は、複数のトランジスタの直列接続を含む、２つの選択ゲートに挟まれたＮＡＮＤ構造を用いている。直列に接続されたトランジスタと選択ゲートは、ＮＡＮＤストリングと呼ばれる。図１は、１つのＮＡＮＤストリングを示す平面図である。図２は、その等価回路である。図１と図２に示すＮＡＮＤストリングは、第１（或いはドレイン）選択ゲート１２０と第２（或いはソース）選択ゲート１２２の間に挟まれているとともに直列に接続されている４つのトランジスタ１００、１０２、１０４及び１０６を有する。選択ゲート１２０は、ビットラインコンタクト１２６を介してＮＡＮＤストリングをビットラインに接続している。選択ゲート１２２は、ＮＡＮＤストリングをソースライン１２８に接続している。選択ゲート１２０は、選択ラインＳＧＤに適切な電圧を加えることによって制御される。選択ゲート１２２は、選択ラインＳＧＳに適切な電圧を加えることによって制御される。トランジスタ１００、１０２、１０４、及び１０６の夫々は、制御ゲートとフローティングゲートを備えている。例えば、トランジスタ１００は、制御ゲート１００ＣＧとフローティングゲート１００ＦＧを備えている。トランジスタ１０２は、制御ゲート１０２ＣＧとフローティングゲート１０２ＦＧを備えている。トランジスタ１０４は、制御ゲート１０４ＣＧとフローティングゲート１０４ＦＧを備えている。トランジスタ１０６は、制御ゲート１０６ＣＧとフローティングゲート１０６ＦＧを備えている。制御ゲート１００ＣＧはワードラインＷＬ３に接続されており、制御ゲート１０２ＣＧはワードラインＷＬ２に接続されており、制御ゲート１０４ＣＧはワードラインＷＬ１に接続されており、制御ゲート１０６ＣＧはワードラインＷＬ０に接続されている。

図１と図２は、ＮＡＮＤストリング内の４個のメモリセルを示しているが、４個のトランジスタの使用は単に一例として提示されている点に留意されたい。ＮＡＮＤストリングは、４個よりも少ない、或いは、４個よりも多いメモリセルを有していてよい。例えば、ＮＡＮＤストリングによっては８個、１６個、３２個、６４個、１２８個などのメモリセルを有していてよい。本明細書の説明は、いかなる特定個数のメモリセルを有するＮＡＮＤストリングにも限定されない。

ＮＡＮＤ構造を用いたフラッシュメモリシステムの一般的なアーキテクチャは、いくつかのＮＡＮＤストリングを含んでいる。各ＮＡＮＤストリングは、選択ラインＳＧＳによって制御されるソース選択ゲートによってソースラインに接続されているとともに、選択ラインＳＧＤによって制御されるドレイン選択ゲートによってそれに対応するビットラインと接続されている。ビットラインコンタクトを介して上記ビットラインと接続されている各ビットラインとそれぞれのＮＡＮＤストリングは、メモリセルのアレイの列を構成している。ビットラインは、複数のＮＡＮＤストリングに共用されている。典型的には、そのビットラインは、ＮＡＮＤストリングの上側でワードラインと直交する方向に伸びているとともに、１つ以上のセンスアンプに接続されている。

各メモリセルは、データ（アナログデータまたはデジタルデータ）を記憶することが可能である。１ビットのデジタルデータ（バイナリメモリセルとして参照されるデータ）を記憶する場合には、このメモリセルの可能な閾値電圧の範囲は２つの範囲に分割され、それぞれの範囲が論理データの「１」と「０」に割り当てられる。ＮＡＮＤタイプのフラッシュメモリの一例では、この閾値電圧は、メモリセルが消去された後では負の値となり、論理データの「１」と定義される。書き込み後の閾値電圧は、正の値となり、論理データの「０」と定義される。閾値電圧が負値のときに制御ゲートに０ボルトを加えることによって読み出しが試みられた場合、メモリセルはオンとなり、これは論理データの「１」が記憶されていることを示す。閾値電圧が正の値のときに制御ゲートに０ボルトを加えることによって読み出しが試みられた場合、メモリセルはオンにならず、これは論理データの「０」が記憶されていることを示す。

メモリセル（マルチステートメモリセルともいう）はまた、複数レベルの情報を記憶することが可能である。複数レベルのデータを記憶する場合、可能な閾値電圧の範囲は、このデータのレベルの数に分割される。例えば、４つのレベルの情報を記憶する場合（２ビットのデータ）、４つの閾値電圧範囲が存在し、それぞれがデータ値「１１」、「１０」、「０１」、及び「００」に割り当てられる。ＮＡＮＤタイプのメモリの一例では、消去動作の後の閾値電圧は負の値となり、論理「１１」と定義される。正値の閾値電圧群が「１０」、「０１」、「００」というデータ状態に対して用いられる。８つのレベルの情報が記憶される場合（３ビットのデータ）、データ値「０００」、「００１」、「０１０」、「０１１」、「１００」、「１０１」、「１１０」、及び「１１１」に割り当てられる８つの閾値電圧範囲がある。メモリセルに書き込まれるデータとセルの閾値電圧レベルの間の具体的な関係は、セルに採用されるデータ符号化方式によって決まる。例えば、両方ともその全体を参照することにより本明細書に組み込まれる米国特許第６，２２２，７６２号及び米国特許出願公開公報第２００４／０２５５０９０号は、マルチステートフラッシュメモリセルのための様々なデータ符号化方式を説明している。一実施形態においては、フローティングゲートの閾値電圧が誤ってその近傍の物理状態にシフトした場合に１つのビットだけが影響を受けるように、グレイコード割当を用いてデータ値が閾値電圧範囲に割り当てられる。

ＮＡＮＤタイプのフラッシュメモリおよびそれらの動作に関連する例は、以下の米国特許／特許出願に記載されている。米国特許第５，５７０，３１５号、米国特許第５，７７４，３９７号、米国特許第６，０４６，９３５号、米国特許第６，４５６，５２８号、米国公開公報第ＵＳ２００３／０００２３４８号。これらの引用文献は、その全体が参照により本明細書に組み込まれる。本明細書における説明は、他のタイプの不揮発性記憶素子と同様に、ＮＡＮＤを加えた他のタイプのフラッシュメモリにも利用可能である。

ＮＡＮＤフラッシュメモリに加えて、不揮発性記憶装置の他のタイプもまた用いることができる。例えば、基本的に（フローティングゲートの代わりに）窒化物層内に電荷をトラッピングするメモリセルである、いわゆるＴＡＮＯＳ構造（ＴａＮ−Ａｌ_２Ｏ_３−ＳｉＮ−ＳｉＯ_２の積層から構成される構造）にも本発明は適用できる。フラッシュＥＥＰＲＯＭシステムで有用な別のタイプのメモリセルは、不揮発方式で電荷を蓄積するために、導電性フローティングゲートの代わりに非導電性の誘電物質を活用する。そのようなセルは、Chanらによる記事、「A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device」、ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ Ｌｅｔｔｅｒｓ、ＥＤＬ−８巻、第３号、１９８７年３月の９３から９５ページに説明されている。酸化ケイ素、窒化ケイ素、及び酸化ケイ素（「ＯＮＯ」）から形成される三層の誘電体が、メモリセルチャネル上で半導電性基板の表面と導電性制御ゲートとの間に挟まれている。セルは、セルチャネルから窒化物の中に電子を注入することにより書込みが行われ、窒化物内において電子が制限領域内にトラッピングされ蓄積される。この蓄積された電荷は、次に、検出可能な方法で、セルのチャネルの一部の閾値電圧を変更する。セルは、窒化物中にホットホールを注入することによって消去される。Nozakiら、「A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application」、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、第２６巻、第４号、１９９１年４月、４９７から５０１ページに、分離した選択トランジスタを形成するためにドーピングされたポリシリコンゲートがメモリセルチャネルの一部に拡がっている分割ゲート構成における同様のセルが説明されている。その文献も参照されたい。前記２つの記事は、その全体を参照することにより本明細書に組み込まれる。参照することにより本明細書に組み込まれるWilliam D. Brown及びJoe E. Brewerによって編集された「Nonvolatile Semiconductor Memory Technology」、ＩＥＥＥ出版１９９８年の第１．２項にも、誘電電荷トラップ装置に適用可能である書き込み技法が説明されている。他のタイプのメモリ素子も使用できる。

図３は、メモリセル（例えば、ＮＡＮＤマルチステートフラッシュメモリ）の１ページを並列に読み出し及び書き込みするためのリード／ライト回路を備えたメモリデバイス２１０を示している。メモリデバイス２１０は、１つ以上のメモリダイ又はチップ２１２を有する。メモリダイ２１２は、メモリセルの（２次元又は３次元の）アレイ２００、制御回路２２０、及び、リード／ライト回路２３０Ａと２３０Ｂを有する。一実施形態では、様々な周辺回路によるメモリアレイ２００へのアクセスはアレイの両側で対称的に実装されており、これにより、各側のアクセスライン及び回路の密度が半分に低減されている。リード／ライト回路２３０Ａ及び２３０Ｂは、複数のセンスブロック３００を有しており、それらのセンスブロック３００は１ページのメモリセルを並列に読み出し又は書き込みすることができる。メモリアレイ１００は、行デコーダ２４０Ａと２４０Ｂを介したワードラインと、列デコーダ２４２Ａと２４２Ｂを介したビットラインによってアドレス指定される。典型的な実施形態では、コントローラ２４４は、１つ以上のメモリダイ２１２のような同じメモリデバイス２１０（例えば、取り外し可能なストレージカード又はパッケージ）内に含まれる。命令、及びデータは、ライン２３２を介してホストとコントローラ２４４の間で転送され、また、ライン２３４を介してコントローラと１つ以上のメモリダイ２１２の間で転送される。

制御回路２２０は、リード／ライト回路２３０Ａと２３０Ｂと協調して、メモリアレイ２００に対してメモリ動作を実行する。制御回路２２０は、ステートマシン２２２、オンチップアドレスデコーダ２２４、及び電力制御モジュール２２６を有している。ステートマシン２２２は、メモリ動作のチップレベルの制御を提供する。オンチップアドレスデコーダ２２４は、ホスト又はメモリコントローラによって用いられるアドレスと、デコーダ２４０Ａ、２４０Ｂ、２４２Ａ及び２４２Ｂによって用いられるハードウェアアドレスの間のアドレスインタフェースを提供する。電力制御モジュール２２６は、メモリ動作中のワードライン及びビットラインに供給される電力及び電圧を制御する。一実施形態では、電力制御モジュール２２６は、供給電力より大きな電圧を作り出すことができる一つ以上のチャージポンプを有する。

一実施形態では、制御回路２２１、電力制御回路２２６、デコーダ回路２２４、ステートマシン回路２２２、デコーダ回路２４２Ａ、デコーダ回路２４２Ｂ、デコーダ回路２４０Ａ、デコーダ回路２４０Ｂ、リード／ライト回路２３０Ａ、リード／ライト回路２３０Ｂ、及び／又はコントローラ２４４の一つ又は幾つかの組合せは、１つの管理回路、或いは複数の管理回路群と称されることがある。

図４は、センスモジュール４８０と呼ばれるコア部と、共通部４９０に分割された個々のセンスブロック３００のブロック図である。一実施形態では、各ビットラインに対して個別のセンスモジュール４８０を用意し、一組のセンスモジュール４８０に対して一つの共通部４９０を用意してもよい。一例として、１個のセンスブロックは、１個の共通部４９０と８個のセンスモジュール４８０を有している。グループ内の各センスモジュールは、データバス４７２を介して協働する共通部と通信する。さらなる詳細としては、その全体を参照することにより本明細書に組み込まれる米国特許出願公開公報２００６／０１４０００７号を参照されたい。

センスモジュール４８０は、接続されたビットライン内の伝導電流が予め決められた閾値レベルより高いか低いかを判定するセンス回路４７０を備えている。ある実施形態では、センスモジュール４８０は、センスアンプと一般に呼ばれる回路を有する。センスモジュール４８０は、さらに、接続されたビットラインに電圧状態を設定するために用いられるビットラインラッチ４８２を有している。例えば、ビットラインラッチ４８２内で予め決められた状態がラッチされることによって、接続されたビットラインを、書き込み禁止を指定する状態（例えば、Ｖｄｄ）に引き上げる（プル）する。

共通部４９０は、プロセッサ４９２、１組のデータラッチ４９４、及び、１組のデータラッチ４９４とデータバス４２０の間を接続するＩ／Ｏインタフェース４９６を備えている。プロセッサ４９２は計算を実行する。例えば、その機能の１つは、センスされたメモリセル内に記憶されているデータを特定し、特定したデータを１組のデータラッチ内に記憶することである。１組のデータラッチ４９４は、読み出し動作において、プロセッサ４９２によって特定されたデータビット群を記憶するために用いられる。一組のデータラッチ４９４は、書き込み動作において、データバス４２０から取り込んだデータビット群を記憶するためにも用いられる。取り込まれるデータビット群は、メモリ内に書き込む予定のライトデータ（書き込みデータ）を表す。Ｉ／Ｏインタフェース４９６は、データラッチ４９４とデータバス４２０の間のインタフェースを提供する。

読み出し又はセンス中には、システムの動作はステートマシン２２２の制御下にあり、ステートマシン２２２はアドレス指定されたセルへの種々の制御ゲート電圧の供給を制御する。メモリに用意された様々なメモリ状態に対応する様々な既定制御ゲート電圧のステップを進む毎に、センスモジュール４８０はこれらの電圧の１つに遷移し、バス４７２を介してセンスモジュール４８０からプロセッサ４９２に出力が提供される。その時点で、プロセッサ４９２は、センスモジュールの遷移イベントと、ステートマシンから入力ライン４９３を介して加えられた制御ゲート電圧についての情報によって、結果としてのメモリ状態を特定する。それから、プロセッサは、メモリ状態に対するバイナリ符号化を計算し、得られたデータビット群をデータラッチ４９４に格納する。コア部の別の実施形態では、ビットラインラッチ４８２は、センスモジュール４８０の出力をラッチするラッチ、及び、上記のようなビットラインラッチの二つの役割を持つ。

当然のことながら、いくつかの実装形態では複数のプロセッサ４９２を有することができる。一実施形態では、各プロセッサ４９２は出力ライン（図４には示されていない）を有し、各出力ラインは共にワイヤードＯＲ（配線論理和）接続される。いくつかの実施形態では、出力ラインは、ワイヤードＯＲラインに接続される前段階で反転される。ワイヤードＯＲの結果を受け取るステートマシンは、書き込まれる全てのビットがいつ所望のレベルに到達したかを判断できる。したがって、この構成は、書き込み処理の完了時点を判定する書き込み検証処理における素早い判定を可能にする。例えば、各ビットがその所望のレベルに到達すると、そのビット用の論理「０」がワイヤードＯＲラインに送られる（又はデータ「１」が反転される）。全てのビットがデータ「０」を出力すると（又はデータ「１」が反転されると）、ステートマシンは書き込み処理の完了を知る。各プロセッサが８個のセンスモジュールと通信する実施形態では、（いくつかの実施形態において）ステートマシンはワイヤードＯＲラインを８回読み出す必要があってもよいし、あるいは、協働するビットラインの結果を蓄積するための論理をプロセッサ４９２に追加し、ステートマシンがワイヤードＯＲラインを一度だけ読み出せば良いようにしてもよい。

書き込み又は検証処理の間、書き込まれるべきデータはデータバス４２０から１組のデータラッチ４９４内に記憶される。ステートマシン制御下の書き込み動作は、アドレス指定されるメモリセルの制御ゲートに加えられる一連の（値の増加を伴う）書き込み電圧パルスを伴う。各書き込みパルスに続いて検証処理が実行され、メモリセルが所望の状態に書き込まれたかどうかを判定する。プロセッサ４９２は、所望のメモリ状態に対する検証メモリ状態を監視する。その２つが一致したとき、プロセッサ４９２は、書き込み禁止を指定する状態にビットラインを引き上げる（プルする）ようにビットラインラッチ４８２を設定する。これにより、たとえ書き込みパルスがその制御ゲートに影響しても、ビットラインに接続したセルがさらに書き込みされないようにすることができる。他の実施形態では、プロセッサが最初にビットラインラッチ４８２をロードし、センス回路が検証処理中にそれに禁止値を設定する。

データラッチスタック４９４は、センスモジュールに対応するデータラッチのスタックを有する。一実施形態では、センスモジュール４８０毎に３個の（又は４個の、又はその他の数の）データラッチが存在する。センスモジュールはビットライン（及び、特定ブロック内のＮＡＮＤストリング）と対応付けられているので、ＮＡＮＤストリング毎に３個のデータラッチ（例えば、Ｌ１、Ｌ２、及びＬ３）が存在する。それゆえ、同じＮＡＮＤストリング内で特定のメモリセルとこれに隣接するセルは、３個のラッチの共通組を共有する。一実施形態では、ラッチ群のそれぞれは１ビットである。

いくつかの実装形態では、（必須ではないが）データラッチはシフトレジスタとして実装され、内部に記憶されたパラレルデータをデータバス４２０用にシリアルデータに変換したり、その逆を行ったりする。好適な一実施形態では、ｍ個のメモリセルのリード／ライトブロックに対応する全てのデータラッチを相互にリンクしてブロックシフトレジスタを構成し、シリアル転送によってデータのブロックを入力または出力できるようにする。特に、リード／ライトモジュールの一群のデータラッチのそれぞれが、データバスへ或いはデータバスからデータを順に転送するようにリード／ライトモジュールのバンクを構成し、一群のデータラッチがあたかもリード／ライトブロック全体のシフトレジスタの一部であるかのようにしてもよい。

不揮発性記憶デバイスの多様な実施形態の構造及び／または動作についてのさらなる情報は次の文献に記載されている。（１）米国特許出願公開２００４／００５７２８７号、「Non-Volatile Memory And Method With Reduced Source Line Bias Errors」、２００４年３月２５日公開、（２）米国特許出願公開２００４／０１０９３５７号、「Non-Volatile Memory And Method with Improved Sensing」、２００４年６月１０日公開、（３）米国特許出願公開２００５／０１６９０８２号、（４）米国特許出願第１１／０９９，１３３号、「Compensating for Coupling During Read Operations of Non-Volatile Memory」、発明者Ｊｉａｎ Ｃｈｅｎ、２００５年４月５日出願、及び、（５）米国特許出願第１１／３２１，９５３号、「Reference Sense Amplifier For Non-Volatile Memory」、発明者Ｓｉｕ Ｌｕｎｇ Ｃｈａｎ及びＲａｕｌ−Ａｄｒｉａｎ Ｃｅｒｎｅａ、２００５年１２月２８日出願。これら５個の特許文献の全ては、その全体を参照することにより本明細書に組み込まれる。

図５は、メモリセルアレイ２００の例示的な構造を示す。一実施形態においては、メモリセルのアレイは、メモリセル群の多数のブロックに分割される。フラッシュＥＥＰＲＯＭシステムに一般的であるように、ブロックは消去の単位である。すなわち、各ブロックは共に消去される最小数のメモリセルを含む。各ブロックは、通常、複数のページに分割される。ページは書き込みの単位である。通常、１個又は複数ページのデータが１列のメモリセルに記憶される。ページは、１つ又は複数のセクタを記憶できる。セクタはユーザデータ及びオーバヘッドデータを含む。オーバヘッドデータは、通常、セクタのユーザデータから算出される誤り訂正符号（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ：ＥＣＣ）を含む。コントローラ（後述）の一部が、データがアレイに書き込まれているときにＥＣＣを計算し、データがアレイから読み出されているときにＥＣＣのチェックも行う。代わりに、ＥＣＣ及び／又は他のオーバヘッドデータはそれらが関係するユーザデータとは異なるページに記憶され、または異なるブロックに記憶されることがある。ユーザデータのセクタは通常、磁気ディスクドライブ内のセクタサイズに相当する５１２バイトである。例えば８ページから３２、６４、１２８、或いはそれ以上のページまでの多数のページが１ブロックを形成する。

別の実施形態では、ビットラインは偶数のビットラインと奇数のビットラインに分けられる。奇数／偶数ビットラインアーキテクチャでは、共通ワードラインに沿っており奇数ビットラインに接続されたメモリセル群は、同時に書き込みが行われる。これに対し、共通ワードラインに沿っており偶数ビットラインに接続されたメモリセル群は、奇数ビットラインに接続されたメモリセル群の書き込みとは別のタイミングで同時に書き込みが行われる。

図５は、ＮＡＮＤストリングを形成する直列に接続された４個のメモリセルを示す。それぞれのＮＡＮＤストリングに４個のセルが含まれるとして示されているが、４個より多い、または少ない数（例えば、１６個、３２個、６４個、１２８個、或いは別の数、或いはＮＡＮＤストリング上に存在し得るメモリセル）を使用できる。ＮＡＮＤストリングの一端は（選択ゲートドレインラインＳＧＤに接続されている）ドレイン選択ゲートを介して対応するビットラインに接続され、他端は（選択ゲートソースラインＳＧＳに接続されている）ソース選択ゲートを介してソースラインに接続される。

（検証を行って）成功した書き込み処理の最後では、メモリセルの閾値電圧は書き込まれたメモリセルの閾値電圧の１つ以上の区分内、又は、必要に応じて消去したメモリセルの閾値電圧区分内にあるべきである。図６は、各メモリセルが２ビットのデータを記憶する場合のメモリセルアレイの閾値電圧区分の例を示している。しかしながら、他の実施形態では、（例えば、１メモリセル当り３ビットデータのような）１メモリセル当り２ビットより多い、又は少ないデータを使用してもよい。図６は、消去されたメモリセル用の第１の閾値電圧区分Ｅを示している。書き込まれたメモリセル用の３つの閾値電圧区分Ａ、Ｂ及びＣも示している。一実施形態では、区分Ｅ内の閾値電圧は負値であり、区分Ａ、Ｂ及びＣ内の閾値電圧は正値である。

図６の異なる閾値電圧範囲の各々は、データビットの組み所定の値に対応する。メモリセルに書き込まれたデータとセルの閾値電圧レベルの間の具体的な対応関係は、セルに対して採用されるデータ符号化方式に依存する。一実施形態では、データ値は、グレイコード割当を用いて閾値電圧範囲に割り当てられる。グレイコード割当を採用することによって、フローティングゲートの閾値電圧がその隣接する物理状態へ誤ってシフトした場合であってもその影響が１ビットだけに留まるようにすることができる。一例として、「１１」が閾値電圧範囲Ｅ（状態Ｅ）に割り当てられ、「１０」が閾値電圧範囲Ａ（状態Ａ）に割り当てられ、「００」が閾値電圧範囲Ｂ（状態Ｂ）に割り当てられ、「０１」が閾値電圧範囲Ｃ（状態Ｃ）に割り当てられる。他の実施形態ではグレイコードが用いられずともよい。

一実施形態では、それぞれの状態に対する２ビットデータは異なるページに記憶される。図６の処理における状態Ｅに関して言えば、２個のページのそれぞれが「１」を記憶する。状態Ａに関しては、上位ページがビット「１」を記憶し、下位ページがビット「０」を記憶する。状態Ｂに関しては、２個のページのそれぞれが「０」を記憶する。状態Ｃに関しては、上位ページがビット「０」を記憶し、下位ページがビット「１」を記憶する。

他の実施形態では、各状態の２ビットデータは、同一のページに記憶される。図１１は４個の状態を示しているが、本発明は、４個より少ない或いは４個より多い状態数を有する他のマルチステート構造にも適用することができる。

図６はまた、メモリセルからデータを読み出すための３つの読み出し参照電圧、Ｖｒａ、Ｖｒｂ、及びＶｒｃを示している。メモリセルの閾値電圧がＶｒａ、Ｖｒｂ、及びＶｒｃのいずれよりも小さいか、或いはいずれよりも大きいかを検査することによって、システムはそのメモリセルがどの状態にあるかを判定することができる。Ｖｒａ、Ｖｒｂ、及びＶｒｃの値は例えば、Ｖｒａ＝０Ｖ、Ｖｒｂ＝１．２５Ｖ、及び、Ｖｒｃ＝２．６５Ｖである。他の例としては、Ｖｒａ＝０Ｖ、Ｖｒｂ＝１．３５Ｖ、及び、Ｖｒｃ＝２．６Ｖである。さらに他の例としては、Ｖｒａ、Ｖｒｂ、及びＶｒｃはそれぞれ、０．０Ｖ、１．２５Ｖ、及び、２．５Ｖである。これら以外の値を用いることもできる。

図６はまた、３つの検証参照電圧Ｖｖａ、Ｖｖｂ、及びＶｖｃを示している。メモリセルに状態Ａを書き込むとき、システムは、そのメモリセルがＶｖａ以上の閾値電圧を有しているか否かを検証する。メモリセルに状態Ｂを書き込むときは、システムは、そのメモリセルがＶｖｂ以上の閾値電圧を有しているか否かを検証する。メモリセルに状態Ｃを書き込むときは、システムは、そのメモリセルがＶｖｃ以上の閾値電圧を有しているか否かを検証する。Ｖｖａ、Ｖｖｂ、及びＶｖｃの値は例えば、Ｖｖａ＝０．４０Ｖ、Ｖｖｂ＝１．８０Ｖ、及び、Ｖｖｃ＝３．３５Ｖである。他の例としては、Ｖｖａ＝０．５Ｖ、Ｖｒｂ＝１．９Ｖ、及び、Ｖｒｃ＝３．３Ｖである。さらに他の例としては、Ｖｖａ、Ｖｖｂ、及びＶｖｃはそれぞれ、０．５Ｖ、１．８Ｖ、及び、３．２Ｖである。これら以外の値を用いることもできる。

一実施形態では、メモリセルは消去状態Ｅから書き込み状態Ａ、Ｂ、或いはＣのいずれへもダイレクトに書き込まれることができる。このことはフルシーケンス書き込みとして知られている。例えば、書き込まれるべきメモリセルの集団が、集団内の全メモリセルが消去状態Ｅとなるように最初に消去される。幾つかのメモリセルが状態Ｅから状態Ａへと書き込まれている間に、他のメモリセルが状態Ｅから状態Ｂへ、及び／または、状態Ｅから状態Ｃへと書き込まれる。フルシーケンス書き込みは、図６において曲線矢印で表されている。

図７Ａ〜Ｃは、不揮発性メモリをプログラムする（書き込む）別の処理を開示している。その処理は、前のページの隣接メモリセルへの書き込みに続いて、特定のページに対して特定のメモリセルに書き込みを行うことによって、その特定のメモリセルに対するフローティングゲート間カップリングの影響を低減する。図７Ａ〜Ｃによって開示された処理の実施形態の一例では、不揮発性メモリセルは、４つのデータ状態を用いてメモリセル毎に２ビットのデータを記憶する。例えば、状態Ｅが消去状態であり、状態Ａ、Ｂ、及びＣが書き込み状態であると仮定する。状態Ｅはデータ１１を記憶する。状態Ａはデータ０１を記憶する。状態Ｂはデータ１０を記憶する。状態Ｃはデータ００を記憶する。両方のビットは隣接する状態Ａ及びＢの間で変化するので、これは非グレイコード化の一例である。データの物理的データ状態への他の符号化を用いることもできる。各メモリセルはデータを２ページへ記憶する。参照目的のために、以下ではこれらのデータのページは上位ページ及び下位ページと呼ぶが、他の呼び名を与えることもできる。図７Ａ〜Ｃの処理の状態Ａに関しては、上位ページはビット０を記憶し、下位ページはビット１を記憶している。状態Ｂに関しては、上位ページはビット１を記憶し、下位ページはビット０を記憶している。状態Ｃに関しては、両方のページがビットデータ０を記憶している。

図７Ａ〜Ｃの書き込み処理は、２つのステップの処理である。第１ステップでは、下位ページが書き込まれる。下位ページがデータ１のままである場合、メモリセルの状態は状態Ｅに留まる。書き込まれるべきデータが０の場合、メモリセルの閾値電圧は上昇し、メモリセルは状態Ｂ’に書き込まれる（プログラムされる）。従って図７Ａは、状態Ｅから状態Ｂ’へのメモリセルの書き込みを示している。図７Ａに示した状態Ｂ’は暫定的状態Ｂであり、従って、検証ポイントはＶｖｂ’として示され、その検証点はＶｖｂより低い。

一実施形態では、状態Ｅから状態Ｂ’にメモリセルが書き込まれた後、ＮＡＮＤストリング内の（ＷＬｎ＋１に接続されている）隣接メモリセルがその下位ページに対して書き込まれる。例えば、ＷＬ０に接続されたメモリセルの下位ページが書き込まれた後、同じＮＡＮＤストリング上のメモリセルであるがＷＬ１に接続されているメモリセル（隣接メモリセル）用の下位ページが書き込まれる。隣接メモリセルを書き込んだ後、先のメモリセルが状態Ｅから状態Ｂ’に上昇した閾値電圧を有していた場合、フローティングゲート間のカップリングの影響は書き込まれる先のメモリセルの見かけの閾値電圧を上昇させる。これは、図７Ｂに示されているように、状態Ｂ’の閾値電圧区分を拡大する影響を及ぼす。閾値電圧区分のこの見かけの拡大は、上位ページを書き込む際に修正される。

図７Ｃは、上位ページを書き込む処理を示している。メモリセルが消去状態Ｅであって上位ページが１のままである場合、メモリセルは状態Ｅに留まる。メモリセルが状態Ｅであって、書き込まれるべき上位ページデータが０の場合、メモリセルの閾値電圧は上昇し、メモリセルは状態Ａになる。メモリセルが中間の閾値電圧区分５５０であって上位ページデータが１のままでよい場合、メモリセルは最終的な状態Ｂに書き込まれる。メモリセルが中間の閾値電圧区分５５０であって上位ページデータを０にすべき場合、メモリセルの閾値電圧は上昇し、メモリセルは状態Ｃになる。図７Ａ〜Ｃに示されている処理は、フローティングゲート間のカップリングの影響を低減する。なぜならば、隣接メモリセルの上位ページへの書き込みだけが、与えられたメモリセルの見かけ上の閾値電圧に影響を与えるからである。

図７Ａ〜Ｃは、２つのデータページと４つのデータ状態についての一例を提供するが、図７Ａ〜Ｃによって開示される概念は、４つ以外の状態を有し２ページ以外であり、及び／または他のデータ符号化を採用する他の実施形態にも適用することができる。

図８は、図７Ａ〜７Ｃのプログラミング方法を使用してメモリセルに書き込みするための順序の一実施形態を説明する表である。ワードラインＷＬ０に接続されたメモリセルの場合、下位ページがページ０を形成し、上位ページがページ２を形成する。ワードラインＷＬ１に接続されたメモリセルの場合、下位ページがページ１を形成し、上位ページがページ４を形成する。ワードラインＷＬ２に接続されたメモリセルの場合、下位ページがページ３を形成し、上位ページがページ６を形成する。ワードラインＷＬ３に接続されたメモリセルの場合、下位ページがページ５を形成し、上位ページがページ７を形成する。メモリセルは、ページ番号に従って、ページ０からページ７まで書き込まれる。他の実施形態では、他の書き込み順序も使用できる。

一実施形態では、ワードラインを満たすのに十分なデータが書き込まれた場合、システムはフルシーケンス書き込みを実行するように構築される。十分ではないデータが書き込まれた場合、書き込み処理は、受け取ったデータを下位ページに書き込む。次のデータを受け取ったとき、システムは、上位ページに書き込む。さらに別の実施形態では、システムは、下位ページに書き込みするモードで書き込みを開始し、これに続いてワードラインのメモリセルの全体（又は大部分）を満たすのに十分なデータを受け取った場合にフルシーケンス書き込みモードに移行する。このような実施形態のさらなる詳細は、発明者Ｓｅｒｇｙ Ａｎａｔｏｌｉｅｖｉｃｈ Ｇｏｒｏｂｅｔｓ及びＹａｎ Ｌｉの米国特許公開公報第２００６／０１２６３９０号、米国特許出願第１１／０１３，１２５号、出願日２００４年１２月１４日、発明の名称「Pipelined Programming of Non-Volatile Memories Using Early Data」に開示されている。その全体は、参照により本明細書に組み込まれる。

図６〜８は、一メモリセル当り２ビットデータを記憶するための４個のデータ状態の手法を説明しているが、他の実施形態では、一メモリセル当り異なる数（又は同数）のビットデータを記憶するための異なる数のデータ状態を用いることができる。一例では、３ビットデータを記憶するために８個のデータ状態が用いられる。本明細書で説明する方法は、一メモリセル当り３ビットデータであり８個のデータ状態の場合であっても適用することができる。

図９は、選択されたワードラインに接続されているメモリセルに書き込む場合の書き込み処理を説明するフローチャートである。従って、図９の処理は、図６のフルシーケンス書き込み、あるいは、図７Ａ〜Ｃのツーパス書き込み技術における一つのパス（第１パスと第２パスのいずれか一方）を実現するために使用される。一実施形態においては、図９の処理は、制御回路２２０の管理下で実行される（ステートマシン２２２が制御を与え、電力制御２２６が適切な信号を与える）。書き込み処理は複数ページの書き込みを内包していてもよいので、書き込み処理は、図９の処理を複数回に亘って実行するものであってもよい。

幾つかの実施形態（全てでなくともよい）では、メモリセルはソース側からドレイン側へ向けて書き込まれる。例えば、図５の場合、ワードラインＷＬ０が最初に書き込まれ、次いでＷＬ１が書き込まれ、次いでＷＬ２が書き込まれるなどする。

図９の処理の一つの実施形態では、メモリセルは書き込みに先立って（ブロック単位又は他の単位で）消去される（ステップ６２０）。一実施形態では、メモリセルは、十分な時間ｐ−ウェルを消去電圧（例えば２０ボルト）に上げ、ソースラインとビットラインがフローティング状態にある間に選択されたブロックのワードラインを接地させることによって消去される。容量カップリングのため、未選択のワードライン、ビットライン、選択ライン、及びソースラインも消去電圧のかなりの割合の電圧に引き上げられる。従って、選択されたメモリセルのトンネル酸化物層に強力な電場が加わり、主としてファウラ−ノルドハイムトンネル効果によってフローティングゲートの電子が基板側に放出されて、選択されたメモリセルのデータが消去される。電子がフローティングゲートからｐ−ウェル領域に移動するにつれて、選択されたセルの閾値電圧が低下する。消去は、メモリアレイ全体、別々のブロック、又はセルの他の単位で行うことができる。メモリセルのブロックが消去された後、本明細書に説明されるように、種々のメモリセルに（場合によっては部分的に）書き込みを行うことができる。ステップ６２０で実行される消去は、ブロックの各ワードラインが書き込みされる前には実行される必要がないことに留意されたい。むしろ、ブロックを消去することができ、その後、これに続く消去を行わずに各ワードラインを書き込みすることができる。

ステップ６２２では、消去されたメモリセルの消去閾値電圧の区分を狭めるために、ソフト書き込みが実行される。いくつかのメモリセルは、消去処理の結果として必要以上に低い消去状態にあってよい。ソフト書き込みは、消去されたメモリセルの閾値電圧を一層狭い閾値電圧区分に移行させるために低い書き込みパルスを印加できる。消去とソフト書き込みは、各ページが書き込まれるのに先立って、１ブロックに１回実行されることに留意されたい。

ステップ６２４では、「データロード」命令がコントローラ２４４によって発行され、ステートマシン２２２に入力される。ステップ６２６では、ページアドレスを指定するアドレスデータがデコーダ回路に供給される。ステップ６２８では、アドレス指定されたページに対して、１ページの書き込みデータが書き込みのために入力される。そのデータは、選択されたビットラインのための適切なレジスタ／ラッチでラッチされる。いくつかの実施形態では、そのデータは、検証動作に用いるために選択されたビットライン用の第２レジスタでもラッチされる。ステップ６３０では、「書き込み」命令がコントローラ２４４から受け取られ、ステートマシン２２２に提供される。

「書き込み」命令によってトリガされ、ステップ６２８でラッチされたデータは、適切なワードラインに加えられる一連のパルスを使用してステートマシン２２２によって制御される選択されたメモリセルに書き込まれる。ステップ６３２では、Ｖｐｇｍ、即ち書込み電圧信号（例えば一連のパルス）が開始規模（例えば、〜１２Ｖ又は他の適当なレベル）に初期化され、ステートマシン２２２によって維持される書込カウンタＰＣが０で初期化される。ステップ６３４では、書込み信号Ｖｐｇｍのパルスが選択されたワードラインに加えられる。

ステップ６３６では、適切な目標レベルの組（即ち、Ｖｖａ、Ｖｖｂ、Ｖｖｃ）を使って、選択されたメモリセルのデータ状態が検証される。選択されたメモリセルの閾値電圧が適切な目標レベルに達したことが検知されると、ビットラインの電圧を上げ、図９の検証の残りのためにそのメモリセルは後の書込みがロックアウトされる。書き込みが行われているメモリセルの全てが目標データレベルに達すると（ステップ６３８）、全ての選択されたメモリセルが書き込まれ、目標レベルに達したことが検証されるので、書き込み処理は成功裡に終了する。ステップ５４０では「合格」のステータスが通知される。ステップ６３８の幾つかの実施形態では、少なくとも既定数のメモリセルが目標状態に達したか否かがチェックされることに留意されたい。この既定数は、メモリセルの全数よりも少なくてよく、その場合、全てのメモリセルが適切な検証レベルに達する前に書き込み処理が停止することを許容する。書込みに成功しなかったメモリセルは、読み出し処理において誤り訂正を使って訂正され得る。

ステップ６３８において、全てのメモリセルがそれらの目標の状態に達していないと判断されると書き込み処理は継続される。ステップ６５０では、書込カウンタＰＣは、書込み制限値ＰＬＩＭＩＴに対してチェックされる。書込み制限値の一例は２０である。ただし、実装形態に応じて書込み限界値は種々の値が採用され得る。書込カウンタＰＣが書込み制限値ＰＬＩＭＩＴ未満でない場合には、ステップ６５６において、書き込みが不成功だったメモリセルの数が、予め決められた数以下であるか否かが判定される。書き込みが不成功だったメモリセルの数が予め決められた数以下の場合、書き込み処理には合格のフラグが立てられ、合格のステータスがステップ６５８にて通知される。多くの場合、書き込みが不成功だったメモリセルは、読み出し処理において誤り訂正を使って訂正され得る。しかしながら、書き込みに不成功だったメモリセルの数が予め決められた数よりも多かった場合、書き込み処理には失敗のフラグが立てられ、ステップ６６０にて失敗のステータスが通知される。書込カウンタＰＣが書込み制限値未満の場合、Ｖｐｇｍパルスの大きさがステップサイズ（例えば、０．２〜０．４ボルトステップサイズ）分増加され、書込カウンタＰＣが増分される。ステップ６５２の後、処理は、次のＶｐｇｍパルスを加えるためにステップ６３４へ戻る。

一般的には、検証動作（例えば図９のステップ６３６において実行される検証動作）、及び、読み出し動作において、選択されたワードラインは電圧に接続され、その電圧レベルは読み出し動作ごと（例えば、Ｖｒａ、Ｖｒｂ、Ｖｒｃ）及び検証動作ごと（例えば、Ｖｖａ、Ｖｖｂ、Ｖｖｃ）に指定されて、注目するメモリセルの閾値電圧がそのようなレベルに到達しているかどうかが判断される。ワードライン電圧を加えた後、ワードラインに加えられた電圧に応答してメモリセルがオンになったかどうかを判断するためにメモリセルの伝導電流が測定される。所定値よりも大きい伝導電流が測定される場合、メモリセルがオンになり、ワードラインに加わる電圧がメモリセルの閾値電圧より大きいと推定される。所定値より大きい伝導電流が測定されない場合には、メモリセルがオンにならず、ワードラインに加わる電圧がメモリセルの閾値電圧よりも大きくないと推定される。

読み出し動作又は検証動作におけるメモリセルの伝導電流を測定するための多くの方法がある。一例では、メモリセルの伝導電流は、そのメモリセルがセンスアンプ内の専用のコンデンサを放電する、或いは充電する速度で測定される。別の例では、選択されたメモリセルの伝導電流は、そのメモリセルを含むＮＡＮＤストリングが対応するビットラインを放電することを許容する（あるいは許容することに失敗する）。ビットライン（又はコンデンサ）の電圧は、それが放電されたかどうかを確かめるために一定の期間の後に測定される。

図１０は、１回の読み出し又は検証処理における種々の信号の変化を示すタイミング図である。例えば、メモリセルがバイナリメモリセルの場合、図１０の処理は、ステップ６３６の繰り返し１回の間にメモリセル毎に一度実行される。メモリセルが４個の状態（例えばＥ、Ａ、Ｂ、及びＣ）を取り得るマルチステートメモリセルの場合、図１０の処理はステップ６３６の繰り返し１回の間にメモリセル毎に３回（例えば、Ｖｖａで１回、Ｖｖｂで１回、及び、Ｖｖｃで１回）実行される。

図１０は、センスアンプ内の専用コンデンサを放電させる速度によってメモリセルの伝導電流を計測する読み出し又は検証動作におけるソース、選択されたＢＬ、ＳＧＳ、ＷＬｎ、ＷＬｎ＋１、ＷＬ＿ｕｎｅｓｌ、ＳＧＤの各信号を示している。ＳＧＤは、ドレイン側選択ゲートのゲートに与えられる信号を表している。ＳＧＳは、ソース側選択ゲートのゲートに与えられる信号である。ＷＬｎは、読み出し／検証のために選択された／目標のワードラインに与えられる信号である。ＷＬｎ＋１は、ＷＬｎにドレイン側で隣接する非選択のワードラインに与えられる信号である（例えば、ＷＬ２は、ＷＬ１のドレイン側隣接ワードラインである：図５参照のこと）。ＷＬ＿ｕｎｓｅｌは、ドレイン側の隣接ワードライン以外の非選択ワードラインに与えられる信号を表している。これらのワードラインは、適切なメモリセルの制御ゲートに接続されている。選択されたＢＬは、読み出し／検証で選択されたビットラインである。ソースは、メモリセルのためのソースラインに与えられる信号である。

全ての信号は、Ｖｓｓ（概ね０ボルト）で始まる。図１０の時刻ｔ１において、ＳＧＤがＶｄｄ（これは、ＤＡＣによって駆動される変更可能な値である）に引き上げられ、非選択ワードライン（ＷＬ＿ｕｎｓｅｌ）がＶｒｅａｄ（これは、全ての非選択メモリセルをオンすることができるオーバードライブ電圧であり、その値は概ね５．５ボルトである）に引き上げられ、ドレイン側隣接ワードライン（ＷＬｎ＋１）がＶｒｅａｄＸ（後述する別のオーバードライブ電圧）に引き上げられ、選択ワードライン（ＷＬｎ）が、読み出し動作のときはＶｃｇｒ（例えば、図１１のＶｒａ、Ｖｒｂ、又はＶｒｃ）に引き上げられ、検証動作のときはＶｃｇｖ（例えば、図１１のＶｖａ、Ｖｖｂ、又はＶｖｃ）に引き上げられる。一実施形態では、センスアンプは、ＮＡＮＤストリングの状態に関わらずにビットライン電圧を一定に保持し、センスアンプは、ビットラインをその電圧に「固定」したまま電流を計測する。時刻ｔ１後の幾点かにおいて、かつ、時刻ｔ３（実装に応じて定まる）よりも前に、センスアンプは、センスアンプ内のコンデンサが十分な量だけエネルギを消散したか否かを判定する。時刻ｔ３において、図に示された信号は、Ｖｓｓ（又はスタンバイ或いはリカバリのための別値）まで引き下げられる。他の実施形態では、幾つかの信号のタイミングは変更し得ることに留意されたい。

読み出し動作とセンスアンプに関するさらなる情報は、次の文献に開示されている：（１）米国特許出願公開第２００４／００５７２８７号、「Non-Volatile Memory And Method With Reduced Source Line Bias Errors」、公開日２００４年３月２５日、（２）米国特許出願公開第２００４／０１０９３５７号、「Non-Volatile Memory And Method with Improved Sensing」、公開日２００４年６月１０日、（３）米国特許出願公開第２００５／０１６９０８２号、（４）米国特許出願第１１／０９９，１３３号、「Compensating for Coupling During Read Operations of Non-Volatile Memory」、発明者Ｊｉａｎ Ｃｈｅｎ、出願日２００５年４月５日、及び、（５）米国特許出願第１１／３２１，９５３号、「Reference Sense Amplifier For Non-Volatile Memory」、発明者Ｓｉｕ Ｌｕｎｇ Ｃｈａｎ及びＲａｕｌ−Ａｄｒｉａｎ Ｃｅｒｎｅａ、出願日２００５年１２月２８日。直前に示したこれら５つの特許文書の全ては、その全体を参照することにより本明細書に組み込まれる。

１組のデータ（例えば、ファイル、デジタル写真、ページデータ、ブロックデータ、或いは他の単位のデータ）を読み出す際、多くの場合は図１０の読み出し動作を複数回実行する。図１１は、データ読み出しの要求に応じて実行される読み出し処理の上位レベルのフローチャートを示す。ステップ７５０では、コントローラ２４４によって読み出し命令が発行され、その命令がステートマシン２２２に入力される。ステップ７５２では、ページアドレスを指定するアドレスデータがデコーダ回路に用意される。ステップ７５４では、以下で説明するように、１回又は複数回の読み出し動作（例えば、図１０の読み出し動作或いは他の適切な代替動作）が実行される。読み出し動作の結果は、適切なラッチ４９４に格納される。そのデータは、ステップ７５６で通知される。データ通知の様々な実施形態は、ラッチからステートマシンへのデータ転送、コントローラへのデータ転送、ホストへのデータ転送、出力ファイルへのデータの格納、要求した装置へのデータの提供、などを含む。

上述したように、不揮発性メモリセルのフローティングゲート（或いは他の電荷蓄積要素）の見かけ上の閾値電圧のシフトは、隣接するフローティングゲート（或いは他の隣接する電荷蓄積素子）に蓄積されている電荷に起因する電界のカップリングによって生じる。この問題は、異なるタイミングで書き込まれた隣接メモリセルの組の間で、最も顕著に発生する。このカップリングに対応するため、対象メモリセルへの読み出し処理は、隣接メモリセルに補償を提供し、隣接メモリセルが特定のメモリセルに及ぼすカップリング効果を低減する。一実施形態では、検証処理における、隣接メモリセルに対する補償の後の適用のための要求条件のセットアップを含む。そのような実施形態では、ＷＬｎ＋１に加えられるオーバーライド電圧（図１０に示したＶｒｅａｄＸ）が、典型的な値、例えば５．５Ｖから、例えば３Ｖに減じられる。それゆえ、検証処理において、ＶｒｅａｄＸは３ボルト（或いは、実装に応じて定まる適切な値）である。次の読み出しにおいて提供される補償は、ＷＬｎに対して実行される読み出し動作の間のＷＬｎ＋１に対する、検証フェイズにおいて加えられる電圧と比較してそれより高い電圧の印加で構成されてよい。多くの従来のデバイスでは、全ての非選択のワードラインはＶｒｅａｄを受ける。図１０の実施形態では、ドレイン側隣接ワードラインを除く全ての非選択ワードラインはＶｒｅａｄを受け、ドレイン側の隣接ワードラインはＶｒｅａｄＸを受ける。Ｖｒｅａｄの一例は５．５ボルトであるが、他の値も用い得る。

対象メモリセルを読み出す際に隣接メモリセルにどの程度の補償を供給すべきか決定するために、ここで説明するシステムは、前もって計画された電位状態の組からメモリセルの記憶状態（perceived condition）を判定する。例えば、図６と７を参照すると、システムは、隣接メモリセルが状態Ｅ、Ａ、Ｂ、又はＣのいずれであるかを特定する。補償の大きさと使用は、隣接メモリセルの状態に依存する。

対象のメモリセルを読み出す際の隣接メモリセルの状態を検査する一つの方法は、隣接メモリセルの状態を検査する読み出し動作を、対象のメモリセルのデータ状態を検出する読み出し動作に少なくとも部分的かつ一時的に混在させることである。即ち、ＷＬｎ＋１に対する読み出し動作を少なくとも部分的かつ一時的にＷＬｎに対する読み出し動作に混在させることである。

図１２は、図６の処理によって書き込まれたページデータを読み出す処理の一実施形態を説明するフローチャートである。図１２の処理は、図１１のステップ７５４を実行する際に用いることができる。図１２の処理は、対象のメモリセルを読み出すときに、「所定の技法」を使った隣接メモリセルへの補償（その隣接メモリセルの記憶状態に基づく補償）を与える一例を示す。「所定の技法」とは、対象のメモリセルのデータ状態をセンスする読み出し動作に、隣接メモリセルの状態を検査する読み出し動作を少なくとも部分的かつ一時的に混在させるやり方によって隣接メモリセルの状態を検査する技法である。上述した２つの読み出し動作は、少なくとも部分的かつ一時的に混在される。なぜならば、幾つかの実施形態では、これらの読み出し動作は完全に代替され得るからであり、他方、他の実施形態では、その代替は、一群の読み出し動作の間で、或いは、一群と単独の読み出し動作の間で起こり得るからである。図１７、１８、及び１９（後述）は、読み出し動作の少なくとも部分的で一時的な混在の付加的な例を提供する。

図１２の処理は、データを読み出すための全体的な処理として実装し得る。ここで、データの読み出しは、ＥＣＣと連動して、或いは分離して、或いは先立って、特定の一つ又は複数のページデータ（又は他のグループ化されたデータ）に対する読み出し要求に応答して実行される。他の実施形態では、図１２の処理は、データ回復ステップの一部として実行され得る。

図１２のステップ８０２では、読み出し動作はワードラインＷＬｎ＋１に対して実行される。即ち、図１０に示される処理は、ワードラインＷＬｎ＋１（図１２の読み出し処理で注目している選択されたワードワインＷＬｎに隣接するワードライン）に接続された全てのメモリセルに対して実行される。例えば、図１２の処理が読み出す対象としてワードラインＷＬ２を選択した場合、ステップ８０２では、ワードラインＷＬ３に接続されたメモリセルに対して読み出し動作が実行される。ステップ８０２の処理を実行する際、ＷＬｎ＋１に加えられる読み出し比較電圧はＶｒａである。従って、ステップ８０２は、ＷＬｎ＋１に接続されたメモリセルが状態Ｅ（図６参照）にあるデータを記憶しているか否かを判定する読み出し動作（図１０）である。他のワードラインがＶｒｅａｄを受けるとき、ＶｒａがＷＬｎ＋１に加えられる。ステップ８０２の読み出し動作の結果は、各ビットラインに対する１ラッチ（ラッチ４９４）に記憶される（ステップ８０４）。一実施形態では、各ビットラインは、３個のラッチを有しており、それらは、Ｌ１、Ｌ２、及びＬ３と称される。ステップ８０２の結果は、Ｌ１に記憶される。他の実施形態では、結果は他のラッチに記憶されてもよい。即ち、一実施形態では、ステップ８０２の読み出し命令に応答してメモリセルがオンしたならば、ラッチＬ１に「１」が格納される。ステップ８０６では、選択ワードラインＷＬｎに対してマルチステートの読み出し処理が実行される。そのマルチステートの読み出し処理は、仮に４個の取り得るデータ状態が存在する場合には３つの読み出し動作（図１０参照）の実行を含む。第１読み出し動作では、読み出し比較ポイントＶｃｇｒはＶｒａである。第２の読み出し動作では、読み出し比較ポイントＶｃｇｒはＶｒｂである。第３の読み出し動作では、読み出し比較ポイントＶｃｇｒはＶｒｃである。ステップ８０６のマルチステート読み出し処理の各読み出し動作において、ドレイン側隣接ワードラインＷＬｎ＋１はＶｒｅａｄＥを受け、他の非選択ワードラインはＶｒｅａｄ（例えば５．５Ｖ）を受ける。一実施形態では、ＶｒｅａｄＥは３ボルトに等しい。ＶｒｅａｄＥが検証処理において用いられる同一オーバードライブ電圧に等しいので、補償は実行されてはいない。このことは、隣接メモリセル内の状態Ｅ（消去状態）にあるデータに関係する。ＶｒｅａｄＥは、フローティングゲート間のカップリングに対する補償を与えない。ステップ８０８では、ステップ８０４でＬ１が設定されていたならば、ステップ８０６のマルチステート読み出し処理の結果がラッチＬ１とＬ２に格納される。従って、ステップ８０８では、状態Ｅにある隣接セルを有するメモリセルは、マルチステート読み出し処理の結果をラッチＬ１とＬ２に格納する。各メモリセルは２ビットデータを記憶しているので、そのデータを記憶するためには２個のシングルビットラッチが必要とされる。ステップ８０６の結果は、隣接メモリセルが状態Ｅのときは「１１」であり、隣接メモリセルが状態Ａのときは「１０」であり、隣接メモリセルが状態Ｂのときは「００」であり、隣接メモリセルが状態Ｃのときは「０１」である。ステップ８０８においてラッチＬ１とＬ２に有効データがロードされた場合、ステップ８１０においてラッチＬ３に論理「１」がセットされ、このことは、ラッチＬ１とＬ２が有効データを有することを示す。そうでない場合は、Ｌ３に論理「０」が記憶される。

ステップ８１２では、ドレイン側隣接ワードラインＷＬｎ＋１に接続されているメモリセルに対して、ドレイン側隣接ワードラインＷＬｎ＋１を（比較ポイントとして）Ｖｒｂに維持することを含む読み出し動作が実行される。ステップ８１４では、メモリセルがオンしたら、そのメモリセルは状態Ｅ又はＡである。ステップ８１２においてメモリセルがオンしており、それに対応するラッチＬ３が「０」である場合、対応するラッチＬ１に「１」が設定される。ステップ８１６では、マルチステート読み出しプロセスが選択ワードラインＷＬｎに対して実行される。その読み出しプロセスにおいて、ドレイン側隣接ワードラインＷＬｎ＋１はＶｒｅａｄＡを受ける。ステップ８１６は、ステップ８０６と類似するものであるが、ドレイン側隣接ワードラインＷＬｎ＋１がステップ８０６ではＶｒｅａｄＥを受けるのに対してステップ８１６ではＶｒｅａｄＡを受ける点で異なる。一実施形態では、ＶｒｅａｄＡは４．２５ボルトに等しい。ＶｒｅａｄＡは、フローティングゲート間のカップリングに対して僅かな補償を提供する。ステップ８１４においてラッチＬ１に「１」に設定されており、ラッチＬ３の現在値が「０」であるならば、ステップ８１６の結果はラッチＬ１とＬ２に格納される。ステップ８１２においてＬ１とＬ２に有効データがロードされたならば、ステップ８２０においてラッチＬ３に「１」が設定される。

ステップ８２２では、ドレイン側隣接ワードラインＷＬｎ＋１に接続されているメモリセルに対して、ＷＬｎ＋１にＶｒｃを加えることを含む読み出し動作（図１０）が実行される。ステップ８２２は、ステップ８０２と類似しているが、ＷＬｎ＋１にＶｒａの代わりにＶｒｃを加える点が異なる。ステップ８２４では、ステップ８２２でオンしたメモリセルであって対応するラッチＬ３に「０」が設定されているメモリセルに対応するラッチＬ１に「１」が設定される。ステップ８２６では、ドレイン側隣接ワードラインＷＬｎ＋１がＶｒｅａｄＢを受けながら、マルチステート読み出し処理がＷＬｎに対して実行される。ステップ８２６はステップ８０６と類似であるが、ドレイン側隣接ワードラインＷＬｎ＋１に対してＶｒｅａｄＥの代わりにＶｒｅａｄＢを用いる点で異なる。一実施態様では、ＶｒｅａｄＢは４．７５ボルトに等しい。ＶｒｅａｄＢは、カップリングに対して中程度の補償を与える。ステップ８２８では、前もってステップ８２４においてＬ１に「１」が設定されているとともにラッチＬ３が現在「０」を格納している場合に、ステップ８２６の結果がラッチＬ１とＬ２に格納される。ステップ８３０では、ステップ８２８においてラッチＬ１とＬ２に有効データがロードされている場合にラッチＬ３に「１」が設定される。

ステップ８３２では、ドレイン側隣接ワードラインＷＬｎ＋１がＶｒｅａｄＣを受けながら、選択ＷＬｎに接続しているメモリセル対してマルチステート読み出し処理が実行される。ステップ８３２は、ステップ８０６と類似であるが、ＶｒｅａｄＥの代わりにステップ８３２ではＶｒｅａｄＣを用いる点が異なる。一実施形態では、ＶｒｅａｄＣは５．５ボルトに等しい。ＶｒｅａｄＣは、ＶｒｅａｄＥ、ＶｒｅａｄＡ、及びＶｒｅａｄＢと比べて最も大きい補償を与える。ＶｒｅａｄＣは、隣接するメモリセルが状態Ｃにある対象メモリセルに対して適切な補償を与える。ステップ８３４では、ラッチＬ３が「０」の場合にステップ８３２の結果がラッチＬ１とＬ２に格納される。図１２に示されている処理において実行される全ての読み出し動作は、ワードラインＷＬｎに接続されているメモリセルに記憶されたデータを読み出す共通の試行の一部であることに留意されたい。

図１３は、選択されたワードラインのデータを読み出すためのマルチステート読み出し処理を説明するフローチャートである。このマルチステート読み出し処理は、その選択されたワードラインに接続しているメモリセルの（取り得るデータ状態群の中の）データ状態を特定する。図１３の処理は、図１２のステップ８０６、８１６、８２６、及び、８３２の一実装例であるが、隣接ワードライン（ＷＬｎ＋１）に加えるオーバードライブ電圧は、ステップ８０６、８１６、８２６、及び８３２のそれぞれで異なる。

図１３のステップ９４０では、読み出し参照電圧Ｖｒａが選択ワードラインＷＬｎに加えられる。ステップ９４２では、そのページに対応付けられたビットラインがセンスされ（即ち、前述したように、センスアンプ内のコンデンサをセンスする）、その制御ゲートへのＶｒａの印加によって、アドレス指定されたメモリセルがオンするか否かが判定される。導通したビットラインはメモリセルがオンしたことを示しており、従って、そのメモリセルの閾値電圧はＶｒａより低い（即ち状態Ｅにある）。ステップ９４４では、ビットラインのセンス結果がそれらのビットラインに対応するラッチに記憶される。ステップ９４０〜９４４は、図１０で説明した処理を実行する。

ステップ９４６では、読み出し参照電圧Ｖｒｂが選択ワードラインＷＬｎに加えられる。ステップ９４８では、上述の説明と同様にビットラインがセンスされる。ステップ９５０では、ビットラインに対応するラッチに結果が記憶される。ステップ９４６〜９５０は図１０で説明した処理を実行する。

ステップ９５２では、読み出し参照電圧Ｖｒｃが選択ワードラインＷＬｎに加えられる。ステップ９５４では、上述の説明と同様に、メモリセルがオンしたか否かを判定するためにビットラインがセンスされる。ステップ９５６では、ビットラインに対応したラッチにセンスステップの結果が記憶される。ステップ９４０〜９４４は、図１０で説明した処理を実行する。

ステップ９５８では、各ビットラインに対するデータ値が決定される。例えば、メモリセルがＶｒａで導通した場合、そのメモリセルは状態Ｅにある。メモリセルがＶｒｂとＶｒｃで導通し、Ｖｒａで導通しなかった場合、そのメモリセル状態Ａにある。メモリセルがＶｒｃで導通し、ＶｒａとＶｒｂで導通しなかった場合、そのメモリセルは状態Ｂにある。メモリセルがＶｒａ、Ｖｒｂ、Ｖｒｃで導通しなかった場合、そのメモリセルは状態Ｃにある。一実施形態では、データ値は、この処理の最後にプロセッサ４９２で決定される。他の実施形態では、プロセッサ４９２は、検査サイクルごとにデータ値を決定し、センス動作が実行される毎にデータ値の結果が更新される。ステップ９６０では、プロセッサ４９２は、各ビットラインに対応する適切なラッチに決定されたデータ値を格納する。他の実施形態では、種々のレベル（Ｖｒａ、Ｖｒｂ、及びＶｒｃ）のセンスは異なる順序で起こり得る。

図１３の処理は、３回の読み出し動作（図１０参照）を実施する。第１の読み出し動作（ステップ９４０〜９４４）は、ＷＬｎにＶｒａを印加し、ＷＬｎ＋１にＶｒｅａｄＸを印加し、他の非選択ワードラインにＶｒｅａｄを加える。第２の読み出し動作（ステップ９４６〜９５０）は、ＷＬｎにＶｒｂを印加し、ＷＬｎ＋１にＶｒｅａｄＸを印加し、他の非選択ワードラインにＶｒｅａｄを加える。第３の読み出し動作（ステップ９５２〜９５６）は、ＷＬｎにＶｒｃを印加し、ＷＬｎ＋１にＶｒｅａｄＸを印加し、他の非選択ワードラインにＶｒｅａｄを加える。ＶｒｅａｄＸの値は、図１３の処理の繰り返し毎に変更される。例えば、図１３の処理が図１２のステップ８０６で実行されている場合は、ＶｒｅａｄＸ＝ＶｒｅａｄＥである。図１３の処理が図１２のステップ８１６で実行されている場合は、ＶｒｅａｄＸ＝ＶｒｅａｄＡである。図１３の処理が図１２のステップ８２６で実行されている場合は、ＶｒｅａｄＸ＝ＶｒｅａｄＢである。図１３の処理が図１２のステップ８３２で実行されている場合は、ＶｒｅａｄＸ＝ＶｒｅａｄＣである。

図１４〜２０は、図７Ａ〜Ｃに関連する方法で書き込まれたものである読み出しデータを使った処理を説明している。図１４の処理は、データ読み出しのための全体的な処理として実装することができる。そのデータ読み出しのための全体的な処理は、ＥＣＣの使用と併せて、或いは別個に、或いは先立って、特定の１又は複数のページ（又は他のグループ化された）データに対する読み出し要求に応答して実行される。他の実施形態では、図１４の処理は、データ回復ステップの一部として実行され得る。

図７Ａ〜Ｃの処理によって書き込まれたデータを読み出す際、メモリセルの上位ページを不確実性の下で書き込んだときの隣接メモリセルの下位ページへの書き込みに起因するフローティングゲート間のカップリングによる摂動が訂正されるべきである。それゆえ、隣接セルからのフローティングゲート間カップリングの影響に対する補償を行う際、処理の一実施形態では、隣接メモリセルの上位ページへの書き込みに起因するカップリングの影響を考慮することのみが必要とされる。それ故、図１４のステップ１０６０では、処理は、隣接ワードラインが上位ページデータで書き込まれたか否かを判定する。隣接ワードラインの上位ページが書き込まれていない場合（ステップ１０６２）、今注目しているページは、フローティングゲート間のカップリングの影響に対する補償なしに読み出すことができる（ステップ１０６４）。隣接ワードラインの上位ページが書き込まれていた場合（ステップ１０６２）、今注目しているページは、ステップ１０６６において、フローティングゲート間のカップリングの影響に対する何らかの補償を使いながら読み出す必要がある。

一実施形態では、図７Ａ〜Ｃの書き込み処理を実装しているメモリアレイは、１つ以上のフラグを記憶する一組のメモリセルを確保している。例えば、メモリセルの各行のための上位ページが書き込まれているか否かを示すフラグを記憶するために、１列のメモリセルを用いることができる。他の実施形態では、フラグのコピーを記憶するために冗長セルを用いることができる。適切なフラグをチェックすることによって、隣接ワードラインの上位ページが書き込まれているか否かが判定できる。

一実施形態では、フラグを格納するメモリセルは、フラグが立てられていない場合には状態Ｅのデータを格納し、フラグが立てられている場合には状態Ｃのデータが格納される。それゆえ、その特定のメモリセルをセンスしたとき、その制御ゲートへのＶｒｃの印加に応答してそのメモリセルが導通したならば（オンしたならば）、そのメモリセルは状態Ｃのデータを格納していないことになり、フラグが立てられていないことが判明する。Ｖｒｃに応答してメモリセルが導通しなかったならば、そのメモリセルは、上位ページが書き込まれていることを示していると推定される。それ故、一実施形態では、ステップ１０６０は、比較ポイントとしてＶｒｃを使ったＷＬｎ＋１に対する読み出し動作（図１０参照）を実行することによってフラグが立てられているか否かを確認する処理を行う。

他の実施形態では、フラグは１バイトに格納され得る。全てのビットに状態Ｃを格納するのに対して、１バイトは、フラグを表す一意に決まる８ビットコードを含み、それによってステートマシン２２２は、例えば、８ビットコードが状態Ｅにある少なくとも１ビット、状態Ａにある少なくとも１ビット、状態Ｂにある少なくとも１ビット、及び、状態Ｃにある少なくとも１ビットを有することを知ることができる。上位ページが書き込まれていなかった場合、メモリセルのそのバイトは全て状態Ｅとなる。上位ページが書き込まれていた場合、メモリセルのそのバイトは、そのコードを格納する。一実施形態では、フラグは、コードを格納しているバイトのメモリセルのいずれかが、Ｖｒｃに応答してオンしないか否かを判定することによってチェックされ得る。他の実施形態では、フラグを格納しているメモリセルのバイトは、センスされてステートマシンへ送られ、ステートマシンが、ステートマシンが予測しているコードとメモリセルに格納されたコードが一致しているか否かを検証する。一致していれば、ステートマシンは上位ページが書き込み済みであると結論する。

そのようなフラグと書き込み処理のより詳しい説明は、米国特許第６，６５７，８９１、Ｓｈｉｂａｔａら、“Semiconductor Memory Device For Storing Multi-Valued Data,”に開示されており、その全体は参照により本明細書に組み込まれる。

図１５は、隣接ワードラインからのフローティングゲート間カップリングに対する補償をシステムが必要としない場合における、注目するワードラインのデータを読み出すための処理（図１４のステップ１０６４参照）の一実施形態を説明するフローチャートである。ステップ１１５０では、注目しているワードラインＷＬｎに関してその上位ページと下位ページのいずれに対する読み出しであるかが判定される。下位ページに対する読み出しの場合、ステップ１１５２において、読み出し対象のページに関する選択ワードラインＷＬｎへ電圧Ｖｒｂが加えられる。ステップ１１５４では、ビットラインがセンスされる（前述）。ステップ１１５６では、センスステップ１１５４の結果が適切なラッチに格納される。ステップ１１５２〜１１５６は、図１０の読み出し動作を実行する。

ステップ１１５８では、フラグがチェックされ、そのページが上位ページのデータを含んでいるか否か判断される。フラグがない場合、現在のデータはいずれも中間状態（例えば状態５５０）であり、Ｖｒｂは用いるのには不適切な比較電圧であり、処理はステップ１１６０へ続く。ステップ１１６０では、ワードラインにＶｒａが加えられ、ステップ１１６２でビットラインが再びセンスされ、ステップ１１６４でその結果が格納される。ステップ１１６０〜１１６４は、図１０の読み出し動作を実行する。

ステップ１１６６（ステップ１１６４とフラグが立てられていた場合のステップ１１５８のいずれかに続いて）では、プロセッサ４９２は、格納すべきデータの値を決定する。一実施形態では、下位ページを読み出すとき、ワードラインに加えられたＶｒｂ（またはＶｒａ：いずれであるかはステップ１１５８に依存する）に応答してメモリセルがオンした場合には下位ページデータは「１」であり、そうでなければ下位ページデータは「０」である。ページアドレスが上位ページに相当する場合（図１５のステップ１１５０）、ステップ１１７０において上位ページの読み出し処理が実行される。一実施形態では、図１５の処理は、読み出し動作におけるドレイン側隣接ワードラインへのＶｒｅａｄＥの印加を含む（図１０参照、ＶｒｅａｄＸ＝ＶｒｅａｄＥ）。

図１６は、補償なしの上位ページ読み出し処理（図１５のステップ１１７０）を実行するための一実施形態を説明するフローチャートである。ステップ１２００では、読み出すページに対応した選択ワードラインに読み出し参照電圧Ｖｒｃが加えられる。ステップ１２０２では、上述したようにビットラインがセンスされる。ステップ１２０４では、ステップ１２０２の結果が適切なラッチに格納される。ステップ１２００〜１２０４は、図１０の読み出し動作を実行する。ステップ１２０６では、システムは、読み出すページに対応した上位ページの書き込みを示すフラグをチェックする。上述したように、ステップ１２０６の一実施形態は、コードを格納したバイトのメモリセルのいずれかがＶｒｃに応答してオンしないか否かをチェックすることによって実行される。フラグが立てられていなかった場合（ステップ１２０８）、図１６の処理は、上位ページが書き込まれていなかったという結果を得て終了する。

フラグが立てられていた場合（ステップ１２０８）、上位ページは書き込まれていたと推定され、ステップ１２２０で読み出し対象のページに対応する選択ワードラインにＶｒｂが加えられる。ステップ１２２２では、上述したようにビットラインがセンスされる。ステップ１２２４では、ステップ１２２２の結果が適切なラッチに格納される。ステップ１２２０〜１２２４は、図１０の読み出し処理を実行する。

ステップ１２２６では、読み出し対象のページに対応するワードラインに電圧Ｖｒａが加えられる。ステップ１２２８では、ビットラインがセンスされる。ステップ１２３０では、ステップ１２２８の結果が適切なラッチに格納される。ステップ１２２６〜１２３０は、図１０の読み出し動作を実行する。

ステップ１２３２では、プロセッサ２２２は、ステップ１２０２、１２２２、及び、１２２８の３個のセンス処理の結果に基づいて読み出す対象の各メモリセルに格納されているデータ値を特定する。ステップ１２３４において、ステップ１２３２で特定されたデータ値は、ホスト／ユーザへの最終的な通信のための適切なラッチに格納される。一実施形態では、図１６の処理は、読み出し動作中におけるドレイン側隣接ワードラインへのＶｒｅａｄＥの印加を含む。

図１４に戻り、ドレイン側隣接ワードラインの上位ページが書き込まれた状態である場合（ステップ１０６２を参照）、ステップ１０６６にて、注目している選択ワードラインが補償付きで読み出される。ステップ１０６６の一部として上位ページデータが読み出されているのであれば図１７の処理が実行される。下位ページデータが読み出されているのであれば図１９の処理が実行される。

図１７のステップ１３００では、ドレイン側隣接ワードラインＷＬｎ＋１にＶｒａを印加しながら、ドレイン側隣接ワードラインＷＬｎ＋１に接続されているメモリセルに対して読み出し動作（図１０）が実行される。メモリセルがオンした場合、対応するラッチＬ１に「１」が設定される。即ち、図１０の処理が、ワードラインＷＬｎ＋１に接続されている全てのメモリセル（又はメモリセル群のサブセット）に対して実施される。それらのメモリセルのそれぞれは、対応するラッチの組（Ｌ１、Ｌ２、及びＬ３）を有する。ステップ１３００で読み出し動作の対象となるメモリセルのそれぞれに対して、そのメモリセルが状態Ｅにあればステップ１３０２にて対応するラッチＬ１に「１」が設定される。ステップ１３０４では、マルチステート読み出し処理（図１３参照）が実行される。そのマルチステート読み出し処理の間、各読み出し動作においてドレイン側隣接ワードラインＷＬｎ＋１はＶｒｅａｄＮを受ける（ＶｒｅａｄＸ＝ＶｒｅａｄＮ）。一実施形態では、ＶｒｅａｄＮは４．５ボルトである。一実施形態では、図７Ａ〜Ｃの処理による書き込みが実行されるとき、検証はＶｒｅａｄＸ＝４．５ボルトを使って実行される。状態Ｅの隣接メモリセルを有するメモリセルは、補償される必要がなく、それゆえ、検証中にオーバーライド電圧としてのＶｒｅａｄＮを用いることによる補償を与える必要がない。ステップ１３０６では、ラッチＬ１に「１」が設定されている場合、ステップ１３０４のマルチステート読み出し処理の結果がラッチＬ２に格納される。

ステップ１３０８では、ドレイン側隣接ワードラインＷＬｎ＋１にＶｒｂを印加しながら、ドレイン側隣接ワードラインＷＬｎ＋１に接続されているメモリセルに対して読み出し動作（図１０参照）が実行される。ステップ１３１０では、Ｌ１が現在「０」に等しく、ステップ１３０８の処理において対応するメモリセルがオンしたならば、各ラッチＬ１に「１」が設定される。ステップ１３１０に先立ってＬ１が既に「１」であり、メモリセルがオンしたならば、Ｌ１を「０」にリセットする。メモリセルがオンしなかった場合は、Ｌ１は「０」に維持される。それゆえ、ステップ１３１０の最後において、隣接メモリセルが状態Ａに設定されているメモリセルに対応するＬ１は「１」に設定される。同一ビットライン上のメモリセルとその隣接メモリセルは、同一のラッチＬ１、Ｌ２、及びＬ３を共有する。

ステップ１３１２では、ドレイン側隣接ワードラインＷＬｎ＋１に読み出し比較電圧Vｒｃを印加しながら、ドレイン側隣接ワードラインＷＬｎ＋１に対して読み出し動作（図１０）が実行される。ステップ１３１４では、ラッチＬ１に既に「１」が設定されている場合、そのラッチはデータ「１」に維持される。ラッチＬ１がそのとき「０」であり、対応するメモリセルがオンしなかった場合、ラッチＬ１は「０」に維持される。ステップ１３１４の最後では、ドレイン側隣接メモリセルが状態Ａ又は状態Ｃにあるならば、ラッチＬ１は「１」となる。ステップ１３１６では、選択ワードラインＷＬｎに対してマルチステート読み出し処理（図１３）が実行される。そのマルチステート読み出し処理の間、各読み出し動作においてドレイン側隣接ワードラインＷＬｎ＋１はＶｒｅａｄＸ＝ＶｒｅａｄＬを受ける。一実施形態では、ＶｒｅａｄＬは６．０ボルトである。従って、隣接メモリセルが状態Ａ又はＣであるメモリセルは、４．３７５ボルトのオーバードライブ電圧に対応した大きな補償を受ける。ラッチＬ１が「１」に設定されていた場合、ステップ１３１６のマルチステート読み出し処理の結果はラッチＬ２に格納される。

ステップ１３２０では、ドレイン側隣接ワードラインＷＬｎ＋１を読み出し比較値Ｖｒｂに維持することを含み、ドレイン側隣接ワードラインＷＬｎ＋１に接続されたメモリセルに対して読み出し動作（図１０参照）が実行される。ステップ１３２２では、ラッチＬ１が既に「１」に設定されておりステップ１３２０で対応するメモリセルがオンしなかった場合、ラッチＬ１を「０」にリセットする。ラッチＬ１が「０」でありメモリセルがオンしなかった場合、Ｌ１に「１」を設定する。メモリセルがオンしたならば、Ｌ１に「０」を設定する。それゆえ、ステップ１３２２の終わりでは、状態Ｂにあるメモリセルに対応するラッチＬ１は「１」となる。ステップ１３２４では、ドレイン側隣接ワードラインＷＬｎ＋１にＶｒｅａｄＳ（ＶｒｅａｄＸ＝ＶｒｅａｄＳ）を印加しながら、選択ワードラインＷＬｎに対してマルチステート読み出し処理（図１３）が実行される。一実施形態では、ＶｒｅａｄＳは５．０ボルトである。このことは、小さい補償に相当する。ステップ１３２６では、ラッチＬ１が「１」に等しいメモリセルに対して、ステップ１３２４のマルチステート読み出し処理の結果がラッチＬ２に格納される。図１７に示されている処理で実行される全ての読み出し動作は、ワードラインＷＬｎ上のメモリセルに格納された上位ページデータを読み出す際の共通した試行の一部である。

図７Ａ〜７Ｃに戻り、フローティングゲート間のカップリングは、状態Ｅから状態Ａへの、或いは中間状態５５０から状態Ｃへの隣接メモリセルの上位ページの書き込みから生じる。このフローティングゲートカップリングは、ＶｒｅａｄＬを用いて補償される。隣接メモリセルが状態Ｅにある場合は、補償が必要であるカップリングは生じていない。上位ページへの書き込みが中間状態５５０から状態Ｂへの変更であるメモリセルは、閾値電圧が僅かながら変化し、そのため、影響量が小さいカップリングは、ＶｒｅａｄＳを使って補償すればよい。

図１８は、補償を用いた上位ページ読み出しのための他の実施形態の処理のフローチャートである。図１８の処理と図１７の処理の相違の一つは次の通りである。図１７の処理では隣接メモリセルが状態Ｂにあるメモリセルを補償するのに対して、図１８の処理では隣接メモリセルが状態Ｂにあるメモリセルに対する補償は与えない。ステップ１４２０では、ドレイン側隣接ワードラインＷＬｎ＋１にＶｒａを加えながら、ドレイン側隣接ワードラインＷＬｎ＋１に接続されたメモリセルに対して読み出し動作（図１０参照）が実行される。メモリセルがオンした場合、メモリセルに対応するラッチに「１」が設定される。従って、状態ＥにあるＷＬｎ＋１に接続されたメモリセルの全てについて、それらのビットラインに対応するラッチには「１」が設定される。ステップ１４２４では、選択ワードラインＷＬｎに対してマルチステート読み出し処理（図１３）が実行される。そのマルチステート読み出し処理の間、ドレイン側隣接ワードラインＷＬｎ＋１はＶｒｅａｄＮを受ける（補償なし）。ステップ１４２６では、そのメモリセルに対するステップ１４２４のマルチステート読み出し処理の結果がそのメモリセルの各ラッチＬ２に格納される。ステップ１４２４は、ＶｒｅａｄＸ＝ＶｒｅａｄＮである図１６の処理の実行を含むことに留意されたい。

ステップ１４２８では、ドレイン側隣接ワードラインＷＬｎ＋１にＶｒｂを加えながら、ドレイン側隣接ワードラインＷＬｎ＋１に接続されたメモリセルに対して読み出し処理（図１０）が実行される。ステップ１４３０では、ラッチＬ１が「０」であり、ステップ１４２８に応答してメモリセルがオンした場合、対応するラッチＬ１に「１」を設定する。ラッチＬ１に既に「１」が設定されており、メモリセルがオンした場合、対応するラッチＬ１を「０」にリセットする。メモリセルがオンしない場合、ラッチＬ１を「０」に維持する。それゆえ、ステップ１４３０の後では、状態Ａにあるメモリセルに対応するラッチＬ１は「１」である。ステップ１４３２では、ドレイン側隣接ワードラインＷＬｎ＋１にＶｒｃを加えながら、ドレイン側隣接ワードラインＷＬｎ＋１に接続されたメモリセルに対して読み出し動作（図１０）が実行される。ステップ１４３４では、ラッチＬ１が「１」の場合、ラッチＬ１を「１」のままに維持する。ラッチＬ１が「０」であり対応するメモリセルがオンしなかった場合、ラッチＬ１に「１」を設定する。ラッチＬ１が「０」であり対応するメモリセルがオンしなかった場合、ラッチＬ１を「１」に維持する。ステップ１４３４の後、状態Ａ又はＣにあるメモリセルは、「０」に設定されたラッチＬ１を有する。ステップ１４３６では、ドレイン側隣接ワードラインＷＬｎ＋１にＶｒｅａｄＬを印加しながら、選択ワードラインＷＬｎに対してマルチステート読み出し処理（図１３）が実行される。ステップ１４３６は、ＶｒｅａｄＸ＝ＶｒｅａｄＬとして図１３の処理を実行することを含む。ステップ１４３８では、ラッチＬ１に「１」が設定されていた場合、ステップ１４３６の結果がラッチＬ２に格納される。それゆえ、状態ＡとＣにあるメモリセルでは、Ｌ２に既に格納されているデータは上書きされる。図１８の処理はそれゆえ、隣接メモリセルが状態ＥとＢにある上位ページデータを有しているメモリセルに対しては補償を行わず、隣接メモリセルが状態ＡとＣにあるメモリセルに対して何らかの補償を行う。図１８に示した処理において実行される全ての読み出し動作は、ワードラインＷＬｎ上のメモリセルに記憶された上位ページデータの読み出しの共通試行の一部であることに留意されたい。

図１９の処理は、フローティングゲート間カップリングに対して補償を与えながら下位ページからデータを読み出すときに用いられる。図１９のステップ１５１０では、ドレイン側隣接ワードラインＷＬｎ＋１にＶｒａを加えながら、ドレイン側隣接ワードラインＷＬｎ＋１に対して読み出し動作（図１０）が実行される。ステップ１５１０の読み出し動作に応じてメモリセルがオンしたならば、ステップ１５１２にてラッチＬ１に「１」が設定される。ステップ１５１４では、選択ワードラインＷＬｎに接続されたメモリセルに対して読み出し動作（図１０）が実行される。ステップ１５１４の読み出し動作は、選択ワードラインＷＬｎにＶｒｂを加えること、隣接ワードラインＷＬｎ＋１にＶｒｅａｄＮを加えること、及び、他の非選択ワードラインにＶｒｅａｄを加えること、を含む。従って、Ｖｃｇｒ＝Ｖｒｂ、ＶｒｅａｄＸ＝ＶｒｅａｄＮである。ステップ１５１６では、ラッチＬ１に「１」が設定されていた場合に、ステップ１５１４の結果がラッチＬ２に格納される。

ステップ１５１８では、ドレイン側隣接ワードラインＷＬｎ＋１にＶｒｂを印加しながら、ドレイン側隣接ワードラインＷＬｎ＋１に接続されたメモリセルに対して読み出し動作（図１０）が実行される。ステップ１５２０では、ラッチＬ１にデータ「０」が格納されており、ステップ１５１８に応答してメモリセルがオンした場合、その対応するラッチＬ１に「１」を設定する。ラッチＬ１が「１」であり、ステップ１５１８に応答してメモリセルがオンした場合、そのラッチＬ１を「０」にリセットする。ステップ１５１８に対してメモリセルがオンしなかった場合、ラッチＬ１を「０」に維持する。ステップ１５２０の後では、ドレイン側隣接メモリセルが状態Ａであるところのメモリセルに対応するラッチＬ１は「１」である。ステップ１５２２では、ドレイン側隣接ワードラインＷＬｎ＋１にＶｒｃを印加しながら、ドレイン側隣接ワードラインＷＬｎ＋１に接続しているメモリセルに対して読み出し動作（図１０）が実行される。ステップ１５２４では、ラッチＬ１に既に「１」が設定されていた場合、Ｌ１を「１」に維持する。ラッチＬ１に「０」が格納されており、対応するメモリセルがオンしなかった場合、Ｌ１に「１」を設定する。Ｌ１が「０」であり、対応するメモリセルがオンした場合は、Ｌ１を「０」に維持する。ステップ１５２４の後では、状態ＡとＣにあるメモリセルに対応するラッチＬ１には「０」が設定されている。ステップ１５２６では、選択ワードラインＷＬｎに対して読み出し動作（図１０）が実行される。ステップ１５２６の読み出し動作は、ＷＬｎにＶｒｂを加えること（Ｖｃｇｒ＝Ｖｒｂ）、ＷＬｎ＋１にＶｒｅａｄＬ（ＶｒｅａｄＸ＝ＶｒｅａｄＬ）を加えること（大きな補償を与えること）を、を含む。ステップ１５２８では、ラッチＬ１に「１」が設定されていた場合、ステップ１５２６の結果がラッチＬ２に格納される（Ｖｒｂに応答してメモリセルがオンした場合、データ「１」がラッチＬ２に格納される）。

ステップ１５３０では、ドレイン側隣接ワードラインＷＬｎ＋１にＶｒｂを印加しながら、ドレイン側隣接ワードラインＷＬｎ＋１に接続されているメモリセルに対して読み出し動作（図１０）が実行される。ステップ１５３２では、ステップ１５３０に応答してメモリセルがオンせず、そのメモリセルに対応するＬ１に既に「１」が設定されていた場合、Ｌ１を「０」にリセットする。メモリセルがオンせず、Ｌ１には「０」が設定されていた場合には、Ｌ１に「１」をセットする。ステップ１５３０に応えてメモリセルがオンした場合には、Ｌ１に「０」をセットする。ステップ１５３２の後では、ドレイン側メモリセルが状態Ｂであるところのメモリセルに対応するラッチＬ１は「１」である。ステップ１５３４では、選択ワードラインＷＬｎに接続されたメモリセルに対して読み出し動作（図１０）が実行される。ステップ１５３４の読み出し動作の間、選択ワードラインＷＬｎには読み出し比較電圧Ｖｒｂが加えられ（Ｖｃｇｒ＝Ｖｒｂ）、ドレイン側隣接ワードラインＷＬｎ＋１にはＶｒｅａｄＳ（小さい補償）が加えられる（ＶｒｅａｄＸ＝ＶｒｅａｄＳ）。ステップ１５３６では、ラッチＬ１に現在「１」が設定されている場合に、ステップ１５３４の結果がラッチＬ２に格納される。図１９の処理は、隣接メモリセルが状態Ａ又はＣにあるときには大きな補償を与え、隣接メモリセルが状態Ｂにあるときには小さな補償を与える。

図１９の変形例では、隣接メモリセルが状態Ａ又はＣにあるときには補償を実行し、隣接メモリセルが状態Ｅ又はＢにあるときには補償を実行しないようにしてもよい。この変形例では、ステップ１５１６では全てのメモリセルに対してデータを格納し、ステップ１５２８では、その時点でラッチＬ１が「１」を格納しているメモリセルに対してデータを上書きし、ステップ１５３０〜１５３６はスキップする。図１９で示されている処理の一部として実行される全ての読み出し動作は、ワードラインＷＬｎ上のメモリセルに格納されている下位ページデータの読み出しの共通試行の一部であることに留意されたい。

本発明の前記の詳細な説明は、図解及び説明のために提示された。網羅的となること、あるいは本発明を開示されている正確な形式に制限することは意図されていない。上記の提示を鑑みて多くの変型及び変形が可能である。説明した実施形態は、本発明の原理及びその実際的な応用例を最もよく説明し、それにより当業者が多様な実施形態で、及び意図された特定の用途に適するような多様な変型で本発明を最もうまく活用できるようにするために選ばれた。本発明の範囲が本明細書に添付される請求項により定められることが意図される。

Claims (15)

1. 不揮発性記憶装置からデータを読み出す方法であり、
   対象の不揮発性記憶素子に記憶された特定データ値を読み出すための共通試行の一部として、前記対象の不揮発性記憶素子に一組の読み出し動作を実行するステップであり、前記一組の読み出し動作の少なくとも１つのサブセットが、隣接する不揮発性記憶素子に複数の異なる電圧を加えるステップと、
   前記隣接不揮発性記憶素子に一群の読み出し動作を実行するステップであり、前記一群の読み出し動作が、少なくとも部分的かつ一時的に前記一組の読み出し動作に混在されているステップと、
   前記一群の読み出し動作に基づいて前記一組の読み出し動作の１つのサブセットから情報を選択するステップと、
   前記選択された情報に基づいて前記対象の不揮発性記憶素子に記憶されている前記特定データ値を通知するステップと、
   を含む方法。
2. 前記複数の異なる電圧のそれぞれが前記隣接不揮発性記憶素子の複数の異なる状態のそれぞれに対応付けられていることを特徴とする請求項１の方法。
3. 前記一群の読み出し動作は、前記隣接不揮発性記憶素子の第１状態を検査するステップと、前記隣接不揮発性記憶素子の第２状態を検査するステップと、前記隣接不揮発性記憶素子の第３状態を検査するステップを含んでおり、
   前記一組の読み出し動作は、読み出し動作の第１サブセットと、読み出し動作の第２サブセットと、読み出し動作の第３サブセットと、読み出し動作の第４サブセットを含んでおり、
   読み出し動作の前記第１サブセットは、前記第１状態に対応付けられた第１電圧を前記隣接不揮発性記憶素子に加える複数の読み出し動作を含んでおり、
   読み出し動作の前記第２サブセットは、前記第２状態に対応付けられているが第１状態には対応付けられていない第２電圧を前記隣接不揮発性記憶素子に加える複数の読み出し動作を含んでおり、
   読み出し動作の前記第３サブセットは、前記第３状態に対応付けられている第３電圧を前記隣接不揮発性記憶素子に加える複数の読み出し動作を含んでおり、
   読み出し動作の前記第４サブセットは、前記隣接不揮発性記憶素子に第４電圧を加える複数の読み出し動作を含んでいる、
   ことを特徴とする請求項１又は２の方法。
4. 前記一群の読み出し動作は、前記隣接不揮発性記憶素子の第１状態を検査するステップと、前記隣接不揮発性記憶素子の第２状態であって第１状態の閾値電圧よりも高い閾値電圧を有する第２状態を検査するステップと、前記隣接不揮発性記憶素子の第３状態であって第２状態の閾値電圧よりも高い閾値電圧を有する第３状態を検査するステップを含んでおり、
   前記隣接不揮発性記憶素子は、第３状態の閾値電圧よりも高い閾値電圧を有する第４状態となることが可能であり、
   前記一組の読み出し動作は、読み出し動作の第１サブセットと、第２サブセットを含んでおり、
   読み出し動作の前記第１サブセットは、前記第１状態と前記第４状態に対応付けられた第１電圧を前記隣接不揮発性記憶素子に加える複数の読み出し動作を含んでおり、
   読み出し動作の前記第２サブセットは、前記第２状態と前記第３状態に対応付けられた第２電圧を前記隣接不揮発性記憶素子に加える複数の読み出し動作を含んでおり、
   読み出し動作の前記第１サブセットは、前記第１状態の検査の後であって前記第２状態の検査の前に実行され、
   読み出し動作の前記第２サブセットは、前記第２状態の検査と前記第３状態の検査の後に実行される、
   ことを特徴とする請求項１又は２の方法。
5. 前記一群の読み出し動作は、前記隣接不揮発性記憶素子の第１状態を検査するステップと、前記隣接不揮発性記憶素子の第２状態であって第１状態の閾値電圧よりも高い閾値電圧を有する第２状態を検査するステップと、前記隣接不揮発性記憶素子の第３状態であって第２状態の閾値電圧よりも高い閾値電圧を有する第３状態を検査するステップと、前記隣接不揮発性記憶素子の第４状態であって第３状態の閾値電圧よりも高い閾値電圧を有する第４状態を検査するステップを含んでおり、
   前記一組の読み出し動作は、第１読み出し動作、第２読み出し動作、及び、第３読み出し動作を含んでおり、
   前記第１読み出し動作は、前記第１状態に対応付けられた第１電圧を前記隣接不揮発性記憶素子に加えるステップを含んでおり、
   前記第２読み出し動作は、前記第２状態と前記第３状態に対応付けられた第２電圧を前記隣接不揮発性記憶素子に加えるステップを含んでおり、
   前記第３読み出し動作は、前記第４状態に対応付けられた第３電圧を前記隣接不揮発性記憶素子に加えるステップを含んでおり、
   前記第１読み出し動作は、前記第１状態の検査の後であって前記第２状態の検査の前に実行され、
   前記第２読み出し動作は、前記第２状態の検査と第３状態の検査の後であって前記第４状態の検査の前に実行され、
   前記第３読み出し動作は、前記第４状態の検査の後に実行される、
   ことを特徴とする請求項１又は２の方法。
6. 前記対象の不揮発性記憶素子が、他の不揮発性記憶素子を含むＮＡＮＤストリングで前記隣接不揮発性記憶素子の次に位置しており、
   前記一組の読み出し動作の少なくとも１つの読み出し動作が、前記対象の不揮発性記憶素子に読み出し比較電圧を加え、前記隣接不揮発性記憶素子に第１電圧を加え、前記他の不揮発性記憶素子に他の電圧を加え、
   前記一組の読み出し動作の少なくとも他の１つの読み出し動作が、前記対象の不揮発性記憶素子に前記読み出し比較電圧を加え、前記隣接不揮発性記憶素子に第２電圧を加え、前記他の不揮発性記憶素子に前記他の電圧を加え、
   前記他の電圧が前記第１電圧と異なる、
   ことを特徴とする請求項１又は２の方法。
7. 前記一組の読み出し動作が、読み出し動作の第１サブセットと第２サブセットを含んでおり、
   読み出し動作の前記第１サブセットが、前記隣接不揮発性記憶素子に第１電圧を加える複数の読み出し動作を含んでおり、
   読み出し動作の前記第２サブセットが、前記隣接不揮発性記憶素子に第２電圧を加える複数の読み出し動作を含んでいることを特徴とする請求項１又は２の方法。
8. 対象の不揮発性記憶素子とこれの次に位置する隣接不揮発性記憶素子を含む一組の不揮発性記憶素子と、
   前記一組の不揮発性記憶素子と通信する１以上の管理回路と、を備えており、
   前記対象の不揮発性記憶素子からデータを読み出す試行の一部として、前記１以上の管理回路は、前記対象の不揮発性記憶素子に一組の読み出し動作を実行するとともに、前記隣接不揮発性記憶素子に一群の読み出し動作を実行し、
   １以上の前記一群の読み出し動作は、前記一組の読み出し動作の少なくとも一部と一時的に混在され、
   前記一組の読み出し動作は、前記隣接不揮発性記憶素子に複数の異なる電圧を加えるステップを含み、
   前記１以上の管理回路は、前記一群の読み出し動作に基づいて前記一組の読み出し動作のサブセットを選択するとともに、選択されたサブセットに基づいて前記対象の不揮発性記憶素子に記憶されたデータを特定する、
   ことを特徴とする不揮発性記憶システム。
9. 前記複数の異なる電圧のそれぞれは、前記隣接不揮発性記憶素子の複数の異なる状態のそれぞれに対応付けられている、
   ことを特徴とする請求項８の不揮発性記憶システム。
10. 前記一群の読み出し動作は、前記隣接不揮発性記憶素子の第１状態を検査するステップと、前記隣接不揮発性記憶素子の第２状態であって第１状態の閾値電圧よりも高い閾値電圧を有する第２状態を検査するステップと、前記隣接不揮発性記憶素子の第３状態であって第２状態の閾値電圧よりも高い閾値電圧を有する第３状態を検査するステップを含んでおり、
    前記一組の読み出し動作は、読み出し動作の第１サブセットと、読み出し動作の第２サブセットと、読み出し動作の第３サブセットと、読み出し動作の第４サブセットを含んでおり、
    読み出し動作の前記第１サブセットは、前記第１状態に対応付けられた第１電圧を前記隣接不揮発性記憶素子に加える複数の読み出し動作を含んでおり、
    読み出し動作の前記第２サブセットは、前記第２状態に対応付けられているが第１状態には対応付けられていない第２電圧を前記隣接不揮発性記憶素子に加える複数の読み出し動作を含んでおり、
    読み出し動作の前記第３サブセットは、前記第３状態に対応付けられている第３電圧を前記隣接不揮発性記憶素子に加える複数の読み出し動作を含んでおり、
    読み出し動作の前記第４サブセットは、前記隣接不揮発性記憶素子に第４電圧を加える複数の読み出し動作を含んでおり、
    前記１以上の管理回路は、前記第１状態の検査の後であって前記第２状態の検査の前に読み出し動作の前記第１サブセットを実行し、
    前記１以上の管理回路は、前記第２状態の検査の後であって前記第３状態の検査の前に読み出し動作の前記第２サブセットを実行し、
    前記１以上の管理回路は、前記第３状態の検査の後に読み出し動作の前記第３サブセットを実行する、
    ことを特徴とする請求項８又は９の不揮発性記憶システム。
11. 前記一群の読み出し動作は、前記隣接不揮発性記憶素子の第１状態を検査するステップと、前記隣接不揮発性記憶素子の第２状態であって第１状態の閾値電圧よりも高い閾値電圧を有する第２状態を検査するステップと、前記隣接不揮発性記憶素子の第３状態であって第２状態の閾値電圧よりも高い閾値電圧を有する第３状態を検査するステップと、前記隣接不揮発性記憶素子の第４状態であって第３状態の閾値電圧よりも高い閾値電圧を有する第４状態を検査するステップを含んでおり、
    読み出し動作の前記第１セットは、読み出し動作の第１サブセットと、読み出し動作の第２サブセットと、読み出し動作の第３サブセットを含んでおり、
    読み出し動作の前記第１サブセットは、前記第１状態に対応付けられた第１電圧を前記隣接不揮発性記憶素子に加える複数の読み出し動作を含んでおり、
    読み出し動作の前記第２サブセットは、前記第２状態と前記第３状態に対応付けられた第２電圧を前記隣接不揮発性記憶素子に加える複数の読み出し動作を含んでおり、
    読み出し動作の前記第３サブセットは、前記第４状態に対応付けられた第３電圧を前記隣接不揮発性記憶素子に加える複数の読み出し動作を含んでおり、
    読み出し動作の前記第１サブセットは、前記第１状態の検査の後であって前記第２状態の検査の前に実行され、
    読み出し動作の前記第２サブセットは、前記第２状態の検査と前記第３状態の検査の後であって前記第４状態の検査の前に実行され、
    読み出し動作の前記第３サブセットは、前記第４状態の検査の後に実行される、
    ことを特徴とする請求項８又は９の不揮発性記憶システム。
12. 前記一群の読み出し動作は、前記隣接不揮発性記憶素子の第１状態を検査するステップと、前記隣接不揮発性記憶素子の第２状態であって第１状態の閾値電圧よりも高い閾値電圧を有する第２状態を検査するステップと、前記隣接不揮発性記憶素子の第３状態であって第２状態の閾値電圧よりも高い閾値電圧を有する第３状態を検査するステップと、前記隣接不揮発性記憶素子の第４状態であって第３状態の閾値電圧よりも高い閾値電圧を有する第４状態を検査するステップを含んでおり、
    前記一組の読み出し動作は、第１読み出し動作と、第２読み出し動作と、第３読み出し動作を含んでおり、
    前記第１読み出し動作は、前記第１状態に対応付けられた第１電圧を前記隣接不揮発性記憶素子に加えることを含んでおり、
    前記第２読み出し動作は、前記第２状態と前記第３状態に対応付けられた第２電圧を前記隣接不揮発性記憶素子に加えることを含んでおり、
    前記第３読み出し動作は、前記第４状態に対応付けられた第３電圧を前記隣接不揮発性記憶素子に加えることを含んでおり、
    前記第１読み出し動作は、前記第１状態の検査の後であって前記第２状態の検査の前に実行され、
    前記第２読み出し動作は、前記第２状態の検査と第３状態の検査の後であって前記第４状態の検査の前に実行され、
    前記第３読み出し動作は、前記第４状態の検査の後に実行される、
    ことを特徴とする請求項８又は９の不揮発性記憶システム。
13. 前記一組の読み出し動作は、読み出し動作の第１サブセットと第２サブセットを含んでおり、
    読み出し動作の前記第１サブセットは、前記隣接不揮発性記憶素子に第１電圧を加える複数の読み出し動作を含んでおり、
    読み出し動作の前記第２サブセットは、前記隣接不揮発性記憶素子に第２電圧を加える複数の読み出し動作を含んでいる、
    ことを特徴とする請求項８又は９の不揮発性記憶システム。
14. 前記対象の不揮発性記憶素子と前記隣接不揮発性記憶素子は、他の不揮発性記憶素子を含むＮＡＮＤストリングの一部であり、
    前記一組の読み出し動作の少なくとも１つの読み出し動作は、前記対象の不揮発性記憶素子に読み出し比較電圧を加え、前記隣接不揮発性記憶素子に第１電圧を加え、前記他の不揮発性記憶素子に他の電圧を加え、
    前記一組の読み出し動作の少なくとも１つの他の読み出し動作は、前記対象の不揮発性記憶素子に前記読み出し比較電圧を加え、前記隣接不揮発性記憶素子に第２電圧を加え、前記他の不揮発性記憶素子に前記他の電圧を加え、
    前記他の電圧が前記第１の電圧と異なる、
    ことを特徴とする請求項８又は９の不揮発性記憶システム。
15. 前記一組の不揮発性記憶素子は、マルチステートＮＡＮＤフラッシュメモリデバイスであることを特徴とする請求項８から１４のいずれか１項に記載の不揮発性記憶システム。

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