JP5178983B2 - 有機ケイ酸塩ガラスにデュアルダマシン構造をエッチングするための方法 - Google Patents
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Description
【０００１】
【発明の分野】
本発明は、半導体の製造に関する。特に、本発明は、少なくとも１層の低誘電率の誘電体層を備える半導体ウエハにデュアルダマシン構造を形成するための新規の方法に関する。
【０００２】
【発明の背景】
集積回路では、半導体構造の様々な層の導電線を絶縁するために誘電体層が用いられる。誘電体層は、通例は、二酸化ケイ素ＳｉＯ2で形成されていた。半導体回路が高速化および小型化すると、動作周波数は増大し、半導体素子内の導電線間の距離は小さくなる。これにより、回路への結合容量のレベルが上がり、半導体素子の動作が遅くなるという障害が起きる。したがって、そのような結合容量レベルの増大に抗して、導電線を効果的に絶縁できる誘電体層を用いることが重要になってきた。
【０００３】
一般に、集積回路における結合容量は、誘電体層を形成するために用いられる材料の誘電率Ｋに正比例する。上述のように、従来の集積回路の誘電体層は、これまで、約４．０の誘電率を有するＳｉＯ2で形成されていた。半導体素子の配線の密度と動作周波数が増大した結果、ＳｉＯ2で形成された誘電体層では、結合容量レベルの増大を回避するために求められる程度まで効果的に導電線を絶縁することができなくなっている。
【０００４】
集積回路の結合容量のレベルを低減するために、半導体産業は、ＳｉＯ2よりも低い誘電率を有する材料、すなわち、集積回路における誘電体層形成に用いるのに適した材料を開発するための研究に従事してきた。これまで、有望な材料が、数多く開発されてきた。尚、それらの材料は、「低誘電率材料」と呼ばれることがある。それら新しい誘電体の多くは、有機化合物である。
【０００５】
興味深い有機低誘電材料の種類として、有機ケイ酸塩ガラスを含む化合物が挙げられる。例えば、限定はしないが、そのような有機ケイ酸塩誘電体としては、カリフォルニア州サンノゼのＮｏｖｅｌｌｕｓ社のＣＯＲＡＬ（商標）、カリフォルニア州サンタクララのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ社のＢｌａｃｋ Ｄｉａｍｏｎｄ（商標）、および、カリフォルニア州サンタクララのＳｕｍｉｔｏｍｏ Ｃｈｅｍｉｃａｌ Ａｍｅｒｉｃａ，ＩｎｃのＳｕｍｉｋａ Ｆｉｌｍ（登録商標）がある。
【０００６】
半導体素子の形状は、半導体ウエハの処理中に、周知のパターニングおよびエッチング処理を用いてウエハ内に定められてきた。これらの処理では、フォトレジスト材料が、ウエハに蒸着され、次いで、レチクルによってフィルタリングされた光に露出されてよい。レチクルは、一般に、光がレチクルを通して伝搬することを防ぐ典型の幾何形状でパターニングされたガラス板であってよい。
【０００７】
ＣＯＲＡＬ（商標）のような有機ケイ酸塩ガラス低誘電率フィルムのための効果的なエッチングプロセスの開発は、クリティカルディメンション（ＣＤ）制御だけでなく、エッチング速度、プロフィル制御、下層の材料への選択性を含むいくつかの基準を考慮することが好ましい。低誘電率材料のエッチングは、当初、シリコンベースの誘電体をエッチングするような方法で行われた。これは、特に効果的ではないことが判明し、有機低誘電率フィルムと同様に、その材料を効果的にエッチングするために必要な化学物質およびプロセスは、従来のシリコンまたはシリコン酸化物のエッチングとは実質的に異なっている。これは、有機ケイ酸塩ガラス低誘電率フィルムのエッチングに対しては、さらに問題であることが判明した。
【０００８】
有機ケイ酸ガラス低誘電率フィルムは、半導体製造プロセスで用いられる他の材料と同様の化学組成のエッチャントガスの流れを用いてエッチングされることが多い。そのため、そのような素子の製造が困難になる場合がある。有機ケイ酸塩ガラスを実装した際に、微小な形状と高い形状密度を有するように実装することが困難であることが判明している構造として、デュアルダマシン構造が挙げられる。そのようなデュアルダマシン構造は、相互接続層と１以上のビアとを備えることにより、下層の導電形状、特に金属化形状への電気的な接続を提供する。
【０００９】
ダマシンの少なくとも一部が低誘電率有機ケイ酸塩ガラス誘電体に形成される場合に、形状のサイズと密度とを確実に維持しつつ、ウエハ内にデュアルダマシンエッチング構造を形成するための方法が望まれている。
【００１０】
最終的には、有機ケイ酸塩ガラス低誘電体にデュアルダマシンを確実に形成する際に、既存の装置および化学物質を用いて実施できる方法が望まれている。
【００１１】
本発明の上述の利点およびその他の利点は、以下の詳細な説明および種々の図面から明らかになる。
【００１２】
【発明の概要】
上述の所望の利点を実現するために、本発明は、ウエハが少なくとも１層の有機ケイ酸塩ガラス誘電体を備える場合に、ウエハ内にデュアルダマシンエッチング構造を形成するための方法を開示している。本発明によって開示される新規の方法は、第１の低選択性エッチャントを用いて、有機ケイ酸塩ガラス誘電体の大部分をエッチング（etch through）する工程を備える。このエッチング工程は、バリア層の上に有機ケイ酸塩ガラス誘電体の非常に小さな残留部分を残す。次いで、本発明は、第２の低選択性エッチャントを用いて、有機ケイ酸塩ガラス誘電体の残留部分をエッチング除去する。
【００１３】
【好ましい実施形態の詳細な説明】
本発明のいくつかの実施形態に関する以下の説明では、有機ケイ酸塩誘電体を備えるウエハ内にデュアルダマシンエッチング構造を形成するための様々な代替方法が提示されている。本明細書で開示されているプロセスは、一般に、エッチングシステムを含む適切なウエハ処理装置内で実行される。本発明の実施に特に適したそのようなエッチングシステムとして、カリフォルニア州フレモントのＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎから入手可能なＥｘｅｌａｎ（商標）二重周波数誘電体エッチングシステムが挙げられる。Ｅｘｅｌａｎは、特に、高度な処理能力を提供するよう設計されている。Ｅｘｅｌａｎの広範囲の処理ポートフォリオは、ドープおよび非ドープ酸化物および低誘電率の誘電体におけるコンタクト、ビア、スペーサ、および皮膜保護エッチング構造だけでなく、すべてのデュアルダマシン構造も含む。
【００１４】
図１によると、本発明のプロセスの概略が示されている。本発明は、広範囲の半導体の実施例に応用可能である。この実施例では、ウエハスタックが上部に形成されたシリコン基板が想定されている。ウエハスタックは、少なくとも１層のＯＳＧ誘電体を備え、その誘電体層には、構造、例えばダマシン構造、特にデュアルダマシン構造が形成されることが望ましい。したがって、工程１０２では、第１の低選択性エッチャントを用いて、ＯＳＧトレンチ誘電体と、ＯＳＧビア誘電体の大部分と、トレンチおよびビア誘電体の間のすべての層と、がエッチング（etch through）される。工程１０４では、第１の低選択性エッチャントから第２の高選択性エッチャントに切り換えられる。その後、１０６において、残りのＯＳＧビア誘電体がエッチング除去される。
【００１５】
本発明の一実施形態は、ビア優先デュアルダマシン工程の一部として上述の２段階エッチングプロセスを用いることを意図している。そのような一実施形態のプロセスは、図２に示されている。ウエハスタックのいくつかの層を蒸着した後に、工程２０２において、周知のパターニング技術（例えば、フォトレジスト）を用いて、ビアがパターニングされる。その後、工程２０４において、反射防止膜すなわちＡＲＣ、およびキャップ層は、エッチングによって開口される。本明細書で用いられている反射防止膜という用語は、特に、下部反射防止膜（ＢＡＲＣ）を含む。その後、図１を参照して上述したように、ビアエッチング工程１０２が実行される。工程２０６では、ビアのパターニングに用いた第１のフォトレジストが剥離される。工程２０８では、デュアルダマシン構造のトレンチ部分をパターニングするための第２のパターニング工程が実行される。ここでも、パターニングは、フォトレジストの塗布を含むがそれに限定されない半導体の製造における周知の原理に従って実行される。工程２１０では、トレンチ反射防止膜およびキャップが、エッチングによって開口される。その後、工程２１２において、デュアルダマシン構造のトレンチ部分がエッチングされる。工程２１４では、第２のフォトレジスト剥離を実行することにより、トレンチのパターニング工程２０８で用いられたフォトレジストが除去される。最後に、工程２１６において、バリアがエッチング除去される。
【００１６】
本発明のこの実施形態は、さらに、図２と、図３〜１４とを参照して説明されている。図３では、代表的なウエハスタック１００が示されている。ウエハスタック１００は、反射防止膜層４の上に設けられたパターニング済みのフォトレジスト層２を備えている。反射防止膜層４は、すでに、キャップ層６に設けられている。適切なフォトレジストには、深紫外線フォトレジストが含まれるが、特にそれに限定されるものではない。深紫外線フォトレジストの供給元としては、ロードアイランド州ノースキングストンのＡｒｃｈ Ｃｈｅｍｉｃａｌｓ社が挙げられる。キャップ層６は、第１の誘電体層８（この実施例では、有機ケイ酸塩誘電体の層）の上に設けられる。例えば、限定はしないが、そのような有機ケイ酸塩誘電体としては、カリフォルニア州サンノゼのＮｏｖｅｌｌｕｓ社のＣＯＲＡＬ（商標）、カリフォルニア州サンタクララのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ社のＢｌａｃｋ Ｄｉａｍｏｎｄ（商標）、ニュージャージー州モリスタウンのＡｌｌｉｅｄ Ｓｉｇｎａｌ社のＨＯＳＰ（商標）、および、カリフォルニア州サンタクララのＳｕｍｉｔｏｍｏ Ｃｈｅｍｉｃａｌ Ａｍｅｒｉｃａ，ＩｎｃのＳｕｍｉｋａ Ｆｉｌｍ（登録商標）がある。本発明は、キャップ層としてＳｉＮを用いることを意図しているが、例示にすぎず限定の意図はない。
【００１７】
トレンチ停止層１０は、第１の誘電体層８と第２の誘電体層１２とを隔てる。この実施例では、トレンチ停止層１０として、有機ケイ酸塩誘電体層を用いている。トレンチ停止層１０の形成に適した材料としては、ＴｉＮ、ＳｉＮ、テトラエキシオルソシリケートすなわちＴＥＯＳなどが挙げられるが、これらに限定はしない。バリア層１４は、第２の誘電体層１２とバリア層１４の下にあるウエハ構造とを隔てる。本発明は、バリア層としてＳｉＣを用いることを意図しているが、例示にすぎず限定の意図はない。この実施例では、第２の誘電体層１２の下層の構造は、ウエハのシリコン基板１６である。さらに、この図には、バリア層１４の下に形成された導電要素１８が示されている。本明細書で用いられる「金属化オブジェクト」という用語は、電気的な相互接続、金属化層、および半導体要素を含むがそれらに限定されないすべてのそのような導電要素を意味する。当業者には明らかなことであるが、要素２から要素１４までのウエハ構造は、同等の機能を備えた上で、ウエハの他の機能層の上に実装されてもよい。本発明の原理は、特に、この代替物だけでなく、当業者に周知のすべてのそのような代替のスタック構成をも意図している。
【００１８】
図３に提示した実施例は、随意的なトレンチ停止層１０を備える。本明細書に提示された原理は、特に、トレンチ誘電体層８およびビア誘電体層１２が、トレンチ停止層１０を挟まず単一の誘電体層として形成される本発明の実施形態を実現する。この実施形態においてデュアルダマシン構造を形成するための方法は、後に説明する。
【００１９】
さらに、図３には、パターニングされたフォトレジスト層２が示されている。本発明のこの実施形態に従った半導体素子の形成におけるこの時点で、図２に示した工程２０２に従って、その構造はすでに形成されている。工程２０２のパターニングの後に、いくつかの更なるエッチング工程のうちの１つが行われてもよい。そのような工程の１つに従って、図４に示すように、エッチング工程によって反射防止膜層４が開口される。この実施例では、反射防止膜層を選択的にエッチングするために、反射防止膜層に対して妥当な特異性を持つエッチャント（例えば、Ａｒ／Ｎ2／Ｏ2の混合物）が用いられた。反射防止膜のエッチング除去を完了するために、別のＡＲＣエッチャントを用いてもよい。別の代替方法として、フォトレジスト層２の開口部の下方にある反射防止膜層４およびキャップ層６の両方を除去するエッチング工程を実施してもよい。このエッチング工程の結果は、図５に示されている。この図に関して、さらなる代替方法を用いてもよい。この代替方法によると、反射防止膜層４およびキャップ層６の両方が、１回のエッチング工程で除去すなわち開口される。さらに別の代替方法では、誘電体層の大部分と、誘電体の間に挿入された層と、キャップ層とを１つの工程でエッチング除去するエッチャントが用いられる。
【００２０】
図６によると、工程１０２に示されたプロセスによって実現される後者の実施形態が完了されつつある。低選択性のエッチャントは、非常に少量のビア誘電体層１２を残して、キャップ層６と、トレンチ誘電体層８と、必須でないトレンチ停止層１０と、ビア誘電体層１２の大部分と、をエッチングすることで、ビアエッチング構造２０を形成する。ＣＯＲＡＬ（商標）に適した低選択性のエッチャントとして、Ａｒ／Ｎ2／ＣＦ4、Ａｒ／Ｎ2／Ｃ 2 Ｆ 6 、およびＡｒ／Ｎ2／Ｃ9Ｆ8／Ｏ2が挙げられるが、それらに限定はしない。Ａで示すように、エッチング後に残るビア誘電体１２の薄層は、厚さ１ミクロン未満であることが好ましく、厚さ約１００から約４０００Åの範囲であることがさらに好ましく、厚さ約１０００から２０００Åの範囲であることがさらにまた好ましい。
【００２１】
本発明に従ったビアエッチング工程のこの時点で、工程１０４が実行され、エッチャントガスの流れは、第１の低選択性エッチャントから第２の高選択性エッチャントに変更される。有機ケイ酸塩ガラスへの選択性が高く、ＳｉＣとの反応性が比較的小さいエッチャントガス混合物の例として、Ａｒ／Ｎ2／Ｃ4Ｆ8が挙げられるが、これに限定されることはない。その後、図６のＡで示されたビア誘電体層１２の残り部分をエッチング除去する高選択性のエッチャントを用いて、工程１０６が実行される。このエッチング工程は、図７の２２で示されるように最小限の損傷で、バリア層１４によって停止される。エッチング工程１０６は、少なくとも４００Åの厚さのバリア層１４を残すように完了することが好ましい。バリア層１４は、残りの厚さが５００から７００Åとなるように残されることがさらに好ましい。バリア層は、エッチング工程後の最小の厚さが１０００Åとなることが、またさらに好ましい。もちろん、すべての中で最も有利であるのは、バリア材料が全く損なわれないことである。この時点で、プロセス１が完了する。
【００２２】
本発明の原理によって教示される新しい２段階ビアエッチング方法の利点のいくつかを説明する。上述したように、トレンチ停止層１０およびバリア層１４は、限定はしないが例えば上述のＳｉＣなど、同一、または、少なくとも化学的に類似の材料で形成されることが多い。トレンチ停止層１０の存在に十分に鈍感なエッチング工程は、トレンチ停止層と同じ材料で形成されたバリア層ではうまく停止されない。ビアエッチング構造の底部までずっと、そのような鈍感なエッチングを用いると、今日の半導体製造業者が求める高スループットのエッチングシステムにおいては、バリア層１４を貫通して、バリア層１４の下方の構造、形状または要素（例えば、金属化オブジェクト１８）までエッチングしてしまうという非常に現実的な危険を冒すことになる。この不利な状況では、銅や銅イオンなど、下層の金属または金属イオン（図示せず）が、トレンチ誘電体層８とビア誘電体層１２の少なくとも一方に、望ましくない拡散を起こすことがある。当業者に周知のように、限定の意図はないが銅や銅化合物などの金属化合物による誘電体層の「汚染」は、半導体素子製造の全体の目的であるトランジスタの機能を破壊する可能性がある。
【００２３】
図８によると、第１のフォトレジスト層がウエハスタックから除去される工程２０６の完了後のウエハ１００が示されている。その後、図９に示すように、第２のフォトレジスト層３０を設けることによって、デュアルダマシン構造のトレンチ部分がパターニングされる。これは、工程２０８に該当する。ここでも、反射防止膜層４およびキャップ層６のエッチングは、上述のエッチング方法に従って実行してよい。これらの方法には、図１０に示すように反射防止膜層４のみを単独でエッチングする方法、図１１に示すように反射防止膜層４およびキャップ層６を一緒にエッチングする方法、または、反射防止膜層４、キャップ層６、およびトレンチ誘電体層８を同時にエッチングする方法が含まれる。いずれにせよ、結果としてのエッチング構造は、工程２１２に対応する図１２に示されている。
【００２４】
図１３には、工程２１４に該当する第２のフォトレジスト層３０の剥離工程後のウエハ１００が示されている。
【００２５】
図１４には、バリア層エッチング工程２１６の完了後のウエハ１００が示されている。適切なバリアエッチャントガス混合物としては、Ａｒ／ＣＦ4／ＣＨＦ3が挙げられるが、それに限定されない。Ｂにおいてバリア層１４をエッチングした後、トレンチエッチング構造４０およびビアエッチング構造２０の表面に、導電性のバリア膜４２が設けられ。これは、通例、ＴａＮで形成されるが、当業者に周知の他の導電性バリア膜材料を代わりに用いてもよい。この時点で、本発明によって実現されるデュアルダマシンエッチングは、工程１０６に従って完了され、金属化オブジェクト１８は、本発明の原理によって実現されるデュアルダマシンエッチングで形成された相互接続によって電気的に接続されてよい。
【００２６】
図１５を参照して、本発明の別の実施形態を説明する。この実施形態は、剥離工程２０６で第１のフォトレジスト層２を除去した結果として、反射防止膜層４の望ましくない除去を最小限に抑える方法に関する。この事態が生じて、反射防止膜層を再形成する必要がある場合には、５２に関して行ったように、層を再び設けた上で、新しく蒸着された反射防止膜層５２上に第２のフォトレジスト層３０を設けてよい。反射防止膜層５２の蒸着の結果、ビアエッチング構造２０の底部に反射防止材料のプラグ５４の意図しない蒸着が起こる。プラグ４２は、上述のトレンチエッチング工程２１２中に、有利にエッチング除去される。また、プラグ４２は、第２のフォトレジスト３０が剥離される際に除去されてもよい。あるいは、Ａｒ／Ｎ2／Ｏ2の流れを用いて別個のエッチング工程を実行してもよい。
【００２７】
本発明のさらに別の実施形態は、トレンチ停止層によって隔てられていない単一の層の有機ケイ酸塩誘電体層を実装する。この実施形態の形成では、トレンチの等方性エッチングは、所望の期間の後に停止され、その結果として、トレンチビアエッチング構造が形成される。
【００２８】
ここまでは、トレンチエッチング１０６の前に、デュアルダマシンエッチングのビアエッチング工程１０２を実行する本発明の一実施形態を中心に論じてきた。この実施形態は、いわゆる「ビア優先」エッチング方法を実施する。それとは対照的に、本発明は、トレンチエッチング工程を先に実行する方法も意図している。いわゆる「トレンチ優先」エッチング方法は、図１６にまとめられている。
【００２９】
工程３０２では、第１の低選択性エッチャントを用いて、有機ケイ酸塩トレンチ誘電体と、トレンチおよびビア誘電体の間のすべての層と、がエッチングされる。工程３０４において、ウエハは、ビアエッチング工程のために再びパターニングされる。ビアのほとんどは、第１の低選択性エッチャントを再び用いて、工程３０６においてエッチング除去される。工程３０８では、第１の低選択性エッチャントから第２の高選択性エッチャントに切り換えられる。その後、工程３１０において、第２の高選択性エッチャントを用いて、残りの有機ケイ酸塩ビア誘電体がエッチングされる。この時点で、トレンチおよびビア構造は、ウエハ内にエッチングされている。
【００３０】
これらの工程について、さらに、図１７から２２を参照して説明する。図２２を参照すると、この実施形態のプロセス工程が示されている。工程４００において、トレンチは、例えば、フォトレジスト層の蒸着によって、パターニングされる。その後、工程４０２において、トレンチ反射防止膜およびキャップは、エッチングによって開口される。工程４０４において、トレンチは、第１の高選択性エッチャントを用いてエッチングされ、そのエッチングは、トレンチ停止層１０で停止される。その後、工程４０６において、ビアは、トレンチの底部に設けられたフォトレジスト層を用いてパターニングされる。工程４０６のビアパターンの蒸着の後、ビアは、４０８において、再び第２の低選択性エッチャントでエッチングされる。その後、工程４１０において、工程４００または４０６の少なくとも一方の間に設けられたフォトレジストが、周知のフォトレジスト剥離方法を用いて剥離される。最後に、工程４１２において、バリアがエッチングされる。
【００３１】
次に、図１７によると、ウエハスタック１００が形成され、そこに、第１の高選択性エッチャントを用いてトレンチ４０がエッチングされている。本発明の別の実施形態に関して上述したように、反射防止膜層４と、キャップ層６と、トレンチ誘電体層８とをエッチングする工程は、単一のエッチング工程で実行されてもよいし、いくつかの層を同時にエッチングできる複数のエッチング工程で実行されてもよい。これは、図２２に示されている工程４００から４０４に該当する。
【００３２】
次に、図１８によると、工程４０５および４０６が示されている。工程４０５では、上述のように、フォトレジスト２が剥離される。工程４０６では、トレンチ４０の底部に、フォトレジスト３００の第２の生成が行われる。フォトレジスト３００は、本発明の原理によって実現されるデュアルダマシンエッチングのビア部分をパターニングする。
【００３３】
フォトレジスト３００の蒸着に続いて、図１９に示したように、第１の低選択性エッチャントを再び用いて、ビア誘電体層１２の大部分が、エッチング除去される。この工程は、工程４０８に該当し、エッチング工程後に、Ａで示す位置までビア誘電体１２の一部分を残す。残りのビア誘電体の量は、実質的に上述の通りである。
【００３４】
次に、図２０によると、エッチング工程４０８および第２のフォトレジスト剥離工程４１０の実行により、トレンチ４０の底部からフォトレジスト３００が除去されている。
【００３５】
図２１では、バリアエッチング工程４１２が完了されており、ビア２０の底部からバリア層１４が除去されている。その後、導電ＴａＮバリア膜４２の層が、完成したデュアルダマシンエッチング構造の側壁および底部に設けられる。これで、デュアルダマシンエッチングは完了したので、導電要素をさらに蒸着してもよい。これは、通例、Ｃｕのシードを下に配した後にＣｕの蒸着／充填を行うことにより実行される。
【００３６】
本発明は、特に、本発明の特徴の特定の好ましい実施形態に関して図示、説明されている。しかしながら、添付の請求項に記載されている本発明の主旨および範囲から逸脱せずに、形式および細部において様々な変更および変形が可能であることは、当業者には明らかなことである。特に、本発明の原理は、様々な半導体素子に関して本明細書に記載された様々な特徴および利点の１以上を具体化することを意図しており、さらに、層の組成、それに適したエッチャント剤、エッチャントの流量、エッチング時間、反応容器の圧力、およびプラズマ電力レベルに関して、幅広い組み合わせを実施することを意図している。本発明の原理は、これらの代替物各々を明確に意図している。
【図面の簡単な説明】
【図１】 「ビア優先」エッチング方法を実施する本発明の２段階ビアエッチングプロセスの概略フローチャート。
【図２】 ビア優先デュアルダマシンエッチングに２段階ビアエッチングを実装する本発明の一実施形態のフローチャート。
【図３】 フォトレジスト層を蒸着した後の代表的なウエハスタックの断面図。
【図４】 反射防止膜層をエッチングした後の代表的なウエハスタックの断面図。
【図５】 反射防止膜層およびキャップ層をエッチングした後の代表的なウエハスタックの断面図。
【図６】 第１の低選択性エッチャントによって、反射防止膜層と、キャップ層と、第１の誘電体層と、トレンチ停止層と、第２の誘電体層の大部分とをエッチングした後の代表的なウエハスタックの断面図。
【図７】 第２の高選択性エッチャントによって、第２の誘電体層すべてをエッチング除去した後の図６の代表的なウエハスタックの断面図。
【図８】 第１のフォトレジスト層を剥離除去した後の図７の代表的なウエハスタックの断面図。
【図９】 第２のフォトレジスト層を蒸着した後の図８の代表的なウエハスタックの断面図。
【図１０】 反射防止膜層の第２のエッチングの後の図９の代表的なウエハスタックの断面図。
【図１１】 反射防止膜層およびキャップ層の第２のエッチングの後の図１０の代表的なウエハスタックの断面図。
【図１２】 第１の低選択性エッチャントによって、反射防止膜層、キャップ層、および第１の誘電体層に第２のエッチングを施した後の代表的なウエハスタックの断面図。
【図１３】 フォトレジスト層に第２の剥離を施した後の図１２の代表的なウエハスタックの断面図。
【図１４】 ビアおよびトレンチエッチング構造の壁にバリア膜を蒸着し、バリア層をエッチング除去して、下層の構造を露出させた後の図１３の代表的なウエハスタックの断面図。
【図１５】 反射防止膜の第２の生成によってビアエッチング構造の底部にプラグが形成された代表的なウエハスタックの断面図。
【図１６】 「トレンチ優先」エッチング方法を実施する本発明の別の２段階ビアエッチングプロセスの概略フローチャート。
【図１７】 フォトレジスト層の蒸着に続いて、第１の誘電体層およびその上層をエッチング除去した後の代表的なウエハスタックの断面図。
【図１８】 第２のフォトレジスト層を蒸着した後の図１７の代表的なウエハスタックの断面図。
【図１９】 第１の低選択性エッチャントによって、第２の誘電体層の大部分をエッチング除去した後の図１８の代表的なウエハスタックの断面図。
【図２０】 いくつかの層の除去またはフォトレジストの生成後の図１９の代表的なウエハスタックの断面図。
【図２１】 ビアおよびトレンチエッチング構造の壁にバリア膜を蒸着し、バリア層をエッチング除去して、下層の構造を露出させた後の図２０の代表的なウエハスタックの断面図。
【図２２】 トレンチ優先デュアルダマシンエッチングに２段階ビアエッチングを実装する本発明の一実施形態のフローチャート。
【符号の説明】
２…フォトレジスト層
４…反射防止膜層
６…キャップ層
８…第１の誘電体層
１０…トレンチ停止層
１２…第２の誘電体層
１４…バリア層
１６…シリコン基板
１８…導電要素
２０…ビアエッチング構造
３０…第２のフォトレジスト層
４０…トレンチエッチング構造
４２…バリア膜
５２…反射防止膜層
５４…プラグ
１００…ウエハスタック
３００…フォトレジスト
【発明の分野】
本発明は、半導体の製造に関する。特に、本発明は、少なくとも１層の低誘電率の誘電体層を備える半導体ウエハにデュアルダマシン構造を形成するための新規の方法に関する。
【０００２】
【発明の背景】
集積回路では、半導体構造の様々な層の導電線を絶縁するために誘電体層が用いられる。誘電体層は、通例は、二酸化ケイ素ＳｉＯ2で形成されていた。半導体回路が高速化および小型化すると、動作周波数は増大し、半導体素子内の導電線間の距離は小さくなる。これにより、回路への結合容量のレベルが上がり、半導体素子の動作が遅くなるという障害が起きる。したがって、そのような結合容量レベルの増大に抗して、導電線を効果的に絶縁できる誘電体層を用いることが重要になってきた。
【０００３】
一般に、集積回路における結合容量は、誘電体層を形成するために用いられる材料の誘電率Ｋに正比例する。上述のように、従来の集積回路の誘電体層は、これまで、約４．０の誘電率を有するＳｉＯ2で形成されていた。半導体素子の配線の密度と動作周波数が増大した結果、ＳｉＯ2で形成された誘電体層では、結合容量レベルの増大を回避するために求められる程度まで効果的に導電線を絶縁することができなくなっている。
【０００４】
集積回路の結合容量のレベルを低減するために、半導体産業は、ＳｉＯ2よりも低い誘電率を有する材料、すなわち、集積回路における誘電体層形成に用いるのに適した材料を開発するための研究に従事してきた。これまで、有望な材料が、数多く開発されてきた。尚、それらの材料は、「低誘電率材料」と呼ばれることがある。それら新しい誘電体の多くは、有機化合物である。
【０００５】
興味深い有機低誘電材料の種類として、有機ケイ酸塩ガラスを含む化合物が挙げられる。例えば、限定はしないが、そのような有機ケイ酸塩誘電体としては、カリフォルニア州サンノゼのＮｏｖｅｌｌｕｓ社のＣＯＲＡＬ（商標）、カリフォルニア州サンタクララのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ社のＢｌａｃｋ Ｄｉａｍｏｎｄ（商標）、および、カリフォルニア州サンタクララのＳｕｍｉｔｏｍｏ Ｃｈｅｍｉｃａｌ Ａｍｅｒｉｃａ，ＩｎｃのＳｕｍｉｋａ Ｆｉｌｍ（登録商標）がある。
【０００６】
半導体素子の形状は、半導体ウエハの処理中に、周知のパターニングおよびエッチング処理を用いてウエハ内に定められてきた。これらの処理では、フォトレジスト材料が、ウエハに蒸着され、次いで、レチクルによってフィルタリングされた光に露出されてよい。レチクルは、一般に、光がレチクルを通して伝搬することを防ぐ典型の幾何形状でパターニングされたガラス板であってよい。
【０００７】
ＣＯＲＡＬ（商標）のような有機ケイ酸塩ガラス低誘電率フィルムのための効果的なエッチングプロセスの開発は、クリティカルディメンション（ＣＤ）制御だけでなく、エッチング速度、プロフィル制御、下層の材料への選択性を含むいくつかの基準を考慮することが好ましい。低誘電率材料のエッチングは、当初、シリコンベースの誘電体をエッチングするような方法で行われた。これは、特に効果的ではないことが判明し、有機低誘電率フィルムと同様に、その材料を効果的にエッチングするために必要な化学物質およびプロセスは、従来のシリコンまたはシリコン酸化物のエッチングとは実質的に異なっている。これは、有機ケイ酸塩ガラス低誘電率フィルムのエッチングに対しては、さらに問題であることが判明した。
【０００８】
有機ケイ酸ガラス低誘電率フィルムは、半導体製造プロセスで用いられる他の材料と同様の化学組成のエッチャントガスの流れを用いてエッチングされることが多い。そのため、そのような素子の製造が困難になる場合がある。有機ケイ酸塩ガラスを実装した際に、微小な形状と高い形状密度を有するように実装することが困難であることが判明している構造として、デュアルダマシン構造が挙げられる。そのようなデュアルダマシン構造は、相互接続層と１以上のビアとを備えることにより、下層の導電形状、特に金属化形状への電気的な接続を提供する。
【０００９】
ダマシンの少なくとも一部が低誘電率有機ケイ酸塩ガラス誘電体に形成される場合に、形状のサイズと密度とを確実に維持しつつ、ウエハ内にデュアルダマシンエッチング構造を形成するための方法が望まれている。
【００１０】
最終的には、有機ケイ酸塩ガラス低誘電体にデュアルダマシンを確実に形成する際に、既存の装置および化学物質を用いて実施できる方法が望まれている。
【００１１】
本発明の上述の利点およびその他の利点は、以下の詳細な説明および種々の図面から明らかになる。
【００１２】
【発明の概要】
上述の所望の利点を実現するために、本発明は、ウエハが少なくとも１層の有機ケイ酸塩ガラス誘電体を備える場合に、ウエハ内にデュアルダマシンエッチング構造を形成するための方法を開示している。本発明によって開示される新規の方法は、第１の低選択性エッチャントを用いて、有機ケイ酸塩ガラス誘電体の大部分をエッチング（etch through）する工程を備える。このエッチング工程は、バリア層の上に有機ケイ酸塩ガラス誘電体の非常に小さな残留部分を残す。次いで、本発明は、第２の低選択性エッチャントを用いて、有機ケイ酸塩ガラス誘電体の残留部分をエッチング除去する。
【００１３】
【好ましい実施形態の詳細な説明】
本発明のいくつかの実施形態に関する以下の説明では、有機ケイ酸塩誘電体を備えるウエハ内にデュアルダマシンエッチング構造を形成するための様々な代替方法が提示されている。本明細書で開示されているプロセスは、一般に、エッチングシステムを含む適切なウエハ処理装置内で実行される。本発明の実施に特に適したそのようなエッチングシステムとして、カリフォルニア州フレモントのＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎから入手可能なＥｘｅｌａｎ（商標）二重周波数誘電体エッチングシステムが挙げられる。Ｅｘｅｌａｎは、特に、高度な処理能力を提供するよう設計されている。Ｅｘｅｌａｎの広範囲の処理ポートフォリオは、ドープおよび非ドープ酸化物および低誘電率の誘電体におけるコンタクト、ビア、スペーサ、および皮膜保護エッチング構造だけでなく、すべてのデュアルダマシン構造も含む。
【００１４】
図１によると、本発明のプロセスの概略が示されている。本発明は、広範囲の半導体の実施例に応用可能である。この実施例では、ウエハスタックが上部に形成されたシリコン基板が想定されている。ウエハスタックは、少なくとも１層のＯＳＧ誘電体を備え、その誘電体層には、構造、例えばダマシン構造、特にデュアルダマシン構造が形成されることが望ましい。したがって、工程１０２では、第１の低選択性エッチャントを用いて、ＯＳＧトレンチ誘電体と、ＯＳＧビア誘電体の大部分と、トレンチおよびビア誘電体の間のすべての層と、がエッチング（etch through）される。工程１０４では、第１の低選択性エッチャントから第２の高選択性エッチャントに切り換えられる。その後、１０６において、残りのＯＳＧビア誘電体がエッチング除去される。
【００１５】
本発明の一実施形態は、ビア優先デュアルダマシン工程の一部として上述の２段階エッチングプロセスを用いることを意図している。そのような一実施形態のプロセスは、図２に示されている。ウエハスタックのいくつかの層を蒸着した後に、工程２０２において、周知のパターニング技術（例えば、フォトレジスト）を用いて、ビアがパターニングされる。その後、工程２０４において、反射防止膜すなわちＡＲＣ、およびキャップ層は、エッチングによって開口される。本明細書で用いられている反射防止膜という用語は、特に、下部反射防止膜（ＢＡＲＣ）を含む。その後、図１を参照して上述したように、ビアエッチング工程１０２が実行される。工程２０６では、ビアのパターニングに用いた第１のフォトレジストが剥離される。工程２０８では、デュアルダマシン構造のトレンチ部分をパターニングするための第２のパターニング工程が実行される。ここでも、パターニングは、フォトレジストの塗布を含むがそれに限定されない半導体の製造における周知の原理に従って実行される。工程２１０では、トレンチ反射防止膜およびキャップが、エッチングによって開口される。その後、工程２１２において、デュアルダマシン構造のトレンチ部分がエッチングされる。工程２１４では、第２のフォトレジスト剥離を実行することにより、トレンチのパターニング工程２０８で用いられたフォトレジストが除去される。最後に、工程２１６において、バリアがエッチング除去される。
【００１６】
本発明のこの実施形態は、さらに、図２と、図３〜１４とを参照して説明されている。図３では、代表的なウエハスタック１００が示されている。ウエハスタック１００は、反射防止膜層４の上に設けられたパターニング済みのフォトレジスト層２を備えている。反射防止膜層４は、すでに、キャップ層６に設けられている。適切なフォトレジストには、深紫外線フォトレジストが含まれるが、特にそれに限定されるものではない。深紫外線フォトレジストの供給元としては、ロードアイランド州ノースキングストンのＡｒｃｈ Ｃｈｅｍｉｃａｌｓ社が挙げられる。キャップ層６は、第１の誘電体層８（この実施例では、有機ケイ酸塩誘電体の層）の上に設けられる。例えば、限定はしないが、そのような有機ケイ酸塩誘電体としては、カリフォルニア州サンノゼのＮｏｖｅｌｌｕｓ社のＣＯＲＡＬ（商標）、カリフォルニア州サンタクララのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ社のＢｌａｃｋ Ｄｉａｍｏｎｄ（商標）、ニュージャージー州モリスタウンのＡｌｌｉｅｄ Ｓｉｇｎａｌ社のＨＯＳＰ（商標）、および、カリフォルニア州サンタクララのＳｕｍｉｔｏｍｏ Ｃｈｅｍｉｃａｌ Ａｍｅｒｉｃａ，ＩｎｃのＳｕｍｉｋａ Ｆｉｌｍ（登録商標）がある。本発明は、キャップ層としてＳｉＮを用いることを意図しているが、例示にすぎず限定の意図はない。
【００１７】
トレンチ停止層１０は、第１の誘電体層８と第２の誘電体層１２とを隔てる。この実施例では、トレンチ停止層１０として、有機ケイ酸塩誘電体層を用いている。トレンチ停止層１０の形成に適した材料としては、ＴｉＮ、ＳｉＮ、テトラエキシオルソシリケートすなわちＴＥＯＳなどが挙げられるが、これらに限定はしない。バリア層１４は、第２の誘電体層１２とバリア層１４の下にあるウエハ構造とを隔てる。本発明は、バリア層としてＳｉＣを用いることを意図しているが、例示にすぎず限定の意図はない。この実施例では、第２の誘電体層１２の下層の構造は、ウエハのシリコン基板１６である。さらに、この図には、バリア層１４の下に形成された導電要素１８が示されている。本明細書で用いられる「金属化オブジェクト」という用語は、電気的な相互接続、金属化層、および半導体要素を含むがそれらに限定されないすべてのそのような導電要素を意味する。当業者には明らかなことであるが、要素２から要素１４までのウエハ構造は、同等の機能を備えた上で、ウエハの他の機能層の上に実装されてもよい。本発明の原理は、特に、この代替物だけでなく、当業者に周知のすべてのそのような代替のスタック構成をも意図している。
【００１８】
図３に提示した実施例は、随意的なトレンチ停止層１０を備える。本明細書に提示された原理は、特に、トレンチ誘電体層８およびビア誘電体層１２が、トレンチ停止層１０を挟まず単一の誘電体層として形成される本発明の実施形態を実現する。この実施形態においてデュアルダマシン構造を形成するための方法は、後に説明する。
【００１９】
さらに、図３には、パターニングされたフォトレジスト層２が示されている。本発明のこの実施形態に従った半導体素子の形成におけるこの時点で、図２に示した工程２０２に従って、その構造はすでに形成されている。工程２０２のパターニングの後に、いくつかの更なるエッチング工程のうちの１つが行われてもよい。そのような工程の１つに従って、図４に示すように、エッチング工程によって反射防止膜層４が開口される。この実施例では、反射防止膜層を選択的にエッチングするために、反射防止膜層に対して妥当な特異性を持つエッチャント（例えば、Ａｒ／Ｎ2／Ｏ2の混合物）が用いられた。反射防止膜のエッチング除去を完了するために、別のＡＲＣエッチャントを用いてもよい。別の代替方法として、フォトレジスト層２の開口部の下方にある反射防止膜層４およびキャップ層６の両方を除去するエッチング工程を実施してもよい。このエッチング工程の結果は、図５に示されている。この図に関して、さらなる代替方法を用いてもよい。この代替方法によると、反射防止膜層４およびキャップ層６の両方が、１回のエッチング工程で除去すなわち開口される。さらに別の代替方法では、誘電体層の大部分と、誘電体の間に挿入された層と、キャップ層とを１つの工程でエッチング除去するエッチャントが用いられる。
【００２０】
図６によると、工程１０２に示されたプロセスによって実現される後者の実施形態が完了されつつある。低選択性のエッチャントは、非常に少量のビア誘電体層１２を残して、キャップ層６と、トレンチ誘電体層８と、必須でないトレンチ停止層１０と、ビア誘電体層１２の大部分と、をエッチングすることで、ビアエッチング構造２０を形成する。ＣＯＲＡＬ（商標）に適した低選択性のエッチャントとして、Ａｒ／Ｎ2／ＣＦ4、Ａｒ／Ｎ2／Ｃ 2 Ｆ 6 、およびＡｒ／Ｎ2／Ｃ9Ｆ8／Ｏ2が挙げられるが、それらに限定はしない。Ａで示すように、エッチング後に残るビア誘電体１２の薄層は、厚さ１ミクロン未満であることが好ましく、厚さ約１００から約４０００Åの範囲であることがさらに好ましく、厚さ約１０００から２０００Åの範囲であることがさらにまた好ましい。
【００２１】
本発明に従ったビアエッチング工程のこの時点で、工程１０４が実行され、エッチャントガスの流れは、第１の低選択性エッチャントから第２の高選択性エッチャントに変更される。有機ケイ酸塩ガラスへの選択性が高く、ＳｉＣとの反応性が比較的小さいエッチャントガス混合物の例として、Ａｒ／Ｎ2／Ｃ4Ｆ8が挙げられるが、これに限定されることはない。その後、図６のＡで示されたビア誘電体層１２の残り部分をエッチング除去する高選択性のエッチャントを用いて、工程１０６が実行される。このエッチング工程は、図７の２２で示されるように最小限の損傷で、バリア層１４によって停止される。エッチング工程１０６は、少なくとも４００Åの厚さのバリア層１４を残すように完了することが好ましい。バリア層１４は、残りの厚さが５００から７００Åとなるように残されることがさらに好ましい。バリア層は、エッチング工程後の最小の厚さが１０００Åとなることが、またさらに好ましい。もちろん、すべての中で最も有利であるのは、バリア材料が全く損なわれないことである。この時点で、プロセス１が完了する。
【００２２】
本発明の原理によって教示される新しい２段階ビアエッチング方法の利点のいくつかを説明する。上述したように、トレンチ停止層１０およびバリア層１４は、限定はしないが例えば上述のＳｉＣなど、同一、または、少なくとも化学的に類似の材料で形成されることが多い。トレンチ停止層１０の存在に十分に鈍感なエッチング工程は、トレンチ停止層と同じ材料で形成されたバリア層ではうまく停止されない。ビアエッチング構造の底部までずっと、そのような鈍感なエッチングを用いると、今日の半導体製造業者が求める高スループットのエッチングシステムにおいては、バリア層１４を貫通して、バリア層１４の下方の構造、形状または要素（例えば、金属化オブジェクト１８）までエッチングしてしまうという非常に現実的な危険を冒すことになる。この不利な状況では、銅や銅イオンなど、下層の金属または金属イオン（図示せず）が、トレンチ誘電体層８とビア誘電体層１２の少なくとも一方に、望ましくない拡散を起こすことがある。当業者に周知のように、限定の意図はないが銅や銅化合物などの金属化合物による誘電体層の「汚染」は、半導体素子製造の全体の目的であるトランジスタの機能を破壊する可能性がある。
【００２３】
図８によると、第１のフォトレジスト層がウエハスタックから除去される工程２０６の完了後のウエハ１００が示されている。その後、図９に示すように、第２のフォトレジスト層３０を設けることによって、デュアルダマシン構造のトレンチ部分がパターニングされる。これは、工程２０８に該当する。ここでも、反射防止膜層４およびキャップ層６のエッチングは、上述のエッチング方法に従って実行してよい。これらの方法には、図１０に示すように反射防止膜層４のみを単独でエッチングする方法、図１１に示すように反射防止膜層４およびキャップ層６を一緒にエッチングする方法、または、反射防止膜層４、キャップ層６、およびトレンチ誘電体層８を同時にエッチングする方法が含まれる。いずれにせよ、結果としてのエッチング構造は、工程２１２に対応する図１２に示されている。
【００２４】
図１３には、工程２１４に該当する第２のフォトレジスト層３０の剥離工程後のウエハ１００が示されている。
【００２５】
図１４には、バリア層エッチング工程２１６の完了後のウエハ１００が示されている。適切なバリアエッチャントガス混合物としては、Ａｒ／ＣＦ4／ＣＨＦ3が挙げられるが、それに限定されない。Ｂにおいてバリア層１４をエッチングした後、トレンチエッチング構造４０およびビアエッチング構造２０の表面に、導電性のバリア膜４２が設けられ。これは、通例、ＴａＮで形成されるが、当業者に周知の他の導電性バリア膜材料を代わりに用いてもよい。この時点で、本発明によって実現されるデュアルダマシンエッチングは、工程１０６に従って完了され、金属化オブジェクト１８は、本発明の原理によって実現されるデュアルダマシンエッチングで形成された相互接続によって電気的に接続されてよい。
【００２６】
図１５を参照して、本発明の別の実施形態を説明する。この実施形態は、剥離工程２０６で第１のフォトレジスト層２を除去した結果として、反射防止膜層４の望ましくない除去を最小限に抑える方法に関する。この事態が生じて、反射防止膜層を再形成する必要がある場合には、５２に関して行ったように、層を再び設けた上で、新しく蒸着された反射防止膜層５２上に第２のフォトレジスト層３０を設けてよい。反射防止膜層５２の蒸着の結果、ビアエッチング構造２０の底部に反射防止材料のプラグ５４の意図しない蒸着が起こる。プラグ４２は、上述のトレンチエッチング工程２１２中に、有利にエッチング除去される。また、プラグ４２は、第２のフォトレジスト３０が剥離される際に除去されてもよい。あるいは、Ａｒ／Ｎ2／Ｏ2の流れを用いて別個のエッチング工程を実行してもよい。
【００２７】
本発明のさらに別の実施形態は、トレンチ停止層によって隔てられていない単一の層の有機ケイ酸塩誘電体層を実装する。この実施形態の形成では、トレンチの等方性エッチングは、所望の期間の後に停止され、その結果として、トレンチビアエッチング構造が形成される。
【００２８】
ここまでは、トレンチエッチング１０６の前に、デュアルダマシンエッチングのビアエッチング工程１０２を実行する本発明の一実施形態を中心に論じてきた。この実施形態は、いわゆる「ビア優先」エッチング方法を実施する。それとは対照的に、本発明は、トレンチエッチング工程を先に実行する方法も意図している。いわゆる「トレンチ優先」エッチング方法は、図１６にまとめられている。
【００２９】
工程３０２では、第１の低選択性エッチャントを用いて、有機ケイ酸塩トレンチ誘電体と、トレンチおよびビア誘電体の間のすべての層と、がエッチングされる。工程３０４において、ウエハは、ビアエッチング工程のために再びパターニングされる。ビアのほとんどは、第１の低選択性エッチャントを再び用いて、工程３０６においてエッチング除去される。工程３０８では、第１の低選択性エッチャントから第２の高選択性エッチャントに切り換えられる。その後、工程３１０において、第２の高選択性エッチャントを用いて、残りの有機ケイ酸塩ビア誘電体がエッチングされる。この時点で、トレンチおよびビア構造は、ウエハ内にエッチングされている。
【００３０】
これらの工程について、さらに、図１７から２２を参照して説明する。図２２を参照すると、この実施形態のプロセス工程が示されている。工程４００において、トレンチは、例えば、フォトレジスト層の蒸着によって、パターニングされる。その後、工程４０２において、トレンチ反射防止膜およびキャップは、エッチングによって開口される。工程４０４において、トレンチは、第１の高選択性エッチャントを用いてエッチングされ、そのエッチングは、トレンチ停止層１０で停止される。その後、工程４０６において、ビアは、トレンチの底部に設けられたフォトレジスト層を用いてパターニングされる。工程４０６のビアパターンの蒸着の後、ビアは、４０８において、再び第２の低選択性エッチャントでエッチングされる。その後、工程４１０において、工程４００または４０６の少なくとも一方の間に設けられたフォトレジストが、周知のフォトレジスト剥離方法を用いて剥離される。最後に、工程４１２において、バリアがエッチングされる。
【００３１】
次に、図１７によると、ウエハスタック１００が形成され、そこに、第１の高選択性エッチャントを用いてトレンチ４０がエッチングされている。本発明の別の実施形態に関して上述したように、反射防止膜層４と、キャップ層６と、トレンチ誘電体層８とをエッチングする工程は、単一のエッチング工程で実行されてもよいし、いくつかの層を同時にエッチングできる複数のエッチング工程で実行されてもよい。これは、図２２に示されている工程４００から４０４に該当する。
【００３２】
次に、図１８によると、工程４０５および４０６が示されている。工程４０５では、上述のように、フォトレジスト２が剥離される。工程４０６では、トレンチ４０の底部に、フォトレジスト３００の第２の生成が行われる。フォトレジスト３００は、本発明の原理によって実現されるデュアルダマシンエッチングのビア部分をパターニングする。
【００３３】
フォトレジスト３００の蒸着に続いて、図１９に示したように、第１の低選択性エッチャントを再び用いて、ビア誘電体層１２の大部分が、エッチング除去される。この工程は、工程４０８に該当し、エッチング工程後に、Ａで示す位置までビア誘電体１２の一部分を残す。残りのビア誘電体の量は、実質的に上述の通りである。
【００３４】
次に、図２０によると、エッチング工程４０８および第２のフォトレジスト剥離工程４１０の実行により、トレンチ４０の底部からフォトレジスト３００が除去されている。
【００３５】
図２１では、バリアエッチング工程４１２が完了されており、ビア２０の底部からバリア層１４が除去されている。その後、導電ＴａＮバリア膜４２の層が、完成したデュアルダマシンエッチング構造の側壁および底部に設けられる。これで、デュアルダマシンエッチングは完了したので、導電要素をさらに蒸着してもよい。これは、通例、Ｃｕのシードを下に配した後にＣｕの蒸着／充填を行うことにより実行される。
【００３６】
本発明は、特に、本発明の特徴の特定の好ましい実施形態に関して図示、説明されている。しかしながら、添付の請求項に記載されている本発明の主旨および範囲から逸脱せずに、形式および細部において様々な変更および変形が可能であることは、当業者には明らかなことである。特に、本発明の原理は、様々な半導体素子に関して本明細書に記載された様々な特徴および利点の１以上を具体化することを意図しており、さらに、層の組成、それに適したエッチャント剤、エッチャントの流量、エッチング時間、反応容器の圧力、およびプラズマ電力レベルに関して、幅広い組み合わせを実施することを意図している。本発明の原理は、これらの代替物各々を明確に意図している。
【図面の簡単な説明】
【図１】 「ビア優先」エッチング方法を実施する本発明の２段階ビアエッチングプロセスの概略フローチャート。
【図２】 ビア優先デュアルダマシンエッチングに２段階ビアエッチングを実装する本発明の一実施形態のフローチャート。
【図３】 フォトレジスト層を蒸着した後の代表的なウエハスタックの断面図。
【図４】 反射防止膜層をエッチングした後の代表的なウエハスタックの断面図。
【図５】 反射防止膜層およびキャップ層をエッチングした後の代表的なウエハスタックの断面図。
【図６】 第１の低選択性エッチャントによって、反射防止膜層と、キャップ層と、第１の誘電体層と、トレンチ停止層と、第２の誘電体層の大部分とをエッチングした後の代表的なウエハスタックの断面図。
【図７】 第２の高選択性エッチャントによって、第２の誘電体層すべてをエッチング除去した後の図６の代表的なウエハスタックの断面図。
【図８】 第１のフォトレジスト層を剥離除去した後の図７の代表的なウエハスタックの断面図。
【図９】 第２のフォトレジスト層を蒸着した後の図８の代表的なウエハスタックの断面図。
【図１０】 反射防止膜層の第２のエッチングの後の図９の代表的なウエハスタックの断面図。
【図１１】 反射防止膜層およびキャップ層の第２のエッチングの後の図１０の代表的なウエハスタックの断面図。
【図１２】 第１の低選択性エッチャントによって、反射防止膜層、キャップ層、および第１の誘電体層に第２のエッチングを施した後の代表的なウエハスタックの断面図。
【図１３】 フォトレジスト層に第２の剥離を施した後の図１２の代表的なウエハスタックの断面図。
【図１４】 ビアおよびトレンチエッチング構造の壁にバリア膜を蒸着し、バリア層をエッチング除去して、下層の構造を露出させた後の図１３の代表的なウエハスタックの断面図。
【図１５】 反射防止膜の第２の生成によってビアエッチング構造の底部にプラグが形成された代表的なウエハスタックの断面図。
【図１６】 「トレンチ優先」エッチング方法を実施する本発明の別の２段階ビアエッチングプロセスの概略フローチャート。
【図１７】 フォトレジスト層の蒸着に続いて、第１の誘電体層およびその上層をエッチング除去した後の代表的なウエハスタックの断面図。
【図１８】 第２のフォトレジスト層を蒸着した後の図１７の代表的なウエハスタックの断面図。
【図１９】 第１の低選択性エッチャントによって、第２の誘電体層の大部分をエッチング除去した後の図１８の代表的なウエハスタックの断面図。
【図２０】 いくつかの層の除去またはフォトレジストの生成後の図１９の代表的なウエハスタックの断面図。
【図２１】 ビアおよびトレンチエッチング構造の壁にバリア膜を蒸着し、バリア層をエッチング除去して、下層の構造を露出させた後の図２０の代表的なウエハスタックの断面図。
【図２２】 トレンチ優先デュアルダマシンエッチングに２段階ビアエッチングを実装する本発明の一実施形態のフローチャート。
【符号の説明】
２…フォトレジスト層
４…反射防止膜層
６…キャップ層
８…第１の誘電体層
１０…トレンチ停止層
１２…第２の誘電体層
１４…バリア層
１６…シリコン基板
１８…導電要素
２０…ビアエッチング構造
３０…第２のフォトレジスト層
４０…トレンチエッチング構造
４２…バリア膜
５２…反射防止膜層
５４…プラグ
１００…ウエハスタック
３００…フォトレジスト
Claims (9)
- ウエハ内にデュアルダマシンエッチング構造を形成するための方法であって、
前記ウエハは、有機ケイ酸塩ガラス誘電体層を備え、
前記方法は、
Ａｒ／Ｎ 2 ／ＣＦ 4 、およびＡｒ／Ｎ 2 ／Ｃ 2 Ｆ 6 からなるエッチャント混合物の群から選択される第１の低選択性エッチャントを用いて、前記有機ケイ酸塩ガラス誘電体の大部分をエッチングし、前記有機ケイ酸塩ガラス誘電体の残留部分を残す第１のエッチング工程と、
Ａｒ／Ｎ 2 ／Ｃ 4 Ｆ 8 の混合物である第２の高選択性エッチャントを用いて、前記有機ケイ酸塩ガラス誘電体の前記残留部分をエッチング除去する第２のエッチング工程と、を備える、方法。 - 請求項１に記載の方法であって、
前記ウエハは、さらに、前記有機ケイ酸塩ガラス誘電体の下に金属化オブジェクトを備え、
前記金属化オブジェクトと前記有機ケイ酸塩ガラス誘電体はバリア層によって隔てられ、
前記方法は、さらに、
前記第２のエッチング工程に続いて、前記バリア層の一部を前記金属化オブジェクトに至るまでエッチングする工程を備える、方法。 - 請求項１ないし２のいずれかに記載の方法であって、
前記有機ケイ酸塩ガラス誘電体の前記大部分は、さらに、トレンチ誘電体と、ビア誘電体のほとんどとを含み、
前記残留部分は、さらに、前記ビア誘電体の残留部分を含む、方法。 - 請求項１ないし３のいずれかに記載の方法であって、
前記有機ケイ酸塩ガラス誘電体層の上方に設けられた反射防止膜層とキャップ層とをさらに備えるウエハへのビア優先デュアルダマシン構造の形成に用いられ、さらに、
前記第１のエッチング工程に先立って、
フォトレジストを用いて前記ウエハの上部にビアをパターニングする工程と、
前記反射防止膜層と、前記キャップ層とをエッチングして開口する工程と、を備える、方法。 - 請求項４に記載の方法であって、
前記第２のエッチング工程に続いて、さらに、
前記フォトレジストを剥離する工程と、
第２のフォトレジストを用いて前記ウエハの上部にトレンチをパターニングする工程と、
前記有機ケイ酸塩ガラス誘電体を貫通して前記トレンチをエッチングする工程と、を備える、方法。 - 請求項５に記載の方法であって、さらに、
トレンチ停止層によって互いに隔てられた第１の有機ケイ酸塩ガラス誘電体層および第２の有機ケイ酸塩ガラス誘電体層の前記有機ケイ酸塩ガラス誘電体を形成する工程と、
前記トレンチの前記エッチング工程を前記トレンチ停止層で停止させる工程と、を備える、方法。 - 請求項１ないし６のいずれかに記載の方法であって、
前記有機ケイ酸塩ガラス誘電体の下にバリア層を備えるウエハに用いられ、さらに、
前記第２のエッチング工程に続いて前記バリアをエッチングする工程を備える、方法。 - 請求項１ないし７のいずれかに記載の方法であって、
前記有機ケイ酸塩ガラス誘電体の前記大部分は、トレンチ誘電体のほとんどと、ビア誘電体の一部とを含み、
前記残留部分は、さらに、前記ビア誘電体のほとんどを含む、方法。 - 半導体素子の生産方法であって、
請求項１ないし８のいずれかに記載の方法を用いて、ウエハ内にデュアルダマシンエッチング構造を形成する工程を含む、半導体素子の生産方法。
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| US6605540B2 (en) * | 2001-07-09 | 2003-08-12 | Texas Instruments Incorporated | Process for forming a dual damascene structure |
| US7183201B2 (en) * | 2001-07-23 | 2007-02-27 | Applied Materials, Inc. | Selective etching of organosilicate films over silicon oxide stop etch layers |
| US6762127B2 (en) * | 2001-08-23 | 2004-07-13 | Yves Pierre Boiteux | Etch process for dielectric materials comprising oxidized organo silane materials |
| US6656837B2 (en) * | 2001-10-11 | 2003-12-02 | Applied Materials, Inc. | Method of eliminating photoresist poisoning in damascene applications |
| US6573175B1 (en) * | 2001-11-30 | 2003-06-03 | Micron Technology, Inc. | Dry low k film application for interlevel dielectric and method of cleaning etched features |
| US20030181034A1 (en) * | 2002-03-19 | 2003-09-25 | Ping Jiang | Methods for forming vias and trenches with controlled SiC etch rate and selectivity |
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| KR100462759B1 (ko) * | 2002-05-06 | 2004-12-20 | 동부전자 주식회사 | 확산 장벽층을 갖는 금속 배선 및 그 제조 방법 |
| US6525428B1 (en) * | 2002-06-28 | 2003-02-25 | Advance Micro Devices, Inc. | Graded low-k middle-etch stop layer for dual-inlaid patterning |
| US20040018697A1 (en) * | 2002-07-26 | 2004-01-29 | Chung Henry Wei-Ming | Method and structure of interconnection with anti-reflection coating |
| JP4282054B2 (ja) * | 2002-09-09 | 2009-06-17 | 東京応化工業株式会社 | デュアルダマシン構造形成プロセスに用いられる洗浄液および基板の処理方法 |
| US6913994B2 (en) * | 2003-04-09 | 2005-07-05 | Agency For Science, Technology And Research | Method to form Cu/OSG dual damascene structure for high performance and reliable interconnects |
| JP4571785B2 (ja) * | 2003-05-30 | 2010-10-27 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US7358146B2 (en) * | 2003-06-24 | 2008-04-15 | Micron Technology, Inc. | Method of forming a capacitor |
| US7256134B2 (en) * | 2003-08-01 | 2007-08-14 | Applied Materials, Inc. | Selective etching of carbon-doped low-k dielectrics |
| US20050077629A1 (en) * | 2003-10-14 | 2005-04-14 | International Business Machines Corporation | Photoresist ash process with reduced inter-level dielectric ( ILD) damage |
| US7081407B2 (en) * | 2003-12-16 | 2006-07-25 | Lam Research Corporation | Method of preventing damage to porous low-k materials during resist stripping |
| US7153778B2 (en) * | 2004-02-20 | 2006-12-26 | Micron Technology, Inc. | Methods of forming openings, and methods of forming container capacitors |
| US7078350B2 (en) | 2004-03-19 | 2006-07-18 | Lam Research Corporation | Methods for the optimization of substrate etching in a plasma processing system |
| JP4515309B2 (ja) * | 2005-03-31 | 2010-07-28 | 東京エレクトロン株式会社 | エッチング方法 |
| DE102005020060B4 (de) | 2005-04-29 | 2012-02-23 | Advanced Micro Devices, Inc. | Verfahren zum Strukturieren eines Dielektrikums mit kleinem ε unter Anwendung einer Hartmaske |
| US7279411B2 (en) * | 2005-11-15 | 2007-10-09 | International Business Machines Corporation | Process for forming a redundant structure |
| US7358182B2 (en) * | 2005-12-22 | 2008-04-15 | International Business Machines Corporation | Method of forming an interconnect structure |
| KR100720490B1 (ko) * | 2005-12-28 | 2007-05-22 | 동부일렉트로닉스 주식회사 | 반도체 소자의 구리 배선 형성 방법 |
| US20070232048A1 (en) * | 2006-03-31 | 2007-10-04 | Koji Miyata | Damascene interconnection having a SiCOH low k layer |
| US8512849B2 (en) * | 2007-08-09 | 2013-08-20 | International Business Machines Corporation | Corrugated interfaces for multilayered interconnects |
| KR100950553B1 (ko) * | 2007-08-31 | 2010-03-30 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성 방법 |
| JP2012156356A (ja) * | 2011-01-27 | 2012-08-16 | Elpida Memory Inc | 半導体装置の製造方法 |
| GB201217712D0 (en) | 2012-10-03 | 2012-11-14 | Spts Technologies Ltd | methods of plasma etching |
| CN103646911A (zh) * | 2013-11-08 | 2014-03-19 | 上海华力微电子有限公司 | 减小金属层刻蚀损伤的方法 |
| US9299577B2 (en) * | 2014-01-24 | 2016-03-29 | Applied Materials, Inc. | Methods for etching a dielectric barrier layer in a dual damascene structure |
| US9917027B2 (en) * | 2015-12-30 | 2018-03-13 | Globalfoundries Singapore Pte. Ltd. | Integrated circuits with aluminum via structures and methods for fabricating the same |
| CN108511448A (zh) * | 2018-03-23 | 2018-09-07 | 上海华虹宏力半导体制造有限公司 | 半导体结构的形成方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0003432B1 (en) | 1978-01-30 | 1982-04-07 | CIN Industrial Investments Limited | Synthetic resin/glass laminates and process for producing these laminates |
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| US5739579A (en) * | 1992-06-29 | 1998-04-14 | Intel Corporation | Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections |
| JP3677755B2 (ja) * | 1995-09-26 | 2005-08-03 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US5998244A (en) | 1996-08-22 | 1999-12-07 | Micron Technology, Inc. | Memory cell incorporating a chalcogenide element and method of making same |
| TW468273B (en) * | 1997-04-10 | 2001-12-11 | Hitachi Ltd | Semiconductor integrated circuit device and method for manufacturing the same |
| JP3300643B2 (ja) * | 1997-09-09 | 2002-07-08 | 株式会社東芝 | 半導体装置の製造方法 |
| US6054379A (en) * | 1998-02-11 | 2000-04-25 | Applied Materials, Inc. | Method of depositing a low k dielectric with organo silane |
| JP3469771B2 (ja) * | 1998-03-24 | 2003-11-25 | 富士通株式会社 | 半導体装置およびその製造方法 |
| US6387287B1 (en) * | 1998-03-27 | 2002-05-14 | Applied Materials, Inc. | Process for etching oxide using a hexafluorobutadiene and manifesting a wide process window |
| US6211092B1 (en) * | 1998-07-09 | 2001-04-03 | Applied Materials, Inc. | Counterbore dielectric plasma etch process particularly useful for dual damascene |
| US6380096B2 (en) * | 1998-07-09 | 2002-04-30 | Applied Materials, Inc. | In-situ integrated oxide etch process particularly useful for copper dual damascene |
| JP3815889B2 (ja) * | 1998-08-10 | 2006-08-30 | シャープ株式会社 | 多層配線の形成方法 |
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| KR100768363B1 (ko) * | 1999-06-24 | 2007-10-17 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적회로장치의 제조방법 및 반도체 집적회로장치 |
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