JP5191382B2 - 半導体デバイスに蓄積される電荷の分布の抽出方法 - Google Patents

Description

本発明は、互いから隔離された複数の離散電荷蓄積サイトによる電荷トラップ層を備える所定のタイプの不揮発性メモリデバイスのプログラミング条件セットを決定するための方法に関する。本発明は、さらに、不揮発性メモリデバイスを動作させる方法に関する。

不揮発性メモリ（ＮＶＭ）は、メモリセルに１ビットが一旦格納されると、このビットは、そのメモリセルが給電されなくなったとしても保持されるという事実によって特徴づけられる。メモリセルの消去及びプログラミングに電界が使用される場合、このＮＶＭデバイスはＥＥＰＲＯＭ（Electrically-Erasable-and-Programmable-Read-Only-Memory）デバイスとしても知られる。フローティングゲート型ＥＥＰＲＯＭデバイスでは、電荷は積層型二重キャパシタ構造の一部である導電層に蓄積されるが、電荷トラップＥＥＰＲＯＭデバイスでは、電荷は単一キャパシタ構造の一部である非導電性層に蓄積される。例えばポリシリコンナノ結晶又は金属ナノ粒子を含む窒化物や酸化物であるこのような非導電性電荷蓄積層では、電荷は電荷蓄積層全体にわたって一様に拡散されず、実質上、電荷がこの非導電性電荷蓄積層へ導入された位置に閉じこめられる。電荷トラップメモリデバイスは、導電層が電荷を蓄積するための連続する１つの電荷トラップとして使用されるフローティングゲート型メモリデバイスとは対照的に、メモリ素子としての離散電荷トラップの存在によって特徴づけられる。ＥＥＰＲＯＭデバイスの開発の焦点は電荷トラップの局所化に向かいつつあるが、その理由は、これにより集積化が容易になり、かつストレスによる漏れを低減させることにある。具体的には、例えば特許文献１においてビー・エイタンが開示しているような非導電性電荷蓄積層として窒化物を使用するＮＲＯＭ（登録商標）デバイスは、メモリセル毎に、窒化物電荷蓄積層内の異なる位置に各ビットが存在する２つの物理ビットの格納を許容することから極めて魅力あるデバイスである。ＮＲＯＭ（登録商標）セルは、窒化物層に例えば電子であるキャリアを注入することによってプログラムされる。ＮＲＯＭ（登録商標）セルを消去するためには、プログラミングの間に蓄積される電荷を補償するために、窒化物層に反対の種類のキャリアが注入され、例えば、窒化物層にホールが注入されて、既に存在している電子が補償される。

ＭＯＳＦＥＴ型デバイスにおける電荷の横方向の分布を決定する１つの方法は、電荷ポンピング（ＣＰ）として知られる技術である。この方法は、当初、ＭＯＳＦＥＴ型デバイスにおけるホットキャリアにより発生される劣化メカニズムを研究するために開発された。電荷ポンピング測定は、デバイスのチャネルに沿ってしきい電圧を走査することによりＭＯＳＦＥＴ型デバイスにトラップされる電荷に関する情報を取得する効果的な技術である。非特許文献２において、電荷ポンピング技術の電荷局所トラップに基づく不揮発性メモリデバイスへの適用、具体的には、トラッピング媒体としての窒化物又はシリコンリッチなＳｉ酸化物及びメモリセルをプログラミングするための電子注入を使用するｎ型ＮＲＯＭ（登録商標）デバイスへの適用を教示している。具体的には、参照によりその全体がここで開示に含まれる上記開示文献（非特許文献２）のセクション３．３は、デコンボリューションを基礎とする手順を使用して、デバイスにトラップされた全体の電荷の横方向分布を電荷ポンピング測定から直接に計算できる方法を教示している。

これに対して、非特許文献２において、電荷ポンピング測定データに基づきＭＯＳＦＥＴのホットキャリアにより発生される劣化メカニズムの実態を把握しかつ界面トラップＮ_ｉｔ及び酸化物の電荷Ｎ_ｏｔの双方を抽出する電荷抽出アルゴリズムについて記述している。この技術は、予想される結果に考慮して推定される界面トラップ、局所的なしきい電圧等の値から開始される反復方法に基づく。

米国特許第６，７６８，１６５号の明細書。 米国特許第５，５８３，８１１号の明細書。 Maarten Rosmeulen et al., "Characterization of the spatial charge distribution in local charge-trapping memory devices using the charge-pumping technique", Solid-State Electronics-journal, Vol. 48, 2004, pp.1525-1530. Chim et al., "Extraction of metal-oxide-semiconductor field-effect-transistor interface state and trapped charge spatial distributions using a physics-based algorithm", Journal Applied Physics, Vol. 81, No. 4, 1997, pp.1993-2001.

メモリセル毎に２つの物理ビットの格納を許容する電荷トラップＥＥＰＲＯＭデバイスでは、これらのビットを別々に読み出すことができるように、上記デバイスへ特殊な条件が適用されなければならない。より具体的には、スクリーニング電圧を印加して、読み出されない他方のビットをスクリーンニングオフしなければならない。このスクリーニング電圧は、読み出されているビットの意図されないプログラミングをもたらす可能性がある。従って、このスクリーニング電圧を下げることが可能でなければならない。一方で、マイクロエレクトロニクスの分野では常に、デバイスをスケーリングして２つのビットを互いにさらに近づけることが可能でなければならない。従って、より一般的に言えば、電荷トラップ層に蓄積される電荷の空間分布を制御することが可能でなければならない。

本発明の目的は、所定のタイプの電荷トラップ不揮発性メモリデバイスのプログラミング条件セットを決定するための方法を提供することにあり、上記セットは、電荷トラップ層における所望される空間的電荷分布へと最適化される。

この目的は、本発明に従って、請求項１に記載されたステップを示す方法により達成される。

本発明によれば、所望される空間的電荷分布に鑑みた適切なプログラミング条件セットは、下記のように決定される。第１に、考慮されているタイプの幾つかの不揮発性メモリデバイスの接合領域、バルク及びゲート領域に適用する異なるプログラミングのパラメータセットが選択される。これらの幾つかの不揮発性メモリデバイスは、上記プログラミングのパラメータセットによってプログラムされ、これらの各デバイスについて電荷トラップ層の実際の空間的電荷分布が決定される。次に、上記プログラミングパラメータのうちの少なくとも１つによる空間的電荷分布に対する影響が、当初選択されたプログラミングパラメータを考慮しながら、先に決定された実際の空間的電荷分布を比較することによって決定される。これらの比較及び１つ又は複数のパラメータによる演繹された影響から、プログラミングパラメータのうちの少なくとも１つの最適値が所望される空間的電荷分布に考慮して決定される。次には、この最適化された値がセット内のパラメータの初期値に代わって入力され、このプロセスが少なくとも１回反復される。

このようにして、各プログラミングパラメータは、考慮されるタイプの電荷トラップデバイスをプログラムする時点で、所望される空間的電荷分布に最適化することができる。その結果、デバイスが一旦使用に供されれば、所望される所定の空間的電荷分布を設定することができ、次に、使用中のそのデバイスがこの所定の空間的電荷分布に従ってプログラムされていることを保証する適切なプログラミング条件を取得することができる。このようにして、使用中の空間的電荷分布から生じる問題点は事前に考慮されることが可能であり、言い替えれば、この時点では電荷が電荷トラップ層に蓄積されることになる経路に制御が存在することから、使用されている不適切な、又は望ましくない空間的電荷分布を回避することができる。

プログラミング条件／パラメータは、デバイスの異なる領域へ印加されるべき電圧を含むが、例えば温度条件等の他のパラメータが含まれてもよい。

好ましい一実施形態では、本発明に係る方法は、上記所望される空間的電荷分布を、スクリーニング電圧が印加される接合領域に近接している各ビットをスクリーニングオフするために接合領域のいずれかに印加されるべき低下された最大スクリーニング電圧の関数として決定する最初のステップを含む。このようにして、空間的電荷分布を、スクリーニング電圧が、読み取られるビットの望ましくないプログラミングが発生する可能性のある値より下であり続けるように制御することができる。この低下されたスクリーニング電圧が印加される接合部へ他のメモリデバイスが接続されていれば、これらの他のメモリデバイスの望ましくないプログラミングもやはり回避される。この実施形態では、望ましい空間的電荷分布は、好ましくは、電荷トラップ層において電荷の偶発的蓄積が発生し得る値より低い最大スクリーニング電圧を選択し、続いて、上記接合領域への最大スクリーニング電圧の印加時に一方の接合領域の延在領域の幅（Ｗｂ）を決定し、最後に、所望される空間的電荷分布を、決定されるべきプログラミング条件下で、上記接合領域の近傍に蓄積される電荷の少なくとも９０％が上記接合領域から上記幅（Ｗｂ）以下の距離（Ｘ１）内に存在するように画定することによって決定される。

別の好ましい実施形態では、本発明に係る方法は、上記所望される空間的電荷分布を上記チャネル領域の短縮されたチャネル長さの関数として決定する最初のステップを含む。このようにして、空間的電荷分布をデバイスのサイズに考慮して最適化することができる。よってダウンスケーリングが利用可能になる。この実施形態では、所望される空間的電荷分布は、好ましくは、上記チャネル長さを選択して上記電荷トラップ層内の各ビットのビットエリア及び上記ビットエリア間のマージンを画定し、続いて、所望される空間的電荷分布を、決定されるべきプログラミング条件下で、上記接合領域のいずれかの近傍に蓄積される電荷の少なくとも９０％が各ビットエリア内に存在するように画定することによって決定される。例えば、チャネル長さを９０ｎｍ以下に選択することができ、マージンはチャネル長さの２０％まで、好ましくは１％から２０％までに設定することができる。

好ましい一実施形態では、考慮されているタイプの様々なプログラム対象デバイスの実際の空間的電荷分布は、下記のステップを含む電荷ポンピング技術によって決定される。電荷ポンピング曲線は２つ決定され、一方は、電荷ポンピング技術における可変ベースレベル電圧測定を使用して、他方は可変トップレベル電圧測定を使用して決定される。より具体的には、第１の曲線は半導体デバイス上の第１の電荷ポンピング測定によって決定され、よって電荷ポンプパルスのトップレベルのみが変更され、第２の曲線は半導体デバイス上の第２の電荷ポンピング測定によって決定され、よって電荷ポンプパルスの下位のみが変更される。第１及び第２の電荷ポンピング測定からのデータは結合され、電荷トラップ層における電荷の空間分布が取得される。

両曲線からのデータのこの結合は、下記のように行われる。半導体デバイスの電荷ポンピング電流Ｉ_ｃｐと、計算されたチャネル長さＬ_ｃａｌｃとの間に、最大電荷ポンピング電流Ｉ_ｃｐの複数の値に関する電荷ポンピング曲線から空間的電荷分布推定を再構成することにより関係性が確立される。これらの値は、好ましくは、電荷ポンピング曲線の上側の領域において選択され、さらに好ましくは、最大電荷ポンピング電流Ｉ_{ｃｐ＿ｍａｘ}の存在が仮定される場所の可能な限り近くで選択されるが、これは必須ではない。Ｉ_ｃｐの複数の値から、対応する計算されたチャネル長さＬ_ｃａｌｃが実質的に半導体デバイスの有効チャネル長さＬ_ｅｆｆに等しいときの値が選択される。最後に、Ｉ_ｃｐのこの値を使用して、電荷ポンピング曲線から実際の空間的電荷分布が再構成される。

実際の空間的電荷分布を決定するための上述の方法には、電荷トラップ層に蓄積される電荷の空間的電荷分布だけでなく、界面トラップに蓄積される電荷の空間的電荷分布も抽出できるという優位点がある。このようにして、誘電体層における電子及びホールの双方の空間分布を取得することができる。このようにして取得されるホール及び電子の分布プロファイルを、プログラミング及び消去条件の物理的理解及び最適化に使用することができる。しかしながら、この実際の空間的電荷分布を、当業者には公知である他の任意の方法で決定してもよい。

好ましい一実施形態では、電荷ポンピング曲線からのデータの結合は、下記のステップを含む。まず、１つの電荷ポンピングプロファイル上で電荷ポンピング電流Ｉｃｐとして１つの値が選択される。次に、この選択された電荷ポンピング電流Ｉ_ｃｐに対応する計算されたチャネル長さＬ_ｃａｌｃが、この電荷ポンピング電流Ｉ_ｃｐの空間的電荷分布推定を再構成することによって決定される。次に、計算されたチャネル長さＬ_ｃａｌｃは有効長さＬ_ｅｆｆと比較される。不一致であれば、この不一致を選択改良の情報として使用し、電荷ポンピング電流Ｉ_ｃｐの新たな値が決定される。これらのステップは、この不一致が実質的にゼロになるまで反復される。実際の空間的電荷分布を決定するこの方法のさらなる態様及び優位点は、後述する詳細な説明から明らかとなるであろう。

本発明のさらなる目的は、デュアルビット不揮発性メモリデバイスを、低下されたスクリーニング電圧でビットを読み出すことができるように動作させる方法を提供することにある。この目的は、請求項８に記載された方法によって達成される。

さらに、本発明の目的は、デュアルビット不揮発性メモリデバイスを、同じ電荷蓄積層におけるビット間干渉を回避できるように動作させる方法を提供することにある。この目的は、請求項１０に記載された方法によって達成される。

プログラミング又は消去のいずれかが正又は負の電荷キャリア、すなわち電子又はホールの注入を包含するかどうかは規約の問題であることから、本明細書では用語「第１／第２のタイプの電荷キャリア」を使用する。第１のタイプは電子であり、第２のタイプはホール（又は正孔）であってもよいが、逆であってもよい。

第１のタイプのキャリアが電子である場合、所定のプログラミング条件は、二次的な電子注入が抑止されるように選択されることが好ましい。これは、最終的に得られる空間的電荷分布は低下されたスクリーニング電圧を使用できるようなものである、又はビット間干渉を回避できるようなものである、という要件を達成する便利な方法であることが発見されている。二次的な電子注入の抑止を、例えば、接合領域のうちの１つと不揮発性メモリデバイスのバルクとの間の所定の電圧差によって達成することができる。

別の態様においては、本発明は、上述の技術が適用されるメモリ回路に関する。このようなメモリ回路は電荷トラップメモリデバイスのマトリクスを備え、各デバイスは、互いから隔離された複数の離散電荷蓄積サイトの電荷トラップ層と、バルク内の電荷トラップ層の下側で２つの接合領域間に延在するチャネル領域と、上記電荷トラップ層上に延在するゲート領域とを備え、本回路はさらに、各電荷トラップメモリデバイスにプログラミング／消去条件を印加するための周辺回路を備え、上記周辺回路は、プログラミング条件を印加する時点で各メモリデバイスの１つの接合領域を前方向にバイアスするための手段を備える。

本発明は、以下の説明及び添付の図面によってさらに解明されるであろう。

以下、特定の実施形態を参照しかつ所定の図面を参照して本発明を説明するが、本発明はこれらに限定されるものではなく、クレームによってのみ限定される。説明する図面も単なる略示であり、非限定的なものである。図面を通じて、幾つかのエレメントのサイズは説明を目的として誇張されている場合があり、一定の縮尺で描かれているわけではない。寸法及び相対寸法は、必ずしも本発明の実際の実施化に一致していない。

さらに、明細書本文及びクレームにおける第１の、第２の、第３の等の用語は類似要素間を区別するために使用され、必ずしも順番又は発生順を説明するためのものではない。従ってこれらの用語は適当な条件下で適宜置き替えが可能であり、本発明の実施形態は、本明細書に説明されている、又は示されているものとは別の順序で動作することができる。

さらに、明細書本文及びクレームにおける高、低、上、下、等の用語は便宜的に使用され、必ずしも相対位置を記述するためのものではない。このように使用される用語は適当な条件下で適宜置き替えが可能であり、本明細書に記述されている本発明の実施形態は、本明細書に説明されている、又は示されているものとは別の方向性で動作することができる。例えば、ある要素の「下」及び「上」は、この素子の反対の両側に位置づけられていることを示す。

クレームにおいて使用されている用語「を備える」は、その後に列挙される手段を限定するものとして解釈されるべきではなく、他の要素又はステップを排除するものではない。これは、参照されている通りの記述された特徴、完全体、ステップ又は構成要素の存在を明記するものとして解釈されなければならないが、１つ又は複数の他の特徴、完全体（integers）、ステップ又は構成要素もしくはこれらのグループの存在又は追加を除外するものではない。従って、「手段ＡとＢとを備えるデバイス」という表現の範囲は、構成要素Ａ及びＢのみからなるデバイスに限定されるべきではなく、これは、本発明に関して上記デバイスの唯一の関連構成要素がＡ及びＢであることを意味する。

本明細書では、本発明の教示を目的として、プログラミングの間に電子が蓄積されるｎ型メモリセルを使用している。但し、本発明はこれに限定されない。

図１は、メモリセルの電荷蓄積層１０に２つのビットＢ１、Ｂ２が蓄積される可能性を示す、本発明の一実施形態に係るメモリセル１の断面図である。本メモリセルは、誘電体層（９,１０,１１）スタック４によってチャネル８から分離されるゲート電極３を備える。典型的には、ゲート電極３は、所望される仕事関数及び／又は導電性を得るようにドープされた多結晶シリコン等の半導体材料から製造される。この半導体材料は、当該技術分野において公知であるように部分的又は完全に珪素化することができ、又は、例えばＡｌ、ＴｉＮ、ＴａＮなどの金属さえも使用できる。誘電体スタック４は、電荷が離散蓄積サイトに蓄積され得る電荷蓄積層１０を備える。この誘電体電荷蓄積層１０は、窒化珪素、シリコンリッチなＳｉ酸化物、酸窒化珪素、アルミナ酸化物、酸化ハフニウム、酸化珪素ハフニウム等の高ｋ誘電体、例えば多結晶シリコンである半導体材料のナノ結晶を含む酸化物層又は当業者には公知の他の任意の電荷トラップ層による層であることができる。任意選択として、この電荷蓄積層は、例えば酸化珪素であるトラッピング能力の低い、又は全くない別の（１つ又は複数の）誘電体層１１によって基板２から分離することができる。電荷蓄積層１０は、好ましくは層１１に類似する物質である別の誘電体層９を使用してゲート電極３から分離することができる。基板２は、例えばシリコン、シリコン・オン・インシュレータ（ＳＯＩ）、ゲルマニウム・オン・インシュレータ（ＧＯＩ）である半導体基板である。ゲート電極３及びゲート誘電体４によるスタックの隣には、酸化珪素、酸窒化珪素、炭化珪素等の誘電体材料で形成される複数の側壁スペーサ５が存在してもよい。基板２内には、このスタックに位置合わせされてソース領域６及びドレイン領域７が製造される。これらの接合部（ソース６、ドレイン７）は、チャネル８の側方の反対側に形成される。ソース領域６及びドレイン領域７は、基板２の導電タイプに対して、反対の導電タイプである。ソース領域６及びドレイン領域７は、典型的には、チャネル領域８へ接触するようにスペーサ５の下に延在する。このチャネル領域８は、ゲート電極３の誘電体による制御下にある。図１のデバイスは、具体的には不揮発性メモリデバイスである半導体デバイスの製造における当業者には公知の処理ステップ及び材料を使用して製造することができる。

本発明を教示する目的のために、デバイス１は、ｎ型ドープされたポリシリコンゲート電極３を備えるｎＭＯＳデバイスであると仮定されている。同じくソース領域６及びドレイン領域７もｎ型ドープされるが、基板２はｐ型ドープされる。酸化珪素で形成された側壁スペーサ５が存在する。ゲート誘電体４は、酸化珪素による２層（９，１１）間に挟まれた電荷トラップ層１０として使用される窒化物層からなる。しかしながら、本発明はこの例に限定されるものではなく、可能な多数の変形及び修正が存在することが理解されるであろう。本デバイスは、ｐ型ドープされるポリシリコンゲート電極３を含むデバイスを備えるｐＭＯＳデバイスであってもよい。また、ソース領域６及びドレイン領域７は次にｐ型ドープされるが、基板２はｎ型ドープされる。本デバイスは、図１に示すようなスタックゲート型のデバイスではなく、参照によりその全体がここに開示に含まれる特許文献２に開示されているＨＩＭＯＳメモリセル等のスプリットゲート型デバイスであることが可能である。従って、上記説明は範囲を限定するものと見なされるべきではない。

図１に示すプログラム対象メモリデバイス１において、２つのビットＢ１及びＢ２は、電荷蓄積層１０の最端位置において接合領域６、７に近接して蓄積される。Ｂ１は、ドレインが最低電圧である状態でソース６とドレイン７との電圧差を印加することによりプログラムされる。同様に、Ｂ２は、ソースが最低電圧である状態でドレイン７とソース６との電圧差を印加することによってプログラムされる。ゲート電極３及びバルク２には、適正電圧が印加される。ビットＢ１又はＢ２の位置におけるチャネルのしきい電圧は、対応するビットの状態に依存する。プログラムされる各ビットは、その電荷分布プロファイル、すなわちチャネル長さに沿った位置Ｘ’の関数としての電荷濃度Ｎ_ｎｔによって特徴づけられる。この電荷分布プロファイルを、好ましくは後述する抽出方法を使用して決定されるが、他の抽出技術によって決定することができる。

各ビットＢ１、Ｂ２の横方向の延在が短いほど、チャネル長さをより短くすることができ、メモリセル１をより短くすることができる。従って、高密度メモリマトリクス１００の達成が可能である。

Ｂ１の電荷分布によって重畳されるチャネル８の左側のしきい電圧は、蓄積層１０の対応する領域に蓄積される電荷の量によって決定される。Ｂ１がプログラムされると、すなわち電荷蓄積層１０の対応する位置に蓄積される電荷として定義される規約によってプログラムされると、高いしきい電圧が達成される。Ｂ１がプログラムされなければ、低いしきい電圧が得られる。ビットがプログラムされる場合、重畳されるチャネル領域に同数の自由電子を発生させるためには、プログラムされない状況に比べてより高いゲート電圧が必要である。メモリセル１に所定のバイアスを印加する場合、メモリセルがプログラムされていれば、ドレイン７とソース６との間に流れる電流は少なくなる。２つのビット、Ｂ１、Ｂ２を同じメモリセル内の異なる位置に蓄積することができれば、これらのビットＢ１、Ｂ２は互いに独立して読み出せることが望ましい。Ｂ１の状態が、メモリセル１における対応する電流フローを決定することによって確認されれば、他方のビットＢ２は、ビットＢ１を読み出す際にその状態が電流フローに影響しないようにスクリーニングされるべきである。このビット読み出し方法は、逆読みとして知られる。参照によりここに開示に含まれる特許文献１は、電荷蓄積層に電荷が蓄積されるメモリデバイスからの逆読みを教示している。

ソース側のビットＢ１を読み出す際の図１のメモリデバイス１を、図２に示す。図２に示す実施形態では、ビットＢ１はプログラムされず、すなわち、本質的に、電荷蓄積層１０のソース６側には電荷が存在しない。ソース６に近い位置でビットの状態を決定したい場合は、ドレインが最高電圧にある状態でドレイン７とソース６との間に電圧差が印加される。従って、ドレイン７とチャネル８との遠隔接合部は逆バイアスされ、すなわち、ｐ型バルク２及び空間電荷領域１２内にｎ型接合部７のための正のドレイン電圧が生成される。この空間電荷領域１２は、一部は接合部７内にＷｊだけ延在するが、７−８間の接合部の最低ドープ部分はチャネル８であることから、その大部分はチャネル８の方向にＷｂだけ延在する。ある空間電荷領域では、一定の電荷のみが存続するようにフリーキャリアはドーパントから放出される。故に、空間電荷領域１２に対応するビット位置Ｂ２内の電荷はもはや、下側に位置する対応するチャネル８領域内のフリーキャリアの数に影響を与えることができない。ビットＢ２はソース６とドレイン７との間の電流フローを制御せず、この電流フローは主にビットＢ１のプログラム状態によって決定される。従って、空間電荷領域を生成することによるビットスクリーニングは、同じ電荷蓄積層１０に蓄積されるビットＢ１、Ｂ２の独立した読み出しが異なる位置で行われることを許容する１つの方法である。プログラムされたビットＢ２の横方向の電荷分布Ｘ_１が大きいほど、空間電荷領域はチャネル８内により多くＷｂだけ延在することになり、よって、この電荷分布は、空間電荷領域：Ｘ_１≦Ｗｂによってスクリーニングオフされる。

これは、横方向の電荷分布Ｘ_１を制御又は変えることができれば、これがスクリーニングに必要な接合部とチャネルとの間の空間電荷領域１２の延在部Ｗ_ｂに影響を与えることを示す。より具体的には、横方向の電荷分布Ｘ_１を所定の限度内に維持することができれば、延在部Ｗ_ｂを低減し、延いてはスクリーニング電圧を低下させることができる。よってこれにより、ビットＢ１の望ましくない偶発的なプログラミングを防止することができる。さらに、横方向の電荷分布Ｘ_１を縮小することができれば、２つのビットＢ１、Ｂ２を干渉の危険性なしに互いに近接させることができ、デバイスのスケーリングは任意選択になる。

延在部Ｗ_ｂは、とりわけ、読み取られているメモリセル１０１のテクノロジー依存パラメータとしての接合部のドーパント濃度、別のテクノロジー依存パラメータとしてのドーパント濃度チャネル、接合部に印加される電圧Ｖ_ｄ、すなわち、チャネル８と接合部７との間の電圧差の関数である。従って、これらのテクノロジー依存パラメータは、達成されるべき延在部Ｗ_ｂに考慮して選択することができる。

広がりＸ_１は、とりわけ、プログラミングの間にそこから電荷蓄積層１０へ電荷が注入される、例えばドレイン接合部７に近いチャネル８である領域における電界分布、及びテクノロジー依存パラメータ、すなわち、この電荷蓄積層の層厚さ、上記電荷蓄積層における、又は上記電荷蓄積層からの蓄積電荷の拡散等の電荷蓄積層のプロパティ、及び電荷蓄積サイトの小型性、密度及び分布に影響するテクノロジー依存パラメータの関数である。オペレーションの間のメモリデバイスにおける電界分布は、メモリセルのソース６、ドレイン７、バルク２及びゲート電極３に印加される電圧、プロファイル接合部等のチャネル８／バルク２におけるドーパント濃度の関数である。この接合プロファイルは、緩やかに変化するものである場合もあれば、当業者に理解されるように、チャネルからバルクまでのドーパント濃度の急激な変化によって特徴づけられる場合もある。従って、これらのテクノロジー依存パラメータ及び動作条件は、達成されるべき広がりＸ_１に考慮して選択することができる。

図７は、Ｂ１がプログラムされず、Ｂ２がプログラムされている状態でのデュアルビットプログラム型メモリセル１の読み出しを示す。図２の断面図は、このメモリセルを示している。

メモリセルは、ソース６側で例えば０Ｖ、−１Ｖ、−２Ｖなどの異なる電圧を使用してプログラムされる。しきい電圧Ｖ_ｔｈは、メモリセル内で予め決められた電流レベルに到達するために必要なゲート電圧Ｖ_ｇとして定義される。典型的には、予め決められた電流レベルとして１００マイクロアンペアが使用される。

ソース６に隣接するビットＢ１を読み出しする場合、ドレイン７の電圧Ｖ_ｄは、ソース６とドレイン７との間の対応する電流を測定する間に上昇する。低いドレイン電圧の場合、ドレインに近いプログラムされたビットＢ２の電荷は、ドレイン接合部の空間電荷領域延在部Ｗ_ｂによってスクリーニングされない、又は完全にはスクリーニングされない。電流は低く、しきい電圧Ｖ_ｔｈはハイレベルになる（例えば、３Ｖより高い値）。ドレイン電圧が上がると、電流に対する対応する電荷の影響が低減されるように、より多くのプログラムされたビットＢ２がスクリーニングされる。電流は、より多く流れ、低いしきい電圧Ｖ_ｔｈが測定される。ビットＢ２の電荷が完全にスクリーニングされれば、すなわち、Ｘ１＜Ｗ_ｂであれば、空乏化されないのはプログラムされていないビットＢ１の位置に対応するチャネル領域のみでありかつ検出されているのは本質的にビットＢ１の状態のみであることから、プログラムされていないメモリセルのしきい電圧が測定される（例えば、１．５Ｖより低い値）。ビットＢ２をプログラムする際の電圧条件に依存して、異なる電荷分布プロファイルは、図７に示す曲線間の勾配差が示すように取得される。所定のバルク、ドレイン及びゲート電圧のソース電圧の負のバイアスが多いほど、ビットＢ２の電荷分布は鋭くなる。プログラムされたビットＢ２の空間分布Ｘ_１が鋭いほど、この電荷をスクリーニングするために必要なドレイン電圧は少なくなる。図７はこれを示し、プログラミング電圧Ｖ_ｓ＝−２Ｖの場合に、より鋭い電荷分布プロファイルが達成され、結果的に、しきい電圧Ｖ_ｔｈはドレイン電圧Ｖ_ｄの曲線に比べてより急峻なものになっている。ドレイン電圧が同じであり、故に空間電荷領域の幅Ｗ_ｂが同じである場合、プロファイルされる電荷がより急峻であれば、より多い量の蓄積電荷をスクリーニングすることができる。

図８は、メモリセル１０１、１０２がカラム及びローに配列されたメモリマトリクス１００を示す。同じローにあるメモリセルはワードラインＷＬ_Ｊを共用し、同じカラムにあるメモリセル１０１、１０２はビットラインＢＬｉ及びＢＬｉ−１を共用する。ビットラインＢＬｉに電圧が印加されれば、この電圧はメモリセル１０１、１０２の接合部７及びこのビットラインＢＬｉを共用するメモリセル２０１、２０２の接合部６へも印加される。ソース接合部６に近いビットＢ１のビット状態を決定するようにメモリセル１０１を逆読みする際には、ドレイン接合部７に近接する第２のビットＢ１の位置に電荷が注入される可能性があることから、ドレイン電圧は、ビットＢ２の追加的なプログラミングを防止するために制限されるべきである。また、ドレイン接合部７におけるこの読み取り電圧は、同じカラムにあるメモリセル１０２のドレイン接合部におけるビットのプログラミング及び同じビットラインを共用するメモリセル２０１及び２０２のソース接合部におけるビットのプログラミングを回避するためにも制限されるべきである。電圧Ｖｄは、同じビットラインＢＬｉを共用する、アドレス割り当てされていないメモリセル１０２、２０１、２０２に許容できる電圧によって制限することができる。このようなアドレス割り当てされていないメモリセル１０２、２０１及び２０２は、読み出しにおいてメモリデバイスに対して、具体的には読み出し電圧が印加される接合部へ電気的に接続され、よって、接続される接合部（１０２：７，２０１：６，２０２：６）において幾分かの電圧を受けることになる。故に、最大スクリーニング電圧も、読み取られているメモリデバイスの電荷トラップ層における偶発的な電荷蓄積は低減されるが、読み出し時にメモリデバイスへ電気接続されるメモリデバイスの電荷トラップ層における偶発的な電荷蓄積は発生する可能性のある値より低く選択することができる。

以下、適切なプログラミング条件セットを決定する際に、好ましくはメモリセルの電荷トラップ層における空間的電荷分布を決定する抽出方法について説明する。

一般に、以下で論じる半導体デバイス（１）の電荷トラップ層（１０）に蓄積される電荷Ｎ_ｎｔの空間分布を抽出するための方法は全て、変化するボトムレベル電圧Ｖ_ｂａｓｅの電荷ポンピング曲線を決定するステップと、変化するトップレベル電圧Ｖ_ｔｏｐの電荷ポンピング曲線を決定するステップと、上記電荷ポンピング曲線からのデータを結合して蓄積電荷Ｎ_ｎｔの空間分布を取得するステップとを含む。データのこの結合は、電荷ポンピング電流Ｉ_ｃｐの複数の値の電荷ポンピング曲線から空間的電荷分布を再構成することにより、半導体デバイスの電荷ポンピング電流Ｉ_ｃｐと計算されたチャネル長さＬ_ｃａｌｃとの関係を確立して行われる。Ｉ_ｃｐのこれらの複数の値から、半導体デバイスの対応する計算されたチャネル長さＬ_ｃａｌｃが実質的に有効チャネル長さＬ_ｅｆｆに等しくなる値が取得される。この電荷ポンピング電流Ｉ_ｃｐは、最大電荷ポンピング電流Ｉ_{ｃｐ＿ｍａｘ}である。最後に、Ｉ_ｃｐ＝Ｉ_{ｃｐ＿ｍａｘ}の値を使用して電荷ポンピング曲線から空間的電荷分布を再構成することにより、電荷の空間分布Ｎ_ｎｔが抽出される。

後述する全ての実施形態では、電荷トラップデバイスの電荷トラップ層内及びこの層の界面に位置するトラップ内の電荷の空間分布は、別々に抽出される。好ましくは、この電荷トラップデバイスは不揮発性電荷トラップメモリデバイスである。

電荷ポンピング曲線を決定するために使用できる電荷ポンピング測定セットアップを、図９ａに略示する。ソース（６）、ドレイン（７）及び基板（２）の各領域は、好ましくは０Ｖ又は接地である固定電圧へバイアスされる。例えばパルス発生器などの電圧源はゲート電極へ接続され、電流は基板で測定される。ゲート電極に印加される電圧パルスの振幅は測定中に増大することから、この測定セットアップは振幅掃引電荷ポンピングセットアップとしても知られる。

後述する実施形態では、測定シーケンスは、基準として使用されるデバイスに対して２つの電荷ポンピング測定が実行される第１のステップと、被試験デバイス（ＤＵＴ）に対して同様の電荷ポンピング測定が実行される第２のステップと、２つのステップを含む。

基準デバイスは通常、基準状態においてであるが被試験デバイスと同じである。被試験デバイスは、チャネルに沿って、又は少なくともチャネルの一部、典型的にはチャネルの半分に沿って、測定方法に従ったしきい電圧の単調増加又は減少を有する必要がある。この場合、各しきい電圧値は電荷ポンピング曲線の１点に対応する。このデバイスの基準状態、より正確にはそのしきい電圧分布は、被試験デバイス内に既にトラップされている電荷に依存する。被試験デバイス内のしきい電圧分布が単調増加する場合は、しきい電圧分布も同様に増加する基準状態を有する方がよい。例えば、本来のデバイスは光プログラミング動作を受けて電荷トラップ層における電荷の単調増加をもたらすことができ、結果的に生じるしきい値プロファイルＶ_ｔｈ（ｘ）は、図１０において点線Ｖ_{ｔｈ＿ｒｅｆ}（ｘ）が示すようにチャネルに沿って単調に変化する。この図では、基準状態におけるデバイスのしきい電圧は、ドレインｄの近くで僅かに増加している。界面トラップの数及び分布は、チャネル上で本質的に影響を受けることなく、かつ本質的に一様であり続けるべきものである。しきい電圧分布が単調に減少する場合は、しきい電圧分布も同じく減少する基準状態を有する方がよい。この場合の最も自然な基準状態は、しきい電圧がチャネルの中心から接合部へと漸次減少する未使用又は未注入デバイスである。

図９ｂ及び図９ｃに示す第１の電荷ポンピング測定は、まだ電気的ストレスが印加されていない、すなわち、チャネルに沿って界面トラップ分布が一様であると考えることができる基準状態にあるデバイスに対して実行される。第１のパルス列はゲート電極（３）へ印加され、これにより、このパルス列内の各パルスは同じボトムレベルＶ_ｂｏｔを有する。これらのパルスの振幅Ｖ_ｐは、パルスのトップレベルＶ_ｔｏｐを上げることによって経時的に単調増加する。図９ｂに示す例示的なパルス列は、３つの集合にグループ分けされる９パルスを含む。第１の集合内のパルスは最低の振幅を有し、第２の集合内のパルスはこれより高い振幅を有し、最後の集合内のパルスは最高の振幅を有する。よって、パルスシーケンスにおけるパルスの振幅又は各パルスの電圧スイングは漸次増大する。パルス列内のパルス数、これらのデューティサイクル、各パルスの振幅、振幅Ｖ_ｐがパルス列において増大される、例えばステップ型、漸次増減型といった方式及びトップレベルＶ_ｔｏｐは選択のパラメータであり、要求される精度及び測定分解能に考慮して選択することができる。

パルスのボトムレベルＶ_ｂｏｔがデバイス（１）のフラットバンド電圧Ｖ_ｆｂ＿Ｈより低く、パルスのトップレベルＶ_ｔｏｐがデバイス（１）のしきい電圧Ｖ_ｔｈ＿Ｌより高いとき、蓄積層及び反転層は、チャネル（８）とゲート誘電体（４）との間の界面に連続して形成される。ソース領域（６）及び／又はドレイン領域（７）からの反転層電子は、高パルスバイアスの間に界面状態Ｎ_ｉｔを満たす。従って、これらの界面状態は負電荷になる。電圧がフラットバンド電圧Ｖ_{ｆｂ＿ｒｅｆ}（ｘ）より下に下がると、基板（２）からの蓄積層ホールが即座にトラップ電子と再結合し、電荷ポンピング電流Ｉ_ｃｐがもたらされる。この電荷ポンピング曲線は、チャネル内に形成される反転領域内のパルス周波数及び界面状態Ｎ_ｉｔの数に比例する。この電荷ポンピング測定から、基準状態におけるこのデバイスの電荷ポンピング曲線Ｉ_ｃｐ（Ｖ_ｐ）は、電流Ｉ_ｃｐ又はパルス当たりの電荷がパルス列のトップレベルＶ_ｔｏｐの関数であるときに、図９ｃに示すように取得される。この曲線の垂直軸は、Ｉ_ｃｐをチャネル沿いの位置ｘに置換することによって変化することができる。すなわち、例えばソース、ｘ＝０、であるチャネルの一方の端には対応する電流がないが、例えばｘ＝１００％＝チャネル有効長さＬ_ｅｆｆのドレインであるチャネルの他端には最大Ｉ_{ｃｐ＿ｍａｘ}電流が対応する。この電荷ポンピング曲線を、参照によりここに開示に含まれる非特許文献１のパラグラフ３．３で開示されている方法を使用して再配置すれば、このデバイスに印加される電圧の電荷をソース／ドレインに対するその相対位置ｘの関数として示すしきい値プロファイル曲線Ｖ_{ｔｈ，ｒｅｆ}（ｘ）が得られる。

基準状態にあるデバイスに対して、第２の電荷ポンピング測定が実行される。ゲート電極（３）にパルス列が印加され、これにより、このパルス列内の各パルスは同じトップレベルＶ_ｔｏｐを有する。パルスの振幅Ｖ_ｐは、パルスのボトムレベルＶ_ｂｏｔを下げることにより経時的に単調増加する。図９ｄに示す例示的なパルス列は、３つの集合にグループ分けされる９パルスを含む。第１の集合内のパルスは最低の振幅又は電圧スイングを有し、第２の集合内のパルスはこれより高い振幅を有し、最後の集合内のパルスは最高の振幅を有する。パルス列内のパルス数、これらのデューティサイクル、各パルスの振幅、振幅Ｖ_ｐがパルス列において増大される、例えばステップ型、漸次増減型といった方式及びトップレベルＶ_ｔｏｐは選択のパラメータであり、要求される精度及び測定分解能に考慮して選択することができる。一定のトップレベルＶ_ｔｏｐと変化するボトムレベルＶ_ｂｏｔとを有するこのパルス列は、パルスの立ち上がり時間ｔ_ｕｐの間に界面状態を電子で満たし、パルスの立ち下がり時間ｔ_ｄｏの間にＶ_ｂｏｔがフラットバンド電圧Ｖ_ｆｂ＿Ｈより下であるときはホールで満たす。パルスのボトムレベルＶ_ｂｏｔがフラットバンド電圧Ｖ_ｆｂ＿Ｈより上である限り、チャネルは反転状態に留まり、界面トラップは常に電子で満たされる。チャネル（８）は、漸増するパルス振幅のボトムレベルＶ_ｂｏｔがこのフラットバンド電圧Ｖ_ｆｂ＿Ｈより上か下かに依存して反転と蓄積との間で切り換わり、界面トラップは電荷ポンピング測定の間に電子及びホールで交互に満たされる。この電荷ポンピング測定から、基準状態におけるこのデバイスの電荷ポンピング曲線Ｉ_ｃｐ（Ｖ_ｐ）は、電流Ｉ_ｃｐ又はパルス当たりの電荷がパルス列のボトムレベルＶ_ｂｏｔの関数であるときに、図９ｅに示すように取得される。この曲線の垂直軸は、Ｉ_ｃｐをチャネル沿いの位置ｘに置換することによって変化させることができる。すなわち、例えばソース、ｘ＝０、であるチャネルの一方の端には最大Ｉ_{ｃｐ＿ｍａｘ}電流が対応するが、例えばｘ＝１００％＝チャネル有効長さＬ_ｅｆｆのドレインであるチャネルのもう一方の端には対応する電流がない。この電荷ポンピング曲線を、参照によりここに開示に含まれる非特許文献１のパラグラフ３．３において開示されている方法を使用して再配置すれば、このデバイスに印加される電圧の電荷をソース／ドレインに対するその相対位置ｘの関数として示すフラットバンドプロファイル曲線Ｖ_{ｆｂ，ｒｅｆ}（ｘ）が得られる。

被試験デバイスは電気的ストレスをかけられて、電荷トラップ層（１０）へ注入されるべき電荷キャリアになる。注入されるこれらのキャリアを、正に荷電し、又は負に荷電することができる。本発明に係る電荷ポンピング測定はこのデバイスに対して実行され、電荷トラップ層（１０）内に蓄積される電荷Ｑ_ｎｔ及び界面トラップＮ_ｉｔにより発生される電荷Ｑ_ｉｔのしきい電圧に対する寄与が決定される。電荷トラップ層（１０）内に蓄積される電荷Ｑ_ｎｔはしきい電圧ΔＶ_{ｔｈ＿Ｑｎｔ}の一定のオフセットを発生し、界面トラップ内に蓄積される電荷により発生されるオフセットΔＶ_{ｔｈ＿Ｑｉｔ}は、これらの界面トラップに蓄積される電荷が正であるか負であるか、及び界面トラップＮ_ｉｔの数に依存する。反転の場合、界面トラップは電子で満たされてしきい電圧の上向きのシフトが発生し、蓄積では、界面トラップはホールで満たされてしきい電圧の下向きのシフトが発生する。例えばデバイスへの反復的な電気的ストレスの印加によるデバイスの劣化は、界面トラップの数、延いてはしきい電圧オフセットΔＶ_{ｔｈ＿Ｑｉｔ}を変化させる。図１０に示すしきい電圧分布は、例えばｎＭＯＳデバイスの電荷トラップ層（１０）内に存在する負電荷から生じる可能性がある。このデバイスのフラットバンド電圧分布に関しても、類似の図を描くことができる。不揮発性メモリセルとして図１のデバイスが使用されれば、メモリセルをプログラミングするステップの間に、例えば当該技術分野において公知であるようなチャネルホット電子注入によってこの層（１０）に電子を注入することができる。メモリセルを消去するステップの間は、例えば当該技術分野において公知であるようなバンド間トンネリングにより発生されるホットホール注入によってホールを注入することができる。例えばｘ_１−ｄ間領域における局所化されたトラップ電荷は、しきい電圧の局所増加Ｖ_{ｔｈ＿ｒｅｆ}（ｘ）−Ｖ_{ｔｈ＿ｃｙｃ}（ｘ）及びフラットバンド電圧の局所的な増加Ｖ_{ｆｂ＿ｒｅｆ}（ｘ）−Ｖ_{ｆｂ＿ｃｙｃ}（ｘ）をもたらす。本発明を教示する目的で、負電荷Ｑ_ｎｔはｎＭＯＳメモリセル（１）の電荷トラップ層（１０）に蓄積されることが仮定されていて、結果的にしきい電圧及びフラットバンド電圧の正のシフトが生じ、すなわち、負電荷Ｑ_ｎｔが蓄積されるこれらの位置において、しきい電圧及びフラットバンド電圧はより正になる。実際のデバイスでは、チャネル沿いのしきい電圧分布は図１０に提示されているほど鋭くは画定されないが、接合部の存在、とりわけチャネル沿いに分布される界面トラップＮ_ｉｔの存在に起因してチャネルに沿って変化する。

被試験デバイスに対して、第１の電荷ポンピング測定が実行される。図１１ａはこのようなデバイスを示し、幾つかの負電荷粒子（位置ｘ_１とドレインｄとの間の点描部分）Ｎ_ｎｔは電荷トラップ層（１０）内に蓄積され、結果的に、しきい電圧及びフラットバンド電圧はｓからｘ_１までの部分よりｘ_１からｄまでの部分において増大する。界面状態Ｎ_ｉｔは、幾つか存在する（チャネル内の点線）。基準状態におけるデバイスに対する第１の測定のパルス列に類似しかつ図１１ｂに示すパルス列が、このデバイスにも印加される。基準デバイスを測定する際の第１のステップで議論したように、一定のボトムレベルＶ_ｂｏｔと変化するトップレベルＶ_ｔｏｐとを有するこのパルス列は、パルスが対応するしきい電圧にわたって掃引されるこれらの位置において、パルスの立ち上がり時間ｔ_ｕｐの間は界面状態を電子で満たし、パルスの立ち下がり時間ｔ_ｄｏの間はホールで満たす。界面状態の数又はしきい電圧がチャネル（８）にわたって均一であれば、Ｖ_ｔｏｐがしきい電圧Ｖ_ｔｈより高い限り、パルスの振幅とは独立して各パルスで同じ電荷ポンピング電流が得られることになる。しかしながら、図１０に示すようにパルス振幅Ｖ_ｐが増大し、しきい電圧がチャネル上で一定でなければ、増大するチャネル部分は電荷ポンピング電流の原因となる。パルスのトップレベルＶ_ｔｏｐが局所しきい電圧Ｖ_ｔｈ＿Ｈより低い限り、ｘ_１とｄ間のチャネル部分は電荷ポンピング電流を引き起こさない。それまでは、より高いしきい電圧Ｖ_ｔｈ＿Ｈを有するチャネル（８）部分は蓄積されたままであり、対応する界面トラップは常に、図１１ａの符号ｈ^＋で示すようなホールで満たされる。より低いしきい電圧Ｖ_ｔｈ＿Ｌを有するチャネル（８）部分は、トップレベルＶ_ｔｏｐがこの低いしきい電圧より上か下かに依存して反転と蓄積との間で切り換わり、対応する界面トラップは電荷ポンピング測定の間に電子及びホールで交互に満たされる。図１１ｂのパルスシーケンスが図１１ａのデバイスに適用される場合、しきい電圧Ｖ_ｔｈ（ｘ）がソースからドレインまで単調増加すれば、チャネルはソースからドレインへと走査される。チャネルの半分だけが劣化されれば、Ｖ_ｔｈ（ｘ）はチャネルの半分で単調である必要がある。このストレスが印加されたデバイスに対しても、図１１ｃに示すようにして、第１のステップで被試験デバイスの電荷ポンピング電流からしきい電圧プロファイルＶ_ｔｈ（ｘ）を抽出するように電荷ポンピング信号に適用された同じ手順が適用される。しきい電圧プロファイルＶ_ｔｈ（ｘ）とチャネル内の位置ｘとの関係は、チャネル内の１つの位置ｘ_１から別の位置ｘ_２までの電荷ポンピング電流Ｉ_ｃｐの増加はこれらの位置間のチャネルエリア内に存在する界面トラップＮ_ｉｔの数により引き起こされ得るという事実によって確立することができる。この関係は次式で表される。

ここで、ｑは電子電荷の絶対値であり、ｆはパルスの周波数である。この図１１ｃでは、点線は基準電荷ポンピング曲線を示し、実線はストレスが印加されたデバイス上で達成される電荷ポンピング曲線を示す。両電荷ポンピング曲線間の偏差、延いては対応するしきい電圧のずれは、チャネル沿いの各点ｘに関して存在する全体の電荷（Ｑ_ｎｔ＋Ｑ_ｉｔ）によって発生され、次式で表される。

ここで、Ｃは誘電体スタックのキャパシタンス（Ｆ／ｃｍ^２）であり、ｑは電子電荷の絶対値である。電荷蓄積層における電荷濃度Ｎ_ｎｔ（ｘ）（＃／ｃｍ^２）は、電子がトラップされていれば正であり、界面トラップの局所濃度Ｎ_ｉｔ（ｘ）の単位も同じく（＃／ｃｍ^２）である。本段落で記述しているようにゲートに印加される電圧のトップレベルを変更すれば、当業者には公知であるように、従来技術の電荷ポンピング曲線を得ることができる。この電荷ポンピング測定の間、任意の所定の点におけるしきい電圧及びフラットバンド電圧は、その点における電荷、すなわち電荷トラップ層（１０）に蓄積される電子及び界面状態でトラップされるホールによって決定される。しきい電圧のシフトを、図１１ｃに示す。

この被試験デバイスに対して、第２の電荷ポンピング測定が実行される。図１２ａはこのようなデバイスを示し、幾つかの負電荷粒子（位置ｘ_１とドレインｄとの間の点描部分）Ｎ_ｎｔは電荷トラップ層（１０）内に蓄積される。界面状態Ｎ_ｉｔは、幾つか存在する（チャネル内の点線）。基準状態におけるデバイスに対して第２の測定の間に印加されたパルス列に類似するパルス列がゲート電極（３）に印加され、これにより、このパルス列内の各パルスは同じトップレベルＶ_ｔｏｐを有する。パルスの振幅Ｖ_ｐは、パルスのボトムレベルＶ_ｂｏｔを下げることにより経時的に単調増加する。図１２ｂに示す例示的なパルス列は、３つの集合にグループ分けされる９パルスを含む。第１の集合内のパルスは最低の振幅又は電圧スイングを有し、第２の集合内のパルスはこれより高い振幅を有し、最後の集合内のパルスは最高の振幅を有する。パルス列内のパルス数、これらのデューティサイクル、各パルスの振幅、振幅Ｖ_ｐがパルス列において増大される、例えばステップ型、漸次増減型といった方式及びトップレベルＶ_ｔｏｐは選択のパラメータであり、要求される精度及び測定分解能に考慮して選択することができる。一定のトップレベルＶ_ｔｏｐと変化するボトムレベルＶ_ｂｏｔとを有するこのパルス列は、パルスの立ち上がり時間ｔ_ｕｐの間に界面状態を電子で満たし、パルスの立ち下がり時間ｔ_ｄｏの間に対応するフラットバンド電圧上でパルスが掃引される位置ではホールで満たす。パルスのボトムレベルＶ_ｂｏｔが局所フラットバンド電圧Ｖ_ｆｂ＿Ｌより上である限り、ｘ_１とｄとの間のチャネル部分は反転状態に留まり、界面トラップは、図１２ａの符号ｅ−で示すように常に電子で満たされる。より低いフラットバンド電圧Ｖ_ｆｂ＿Ｌを有するチャネル（８）のこの部分は、漸増するパルス振幅のボトムレベルＶ_ｂｏｔがこの低いフラットバンド電圧より上か下かに依存して反転と蓄積との間で切り換わり、この領域における対応する界面トラップは電荷ポンピング測定の間に電子及びホールで交互に満たされる。図１２ｂのパルスシーケンスが図１２ａのデバイスに印加される場合、フラットバンド電圧Ｖ_ｆｂ（ｘ）がソースからドレインまで単調増加すれば、チャネルはドレインからソースへと走査される。このストレスが印加されたデバイスに対しても、図１２ｃに示すようにして、第１のステップで被試験デバイスの電荷ポンピング電流からフラットバンド電圧Ｖ_ｆｂ（ｘ）プロファイルを抽出するように電荷ポンピング信号に印加された同じ手順が適用される。フラットバンド電圧プロファイルＶ_ｆｂ（ｘ）とチャネル内の位置ｘとの関係は、チャネル内の１つの位置ｘ_１から別の位置ｘ_２までの電荷ポンピング電流Ｉ_ｃｐの増加はこれらの位置間のチャネルエリア内に存在する界面トラップＮ_ｉｔの数により引き起こされ得るという事実によって確立されることが可能である。この関係は次式で表される。

ここで、ｑは電子電荷の絶対値であり、ｆはパルスの周波数である。この図１２では、点線は基準デバイスの電荷ポンピング曲線を示し、太い点線はストレスが印加されたデバイス上で達成される電荷ポンピング曲線を示す。両電荷ポンピング曲線間の偏差、延いては対応するフラットバンド電圧のずれは、チャネル沿いの各点ｘに関して存在する全体の電荷（Ｑ_ｎｔ＋Ｑ_ｉｔ）によって発生され、次式で表される。

ここで、Ｃは誘電体スタック（４）のキャパシタンス（Ｆ／ｃｍ^２）であり、ｑは電子電荷の絶対値である。電荷蓄積層における電荷濃度Ｎ_ｎｔ（ｘ）（＃／ｃｍ^２）は、電子がトラップされていれば正であり、界面トラップの局所濃度Ｎ_ｉｔ（ｘ）の単位も同じく（＃／ｃｍ^２）である。本段落で記述しているようにゲートに印加される電圧パルスのボトムレベルを変更すれば、図１２ｃの電荷ポンピング曲線が得られる。この電荷ポンピング測定の間、任意の所定の点におけるしきい電圧及びフラットバンド電圧は、その点における電荷、すなわち電荷トラップ層（１０）に蓄積される電子及び界面状態でトラップされる電子によって決定される。

ストレスが印加されたデバイス上で得られる電荷ポンピング曲線は、基準デバイス又はストレスが印加されていないデバイスの電荷ポンピング曲線と比較される。一方の基準曲線と対応するストレスが印加された曲線との間の偏差は、電荷トラップ層（１０）内の電荷及び界面状態の電荷により発生する全体的なしきい電圧又はフラットバンド電圧の変動に起因する。これらの２偏差間の差は、界面状態の電荷にのみ起因する。図１３は、ストレスが印加されたデバイス上で得られる２つの電荷ポンピング曲線を結合したものである。何れの場合も、測定された最大電流Ｉ_{ｃｐ＿ｍａｘ}は実質的に同一であり、よって、チャネル内の任意の位置ｘに関して下記の関係が成り立つ。

ストレスが印加されたデバイス上の２つの測定の相関性はＩ_{ｃｐ＿ｍａｘ}に依存し、抽出結果はこの値に対する感受性が極めて高いものになる。理論上、電荷ポンピング曲線は、パルスのトップレベルが十分に高ければ（又は、測定のタイプにより、パルスのボトムレベルが十分に低ければ）完全に飽和する。図１４における測定は、現実には飽和が完全ではなく、曲線は高電圧で僅かに上昇し続けることを示す。これは、Ｉ_{ｃｐ＿ｍａｘ}上の不確実性の原因となる。Ｉ_{ｃｐ＿ｍａｘ}の最良の選択に関しては、本明細書において後述する。

基準状態におけるデバイス（図９ｃ，図９ｅ）及び循環デバイス（図１１ｃ，図１２ｃ）に対して実行されたそれぞれ変化するトップレベル及びボトムレベルを有する電荷ポンピング測定からのデータ及び上述の式（［１］，［２］，［３］，［４］，［５］）を使用すれば、しきい電圧の変化に対する電荷トラップ層（１０）内の電荷及び界面状態の電荷による寄与を決定することができる。

式［２］及び［４］を組み合わせると、次式を得る。

式［１］は、次式で表される。

始点ｘ_０から終点ｘ_ｅｎｄまで、式［６］及び［７］を連続して解けば、式［６］からの界面状態Ｎ_ｉｔ（ｘ_ｉ）に対応する式［７］からの位置ｘ_ｉを求めることができる。電荷トラップ層内の電荷プロファイルは、式［２］又は［４］のいずれかを解くことにより求めることができる。

この方法は、抽出されるプロファイルの精度をチェックする簡単な方法を可能にする。実際に、計算される最後の位置ｘ_ｅｎｄは、次式のようにチャネルの有効長さに一致しなければならない。

上述したように、結果はＩ_{ｃｐ＿ｍａｘ}に対して高感度である。よってＩ_{ｃｐ＿ｍａｘ}は、式［８］が検証されるようにして選択される。変数としてのＩ_{ｃｐ＿ｍａｘ}の使用及び式［８］の追加は、抽出されるプロファイルのより高い精度を可能にする。これは、式［５〜７］を解く新たな直接的方法によって可能になる。

以下の段落では、抽出の手順をさらに詳しく論じる。基準状態にあるデバイスの界面トラップの数Ｎ_{ｉｔ，ｒｅｆ}は一定であり、割合（Ｉ_{ｃｐ＿ｍａｘ}／Ｌ_ｅｆｆ）に等しいことから、式［６］における差（Ｖ_{ｔｈ＿ｒｅｆ}（ｘ）−Ｖ_{ｆｂ＿ｒｅｆ}（ｘ））が一定であれば、この差は、それぞれ図９ｃ及び図９ｅにより与えられるしきい電圧プロファイル及びフラットバンド電圧プロファイルを結合することによって与えられる。基準状態にあるデバイスの場合、対応する電荷ポンピング電流の合計は最大電荷ポンピング電流Ｉ_{ｃｐ＿ｍａｘ}に等しくなければならないことから、式［５］により、選択されたしきい電圧Ｖ_{ｔｈ＿ｃｙｃ}に関して、対応するフラットバンド電圧Ｖ_{ｆｂ＿ｃｙｃ}を決定することができる。始点ｘ_０は、しきい電圧Ｖ_{ｔｈ＿ｃｙｃ}（ｘ_０）がシフトされず、かつ界面状態の数Ｎ_ｉｔ（ｘ_０）が基準状態にあるデバイス内の界面状態の数Ｎ_{ｉｔ，ｒｅｆ}＝（Ｉ_{ｃｐ＿ｍａｘ}／Ｌ_ｅｆｆ）に等しいように選択される。この始点ｘ_ｉ＝ｘ_０からｘ_ｉ＝ｘ_ｅｎｄまでの電荷ポンピング曲線における全ての測定点について、式［６］及び［７］を続けて直接に解けば、式［７］から、式［６］からの界面状態Ｎ_ｉｔ（ｘ_ｉ）に一致する位置ｘ_ｉを求めることができる。電荷トラップ層における電荷のプロファイルは、式［２］又は［４］のいずれかを解くことによって求めることができる。

式［６］における差（Ｖ_{ｔｈ＿ｒｅｆ}（ｘ）−Ｖ_{ｆｂ＿ｒｅｆ}（ｘ））が一定でなければ、式［６］及び［７］を直接に解くことはできない。よって、双方の式は、数値的に解くことができる「Ｎ_ｉｔ（ｘ_ｉ）＝」の形式に書き直される。

故に、本発明に係る抽出技術は、しきい電圧の変化に対する電荷トラップ層（１０）内の電荷及び界面状態の電荷の寄与を決定できるようにする。

図１３に、先の実施形態の抽出方法に使用される２つの電荷ポンピング曲線を示す。理想的には、電荷ポンピング電流Ｉ_ｃｐは、公知のチャネル長さＬ_ｅｆｆを有するチャネル（８）の完全なエリアが電荷ポンピング電流に寄与する、電圧バイアスＶ_ｔｏｐ又はＶ_ｂｏｔに一致する最大電荷ポンピング電流Ｉ_{ｃｐ＿ｍａｘ}に達する。この十分に画定された最大電荷ポンピング電流Ｉ_{ｃｐ＿ｍａｘ}に関しては、半導体デバイス（１）の電荷トラップ層（１０）に蓄積される電荷の空間分布Ｎ_ｎｔを再構成することができる。しかしながら、実際の測定では、変化するボトムレベル又はトップレベルの電圧パルスシーケンスを適用するときに測定される電流は最大値に達しない可能性もあり、パルス電圧の変化に伴って変化し続ける。このような電荷ポンピング曲線が取得されると、後述する実施形態において幾つかを説明する様々な方法で、有効電荷ポンピング曲線からの公知のチャネル長さＬ_ｅｆｆを有するチャネル（８）の完全なエリアに一致する最大電荷ポンピング電流Ｉ_{ｃｐ＿ｍａｘ}を決定することができる。

抽出方法の好ましい一実施形態では、電荷ポンピング曲線は下記のように結合される。上述したように、半導体デバイスの電荷ポンピング電流Ｉ_ｃｐと計算されたチャネル長さＬ_ｃａｌｃとの関係が確立される。この実施形態では、これは、電荷ポンピング曲線の一方において少なくとも２つの電荷ポンピング電流Ｉ_ｃｐを選択し、かつ各電荷ポンピング電流Ｉ_ｃｐについて空間的電荷分布を再構成して各電荷ポンピング電流Ｉ_ｃｐに一致する計算されたチャネル長さＬ_ｃａｌｃを決定することにより実行される。このようにして、少なくとも２つのデータポイント（Ｌ_ｃａｌｃ，Ｉ_ｃｐ）による集合が取得される。このデータポイント集合から、実質的に有効長さＬ_ｅｆｆに等しいチャネル長さを有する電荷ポンピング電流Ｉ_ｃｐ、すなわち最大電荷ポンピング電流Ｉ_{ｃｐ＿ｍａｘ}を下記のように得ることができる。

例えば、既存の様々な数値技術を使用して、この少なくとも２つのデータポイント（Ｌ_ｃａｌｃ，Ｉ_ｃｐ）による集合から、データポイント（Ｌ_ｃａｌｃ＝Ｌ_ｅｆｆ，Ｉｃｐ＝Ｉ_{ｃｐ＿ｍａｘ}）を決定することができる。このデータポイント（Ｌ_ｅｆｆ，Ｉ_{ｃｐ＿ｍａｘ}）の決定に際しては、直線補間又は二分探索法等の公知の数値解析技術を使用することができる。当業者には、電荷ポンピング電流Ｉ_ｃｐの最初の値が、抽出プロセスを高速化するという理由で、測定される電荷ポンピング曲線のトップレベル電流領域から選択されることは理解されるであろう。

代替として、解析関数Ｌ_ｃａｌｃ（Ｉ_ｃｐ）−Ｌ_ｅｆｆ＝０を、少なくとも２つのデータポイント（Ｌ_ｃａｌｃ，Ｉ_ｃｐ）による集合から決定してもよく、この解析関数を解くことにより、実質的に有効長さＬ_ｅｆｆに等しいチャネル長さを有する電荷ポンピング電流Ｉ_ｃｐ、すなわち最大電荷ポンピング電流Ｉ_{ｃｐ＿ｍａｘ}を決定してもよい。次に、Ｉ_ｃｐ＝Ｉ_{ｃｐ＿ｍａｘ}の値を使用して電荷ポンピング曲線から空間的電荷分布を再構成することにより、電荷の空間分布Ｎ_ｎｔが抽出される。当業者には、電荷ポンピング電流Ｉ_ｃｐの最初の値が、抽出プロセスを高速化するという理由で、測定される電荷ポンピング曲線のトップレベル電流領域から選択されることは理解されるであろう。

別の代替例として、電荷ポンピング曲線からのデータを下記のように結合することも可能である。この場合もやはり、半導体デバイスの電荷ポンピング電流Ｉ_ｃｐと計算されたチャネル長さＬ_ｃａｌｃとの関係が、電荷ポンピング曲線の一方において電荷ポンピング電流Ｉ_ｃｐの１つの値を選択し、かつこの電荷ポンピング電流Ｉ_ｃｐの空間的電荷分布を再構成してこの電荷ポンピング電流Ｉ_ｃｐに一致する計算されたチャネル長さＬ_ｃａｌｃを決定することにより確立される。しかしながら、この実施形態では、計算されたチャネル長さＬ_ｃａｌｃが有効長さＬ_ｅｆｆと比較され、不一致であれば、不一致により与えられる情報を使用して電荷ポンピング電流Ｉ_ｃｐの新しい値が決定され、すなわち、電荷ポンピング電流Ｉ_ｃｐの値の選択が最適化される。このステップシーケンスは、計算されたチャネル長さＬ_ｃａｌｃと有効長さＬ_ｅｆｆとの不一致が実質的にゼロになるまで、この場合は、決定される電荷ポンピング電流Ｉ_ｃｐが最大電荷ポンピング電流Ｉ_{ｃｐ＿ｍａｘ}に一致するまで反復される。次に、このＩ_ｃｐ＝Ｉ_{ｃｐ＿ｍａｘ}の値を使用して電荷ポンピング曲線から空間的電荷分布を再構成することにより、電荷の空間分布Ｎ_ｎｔが抽出される。当業者には、電荷ポンピング電流Ｉ_ｃｐの最初の値が、抽出プロセスを高速化するという理由で、測定される電荷ポンピング曲線のトップレベル電流領域から選択されることは理解されるであろう。

上述の抽出方法においては、取得された計算されたチャネル長さの計算値Ｌ_ｃａｌｃと有効長さＬ_ｅｆｆとの差が有効チャネル長さＬ_ｅｆｆの２％未満、好ましくは１％未満であれば、決定された電荷ポンピング電流Ｉ_ｃｐは最大電荷ポンピング電流Ｉ_{ｃｐ＿ｍａｘ}に一致するものとされる。

本願に係る抽出方法は、メモリデバイス（１）の電荷トラップ層（１０）内に蓄積される電荷の空間分布Ｎ_ｎｔの抽出に特に有益であるが、これらの抽出方法は、誘電体スタック（４）が電極（３）と半導体領域（２）との間に挟まれる任意の種類の半導体デバイス（１）に適用することができる。開示された抽出方法は、この誘電体スタック（４）に蓄積される電荷を抽出するために使用することができる。例えば、論理トランジスタとして使用されるＭＯＳＦＥＴにおいては、電荷がゲート誘電体（４）に偶発的に組み込まれる場合もある。典型的には、組み込まれるこの電荷は、例えばホットキャリアであるデバイスの動作から生じる場合もあれば、ゲート誘電体に一定又は可動電荷を導入する半導体製造プロセスから生じる場合もある。このゲート誘電体は、当該技術分野において公知であるように、酸化珪素、酸窒化珪素、アルミナ酸化物等の高ｋ誘電体、酸化ハフニウム及び酸化珪素ハフニウム等の単一の誘電体材料製であってもよい。同様に、このゲート誘電体は、例えば酸化珪素上へ形成される高ｋ誘電体である誘電体材料のスタックであってもよい。先の実施形態におけるメモリデバイスの場合がそうであるように、この電荷Ｎ_ｎｔは論理トランジスタのしきい電圧プロファイルＶ_ｔｈ（ｘ）及びフラットバンド電圧プロファイルＶ_ｆｂ（ｘ）にも影響を与える。故に、開示されている本抽出方法は、組み込まれる電荷Ｎ_ｎｔの空間分布を決定する目的で、このような論理トランジスタに適用することができる。

開示されている抽出方法では、電荷ポンピング曲線から、これらの電荷ポンピング曲線からのデータを結合することによって電荷の空間分布Ｎ_ｎｔが再構成され、空間分布が取得される。電荷ポンピング曲線からのこのデータは、チャネル（８）と誘電体スタック（４）との界面に存在するトラップにおける電荷の空間分布（Ｎ_ｉｔ）を取得するようにさらに結合することができる。よって本抽出方法は、さらに、誘電体スタック（４）内に電荷が存在していても、この界面電荷Ｎ_ｉｔの空間分布を決定することを可能にする。従って、この界面電荷の半導体プロセスパラメータ又はデバイス動作パラメータに対する依存性をより正確に決定することができる。

図１４乃至図１５は、本発明の好ましい実施形態を示す。

図１４は、それぞれ上述した変化するトップレベル及び変化するボトムレベルのパルスシーケンスを使用して取得される２つの電荷ポンピング曲線セットを示す。上昇曲線は、一定のボトムレベル／変化するトップレベルのパルスシーケンスを使用して取得される。下降曲線は、一定のボトムレベル／変化するボトムレベルのパルスシーケンスを使用して取得される。各セットは、基準デバイス、すなわちゲート誘電体としてＯＮＯ層を有するストレスが印加されていないｎＭＯＳデバイスに関する曲線と、それぞれ５０μｓ、５００μｓ及び１０ｍｓのホール注入を受けた同じｎＭＯＳデバイス（１）に関する曲線とを含む。電荷トラップ層には、窒化物が使用された。ホールは、典型的な最新の電圧設定値、すなわち５Ｖをゲートに、かつ５Ｖをドレインに印加するソース／バルクの接地を使用して注入された。注入時間が長いほど、デバイス内にはより多くの正電荷が蓄積され、未注入のデバイスに比べて電荷ポンピング曲線のシフトは大きくなる。

これらの曲線から、本発明の抽出技術を用いて、各デバイスの窒化物層（Ｎ_ｎｔ）及び界面トラップ（Ｎ_ｉｔ）における電荷分布を抽出することができる。図１５は、対応する分布曲線を示す。ホールの漸次的注入により、界面はさらに劣化される。

本発明の電荷ポンピング技術を使用すれば、この窒化物層にトラップされるものが電子であれホールであれ、界面状態の劣化を考慮しながら窒化物層における電荷の分布プロファイルを抽出することができる。

先行技術に係る電荷ポンピング測定技術は、界面トラップはしきい電圧に影響しないと仮定することにより、電荷トラップ層（１０）における、例えばメモリセルのプログラミング操作の間に上記層内に注入される電子の分布を抽出することしかできない。具体的には、例えばメモリセルの消去時である、電荷トラップ層（１０）内でホールを注入する際に生成される追加の界面トラップは、電荷ポンピング測定のこの界面劣化に対する感受性に起因して、先行技術に係るこれらの電荷ポンピング技術を使用する電荷トラップ層内の電荷分布の抽出を不可能にする。しかしながら、本発明は、それぞれ変化するトップレベル及びボトムレベルによる２つの電荷ポンピング測定を使用することにより、誘電体層に存在する電子又はホールの分布プロファイルを取得できるように誘電体電荷及び界面トラップを抽出することを可能にする。こうして取得される分布プロファイルは、電荷トラップデバイスの物理的理解及びそのさらなる最適化に使用される。本抽出方法は、メモリデバイスの電荷トラップ層に注入される電荷の分布を抽出できるようにし、よって、デバイスの特性を最適化する所望される電荷プロファイルを取得するように注入中の電圧設定値を決定することを可能にする。界面状態の劣化を考慮することから、この抽出の精度は高まる。

単一のメモリセルにおける２ビットの格納を示すメモリセルの断面図である。 本発明の一実施形態を示すメモリセルの断面図である。 本発明の一実施形態に係る、電荷分布（接合部までの距離Ｘ_１の関数としての濃度）とプログラミング条件との関係を示す。 本発明の一実施形態に係る、電荷分布（接合部までの距離Ｘ_１の関数としての濃度）とプログラミング条件との関係を示す。 本発明の一実施形態に係る、電荷分布（接合部までの距離Ｘ_１の関数としての濃度）とプログラミング条件との関係を示す。 本発明の一実施形態に係る、電荷分布（接合部までの距離Ｘ_１の関数としての濃度）とプログラミング条件との関係を示す。 本発明の一実施形態に係る、電荷分布（接合部までの距離Ｘ_１の関数としての濃度）とプログラミング条件との関係を示す。 本発明の一実施形態に係る、電荷分布（接合部までの距離Ｘ_１の関数としての濃度）とプログラミング条件との関係を示す。 本発明の一実施形態に係る、メモリセルの読取り時に印加される電圧の関数としてのメモリセルのしきい電圧を示す。 本発明の一実施形態に係る、ＮＡＮＤ型メモリアーキテクチャを示す。 電荷トラップ半導体デバイスの電荷ポンピング測定を実行するための測定セットアップを示す略断面図である。 上記電荷ポンピング測定の第１のパルスシーケンスである。 上記第１のパルスシーケンスで結果的に生じる電荷ポンピング曲線である。 上記電荷ポンピング測定の第２のパルスシーケンスである。 上記第２のパルスシーケンスで結果的に生じる電荷ポンピング曲線である。 プログラムされる電荷トラップ半導体デバイスのチャネルに沿ったしきい電圧の変動を示す。 適切なプログラミング条件セットを決定する際にメモリセルの電荷トラップ層における空間的電荷分布を好適に決定する抽出方法を示す。 適切なプログラミング条件セットを決定する際にメモリセルの電荷トラップ層における空間的電荷分布を好適に決定する抽出方法を示す。 適切なプログラミング条件セットを決定する際にメモリセルの電荷トラップ層における空間的電荷分布を好適に決定する抽出方法を示す。 適切なプログラミング条件セットを決定する際にメモリセルの電荷トラップ層における空間的電荷分布を好適に決定する抽出方法を示す。 適切なプログラミング条件セットを決定する際にメモリセルの電荷トラップ層における空間的電荷分布を好適に決定する抽出方法を示す。 適切なプログラミング条件セットを決定する際にメモリセルの電荷トラップ層における空間的電荷分布を好適に決定する抽出方法を示す。 適切なプログラミング条件セットを決定する際にメモリセルの電荷トラップ層における空間的電荷分布を好適に決定する抽出方法を示す。 トップレベル又はボトムレベルを変えるための電荷ポンピング曲線を示す。 電荷トラップ層及び界面トラップにおける電荷の分布プロファイルを示す。

Claims (6)

1. 所望される空間的電荷分布に従って電荷が蓄積される、互いから隔離された２つの離散電荷蓄積サイトからなる電荷トラップ層を備えたデュアルビット不揮発性メモリデバイスのプログラミング条件セットを決定するための方法であって、
   上記デバイスは、上記電荷トラップ層内に１ビットを上記各接合領域に近接して格納することのできるデュアルビット不揮発性メモリデバイスであって、
   上記デバイスはさらに、バルク内の電荷トラップ層の下側で２つの接合領域間に延在するチャネル領域と、上記電荷トラップ層上に延在するゲート領域とを備え、
   （ａ）上記デュアルビット不揮発性メモリデバイスの接合領域、バルク及びゲート領域に適用されるべき異なるプログラミング条件の複数のセットを選択するステップと、
   （ｂ）上記プログラミング条件の複数のセットによって上記不揮発性メモリデバイスをプログラムするステップと、
   （ｃ）ステップ（ｂ）でプログラムされるデバイスの各電荷トラップ層の実際の空間的電荷分布を電荷ポンピング技術によって決定するステップと、
   （ｄ）上記プログラミング条件の複数のセットのうちの少なくとも１つの上記実際の空間的電荷分布に対する影響を、ステップ（ａ）で選択されるプログラミング条件のセットを使用して電荷ポンピング技術によって決定された空間的電荷分布と、ステップ（ｃ）で決定される上記実際の空間的電荷分布とを比較することによって決定するステップと、
   （ｅ）上記プログラミング条件の複数のセットのうちの少なくとも１つの最適値を、ステップ（ｄ）で決定されるその影響に基づいて、上記所望される空間的電荷分布になるように決定するステップと、
   （ｆ）ステップ（ｅ）で決定される各最適値を上記プログラミング条件のセットに入力し、かつステップ（ｂ）からステップ（ｅ）までを少なくとも一度反復するステップと、
   （ｇ）上記所望される空間的電荷分布を、各ビットをスクリーニングオフするために上記接合領域のいずれかに印加されるべきスクリーニング電圧の関数として決定するステップとを含み、
   上記所望される空間的電荷分布は、
   （ｈ）上記スクリーニング電圧を、上記電荷トラップ層において電荷の偶発的蓄積が発生し得る値より低く選択するステップと、
   （ｉ）上記スクリーニング電圧を上記接合領域に印加する時点で、上記接合領域の空乏層の幅（Ｗｂ）を決定するステップと、
   （ｊ）上記所望される空間的電荷分布を、決定されるべきプログラミング条件下で、上記接合領域の近傍に蓄積される電荷の少なくとも９０％が上記接合領域から上記幅（Ｗｂ）以下の距離（Ｘ１）内に存在するように画定するステップとによって決定されることを特徴とする方法。
2. 上記スクリーニング電圧は、読み出しの際に上記メモリデバイスへ電気接続されるメモリデバイスの上記電荷トラップ層において電荷の偶発的蓄積が発生し得る値より低く選択されることを特徴とする請求項１記載の方法。
3. 上記デバイスは、上記電荷トラップ層内に１ビットを上記各接合領域に近接して格納することのできるデュアルビット不揮発性メモリデバイスであり、
   上記方法はさらに、上記所望される空間的電荷分布を、上記チャネル領域の短縮されたチャネル長さの関数として決定する最初のステップを含むことを特徴とする請求項１記載の方法。
4. 上記所望される空間的電荷分布は、
   （ｋ）上記チャネル長さを選択するステップと、
   （ｌ）上記電荷トラップ層内の各ビットのビットエリアと、上記ビットエリア間のマージンとを画定するステップと、
   （ｍ）上記所望される空間的電荷分布を、決定されるべきプログラミング条件下で、上記接合領域のいずれかの近傍に蓄積される電荷の少なくとも９０％が上記各ビットエリア内に存在するように画定するステップとによって決定されることを特徴とする請求項３記載の方法。
5. 上記チャネル長さは９０ｎｍ以下に選択されることと、上記マージンは上記チャネル長さの１％から２０％までに設定されることを特徴とする請求項４記載の方法。
6. ステップ（ｃ）における電荷ポンピング技術によって決定される実際の空間的電荷分布は、
   （ｎ）変化するボトムレベル電圧の電荷ポンピング曲線を決定し、
   （ｏ）変化するトップレベル電圧の電荷ポンピング曲線を決定し、
   （ｐ）上記ボトムレベル電圧及びトップレベル電圧の電荷ポンピング曲線からそれぞれ１つの電荷ポンピング電流Ｉｃｐとして１つの値を選択し、次に、上記選択された電荷ポンピング電流Ｉｃｐに対応する計算されたチャネル長さＬｃａｌｃを、上記電荷ポンピング電流Ｉｃｐの空間的電荷分布推定を再構成することによって決定し、
   （ｑ）上記電荷ポンピング電流Ｉｃｐの複数の値から、対応する計算されたチャネル長さＬｃａｌｃが上記デバイスの上記有効チャネル長さＬｅｆｆに実質的に等しいときの値を選択し、
   （ｒ）ステップ（ｑ）で取得されたＩｃｐの値を使用して、上記ボトムレベル電圧及びトップレベル電圧の電荷ポンピング曲線から上記空間的電荷分布を再構成することによって決定されることを特徴とする請求項１乃至５のうちのいずれか１つに記載の方法。

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