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JP5209852B2 - 多値抵抗体メモリ素子とその製造及び動作方法 - Google Patents
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JP5209852B2 - 多値抵抗体メモリ素子とその製造及び動作方法 - Google Patents

多値抵抗体メモリ素子とその製造及び動作方法 Download PDF

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Description

本発明は、半導体メモリ素子とその製造及び動作方法に係り、さらに詳細には、多値抵抗体メモリ素子とその製造及び動作方法に関する。
メモリ素子は、電源が遮断されると記録されたデータが消去される揮発性メモリ素子と、そうでない不揮発性メモリ素子とに大別され得る。最近、インターネット技術の発展及び移動通信機器の普及率が向上し、不揮発性メモリ素子に対する関心が高まっている。不揮発性メモリ素子は、現在広く使用されているフラッシュメモリ素子が代表的であるが、強誘電体ＲＡＭ（Ｆｅｒｒｏｅｌｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＦｅＲＡＭ）、磁気ＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ：ＭＲＡＭ）、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）メモリ素子をはじめとして抵抗体メモリ素子であるＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）やＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ ＲＡＭ）のような次世代素子が続々紹介されており、そのうち一部は、制限的に製品化されている。
ＲＲＡＭやＰＲＡＭ等は、抵抗体をメモリノードとして使用するという点で他の不揮発性メモリ素子と区別される。ＰＲＡＭは、ストレージノードに与えられた条件によって非晶質から結晶質に、あるいは逆に相が変わる相変化層が含まれている。前記相変化層の抵抗は、非晶質であるときに高く、結晶質であるときに低いが、ＰＲＡＭは、相変化層のこのような抵抗特性を利用してビットデータを記録及び読み取る。
図１は、従来技術による抵抗体メモリ素子の一つであるＰＲＡＭを示す図面である。
図１に示すように、従来のＰＲＡＭは、半導体基板１０にソース１２、ドレイン１４及びゲート電極を有するゲート積層物１６で構成される電界効果トランジスタ（以下、トランジスタ）を備える。前記トランジスタは、第１層間絶縁層１８で覆われている。第１層間絶縁層１８に、第１層間絶縁層１８を貫通してドレイン１４に連結された第１導電性プラグ２０が備えられている。第１導電性プラグ２０は、下部電極として使用される。第１層間絶縁層１８上に、第１導電性プラグ２０の上面を覆うＧＳＴ（ＧｅＳｂＴｅ）層２２が形成されている。ＧＳＴ層２２は、相変化層であって、メモリノードとして使用される。ＧＳＴ層２２上には、上部電極２４が形成されている。ＧＳＴ層２２及び上部電極２４は、第２層間絶縁層２６で覆われている。第１層間絶縁層１８及び第２層間絶縁層２６にソース１２が露出されるコンタクトホール２８が形成されており、コンタクトホール２８は、第２導電性プラグ３０で満たされている。第２層間絶縁層２６上に、第２導電性プラグ３０の上面に連結されたビットライン３２が形成されている。
次に、前述の従来のＰＲＡＭの動作を簡略化して説明する。
相変化層であるＧＳＴ層２２に所定の相変化電流が印加されると、ＧＳＴ層２２の一部は結晶質から非晶質に変わる。これにより、前記相変化電流の印加後、ＧＳＴ層２２の抵抗は、前記相変化電流の印加以前より増大する。このように、相変化電流の印加前後にＧＳＴ層２２の抵抗が変わるので、前記相変化電流が印加された後、ＧＳＴ層２２の抵抗が大きくなったとき、ＧＳＴ層２２にビットデータ１が記録されたと見なす。また、前記相変化電流が印加される前のＧＳＴ層２２の抵抗が低い状態であるとき、ＧＳＴ層２２にビットデータ０が記録されたと見なす。
前述した従来のＰＲＡＭの場合、ＧＳＴ層２２の状態は、印加される電流のサイズによって決定される。ところが、ＧＳＴ層２２の一部を非晶質状態に変えるために、ＧＳＴ層２２に印加される相変化電流はＰＲＡＭの特性の改善に障害となっている。すなわち、半導体製造工程の技術の発展によってストレージノード及びトランジスタのサイズを縮めてＰＲＡＭのサイズを小さくすることは技術的に難しくはない。しかし、トランジスタのサイズが小さくなるに従ってトランジスタが受容できる電流、すなわち、トランジスタに許容される電流量も少なくなる。したがって、前記トランジスタに許容される電流がＧＳＴ層２２の相変化に必要な電流より少ない場合、ＰＲＡＭの動作は、事実上難しくなる。このような事実によりＰＲＡＭの集積度は制限される。また、従来のＰＲＡＭは、２ビットデータ以上を記録し難い。
本発明が解決しようとする技術的課題は、集積度を高めながらも駆動電圧を下げ、また、少なくとも２ビットのデータを記録できる抵抗体メモリ素子を提供するところにある。
本発明が解決しようとする他の技術的課題は、前記抵抗体メモリ素子の製造方法を提供するところにある。
本発明が解決しようとするさらに他の技術的課題は、前記抵抗体メモリ素子の動作方法を提供するところにある。
前記技術的課題を達成するために、本発明は、基板と、前記基板上に形成されたトランジスタと、前記トランジスタに連結されたストレージノードとを有する抵抗体メモリ素子において、前記ストレージノードは、前記基板に連結された下部電極と、前記下部電極上に積層されたカルコゲニド層と、前記カルコゲニド層上に形成された第１障壁層と、前記第１障壁層上に形成された遷移金属酸化物層と、前記遷移金属酸化物層上に形成された上部電極と、を備えることを特徴とする抵抗体メモリ素子を提供する。
前記カルコゲニド層は、カルコゲニド層が望ましいが、遷移金属酸化物層でありうる。
前記第１障壁層は、前記カルコゲニド層及び遷移金属酸化物層より抵抗が小さく、電子がトンネリングできる金属層または絶縁層でありうる。
前記遷移金属酸化物層と前記上部電極との間に、電子がトンネリングできる薄膜の誘電層がさらに備えられ得る。
前記他の技術的課題を達成するために、本発明は、基板上に導電性不純物がドーピングされた第１不純物領域及び第２不純物領域を有するトランジスタを形成する工程と、前記基板上に前記トランジスタを覆う第１層間絶縁層を形成する工程と、前記第１層間絶縁層に、前記第１不純物領域及び第２不純物領域のうち何れか一つが露出されるコンタクトホールを形成する工程と、前記コンタクトホールを導電性プラグで満たす工程と、前記第１層間絶縁層上に、前記導電性プラグに接触するようにカルコゲニド層を形成する工程と、前記カルコゲニド層上に第１障壁層を形成する工程と、前記第１障壁層上に遷移金属酸化物層を形成する工程と、前記第１層間絶縁層上に、前記カルコゲニド層及び遷移金属酸化物層の露出された全面と、前記第１障壁層の露出された全面とを覆う第２層間絶縁層を形成する工程と、前記第２層間絶縁層上に、前記遷移金属酸化物層に連結される上部電極を形成する工程と、を含むことを特徴とする抵抗体メモリ素子の製造方法を提供する。
前記上部電極と前記遷移金属酸化物層との間に、電子がトンネリングできる薄膜の誘電層をさらに形成できる。
前記さらに他の技術的課題を達成するために、本発明は、基板と、前記基板上に形成されたトランジスタと、前記トランジスタに連結されたストレージノードと、を有し、前記ストレージノードは、前記基板に連結された下部電極、前記下部電極上に積層されたカルコゲニド層、前記カルコゲニド層上に形成された第１障壁層、前記第１障壁層上に形成された遷移金属酸化物層、及び前記遷移金属酸化物層上に形成された上部電極を備える抵抗体メモリ素子の動作方法において、前記ストレージノードの前記上部電極と下部電極との間に、前記カルコゲニド層を相変化させ得る第１書き込み電圧を印加することを特徴とする抵抗体メモリ素子の動作方法を提供する。
前記第１書き込み電圧を印加した後、前記上部電極と下部電極との間に、前記遷移金属酸化物層を相変化させ得る第２書き込み電圧を印加できる。
また、本発明は、前記さらに他の技術的課題を達成するために、基板と、前記基板上に形成されたトランジスタと、前記トランジスタに連結されたストレージノードと、を有し、前記ストレージノードは、前記基板に連結された下部電極、前記下部電極上に積層されたカルコゲニド層、前記カルコゲニド層上に形成された第１障壁層、前記第１障壁層上に形成された遷移金属酸化物層、及び前記遷移金属酸化物層上に形成された上部電極を備える抵抗体メモリ素子の動作方法において、前記ストレージノードの前記上部電極と下部電極との間に、前記遷移金属酸化物層を相変化させ得る書き込み電圧を印加することを特徴とする抵抗体メモリ素子の動作方法を提供する。
また、本発明は、前記さらに他の技術的課題を達成するために、基板と、前記基板上に形成されたトランジスタと、前記トランジスタに連結されたストレージノードと、を有し、前記ストレージノードは、前記基板に連結された下部電極、前記下部電極上に積層されたカルコゲニド層、前記カルコゲニド層上に形成された第１障壁層、前記第１障壁層上に形成された遷移金属酸化物層、及び前記遷移金属酸化物層上に形成された上部電極を備える抵抗体メモリ素子の動作方法において、前記ストレージノードの前記上部電極と下部電極との間に読み取り電流を印加することを特徴とする抵抗体メモリ素子の動作方法を提供する。
前記動作方法で、前記カルコゲニド層及び遷移金属酸化物層と第１障壁層とは、前記メモリ素子と関連して前述した通りであり得る。
このような本発明を利用すれば、トランジスタの限界電流より少ない電流を利用してデータを記録できるので、トランジスタの限界電流による集積度の制限をある程度下げ得る。また、２ビット以上のデータを記録できる。
本発明のメモリ素子は、相変化特性の相異なる少なくとも二層のカルコゲニド層と、これらの層の間に備えられた障壁層とを有するストレージノードを備える。したがって、本発明のメモリ素子を利用すれば、少なくとも２ビットデータを記録でき、動作に必要な電流を減らし得る。それにより、高集積化によってトランジスタのサイズが小さくなってトランジスタの受容電流が少なくなっても、メモリ素子を正常に動作させ得る。
以下、本発明の実施形態による多値抵抗体メモリ素子（以下、本発明のメモリ素子）とその製造及び動作方法を添付された図面を参照して詳細に説明する。この過程で、図面に示す層や領域の厚さは、明細書の明確性のために誇張されて図示されたものである。まず、本発明のメモリ素子について説明する。
図２は、本発明のメモリ素子の構成を示す図面である。
図２に示すように、基板４０に、基板４０と逆の導電性の不純物がドーピングされた第１不純物領域４２ｓ及び第２不純物領域４２ｄが形成されている。基板４０は、ｐ型またはｎ型半導体基板でありうる。第１不純物領域４２ｓと第２不純物領域４２ｄとは離隔されており、それぞれソース領域及びドレイン領域として使用される。第１不純物領域４２ｓがドレイン領域として、第２不純物領域４２ｄがソース領域として使用されてもよい。第１不純物領域４２ｓと第２不純物領域４２ｄとの間の基板４０上にゲート積層物４４が存在する。ゲート積層物４４は、ゲート電極と前記ゲート電極の側面及び上面を覆う絶縁膜を備え得る。第１不純物領域４２ｓ及び第２不純物領域４２ｄとゲート積層物４４とは、電界効果トランジスタを形成する。基板４０上に前記トランジスタを覆う第１層間絶縁層Ｌ１が存在する。第１層間絶縁層Ｌ１に第２不純物領域４２ｄが露出される第１コンタクトホールｈ１が形成されている。第１コンタクトホールｈ１は、第１導電性プラグ４６で満たされている。第１導電性プラグ４６は、下部電極の役割を担う。第１層間絶縁層Ｌ１の上に第２層間絶縁層Ｌ２が存在する。第２層間絶縁層Ｌ２に第１導電性プラグ４６の上面が露出される第１ビアホール４８が形成されている。第１ビアホール４８の直径は、第１コンタクトホールｈ１の直径より広い。第１ビアホール４８の底面は、第１導電性プラグ４６の上面を覆うカルコゲニド層５０で覆われている。カルコゲニド層５０は、第１ビアホール４８の側面を経て第１ビアホール４８の周りの第２層間絶縁層Ｌ２の一部領域まで拡張している。カルコゲニド層５０は、第１導電性プラグ４６を通じて第１電流が流れるとき、カルコゲニド層５０の第１導電性プラグ４６と接触した一部領域の相が結晶質から非晶質に変わり、前記第１電流より少ない第２電流が所定時間印加されるとき、前記非晶質に変わった部分がさらに結晶質に変わる特性を表すカルコゲニド物質からなる層であって、例えば、ＧＳＴ層でありうる。カルコゲニド層５０が結晶質であるとき、カルコゲニド層５０の抵抗を、以下では第１抵抗と言い、Ｒ１と表記する。カルコゲニド層５０上に、障壁層５２と第２抵抗Ｒ２を有する遷移金属酸化物層５４とが順次に積層されている。第２抵抗Ｒ２は、遷移金属酸化物層５４の相変化による最小抵抗を表す。障壁層５２は、カルコゲニド層５０と遷移金属酸化物層５４との間で、何れか一方から他方にホールや酸素の空孔のような欠陥が移動することを防止する。例えば、カルコゲニド層５０及び遷移金属酸化物層５４がそれぞれＧＳＴ層及びＮｂＯ層とするとき、遷移金属酸化物層５４からカルコゲニド層５０に酸素が移動することを防止する。カルコゲニド層５０と遷移金属酸化物層５４との間に障壁層５２が存在することによって、各層の相変化に必要な電流を減らし、印加される電流の微細調節が可能である。障壁層５２は、カルコゲニド層５０の第１抵抗Ｒ１及び遷移金属酸化物層５４の第２抵抗Ｒ２よりははるかに小さいだけでなく、第１抵抗Ｒ１と第２抵抗Ｒ２との差（Ｒ１−Ｒ２）よりも小さな第３抵抗（Ｒ３＜＜Ｒ１，Ｒ２）を有する物質層であることが望ましい。障壁層５２の抵抗が、このように第１抵抗Ｒ１及び第２抵抗Ｒ２に比べてはるかに小さいため、カルコゲニド層５０及び遷移金属酸化物層５４と障壁層５２とを有するストレージノードＳの抵抗（Ｒ＝Ｒ１＋Ｒ２＋Ｒ３）を、カルコゲニド層５０及び遷移金属酸化物層５４の抵抗の和（Ｒ１＋Ｒ２）として見なしてもよい。このような障壁層５２は、例えば、Ｉｒのような金属層でありうるが、絶縁層であってもよい。障壁層５２の厚さは、前記の抵抗条件を満足する範囲の厚さを有することが望ましい。遷移金属酸化物層５４は、印加電圧によって抵抗が変わる物質からなるものであり、例えば、ニオビウム酸化膜（ＮｂＯ）でありうる。遷移金属酸化物層５４とカルコゲニド層５０とは離隔されていることが望ましい。したがって、遷移金属酸化物層５４は、障壁層５２の上面を逸脱しないように備えられたことが望ましい。ストレージノードＳは、２層以上の障壁層と３層以上のカルコゲニド層とを有してもよく、多様な構造を有しうるが、これについては後述する。
次いで、第２層間絶縁層Ｌ２上にストレージノードＳを覆う第３層間絶縁層Ｌ３が存在する。第３層間絶縁層Ｌ３に遷移金属酸化物層５４が露出される第２ビアホール５６が形成されている。第２ビアホール５６は、第２導電性プラグ５８で満たされている。第３層間絶縁層Ｌ３上に第２導電性プラグ５８の上面を覆う上部電極６０が存在する。上部電極６０は、ゲート積層物４４のゲート電極と平行に備えられている。第３層間絶縁層Ｌ３上に上部電極６０を覆う第４層間絶縁層Ｌ４が存在する。第１層間絶縁層Ｌ１ないし第４層間絶縁層Ｌ４を層間絶縁層Ｌという。層間絶縁層Ｌに第１不純物領域４２ｓが露出される第２コンタクトホールｈ２が形成されている。第２コンタクトホールｈ２は、第３導電性プラグ６２で満たされている。層間絶縁層Ｌ上に第３導電性プラグ６２と連結され、ゲート積層物４４及び上部電極６０と垂直な方向に形成されたビットライン６４が存在する。
図３ないし図６は、図２に示す本発明のメモリ素子のストレージノードＳの多様な変形例を示す。
図３に示すように、第１層間絶縁層Ｌ１上に第１導電性プラグ４６の上面を覆う四角形のカルコゲニド層７０が存在する。カルコゲニド層７０の露出された全面は、障壁層７２で覆われている。そして、障壁層７２の露出された全面は、遷移金属酸化物層７４で覆われている。カルコゲニド層７０の形態は、図４に示すように、シリンダー型でありうる。
図５に示すように、第１層間絶縁層Ｌ１上に第１導電性プラグ４６の上面を覆うカルコゲニド層７０が存在する。そして、第１層間絶縁層Ｌ１上にカルコゲニド層７０の露出された全面を覆う第２層間絶縁層Ｌ２が積層されている。第２層間絶縁層Ｌ２に第３ビアホール７６が形成されている。第２層間絶縁層Ｌ２上に第３ビアホール７６を満たす障壁層７２が積層されており、障壁層７２上に遷移金属酸化物層７４が存在する。
図６に示すように、第１層間絶縁層Ｌ１上に第１導電性プラグ４６の上面を覆うカルコゲニド層８０が積層されている。カルコゲニド層８０上に、第１障壁層８２、遷移金属酸化物層８４、第２障壁層８６及び第３カルコゲニド層８８が順次に積層されている。第１障壁層８２及び第２障壁層８６は、金属層、例えば、Ｉｒ層であって、カルコゲニド層８０、遷移金属酸化物層８４及び第３カルコゲニド層８８のそれぞれの最低抵抗よりはるかに低くて、無視できる程度の抵抗を有する絶縁層であってもよい。図６で、カルコゲニド層８０、遷移金属酸化物層８４及び第３カルコゲニド層８８の接触を防止するために、カルコゲニド層８０から第３カルコゲニド層８８に行くほど幅が狭くてもよい。
一方、図２ないし図５に示すストレージノードで、障壁層７２と遷移金属酸化物層７４との間に、電子がトンネリングできる程度の厚さを有する誘電膜が備えられてもよい。同様に、図６に示すストレージノードで、第１障壁層８２の上面や下面に、または第２障壁層８６の上面や下面にも誘電膜が備えられ得る。
図７は、図２のストレージノードＳに備えられた障壁層の数による電流の変化を示すグラフである。
図７で、第１グラフＧ１は、ストレージノードＳに障壁層が備えられていないときの電流の変化を示す。そして、第２グラフＧ２は、ストレージノードＳに一層の障壁層が備えられたときの電流の変化を示す。また、第３グラフＧ３は、ストレージノードＳに二層の障壁層が備えられたときの電流の変化を示す。第１グラフＧ１、第２グラフＧ２及び第３グラフＧ３を比較すると、ストレージノードＳに備えられる障壁層の数が増加するほど、最大の電流は減少することが分かる。このように、ストレージノードＳに障壁層を備えることによって、ストレージノードＳに印加する電流を減らしうるので、ストレージノードＳに印加する電流が、前記トランジスタに対する許容電流より多くならないように調節できる。
次に、図２の本発明のメモリ素子の製造方法について説明する。
まず、図８に示すように、基板４０に第１不純物領域４２ｓ及び第２不純物領域４２ｄとゲート電極とを備えるゲート積層物４４を形成してトランジスタを形成する。基板４０としてｐ型またはｎ型の半導体基板を使用し、第１不純物領域４２ｓ及び第２不純物領域４２ｄは、基板４０に基板４０のタイプと異なる形態の導電性の不純物をドーピングして形成する。基板４０上に、前記トランジスタを覆う第１層間絶縁層Ｌ１を形成する。
次いで、図９に示すように、第１層間絶縁層Ｌ１に第２不純物領域４２ｄが露出される第１コンタクトホールｈ１を形成する。次いで、図１０に示すように、第１コンタクトホールｈ１を第１導電性プラグ４６で満たす。第１導電性プラグ４６は、アルミニウムまたはドーピングされたポリシリコン等で形成できる。第１導電性プラグ４６は、下部電極として使用される。その後、第１層間絶縁層Ｌ１上に第１導電性プラグ４６の露出された上面を覆う第２層間絶縁層Ｌ２を形成する。第１層間絶縁層Ｌ１及び第２層間絶縁層Ｌ２は、同じ絶縁層で形成できる。
次いで、図１１に示すように、写真及びエッチング工程を利用して、第２層間絶縁層Ｌ２に第１導電性プラグ４６の上面が露出される第１ビアホール４８を形成する。第１ビアホール４８は、第１コンタクトホールｈ１の直径より広く形成する。
次いで、図１２に示すように、第１ビアホール４８の一部を満たす、すなわち、第１ビアホール４８の底面及び側面を所定の厚さに覆うカルコゲニド層５０を第２層間絶縁層Ｌ２上に形成する。このとき、カルコゲニド層５０は、第１ビアホール４８を完全に満たすように形成してもよい。後者の場合、カルコゲニド層５０を形成した後、その表面を平坦化する。カルコゲニド層５０は、カルコゲニド層、例えば、ＧＳＴ層で形成できる。次いで、カルコゲニド層５０上に第１ビアホール４８の残りを満たす障壁層５２を形成し、その表面を平坦化する。障壁層５２は、金属層、例えば、イリジウム（Ｉｒ）層で形成できる。また、障壁層５２は、カルコゲニド層５０の第１抵抗及び後続工程で形成される遷移金属酸化物層の第２抵抗に比べてはるかに小さな抵抗を有しながら、電子のトンネリングを許容できる厚さを有する絶縁膜で形成してもよい。
障壁層５２上に、第１ビアホール４８を含むストレージノード領域を限定する第１感光膜パターンＰＲを形成する。
第１感光膜パターンＰＲをエッチングマスクとして使用して、障壁層５２及びカルコゲニド層５０を順次にエッチングする。前記エッチングは、第２層間絶縁層Ｌ２が露出されるまで実施する。前記エッチング後、第１感光膜パターンＰＲを除去する。図１３は、第１感光膜パターンＰＲを除去した後の結果物を示す。
次いで、図１４に示すように、第２層間絶縁層Ｌ２上に、前記エッチング後に残ったカルコゲニド層５０及び障壁層５２の露出された全面を覆う遷移金属酸化物層５４を形成する。遷移金属酸化物層５４は、障壁層５２の抵抗よりはるかに大きな第２抵抗を有する抵抗体、例えば、ニッケル酸化膜（ＮｉＯ）で形成できる。遷移金属酸化物層５４上に、障壁層５２の一部領域を限定する第２感光膜パターンＰＲ１を形成する。第２感光膜パターンＰＲ２をエッチングマスクとして使用して、遷移金属酸化物層５４の露出された部分をエッチングして除去する。以後、第２感光膜パターンＰＲ１も除去する。前記エッチングにより遷移金属酸化物層５４は、障壁層５２の一部の領域上のみに残る。図１５は、第２感光膜パターンＰＲ１を除去した後の結果物を示す。
次いで、図１６に示すように、第２層間絶縁層Ｌ３上にカルコゲニド層５０及び遷移金属酸化物層５４と障壁層５２の露出された全面を覆う第３層間絶縁層Ｌ３を形成する。第３層間絶縁層Ｌ３は、第２層間絶縁層Ｌ２と同じ絶縁層で形成できる。写真及びエッチング工程を利用して、第３層間絶縁層Ｌ３に遷移金属酸化物層５４が露出される第２ビアホール５６を形成する。
次いで、図１７に示すように、第２ビアホール５６を第２導電性プラグ５８で満たした後、第３層間絶縁層Ｌ３上に第２導電性プラグ５８の露出された上面を覆う上部電極６０を形成する。
上部電極６０は、ゲート積層物４４と平行に形成される。第３層間絶縁層Ｌ３上に上部電極６０を覆う第４層間絶縁層Ｌ４を形成する。次いで、図１８に示すように、第１層間絶縁層Ｌ１ないし第４層間絶縁層Ｌ４を備える層間絶縁層Ｌに、第１不純物領域４２ｓが露出される第２コンタクトホールｈ２を形成する。そして、第２コンタクトホールｈ２を第３導電性プラグ６２で満たす。次いで、第４層間絶縁層Ｌ４上に第３導電性プラグ６２と連結されるビットライン６４を形成する。このようにして本発明のメモリ素子が完成される。
一方、障壁層５２と遷移金属酸化物層５４とを形成する過程で、障壁層５２と遷移金属酸化物層５４との間に電子がトンネリングできる程度の厚さを有する誘電層を追加的に形成してもよい。
次に、本発明のメモリ素子の動作方法を説明する。
＜書き込み＞
図１９に示すように、トランジスタＴをオン状態にして、ビットライン６４と上部電極６０との間に第１書き込み電圧Ｖｗ１を印加する。第１書き込み電圧Ｖｗ１によりストレージノードＳのカルコゲニド層５０に、カルコゲニド層５０の一部が結晶質から非晶質に変化しうる第１電流Ｉ１が流れる。第１書き込み電圧Ｖｗ１は、カルコゲニド層５０の相変化特性を考慮して、カルコゲニド層５０の一部の領域が結晶質から非晶質に変わり得る程度の時間のみ印加する。カルコゲニド層５０に第１電流Ｉ１が流れることによって、カルコゲニド層５０の一部、すなわち、下部電極として使用される第１導電性プラグ４６と接触した領域５０ａは、瞬間的にキュリー温度以上になって、前記領域５０ａに非晶質領域Ａが形成される。このように、カルコゲニド層５０に非晶質領域Ａが形成されることによって、カルコゲニド層５０の抵抗は、非晶質領域Ａが存在していないときの第１抵抗Ｒ１より大きい第４抵抗Ｒ４となる。その結果、ストレージノードＳの抵抗Ｒは、カルコゲニド層５０の第４抵抗Ｒ４と遷移金属酸化物層５４の最小抵抗の第２抵抗Ｒ２との和（Ｒ２＋Ｒ４）となる。このように、ストレージノードＳの抵抗ＲがＲ２＋Ｒ４であるとき、ストレージノードＳに２ビットデータ００、０１、１０、１１のうち、何れか一つ、例えば、０１が記録されたと見なし得る。
次いで、図２０に示すように、トランジスタＴをオン状態にして、ビットライン６４と上部電極６０との間に第２書き込み電圧Ｖｗ２を印加する。第２書き込み電圧Ｖｗ２は、遷移金属酸化物層５４の相変化電圧であって、カルコゲニド層５０を結晶質から非晶質に変化させる第１書き込み電圧Ｖｗ１より低くてもよい。第２書き込み電圧Ｖｗ２が印加されると、第２電流Ｉ２が遷移金属酸化物層５４を通過して流れるが、第２電流Ｉ２によって遷移金属酸化物層５４の抵抗は、第２抵抗Ｒ２から第５抵抗Ｒ５へと大きくなる。このような遷移金属酸化物層５４の抵抗の上昇を表すために、遷移金属酸化物層５４を太い斜線で表示した。遷移金属酸化物層５４の抵抗の上昇によって、ストレージノードＳの抵抗Ｓは、Ｒ１＋Ｒ２からＲ１＋Ｒ５へと大きくなる。このように、ストレージノードＳの抵抗ＲがＲ１＋Ｒ５であるとき、ストレージノードＳに２ビットデータ００、０１、１０、１１のうち何れか一つ、例えば、１０が記録されたと見なす。
一方、図１９及び図２０に示す書き込みの場合を順次に実施すれば、すなわち、ストレージノードＳの両端に第１書き込み電圧Ｖｗ１及び第２書き込み電圧Ｖｗ２を順次に印加する場合、図２１に示すように、カルコゲニド層５０及び遷移金属酸化物層５４が何れも相変化を起こす。これにより、ストレージノードＳの抵抗Ｒは、第４抵抗Ｒ４と第５抵抗Ｒ５との和となって、最大の抵抗となる。このように、ストレージノードＳの抵抗ＲがＲ４＋Ｒ５であるとき、ストレージノードＳに２ビットデータ００、０１、１０、１１のうち何れか一つ、例えば、１１が記録されたと見なす。
また、ストレージノードＳのカルコゲニド層５０及び遷移金属酸化物層５４が何れも相変化を起こしていないとき、すなわち、カルコゲニド層５０及び遷移金属酸化物層５４の抵抗が、それぞれ最小抵抗である第１抵抗Ｒ１及び第２抵抗Ｒ２であるとき、ストレージノードＳに２ビットデータ００、０１、１０、１１のうち何れか一つ、例えば、００が記録されたと見なす。
＜読み取り＞
図２２に示すように、トランジスタＴをオン状態に維持し、ストレージノードＳの両端に所定の電位差、すなわち、読み取り電圧Ｖｒを印加する。読み取り電圧Ｖｒの印加によってストレージノードＳ及びトランジスタＴを通過して電流Ｉが流れる。この電流Ｉは、トランジスタＴのソース領域として使用される第１不純物領域４２ｓに連結されたセンスアンプ（Ｓ／Ａ）により測定される。ストレージノードＳに記録されたデータによってストレージノードＳの抵抗Ｒが異なるため、前記電流Ｉのサイズは、ストレージノードＳに記録されたデータによって変わる。したがって、Ｓ／Ａを利用して電流Ｉを測定することによって、ストレージノードＳに記録されたデータが２ビットデータ００、０１、１０、１１のうちどれであるかが分かる。例えば、Ｓ／Ａを通じて測定された電流Ｉが最小であるときには、ストレージノードＳの抵抗Ｒが最大であるということを意味し、前述した書き込み動作を基準とするとき、ストレージノードＳには、２ビットデータ、１１が記録されたということが分かる。同じ方法でストレージノードＳに記録された２ビットデータ、すなわち、００、０１または１０を読み取りできる。
＜消去＞
ストレージノードＳの両端に遷移金属酸化物層５４の相変化電圧である第２書き込み電圧Ｖｗ２より高い消去電圧を印加する。このとき、前記消去電圧は、カルコゲニド層５０に印加される第１書き込み電圧Ｖｗ１より低いことが望ましい。また、前記消去電圧は、カルコゲニド層５０にデータを記録するときより長い時間印加する。ストレージノードＳに記録されたデータは、このように、一回に消去することもできるが、カルコゲニド層５０及び遷移金属酸化物層５４別に区分して順次に消去してもよい。例えば、遷移金属酸化物層５４に記録されたデータは、前記第２書き込み電圧Ｖｗ２より高い電圧を印加して消去し、カルコゲニド層５０に記録されたデータは、カルコゲニド層５０に前記第１電流Ｉ１より少ない電流を、第１電流Ｉ１を印加するときより長い時間印加して消去できる。このとき、カルコゲニド層５０に記録されたデータを先に消去してもよく、遷移金属酸化物層５４に記録されたデータを先に消去してもよい。
前記した説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものであると言うより、望ましい実施形態の例示として解釈されねばならない。例えば、当業者ならば、ストレージノードの構成をさらに多様化でき、電界効果トランジスタの代わりに薄膜トランジスタを使用することもできるであろう。したがって、本発明の範囲は、説明された実施形態によって決まらず、特許請求の範囲に記載された技術的思想によって決まらねばならない。
本発明は、半導体メモリ素子が使用されるあらゆる製品、例えば、コンピュータ、携帯電話、デジタルカメラ、キャムコーダ、ＧＰＳ、ＰＤＡ、ＤＭＢ、ＭＰ３、家庭用電子製品などに使用され、以外にも機能中にデータの保存機能を有するあらゆる製品に使用され得る。
従来技術によるＰＲＡＭの断面図である。 本発明の実施形態による多値抵抗体メモリ素子の断面図である。 図２に示すメモリ素子のストレージノードに対する多様な変形例を示す断面図である。 図２に示すメモリ素子のストレージノードに対する多様な変形例を示す断面図である。 図２に示すメモリ素子のストレージノードに対する多様な変形例を示す断面図である。 図２に示すメモリ素子のストレージノードに対する多様な変形例を示す断面図である。 図２に示すメモリ素子のストレージノードで障壁層の数による電流の変化を示すグラフである。 図２に示す本発明の実施形態によるメモリ素子の製造方法を工程別に示す断面図である。 図２に示す本発明の実施形態によるメモリ素子の製造方法を工程別に示す断面図である。 図２に示す本発明の実施形態によるメモリ素子の製造方法を工程別に示す断面図である。 図２に示す本発明の実施形態によるメモリ素子の製造方法を工程別に示す断面図である。 図２に示す本発明の実施形態によるメモリ素子の製造方法を工程別に示す断面図である。 図２に示す本発明の実施形態によるメモリ素子の製造方法を工程別に示す断面図である。 図２に示す本発明の実施形態によるメモリ素子の製造方法を工程別に示す断面図である。 図２に示す本発明の実施形態によるメモリ素子の製造方法を工程別に示す断面図である。 図２に示す本発明の実施形態によるメモリ素子の製造方法を工程別に示す断面図である。 図２に示す本発明の実施形態によるメモリ素子の製造方法を工程別に示す断面図である。 図２に示す本発明の実施形態によるメモリ素子の製造方法を工程別に示す断面図である。 図２に示す本発明の実施形態による多値抵抗体メモリ素子の動作（書き込み）方法を説明するための断面図である。 図２に示す本発明の実施形態による多値抵抗体メモリ素子の動作（書き込み）方法を説明するための断面図である。 図２に示す本発明の実施形態による多値抵抗体メモリ素子の動作（書き込み）方法を説明するための断面図である。 図２に示す本発明の実施形態による多値抵抗体メモリ素子の動作（読み取り）方法を説明するための断面図である。
４０ 基板、
４２ｓ 第１不純物領域、
４２ｄ 第２不純物領域、
４４ ゲート積層物、
４６ 第１導電性プラグ、
４８ 第１ビアホール、
５０ カルコゲニド層、
５２ 障壁層、
５４ 遷移金属酸化物層、
５６ 第２ビアホール、
５８ 第２導電性プラグ、
６０ 上部電極、
６２ 第３導電性プラグ、
６４ ビットライン、
Ｌ１ 第１層間絶縁層、
Ｌ２ 第２層間絶縁層、
Ｌ３ 第３層間絶縁層、
Ｌ４ 第４層間絶縁層、
ｈ１ 第１コンタクトホール、
ｈ２ 第２コンタクトホール。

Claims (13)

  1. 基板と、前記基板上に形成されたトランジスタと、前記トランジスタに連結されたストレージノードとを有する抵抗体メモリ素子において、
    前記ストレージノードは、
    前記基板に連結された下部電極と、
    前記下部電極上に積層されたカルコゲニド層と、
    前記カルコゲニド層上に形成された第１障壁層と、
    前記第１障壁層上に形成された遷移金属酸化物層と、
    前記遷移金属酸化物層上に形成された上部電極と、
    を備えることを特徴とする抵抗体メモリ素子。
  2. 前記第１障壁層は、前記カルコゲニド層及び遷移金属酸化物層より抵抗が小さく、電子がトンネリングできる金属層または絶縁層であることを特徴とする請求項１に記載の抵抗体メモリ素子。
  3. 前記遷移金属酸化物層と前記上部電極との間に、電子がトンネリングできる薄膜の誘電層がさらに備えられたことを特徴とする請求項１に記載の抵抗体メモリ素子。
  4. 基板上に導電性不純物がドーピングされた第１不純物領域及び第２不純物領域を有するトランジスタを形成する工程と、
    前記基板上に前記トランジスタを覆う第１層間絶縁層を形成する工程と、
    前記第１層間絶縁層に、前記第１不純物領域及び第２不純物領域のうち何れか一つが露出されるコンタクトホールを形成する工程と、
    前記コンタクトホールを導電性プラグで満たす工程と、
    前記第１層間絶縁層上に、前記導電性プラグに接触するようにカルコゲニド層を形成する工程と、
    前記カルコゲニド層上に第１障壁層を形成する工程と、
    前記第１障壁層上に遷移金属酸化物層を形成する工程と、
    前記第１層間絶縁層上に、前記カルコゲニド層及び遷移金属酸化物層の露出された全面と、前記第１障壁層の露出された全面とを覆う第２層間絶縁層を形成する工程と、
    前記第２層間絶縁層上に、前記遷移金属酸化物層に連結される上部電極を形成する工程と、
    を含むことを特徴とする抵抗体メモリ素子の製造方法。
  5. 前記第１障壁層は、前記カルコゲニド層及び遷移金属酸化物層より抵抗の小さい金属層または絶縁層で形成することを特徴とする請求項４に記載の抵抗体メモリ素子の製造方法。
  6. 前記上部電極と前記遷移金属酸化物層との間に、電子がトンネリングできる薄膜の誘電層をさらに形成することを特徴とする請求項４に記載の抵抗体メモリ素子の製造方法。
  7. 基板と、前記基板上に形成されたトランジスタと、前記トランジスタに連結されたストレージノードと、を有し、前記ストレージノードは、前記基板に連結された下部電極、前記下部電極上に積層されたカルコゲニド層、前記カルコゲニド層上に形成された第１障壁層、前記第１障壁層上に形成された遷移金属酸化物層、及び前記遷移金属酸化物層上に形成された上部電極を備える抵抗体メモリ素子の動作方法において、
    前記ストレージノードの前記上部電極と下部電極との間に、前記カルコゲニド層を相変化させ得る第１書き込み電圧を印加することを特徴とする抵抗体メモリ素子の動作方法。
  8. 前記第１書き込み電圧を印加した後、前記上部電極と下部電極との間に、前記遷移金属酸化物層を相変化させ得る第２書き込み電圧を印加することを特徴とする請求項７に記載の抵抗体メモリ素子の動作方法。
  9. 前記障壁層は、前記カルコゲニド層及び遷移金属酸化物層より抵抗の小さい金属層または絶縁層であることを特徴とする請求項７に記載の抵抗体メモリ素子の動作方法。
  10. 基板と、前記基板上に形成されたトランジスタと、前記トランジスタに連結されたストレージノードと、を有し、前記ストレージノードは、前記基板に連結された下部電極、前記下部電極上に積層されたカルコゲニド層、前記カルコゲニド層上に形成された第１障壁層、前記第１障壁層上に形成された遷移金属酸化物層、及び前記遷移金属酸化物層上に形成された上部電極を備える抵抗体メモリ素子の動作方法において、
    前記ストレージノードの前記上部電極と下部電極との間に、前記遷移金属酸化物層を相変化させ得る書き込み電圧を印加することを特徴とする抵抗体メモリ素子の動作方法。
  11. 前記障壁層は、前記カルコゲニド層及び遷移金属酸化物層より抵抗の小さい金属層または絶縁層であることを特徴とする請求項１０に記載の抵抗体メモリ素子の動作方法。
  12. 基板と、前記基板上に形成されたトランジスタと、前記トランジスタに連結されたストレージノードと、を有し、前記ストレージノードは、前記基板に連結された下部電極、前記下部電極上に積層されたカルコゲニド層、前記カルコゲニド層上に形成された第１障壁層、前記第１障壁層上に形成された遷移金属酸化物層、及び前記遷移金属酸化物層上に形成された上部電極を備える抵抗体メモリ素子の動作方法において、
    前記ストレージノードの前記上部電極と下部電極との間に読み取り電流を印加することを特徴とする抵抗体メモリ素子の動作方法。
  13. 前記障壁層は、前記カルコゲニド層及び遷移金属酸化物層より抵抗の小さい金属層または絶縁層であることを特徴とする請求項１２に記載の抵抗体メモリ素子の動作方法。
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