JP5210331B2

JP5210331B2 - インタリーブ・ブリッジレス・パワー・ファクター修正器およびその制御方法

Info

Publication number: JP5210331B2
Application number: JP2010001261A
Authority: JP
Inventors: 林保泓
Original assignee: 力銘科技股▲分▼有限公司
Priority date: 2010-01-06
Filing date: 2010-01-06
Publication date: 2013-06-12
Anticipated expiration: 2030-01-06
Also published as: JP2011142726A

Description

本発明はインタリーブ・ブリッジレス・パワー・ファクター修正器及びその制御方法に関するもので、詳しく言えば1つの損失が低く、功率密度の高いパワー・ファクター・コンバータとその制御方法を提供し、広く各種電気を使用する機器、特にサイズに制限がある、高い密度の功率の転換や中高功率出力の機器の応用に適用する技術に関するものである。

従来のAC→DCコンバータには整流と直流電源転換器が含まれ、図１に示すように、整流のために通常、4つのダイオードをブリッジ式に接続して使用する。これは即ちブリッジ式整流器と呼称される。高いパワー・ファクターと低いトータル・ハーモニック・ディストーション(total harmonic distortion THD)で動作するため、DCコンバータの部分は一般にブースト・コンバータ(boost converter)が使用される。
新しい需要と電源品質と効能を向上する声が高揚するに連れて、各種の電源構成(topologies)及びその制御方法が続々と出現した。その中でブリッジレス・パワー・ファクター・コンバータ(Bridgeless PFC)と、インタリーブ・パワー・ファクター・コンバータ(interleaved)が最も典型的なものである。
ブリッジレスPFCはその名の如くその電源の構成形態は従来のダイオードで形成されたブリッジ式整流器を省略している。更に詳しく言えば2つのアクティブ・スイッチ (powermosfet、IGBT、BJT)で原来のブリッジ式整流器の低い側(low side)の2つのダイオードに取って代り、更に入力端のAC 電源と直列に接続したインダクターとを組み合わせて、図２Ａのようなブースト・コンバータにするものである。
もう1つのブリッジレス・PFコンバータはブリッジ式整流器の上下1組のアームをアクティブ・スイッチで取り代え、図２Ｂのように右側の上下アームのダイオードで電流の方向を決定し、左側の上下アームのアクティブ・スイッチと、入力インダクターとでブースト・コンバータを構成するものである。
上述のようにこの電圧を上げる構成の目的は高いパワー・ファクターと低いハーモニック・ディストーションを達成することにある。フィード・バック制御のテクニックを巧みに利用し、適当にアクティブ・スイッチを切り替えれば、従来のスキームのものと同一の効果が得られ、且つアクティブ・スイッチでパッシブ・スイッチ（ダイオード）に取って代るため、電源を転換する過程中ダイオードの順方向電圧降下により生じた損失は、アクティブ・スイッチの伝導損失(conduction loss)に取って代られるようになる。
絶対多数の応用においては前記の伝導損失はダイオードのそれに比べて遥かに小さいので、ブリッジレスPFCは電源転換の効率の改善に着眼して生まれた、回路形態であると言える。

もう1つのスキームはインタリーブPFCである。
図３に示すようにブリッジレスPFCと違い、このスキームはもっと世人の注目を浴びている。このテクニックは既に広くハイ・パワー・ファクターのDC/DCコンバータに応用されている。たとえば個人コンピューターのCPUに使用されるVRM電源や高功率で応用される通信用の電源などである。
交替式というのは1つ以上の電源コンバータを並列にし、各組の電源コンバータの切替周波数を同期に保ち、各自に位相の遅延を生ぜしめるものである。
遅延の角度は並列の数に決定される。即ち遅相（Phase delay）は360/Nで、Nはコンバータの数である。切替信号が相互に交差するので、入力の全電流が互いに打ち消し合い(cancel)、電流のリップル係数(ripple factor)は並列の数の増加に従って小さくなり、周波数が倍数する作用がある。これは出力フィルターや前端EMIフィルターの設計や体積縮小に有利となり、また、パワーがN個のコンバータに分散し、散熱が良くなり、効率も向上する。
インタリーブPFCもこのような原理を利用し、2組以上のブースト・コンバータを並列にし、フィード・バック制御の技術を駆使して、ハイ・パワー・ファクターの電源転換の目的を達成するものである。

以上の説明で判るように、ブリッジレスPFCでも交替式PFCでも各自の優点と応用範囲を有している。
もし両者の優点を合併すればコンバータ回路の応用は最大の効果を発揮する。このような損失の低い高功率のPFCを広く各種の電源用機器に適用することは、関係産業界の切に渇望するところである。

本願の発明者は上述の従来のPFCの技術には、まだ改善の余地があることに鑑み、多年この方面の事業に従事してきた経験を生かして、一層苦心研鑽を積んできた結果、遂に本発明に係る、インタリーブ・ブリッジレス・パワー・ファクター修正器およびその制御方法開発の成功に至った。

本発明の目的はインタリーブ・ブリッジレスPF修正器およびその制御方法を提供し、上述の2種類のコンバータの優点を取り入れたユニックな回路構成を作り出し、ブリッジレスPFCのパッシブ・スイッチの損失を減少する他、交替式切替えの技巧を駆使して出入力電流のリップル・ファクターを抑制しながら、電源周波数を増加して、性能の優異なフィルターを作出し、以て転換効率全体を向上して、パワー密度を増加するところにある。

上記の目的を達成するため、本発明に係るインタリーブ・ブリッジレスPF修正器は、AC入力電源と、2つの入力インダクター（L₁L₂）と4つにアクティブ素子（Q₁〜Q₄）と、2つのパッシブ素子（D₁、D₂）と、出力レジスター（R_L）とを含んでいる。その中の4つのアクティブ素子は完全なブリッジの形態に直列に接続され、駆動位相の異なる2組のスイッチに分けられる。その中の1組の制御スイッチは制御回路に直接制御され、その他の1組は整流スイッチとして機能する。AC入力電源の1端子は入力インダクターに接続され、他の1端子は第1パッシブ素子と第2パッシブ素子の間に接続される。またこの2つのパッシブ素子は1組の制御スイッチ、1組の整流スイッチ、出力キャパシターおよび出力レジスターと並列されて、この2つのパッシブ素子は主に、電流をその方向に引導する作用を司る。

前記インタリーブ・ブリッジレスPF修正器は、1つの制御信号プロセッサーと、1つの制御回路に接続される。制御信号プロセッサーは、1つの出力電圧アテニュエータ(attenuator)と、1つの入力電圧アテニュエータと、1つの絶対値回路と、1つのコンパレータと、1つの比例積分回路と、1つのマルティプライ回路とを含む。その中出力電圧アテニュエータはインタリーブ・ブリッジレスPF修正器とコンパレータとに接続され、高圧の出力電圧を低い電圧に降下させ、制御回路での回路信号の処理を便利にする。更にこのフィード・バック信号を1つの精密な基準電圧の参考値（指令）と比較し、制御回路の電圧誤差値を得、比例積分(proportional integral)回路から電圧回路の制御量を算出する。この信号と入力電源の減衰量を相乗すれば、入力電流制御回路の電流参考水準（指令）となる。入力電流のフィード・バック量は電流センサーと、Ki(アテニュエータ)の減衰と、絶対値回路の負半周期の転換を経て得られる。この入力電流のフィード・バック量と、電流の参考水準を比較して電流の誤差量を得る。同様にこの誤差量は比例積分回路の運算を経て、最後の出力制御量を算出する。この制御量で駆動信号を出力する工作周期(duty cycle)を決定する。

制御回路は2組の互いに位相差180度の制御スイッチ駆動信号を産出するので、2組のコンパレータと位相差180度の三角波を利用して、パルス・ワイス・モジュレータ(pulse width modulator)とする。出力制御量がこのパルス・ワイス・モジュレータを経過した後、2組の制御スイッチ駆動信号を得、更に1つのXORゲート回路を経て、換相信号を相伴って、入力の負半周期に制御スイッチと整流スイッチの交代を確保し、最後にこの信号はインバータを経由させて、対応する相互補償のスイッチ信号を得る。

本発明のインタリーブ・ブリッジレス・PF修正器およびその制御方法には下記の効果がある。
（１）出入力リップル波の相殺と周波数倍増の効果があるので、入力インダクターと出力キャパシターは、サイズの小さなものを選ぶことができ、また、パワー密度の向上も可能となる。
（２）パワーの需要に応じて多相の応用が可能でコモン・モード（common mode）ノイズ低減の目的も達成せられる。普通の廉価なダイオードの使用で事が足り、特殊な高価の品を使用する必要はない。コモン・モード・ノイズは入力コモン・モード・インダクターで除去でき、多相の場合は入力インダクターに同一のコアを使用し、コモン・モード・インダクターの形態にすればよい。回路が功率の高いものであれば、この回路は必ず連続した導通モードである故、パワー・バウンス(power bounce)によるコモン・モード・ノイズの問題は存在しない。

従来のPFC回路の概略図である。従来のブリッジレスPFCの概略図である。従来のブリッジレスPFCの概略図である。従来のインタリーブ・PFCの概略図である。本発明に係る、インタリーブ・ブリッジレスPF修正器とその制御方法における平均電流制御回路の構成図である。本発明に係る、インタリーブ・ブリッジレスPF修正器とその制御方法における、臨界導通制御回路の構成図である。本発明に係る、インタリーブ・ブリッジレスPF修正器の実施例図である。本発明に係る、インタリーブ・ブリッジレスPF修正器とその制御方法における入力正半周期同値回路の実施例図である。本発明に係る、インタリーブ・ブリッジレスPF修正器とその制御方法における入力負半周期同値回路の実施例図である。本発明に係る、インタリーブ・ブリッジレスPF修正器とその制御方法における、入力正半周期D＜50％の際の波形図である。本発明に係る、インタリーブ・ブリッジレスPF修正器とその制御方法における、入力正半周期D＞50％の際の波形図である。本発明に係る、多相インタリーブ・ブリッジレスPF修正器の実施例図である。本発明に係る、インタリーブ・ブリッジレスPF修正器とその制御方法における、平均電流制御回路の実施例図である。本発明に係る、インタリーブ・ブリッジレスPF修正器とその制御方法における、インダクター電流iL₁、iL₂と入力電流iacの波形図である。本発明に係る、インタリーブ・ブリッジレスPF修正器とその制御方法における、臨界導通制御回路の実施例図である。

［実施例］
図４と図５は本発明に係るインタリーブ・ブリッジレスPF修正器とその制御方法における、平均電流制御回路の構成図と実施例図である。これらの図中には下記の部品が含まれている。即ち

インタリーブ・ブリッジレスPF修正器１。これは制御信号プロセッサー2と制御回路3とに接続されている。図６に示すようにこの修正器1は更にAC入力電源と入力インダクター（L₁、L₂）と、4つのアクティブ素子（Q₁〜Q₄）と、2つのパッシブ素子（D₁、D₂）と、出力キャパシター（Co）と、出力レジスター（R₁）とを含んでいる。

制御信号プロセッサー２。これには出力電圧アテニュエータ21と、コンパレータ221、222と、比例積分回路231、232と、マルティプライ（相乗）回路24と、絶対値回路251、252と、入力電圧アテニュエータ26と、電流センサー27と、アテニュエータ28とを含んでいる。その中、入力電圧アテニュエータ26と電流センサー27はインタリーブ・ブリッジレスPF修正器1に接続され、入力電圧アテニュエータ26と電流センサー27は、各々絶対値回路25とアテニュエータ28に接続され、出力電圧アテニュエータ21は、インタリーブ・ブリッジレスPF修正器１とコンパレータ221に接続されている。これで高圧の出力をやや低い水準の直流電圧に転換し、制御回路3の回路信号の処理に利用し、コンパレータ221でこのフィード・バック信号を精密な基準電圧参考水準（指令）と比較して電圧の誤差量を取得、更に比例積分回路231の運算を経て、電圧回路の制御量を取得、この信号と入力電源の参考値をマルティプライ回路24にて相乗して入力電流制御回路の電流参考水準（指令）を算出する。その中、入力電源参考値は入力電圧アテニュエータ26と絶対値回路251から取得し、入力電流のフィード・バックは電流センサー27を経た後、更にアテニュエータ28で減衰し、絶対値回路252で負半周期に転換して得る。コンパレータ222でこの入力電流フィードバック量と入力電流制御回路の電流参考水準値と比較して電流の誤差量を得る。同様にこの誤差量は比例積分回路232の運算で、制御回路3の最終出力制御量を得る。この制御量で出力駆動信号の工作周期（duty cycle、デューティーサイクル）を決定する。

制御回路3。この回路3はインタリーブ・ブリッジレスPF修正器１と制御信号プロセッサー２に接続される。制御回路３で、２組の位相差が１８０度の制御スイッチ駆動信号を決定するため、２組のコンパレータと位相差１８０度の三角波でパルス・ワイス・モジュレータとして使用する。出力制御量がこのモジュレータを通じて２組の制御スイッチ駆動信号を取得し、更に１つのXORのゲート回路を経て、また換相信号を相伴い、入力負半周期における、制御スイッチと整流スイッチの交代を確保し、最後にこの信号はインバータを経由させて、対応する相互補償のスイッチ信号を得る（図１０の実施例図を参照）。
なお、図１１はインダクタンス電流iL₁、iL₂、入力電流iacの波形図を示す。波形の作成を容易にするため、責務（duty）は固定だと見做す。示された波形で判るように、入力電流と入力電圧の波形は同相となり、PFが高く、ハーモニック波歪みの低い電源転換が可能となる。

図５と図１２の本発明に係る、インタリーブ・ブリッジレスPF修正器とその制御方法における、臨界導通制御回路の構成図と実施例図を参照する。該回路にはインタリーブ・ブリッジレスPF修正器１と、制御信号プロセッサー２と、制御回路３とが含まれている。制御信号プロセッサー２には出力電圧アテニュエータ２１と、コンパレータ２２と、比例積分回路２３とマルティプライ回路２４と絶対値回路２５と、入力電圧アテニュエータ２６とが含まれている。入力電圧アテニュエータ２６はインタリーブ・ブリッジレス・PF修正器１と、絶対値回路２５とに接続され、また出力電圧アテニュエータ２１はインタリーブ・ブリッジレスPF修正器１と、コンパレータ２２に接続されている。そして出力電圧は出力電圧アテニュエータ２１を経て、等しい比例の電圧フィード・バック量を取得し、精密な基準電圧と比較された後、電圧の誤差量が得られる。この誤差量は比例積分回路２３の運算により、電圧回路の出力量が算出され、更に入力電圧減衰量と相乗して、電流の比較信号が得られる（これは入力電流制御回路の電流参考水準値であり、出力駆動信号の工作周期を決定する）。

図１２を参照する。入力の正半周期に於いて、換相信号は0となる。もしこの時の制御回路が始動すれば、起動回路は２組の位相差１８０度のパルス信号を出力し、相継いでSRフリップ・フロップの出力は高水準となる。そこで（Q_3、Q₄）は相継いで導通し、インダクター上の電流は入力電圧の大きさと時間の経過に従って、だんだん上昇し、インダクター電流のフィード・バック信号（Z₁〜Z₂）が電流の比較信号より大きくなり、その対応するSRフリップ・フロップの出力はゼロとなる。そしてQ_2、Q₄はオフとなり、Q_1、Q₃はオンとなって、インダクターに印加する電圧は負となる。故にインダクタンス電流は時間の経過に従って減少し、ゼロより小さくなったとき、ZCD出力は高水準となる。そして次の切替周期が始まり、系統全体が順次制御される。

図６の本発明に係る、インタリーブ・ブリッジレスPF修正器とその制御方法における、インタリーブ・ブリッジレスPF修正器の実施例図を参照する。この修正器は下記の部品を含んでいる。

AC入力電源。この電源の１端は入力インダクターL₁、L₂に接続され、他端は第１パッシブ素子D₁と第２パッシブ素子D₂との間に接続されている。

入力インダクターは第１入力インダクターL₁と第２入力インダクターL₂とを含み、前者の１端は第１アクティブ素子Q₁と第２アクティブ素子Q₂との間に接続され、後者は第3アクティブ素子Q₃と第4アクティブ素子Q₄との間に接続されている。

アクティブ素子は第１アクティブ素子Q₁と、第２アクティブ素子Q₂と、第3アクティブ素子Q₃と、第4アクティブ素子Q₄とを含み、この４つの素子Q₁〜Q₄はブリッジの形態に接続され、相異なる駆動位相の２組のスイッチに分けられ、その１組は制御スイッチとして、直接に制御回路の制御を受け、他の１組は整流スイッチとして機能する。

パッシブ素子は第１パッシブ素子D1と第２パッシブ素子D2とを含み、前者の負極は後者の正極に接続され、両者は共に１組の制御スイッチと、１組の整流スイッチと、出力キャパシターCoと出力レジスターRLと並列に接続され、両パッシブ素子D1,D2は電流の方向を引導することをその主要作用とする。

主動スイッチQ1〜Q4はその出力の等級により、適当な半導体素子を選んで構成し、制御回路３を経て駆動信号を出力して、オン/オフを司る。Q1〜Q4は完全なブリッジの形態に接続され、Q1,Q2,とQ3, Q4は異なる駆動位相を持つ２組のスイッチとなる。この２組のスイッチの位相は互いに１８０度離れ、同じ１組のスイッチの動作は互い違いに即ち、Q2がオンであれば、Q1はオフとなる。同一の半周期の中で１組の制御スイッチが直接に制御回路の制御を受ければ、相手側の１組は整流スイッチの機能を果たす。即ち入力が正の半周期であるとき、Q2,Q4は制御スイッチで、Q1,Q3は整流スイッチとなり、入力が負の半周期に於いては、Q1,Q3は制御スイッチでQ2、Q4は整流スイッチとなる。

図７Ａに示すように入力電源Vacが正の半周期にあるとき、D2とD1の共通接点は電源の負端子に接続され、このときの入力電流がゼロより大ならばD2は順方向に導通し、入力電源の負端子に電流を引導する。D1はD2がオンになったので逆方向にオフとなり、入力電源が負半周期にあるとき、同じ原理で図７Ｂに示すように（入力電源Vacが負半周期の回路に於いて、インダクターは電源の負端子に接続され、このためインダクターの蓄勢時間はQ1,Q3により制御され、Q2,Q4は整流スイッチとなる）、D1は順方向にオン、逆の方向にオフとなる。故に入力電源が正の半周期か、或いは負の半周期であるかに拘らず、回路は２組の同期整流式ブースト・コンバータと同等の機能を果たす。

先ず入力が正の半周期に於いての回路状態と、その対応した波形について説明する。今、分析の利便のため、切替周波数（716KHz）が遥かに入力電源周波数（50〜60Hz）より大であると仮定する。このような仮定は現実の応用上成立するもので、入力が正負交互に変化する正弦波の電源でも、この仮定の下では、１つの切替周期に於いては、入力電源を一定値と見做せる。Q2がオンの場合、入力電源はQ2及びD2を経てインダクタンスL1に蓄勢する。このときQ2は制御スイッチとなり、制御回路により、L1蓄勢の時間を決定する。Q2が制御回路によりオフになったとき、Q1のオンを維持し、Q2オフの影響を受けて出力の短絡を避けるため、Q1は１小期間の遅延の後、始めてオンとなるようにしなければならない。この小期間の時間をデッド・タイム（dead time）と呼称する。この小期間中L1にはまだ蓄勢されたエネルギーがあるので、Q1の逆接続されたダイオードはオンとなり、L1のエネルギーは負荷に釈放される。Q1がオンになる前、逆接続のダイオードはすでにオンになっているので、Q1はゼロ電圧下でオンの状態で動作している。このようにして切替損失は大幅に減少する。Q3,Q4はQ1、Q2と同様に動作するが、位相は１８０度遅滞する。図８Ａと図８Ｂの対応する波形から分かるように、iL₁、iL₂の波形は位相の遅滞から、波形を加えると相殺（cancellation）の作用を生じる。そのため、比較的小さい入力リップル波で周波数が２倍の電流を得る。出力電流はその位相と、整流スイッチ（Q₁〜Q₃）を通る電流が不連続なので、２つの状態に分けられる。責務サイクル（工作周期）＜50％のとき、整流スイッチを通る電流の相殺作用で出力リップルは振幅波が減少し、周波数は倍となる。一方責務サイクル＞50％のときは振幅は不変であるが、周波数は倍となるから、たとえ責務サイクル＞50％になっても、相殺作用を起こさない。然るに周波数の倍増は、出力フィルターの設計上有利である。同じ原理に従って、このような回路構成はN相の応用に及ぶ。図９に示すように、各々１組の信号の位相遅滞は３６０度÷Nとなる。

以上、詳細な説明は、本発明の実行可能な実施例についての具体的説明である。但し、この実施例は本発明の特許請求範囲を制限するものではなく、凡そ本発明の技術精神を逸脱せずになされた同等効果の実施または変更は、全て本発明の特許請求範囲内に含まれるものとする。

以上を綜合すると、本発明はその形態に於いて、確かに創意性があるのみならず、従来の物件に比べ、上述の幾多の機能が追加され、新規性及び進歩性の法定発明特許請求の要件に十分合致するものと考える。

1：インタリーブ・ブリッジレスPF修正器
2：制御信号プロセッサー
21：出力電圧アテニュエータ
22,221,222：コンパレータ
23,231,232：比例積分回路
24：マルティプライ回路
25,251,252：絶対値回路
26：入力電圧アテニュエータ
27：電流センサー
28：アテニュエータ
3：制御回路

Claims

高密度の効率転換用の修正器であって、
その１端子を入力インダクターと接続し、他の端子を第1パッシブ素子と第2パッシブ素子との間に接続した、交流入力電源と、
第1入力インダクターと、第2入力インダクターとを含み、前記第1入力インダクターの1端子は第1アクティブ素子と、第2アクティブ素子との間に接続され、前記第2入力インダクターは、第3アクティブ素子と、第4アクティブ素子との間に接続されている、入力インダクターと、
第1アクティブ素子と、第2アクティブ素子と、第3アクティブ素子と、第4アクティブ素子とを含み、前記4つのアクティブ素子は、完全なブリッジ（bridge）の形態に接続され、異なる駆動位相の2組のスイッチに区分され、その中の1組の制御スイッチは直接制御回路に制御され、他の1組は整流スイッチとして機能する、アクティブ素子と、
第1パッシブ素子と、第2パッシブ素子とを含み、前記第1パッシブ素子の負極は前記第2パッシブ素子の正極に接続され、前記2つの接続されたパッシブ素子は1組の制御スイッチと、1組の整流スイッチと、1つの出力キャパシターと、1つの出力レジスターに並列に接続された、パッシブ素子と、を含み、
前記パッシブ素子は電流方向の引導を主要作用とし、
前記異なる駆動位相の2組のスイッチは更にn組のスイッチと接続し、各1組の信号の遅滞位相は360度÷(n+2)であり、
更に制御信号プロセッサーと、制御回路とを接続でき、
制御信号プロセッサーは、出力電圧アテニュエータと、コンパレータと、比例積分回路と、マルティプライ回路と、絶対値回路と、入力電圧アテニュエータと、電流センサーと、アテニュエータを、を含む、
インタリーブ・ブリッジレス・PF修正器。
前記制御信号プロセッサーは、1つの出力制御量を出力して、出力駆動信号の工作周期を決定する、請求項１に記載のPF修正器。
前記制御回路は、前記インタリーブ・ブリッジレスPF修正器と、制御信号プロセッサーと接続し、前記制御回路は前記制御信号プロセッサーからの出力制御量をパルス・ワイス・モジュレータを通じて２つの制御スイッチの駆動信号が得られ、更にXORのゲート回路を経て、また換相信号を相伴い、入力負半周期における、制御スイッチと整流スイッチの交代を確保し、最後にXORゲート回路を経た信号はインバータを経由させて、対応する相互補償のスイッチ信号を得る、請求項１に記載のPF修正器。