JP5214909B2

JP5214909B2 - 半導体装置の製造方法

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Publication number: JP5214909B2
Application number: JP2007135159A
Authority: JP
Inventors: 貴光山中
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2007-05-22
Filing date: 2007-05-22
Publication date: 2013-06-19
Anticipated expiration: 2027-05-22
Also published as: JP2008294039A

Description

本発明は、ＭＯＳ（Metal-Oxide-Semiconductor）構造の容量素子を有する半導体装置およびその製造方法に関する。

たとえば、画像処理のための集積回路（画像処理ＩＣ）は、トランジスタや容量素子などで構成される。
容量素子の代表的なものに、ＭＩＭ（Metal-Insulator-Metal）構造の容量素子（ＭＩＭキャパシタ）がある。このＭＩＭキャパシタの単位面積当たりの容量（容量密度）は、たとえば、膜厚３８ｎｍの酸化シリコン膜を容量膜として用いたもので、約１ｆＦ／μｍ^２程度である。そのため、ＭＩＭキャパシタを搭載した集積回路チップ（半導体装置）では、ＭＩＭキャパシタが半導体基板上で比較的広い面積を占めており、このことが小型化を妨げる原因の１つとなっている。

ＭＩＭキャパシタの容量密度は、容量膜を薄膜化することにより増大させることができる。ところが、容量膜（酸化シリコン膜）の形成手法であるプラズマＣＶＤ（Chemical Vapor Deposition）法では、膜厚の小さい容量膜を形成すると、その容量膜の各部の膜厚に大きなばらつきを生じてしまう。そのため、ＭＩＭキャパシタでは、容量膜の薄膜化による容量密度の増大は困難である。

また、ＭＩＭキャパシタは、半導体基板上に層間絶縁膜を介して配置されるので、ＭＩＭキャパシタを搭載した集積回路チップでは、トランジスタなどの他の素子をＭＩＭキャパシタの下方に配置することにより小型化を図ることができる。しかし、ＬＣＲ誘導による影響を考えると、ＭＩＭキャパシタと対向する全領域に素子を形成することはできず、集積回路チップの小型化にも限界がある。

さらに、ＭＩＭキャパシタは、トランジスタなどの他の素子とは別工程で形成しなければならないため、ＭＩＭキャパシタを搭載すると、製造工程数の増加を余儀なくされ、それゆえ工程管理の負担も増える。
容量素子の他の代表的なものに、ＭＯＳ構造の容量素子（ＭＯＳキャパシタ）がある。ＭＯＳキャパシタは、ＭＩＭキャパシタの容量密度の約１０倍の容量密度を有するので、ＭＩＭキャパシタに代えて、ＭＯＳキャパシタを搭載することにより、高容量化または集積回路チップの小型化を図ることができる。また、ＭＩＭキャパシタに代えて、ＭＯＳキャパシタを搭載することにより、ＭＩＭキャパシタを製造する工程を不要とすることができるので、製造工程数および工程管理の負担を低減することができる。

一般的なＭＯＳキャパシタは、半導体基板の表層部に形成されたウェルを下部電極とし、ウェル上に形成されたポリシリコン膜を上部電極として、これらのウェルおよびポリシリコン膜間に酸化シリコン膜からなる容量膜を挟み込んだ構造を有している。ところが、この構造では、ウェルに形成される空乏層の容量が印加電圧に依存するため、容量膜全体の容量が一定ではない。すなわち、印加電圧に依存して、容量密度が大きく変化する。そのため、一般的なＭＯＳキャパシタは、実用的ではない。
特開２００１−３０８２７４号公報

本発明の目的は、容量密度の電圧依存性が排除され、かつ、さらなる高容量化が図られた容量素子を備える、半導体装置の製造方法を提供することである。

前記の目的を達成するための（１）の発明は、半導体基板と、前記半導体基板をその表面から掘り下げて形成され、容量素子が形成される容量素子形成領域を前記容量素子とは別の半導体素子が形成される半導体素子形成領域から分離するための素子領域分離溝と、前記容量素子形成領域において、前記半導体基板の表層部に不純物をドープして形成されたウェルと、前記ウェル内において、前記半導体基板をその表面から掘り下げて形成された容量素子用溝と、酸化シリコン膜からなり、前記容量素子用溝の底面上および側面上に形成された容量膜と、導電性膜からなり、前記容量膜上に形成された上部電極と、前記容量素子用溝の底面および側面に沿って、前記半導体基板に前記ウェルの不純物濃度よりも高濃度に不純物をドープして形成され、前記容量膜を挟んで前記上部電極と対向する高濃度不純物拡散層とを含む、半導体装置である。

この構成によれば、素子領域分離溝により半導体素子形成領域から分離される容量素子形成領域には、ウェルが形成され、このウェル内には、容量素子用溝が半導体基板の表面から掘り下げて形成されている。容量素子用溝の底面および側面に沿って、ウェルの不純物濃度よりも高い不純物濃度を有する高濃度不純物拡散層が形成されている。また、容量素子用溝の底面上および側面上には、酸化シリコン膜からなる容量膜が形成され、この容量膜上には、導電性膜からなる上部電極が形成されている。すなわち、容量素子形成領域には、ウェル（下部電極）、容量膜および上部電極により、ＭＯＳ型の容量素子（ＭＯＳキャパシタ）が形成されている。

一般的なＭＯＳキャパシタでは、下部電極がほぼ一様な不純物濃度を有するウェルで構成されるのに対し、容量素子形成領域に形成される容量素子では、下部電極をなすウェルにおいて、容量膜を挟んで上部電極と対向する領域に、それ以外の領域における不純物濃度（ウェルの不純物濃度）よりも高い不純物濃度を有する高濃度不純物拡散層が形成されている。これにより、下部電極における空乏層の広がりを抑制することができる。その結果、容量素子の容量密度の電圧依存性を排除（解消）することができる。

また、容量膜は、容量素子用溝の底面および側面に沿った形状を有している。これにより、半導体基板上における容量素子の占有面積の増大を招くことなく、ウェルおよび上部電極における容量膜を挟んで対向する部分の面積を増大させることができ、容量素子の高容量化を図ることができる。
さらに、容量素子用溝の深さを変更することにより、半導体基板上における容量素子の占有面積を変更することなく、ウェルおよび上部電極の互いに対向する部分の面積（容量膜の表面積）を変更することができ、容量素子の容量を変更することができる。

（２）の発明は、前記半導体素子は、ＭＯＳトランジスタであり、前記ＭＯＳトランジスタは、ゲート酸化膜を備え、前記容量膜および前記ゲート酸化膜は、同層の酸化シリコン膜からなる、（１）記載の半導体装置である。
この構成によれば、半導体素子形成領域には、ＭＯＳトランジスタが形成されている。そして、ＭＯＳトランジスタのゲート酸化膜と容量素子の容量膜とは、同層の酸化シリコン膜からなる。そのため、ＭＯＳトランジスタのゲート酸化膜と容量素子の容量膜とを同一工程で形成することができる。その結果、製造工程の簡素化を図ることができる。

なお、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとでは、ゲート酸化膜の膜厚が異なるので、半導体基板上に高耐圧ＭＯＳトランジスタおよび低耐圧ＭＯＳトランジスタが混載される場合、容量膜を高耐圧ＭＯＳトランジスタのゲート酸化膜と同一工程で形成するか、容量膜を低耐圧ＭＯＳトランジスタのゲート酸化膜と同一工程で形成するかによって、容量素子の容量を選択的に変更することができる。

（３）の発明は、前記ＭＯＳトランジスタは、前記ゲート酸化膜上に形成されたゲート電極を備え、前記上部電極および前記ゲート電極は、同層のポリシリコン膜からなる、（２）記載の半導体装置である。
この構成によれば、ＭＯＳトランジスタのゲート電極と容量素子の上部電極とは、同層のポリシリコン膜からなる。そのため、ＭＯＳトランジスタのゲート電極と容量素子の上部電極とを同一工程で形成することができる。その結果、製造工程の簡素化を図ることができる。

（３）記載の半導体装置は、請求項１に記載された製造方法により製造することができる。この請求項１記載の製造方法は、半導体基板の表層部に、容量素子用溝、および前記容量素子用溝が形成される容量素子形成領域を半導体素子形成領域から分離するための素子分離溝を形成する工程と、前記半導体基板上に、前記容量素子用溝を露出させる開口を有する第１レジスト膜を形成する工程と、前記第１レジスト膜をマスクとして、前記半導体基板に不純物をドープすることにより、高濃度不純物拡散層を形成する工程と、前記第１レジスト膜を除去し、前記半導体基板上に、前記容量素子形成領域を露出させる開口を有する第２レジスト膜を形成する工程と、前記第２レジスト膜をマスクとして、前記半導体基板に不純物をドープすることにより、前記容量素子形成領域に、ウェルを形成する工程と、前記半導体素子形成領域上および前記高濃度不純物拡散層上に酸化シリコン膜を積層することにより、前記半導体素子形成領域にゲート酸化膜を形成するとともに、前記高濃度不純物拡散層上に容量膜を形成する工程と、前記ゲート酸化膜上および前記容量膜上にポリシリコン膜を積層することにより、前記ゲート酸化膜上にゲート電極を形成するとともに、前記容量膜上に上部電極を形成する工程とを含む。

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の図解的な断面図である。
この半導体装置１は、シリコン基板２を備えている。シリコン基板２の表層部には、複数の素子領域分離溝３，４が形成されている。これらの素子領域分離溝３，４は、シリコン基板２をその表面から比較的浅く（たとえば、深さ０．３μｍ程度）掘り下げて形成されている。素子領域分離溝３，４内には、酸化シリコン５が埋め込まれている。

素子領域分離溝３によって分離（ＳＴＩ：Shallow Trench Isolation）された容量素子形成領域６には、シリコン基板２の表層部に、Ｎ型ウェル７が形成されている。Ｎ型ウェル７内には、素子領域分離溝３と間隔を隔てて、環状分離溝８がシリコン基板２を表面から掘り下げて形成されている。また、環状分離溝８の内側には、複数の容量素子用溝９がシリコン基板２を表面から掘り下げて形成されている。この実施形態では、環状分離溝８の内側に、平面視矩形状の容量素子用溝９と、これを２重に取り囲む２つの平面視矩形枠状の容量素子用溝９とが形成されている。環状分離溝８および容量素子用溝９は、素子領域分離溝３，４と同じ深さに形成されている。また、環状分離溝８内には、酸化シリコン５が埋め込まれている。

環状分離溝８の内側において、Ｎ型ウェル７（シリコン基板２）の表面ならびに容量素子用溝９の底面および側面に沿って、Ｎ型ウェル７の不純物濃度（たとえば、１．０×１０^１８ｃｍ^−３）よりも高い不純物濃度（たとえば、１．０×１０^２１ｃｍ^−３）を有する高濃度不純物拡散層１０が形成されている。また、Ｎ型ウェル７の表面上ならびに容量素子用溝９の底面上および側面上には、酸化シリコン膜からなる容量膜１１が形成されている。さらに、その容量膜１１上には、ポリシリコン膜からなる上部電極１２が積層されている。上部電極１２は、その周縁部が環状分離溝８上に位置している。

これにより、半導体装置１は、環状分離溝８の内側に、下部電極として機能するＮ型ウェル７と上部電極１２とにより容量膜１１を挟み込んだＭＯＳ構造の容量素子（ＭＯＳキャパシタ）１３を備えている。そして、Ｎ型ウェル７には、容量膜１１を挟んで上部電極１２と対向する部分に、高濃度不純物拡散層１０が形成されている。容量膜１１および上部電極１２の側面は、サイドウォール１４に取り囲まれて覆われている。

素子領域分離溝３と環状分離溝８との間の環状領域には、Ｎ型ウェル７の表層部に、Ｎ型ウェル７の不純物濃度よりも高い不純物濃度を有するコンタクト層１５が形成されている。
素子領域分離溝４によって分離（ＳＴＩ）された半導体素子形成領域１６には、ＭＯＳトランジスタ１７が形成されている。具体的には、半導体素子形成領域１６には、シリコン基板２の表層部に、Ｎ型ウェル１８が形成されている。このＮ型ウェル１８の表層部には、チャネル領域１９を挟んで、Ｐ型ソース拡散層２０およびＰ型ドレイン拡散層２１が形成されている。そして、チャネル領域１９の表面上には、酸化シリコン膜からなるゲート酸化膜２２が形成され、このゲート酸化膜２２上には、ポリシリコン膜からなるゲート電極２３が積層されている。ゲート酸化膜２２およびゲート電極２３の側面は、サイドウォール２４に取り囲まれて覆われている。

また、シリコン基板２上は、酸化シリコンまたは窒化シリコンからなる絶縁膜２５で覆われている。この絶縁膜２５には、複数の上部電極コンタクトホール２６と、複数の下部電極コンタクトホール２７と、ソースコンタクトホール２８と、ドレインコンタクトホール２９とが形成されている。
各上部電極コンタクトホール２６は、上部電極１２上において、絶縁膜２５を膜厚方向に貫通している。上部電極１２には、各上部電極コンタクトホール２６を介して、タングステンなどの金属からなる上部電極プラグ３０が接続されている。

各下部電極コンタクトホール２７は、コンタクト層１５上において、絶縁膜２５を膜厚方向に貫通している。コンタクト層１５には、各下部電極コンタクトホール２７を介して、タングステンなどの金属からなる下部電極プラグ３１が接続されている。
ソースコンタクトホール２８は、Ｐ型ソース拡散層２０上において、絶縁膜２５を膜厚方向に貫通している。Ｐ型ソース拡散層２０には、ソースコンタクトホール２８を介して、タングステンなどの金属からなるソース電極３２が接続されている。

ドレインコンタクトホール２９は、Ｐ型ドレイン拡散層２１において、絶縁膜２５を膜厚方向に貫通している。Ｐ型ドレイン拡散層２１には、ドレインコンタクトホール２９を介して、タングステンなどの金属からなるドレイン電極３３が接続されている。
図２Ａ〜図２Ｈは、半導体装置１の製造方法を工程順に示す図解的な断面図である。
半導体装置１は、シリコン基板２がウエハの状態で以下に説明する各工程が進められ、その最終のスクライブ工程で、ウエハ状態のシリコン基板２がスクライブラインに沿って切断されることにより得られる。

まず、図２Ａに示すように、シリコン基板２の表層部に、反応性イオンエッチングにより、素子領域分離溝３，４、環状分離溝８、容量素子用溝９およびアライメント用溝（図示せず）が形成される。そして、ＨＤＰ−ＣＶＤ（高密度プラズマ化学的気相蒸着）法により、シリコン基板２上に、酸化シリコン膜が形成された後、素子領域分離溝３，４、環状分離溝８、容量素子用溝９およびアライメント用溝外の酸化シリコン膜が除去されることにより、素子領域分離溝３，４、環状分離溝８、容量素子用溝９およびアライメント用溝内に酸化シリコン５が埋め込まれる。素子領域分離溝３，４、環状分離溝８、容量素子用溝９およびアライメント用溝外の酸化シリコン膜は、たとえば、ＣＭＰ（化学的機械的研磨）法により除去することができる。

アライメント用溝は、スクライブライン上に形成され、たとえば、フォトリソグラフィ工程において、ウエハ状態のシリコン基板２を位置調整（アライメント）するためのマークとして用いられる。このシリコン基板２の位置調整の際に、アライメント用溝が精度よく認識されるためには、アライメント用溝内の酸化シリコン５が除去されることが望ましい。

そこで、図２Ｂに示すように、シリコン基板２上に、フォトリソグラフィ工程により、レジスト膜４１が形成され、このレジスト膜４１をマスクとして、酸化シリコン５を選択的に除去するためのエッチング（たとえば、ふっ酸を用いたウエットエッチング）が行われる。レジスト膜４１は、スクライブラインを露出させる開口を有しており、レジスト膜４１をマスクとするエッチングによって、スクライブライン上のアライメント用溝内に埋設された酸化シリコン５が除去される。また、レジスト膜４１は、環状分離溝８の内側の領域を露出させる開口をさらに有している。そのため、レジスト膜４１をマスクとするエッチングによって、アライメント用溝内に埋設された酸化シリコン５とともに、容量素子用溝９に埋設された酸化シリコン５が除去される。このように、アライメント用溝および容量素子用溝９内の酸化シリコン５が同一工程で除去されることにより、工程数およびエッチングのためのマスクレイヤ数の増加を招くことなく、容量素子用溝９内の酸化シリコン５を除去することができる。

その後、図２Ｃに示すように、シリコン基板２上にレジスト膜４１を残したまま、このレジスト膜４１をマスクとして、シリコン基板２の表面ならびに容量素子用溝９の底面および側面に沿った領域にＮ型不純物（たとえば、ヒ素イオン）が注入される。これにより、高濃度不純物拡散層１０が形成される。このＮ型不純物の注入後、シリコン基板２上のレジスト膜４１が除去される。

つづいて、図２Ｄに示すように、シリコン基板２上に、容量素子形成領域６および半導体素子形成領域１６をそれぞれ露出させる開口を有するレジスト膜４２が形成される。そして、そのレジスト膜４２をマスクとして、シリコン基板２の表層部にＮ型不純物が注入される。これにより、容量素子形成領域６に、Ｎ型ウェル７が形成されるとともに、半導体素子形成領域１６に、Ｎ型ウェル１８が形成される。

この後、図２Ｅに示すように、レジスト膜４２が除去される。
次いで、図２Ｆに示すように、熱酸化法によって、シリコン基板２の表面上に、酸化シリコン膜４３が形成される。
つづいて、酸化シリコン膜４３上に、熱ＣＶＤ法によって、ポリシリコン膜が形成される。その後、酸化シリコン膜４３およびポリシリコン膜が選択的にエッチングされて、高濃度不純物拡散層１０およびチャネル領域１９上にのみ、酸化シリコン膜４３およびポリシリコン膜が残される。これにより、図２Ｇに示すように、高濃度不純物拡散層１０上に、容量膜１１および上部電極１２が形成されるとともに、チャネル領域１９上に、ゲート酸化膜２２およびゲート電極２３が形成される。

図２Ｈに示すように、サイドウォール１４，２４が形成された後、素子領域分離溝３と環状分離溝８との間の環状領域に、Ｎ型不純物が注入されることにより、コンタクト層１５が形成される。
その後、図２Ｉに示すように、Ｎ型ウェル１８の表層部に、Ｐ型不純物（たとえば、ホウ素イオン）が選択的に注入されることにより、Ｐ型ソース拡散層２０およびＰ型ドレイン拡散層２１が形成される。

そして、シリコン基板２上に、絶縁膜２５が積層され、この絶縁膜２５に、上部電極コンタクトホール２６、下部電極コンタクトホール２７、ソースコンタクトホール２８およびドレインコンタクトホール２９が形成され、さらに、上部電極プラグ３０、下部電極プラグ３１、ソース電極３２およびドレイン電極３３が形成された後、各半導体装置１の個片（チップ）に切り分けるためのスクライブ工程が行われる。

以上のように、素子領域分離溝３により半導体素子形成領域１６から分離される容量素子形成領域６には、Ｎ型ウェル７が形成され、このＮ型ウェル７内には、容量素子用溝９がシリコン基板２の表面から掘り下げて形成されている。また、容量素子用溝９の底面上および側面上には、酸化シリコン膜からなる容量膜１１が形成され、この容量膜１１上には、ポリシリコン膜からなる上部電極１２が形成されている。すなわち、容量素子形成領域６には、Ｎ型ウェル７を下部電極として、このＮ型ウェル７、容量膜１１および上部電極１２により、ＭＯＳ型の容量素子１３が形成されている。

一般的なＭＯＳキャパシタでは、下部電極がほぼ一様な不純物濃度を有するウェルで構成される。これに対し、容量素子１３では、容量素子用溝９の底面および側面に沿って、不純部鬱がＮ型ウェル７の約１０^３倍の濃度でドープされた高濃度不純物拡散層１０が形成されている。これにより、上部電極１２に下部電極をなすＮ型ウェル７に対して負の電圧を印加したときに、高濃度不純物拡散層１０における空乏層の広がりを抑制することができ、空乏層の寄生容量が容量膜１１の容量に直列に付加されるのを回避することができる。その結果、容量素子１３の容量密度の電圧依存性を排除（解消）することができる。

また、容量膜１１は、容量素子用溝９の底面および側面に沿った形状を有している。これにより、シリコン基板２上における容量素子１３の占有面積の増大を招くことなく、Ｎ型ウェル７および上部電極１２における容量膜１１を挟んで対向する部分の面積を増大させることができ、容量素子１３の高容量化を図ることができる。
さらに、容量素子用溝９の深さを変更することにより、シリコン基板２上における容量素子１３の占有面積を変更することなく、Ｎ型ウェル７および上部電極１２の互いに対向する部分の面積（容量膜１１の表面積）を変更することができ、容量素子１３の容量を変更することができる。

また、半導体素子形成領域１６には、ＭＯＳトランジスタ１７が形成されている。そして、ＭＯＳトランジスタ１７のゲート酸化膜２２と容量素子１３の容量膜１１とは、同層の酸化シリコン膜４３からなる。さらに、ＭＯＳトランジスタ１７のゲート電極２３と容量素子１３の上部電極１２とは、同層のポリシリコン膜からなる。そのため、ＭＯＳトランジスタ１７のゲート酸化膜２２と容量素子１３の容量膜１１とを同一工程で形成することができ、ＭＯＳトランジスタ１７のゲート電極２３と容量素子１３の上部電極１２とを同一工程で形成することができる。その結果、製造工程の簡素化を図ることができる。

なお、この実施形態では、半導体素子形成領域１６に形成されるＭＯＳトランジスタ１７がＰＭＯＳトランジスタである場合を例にとったが、半導体素子形成領域１６にＮＭＯＳトランジスタが形成されてもよい。また、シリコン基板２上に、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタが混載されてもよい。複数のＭＯＳトランジスタが混載される場合、各ＭＯＳトランジスタは、素子領域分離溝４によって分離された各半導体素子形成領域に形成される。

さらにまた、シリコン基板２上に、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとが混載されてもよい。高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとでは、ゲート酸化膜の膜厚が異なるので、高耐圧ＭＯＳトランジスタおよび低耐圧ＭＯＳトランジスタが混載される場合、容量素子１３の容量膜１１を、高耐圧ＭＯＳトランジスタのゲート酸化膜と同一工程で形成するか、低耐圧ＭＯＳトランジスタのゲート酸化膜と同一工程で形成するかによって、容量素子１３の容量を選択的に変更することができる。

また、容量素子１３において、各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、前述の実施形態における容量素子１３のＮ型の部分がＰ型であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

本発明の一実施形態に係る半導体装置の図解的な断面図である。半導体装置の製造工程を示す図解的な断面図である。図２Ａの次の工程を示す図解的な断面図である。図２Ｂの次の工程を示す図解的な断面図である。図２Ｃの次の工程を示す図解的な断面図である。図２Ｄの次の工程を示す図解的な断面図である。図２Ｅの次の工程を示す図解的な断面図である。図２Ｆの次の工程を示す図解的な断面図である。図２Ｇの次の工程を示す図解的な断面図である。図２Ｈの次の工程を示す図解的な断面図である。

符号の説明

１半導体装置
２シリコン基板（半導体基板）
３素子領域分離溝
６容量素子形成領域
７Ｎ型ウェル（下部電極）
８環状分離溝
９容量素子用溝
１０高濃度不純物拡散層
１１容量膜
１２上部電極
１３容量素子
１６半導体素子形成領域
１７ＭＯＳトランジスタ（半導体素子）
２２ゲート酸化膜
２３ゲート電極
４１レジスト膜（第１レジスト膜）
４２レジスト膜（第２レジスト膜）
４３酸化シリコン膜

Claims

半導体基板の表層部に、容量素子用溝、および前記容量素子用溝が形成される容量素子形成領域を半導体素子形成領域から分離するための素子分離溝を形成する工程と、
前記半導体基板上に、前記容量素子用溝を露出させる開口を有する第１レジスト膜を形成する工程と、
前記第１レジスト膜をマスクとして、前記半導体基板に不純物をドープすることにより、高濃度不純物拡散層を形成する工程と、
前記第１レジスト膜を除去し、前記半導体基板上に、前記容量素子形成領域を露出させる開口を有する第２レジスト膜を形成する工程と、
前記第２レジスト膜をマスクとして、前記半導体基板に不純物をドープすることにより、前記容量素子形成領域に、ウェルを形成する工程と、
前記半導体素子形成領域上および前記高濃度不純物拡散層上に酸化シリコン膜を積層することにより、前記半導体素子形成領域にゲート酸化膜を形成するとともに、前記高濃度不純物拡散層上に容量膜を形成する工程と、
前記ゲート酸化膜上および前記容量膜上にポリシリコン膜を積層することにより、前記ゲート酸化膜上にゲート電極を形成するとともに、前記容量膜上に上部電極を形成する工程とを含む、半導体装置の製造方法。