JP5221082B2 - Ｔｆｔ基板 - Google Patents

Description

本発明は、ＴＦＴ基板及びその製造方法に関し、例えばアクティブマトリクス型表示装置等のＴＦＴ基板及びその製造方法に関する。

アクティブマトリクス型表示装置には、画素領域に薄膜トランジスタ（ＴＦＴ）等のスイッチング素子が形成されたＴＦＴ基板が用いられる。よく用いられるＴＦＴとしては、半導体膜を用いたＭＯＳ構造が挙げられる。また、ＴＦＴの種類には、逆スタガ型やトップゲート型等がある。さらには、半導体膜として非晶質半導体膜を用いたＴＦＴや多結晶半導体膜を用いたＴＦＴがある。これらは、表示装置の用途や性能により適宜選択される。中型や大型のパネルにおいては、非晶質半導体膜である非晶質シリコン膜を用いたＴＦＴ（ａ−Ｓｉ ＴＦＴ）が用いられる。一方、小型のパネルにおいては、多結晶半導体膜である多結晶シリコン膜を用いたＴＦＴ（ｐ−Ｓｉ ＴＦＴ）が用いられる。ｐ−Ｓｉ ＴＦＴとしては、例えば低温ｐ−Ｓｉ ＴＦＴ（ＬＴＰＳ−ＴＦＴ）が挙げられる。

このＬＴＰＳ−ＴＦＴを表示領域に用いることにより、画素ごとのスイッチングトランジスタの容量が小さくなるだけでなく、ドレイン側に接続する保持容量の面積も縮小できる。これにより、高解像度で高開口率の表示装置が実現できる。さらに、ＬＴＰＳ−ＴＦＴを表示領域だけでなく、表示装置周辺の回路として使用することにより、ＩＣ及びＩＣ装着基板を削減することができる。すなわち、表示装置の周辺を簡略化することができ、狭額縁で高信頼性の表示装置を実現することができる。このため、携帯電話用程度の小型パネルでＱＶＧＡ（画素数：２４０×３２０）やＶＧＡ（画素数：４８０×６４０）の高解像度液晶表示装置には、ＬＴＰＳ−ＴＦＴが主導的な役割を果たしている。このように、ＬＴＰＳ−ＴＦＴはａ−Ｓｉ ＴＦＴと比較して、性能面で大きな優位点があり、今後さらに高精細化が進むことが予想される。

ＬＴＰＳ−ＴＦＴで用いられる多結晶半導体膜の作成方法としては、非晶質半導体膜を形成した後、レーザ光を照射することにより多結晶化する方法が知られている。また、多結晶半導体膜を作成した後にＴＦＴを製造する方法も知られている（例えば特許文献１）。ここで、一般的なＴＦＴの製造方法を説明する。まず、基板上に酸化シリコン膜等からなる下地膜を形成する。下地膜上に、非晶質シリコン膜を成膜する。そして、非晶質シリコン膜にレーザ光を照射することにより多結晶化し、多結晶シリコン膜を形成する。そして、多結晶シリコン膜上に導電膜を成膜し、導電膜及び多結晶シリコン膜をパターン形成する。

次に、多結晶シリコン膜上に酸化シリコン膜等からなるゲート絶縁膜を成膜する。そして、ゲート絶縁膜を介して多結晶シリコン膜上にゲート電極を形成する。その後、ゲート電極をマスクとして、ゲート絶縁膜を介して多結晶シリコン膜にリンやボロン等の不純物を導入することによりソースドレイン領域を形成する。次に、ゲート電極やゲート絶縁膜を覆うように第１層間絶縁膜を成膜し、ソースドレイン領域に到達するコンタクトホールを第１層間絶縁膜及びゲート絶縁膜に形成する。第１層間絶縁膜上に金属膜を成膜し、コンタクトホールを介してソース領域に接続するソース電極と、コンタクトホールを介してドレイン領域に接続するドレイン電極とをパターン形成する。

その後、ソースドレイン電極を覆うように第２層間絶縁膜を成膜した後、ドレイン電極に到達するコンタクトホールを第２層間絶縁膜に形成する。そして、ドレイン電極に接続されるように画素電極を形成することにより、アクティブマトリクス型表示装置のＴＦＴ基板が形成される。
特開平１１−２６１０７６号公報

ＬＴＰＳ−ＴＦＴは、ａ−Ｓｉ ＴＦＴと比較して性能面で大きな優位点があるが、ａ−Ｓｉ ＴＦＴと比較して製造工程数が多い。すなわち、ＬＴＰＳ−ＴＦＴが用いられるＴＦＴ基板は製造工程数が多い。製造工程数は、ＴＦＴ基板の生産性に大きく影響し、一般的に工程数が多いほど生産コストが高くなり、製品競争力が低下する。このため、工程数を削減して生産性を向上することが望まれる。

本発明は、上記のような問題を解決するためになされたものであり、生産性を向上させることができるＴＦＴ基板及びその製造方法を提供することを目的とする。

本発明にかかるＴＦＴ基板は、ソース領域及びドレイン領域を有する半導体膜と、前記ソース領域に電気的に接続され、透明導電膜によって前記ソース領域上に形成されるソース電極と、前記ドレイン領域に電気的に接続され、前記透明導電膜によって前記ドレイン領域上に形成されるドレイン電極と、前記ドレイン電極から延在し、前記半導体膜からはみ出すように形成される延在電極と、前記ソース電極に電気的に接続され、前記ソース電極上において、前記ソース電極からはみ出さないように、上部導電膜によって形成された配線とを有するものである。

本発明にかかるＴＦＴ基板の製造方法は、ソース領域及びドレイン領域を有する半導体膜を形成する工程と、前記半導体膜上に透明導電膜を成膜する工程と、前記透明導電膜上に上部導電膜を成膜する工程と、前記上部導電膜をパターニングすることにより、前記透明導電膜上に配線を形成する工程と、前記透明導電膜をパターニングすることにより、前記ソース領域に電気的に接続する前記ソース電極、前記ドレイン領域に電気的に接続するドレイン電極、及び前記ドレイン電極から延在する延在電極を形成する工程とを有する方法である。

本発明によれば、生産性を向上させることができるＴＦＴ基板及びその製造方法を提供することができる。

始めに、本発明にかかるＴＦＴ基板が用いられる液晶表示装置について図１を用いて説明する。図１は、ＴＦＴ基板の構成を示す正面図である。ＴＦＴ基板は、半導体装置に用いられる。ここでは、液晶表示装置を例として説明するが、あくまでも例示的なものであり、有機ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）等に用いることも可能である。もちろん、表示装置以外の半導体装置に用いることも可能である。

液晶表示装置は、ＴＦＴ基板１００を有している。ＴＦＴ基板１００は、例えば、薄膜トランジスタ（ＴＦＴ）１０８がアレイ状に配列したＴＦＴアレイ基板である。ＴＦＴ基板１００には、表示領域１０１と表示領域１０１を囲むように設けられた額縁領域１０２とが設けられている。この表示領域１０１には、複数のゲート配線（走査信号線）１１０、複数の保持容量配線（不図示）、及び複数のソース配線（表示信号線）１１１が形成されている。複数のゲート配線１１０及び複数の保持容量配線（蓄積容量配線）は平行に設けられている。保持容量配線は、隣接するゲート配線１１０間にそれぞれ設けられている。すなわち、ゲート配線１１０と保持容量配線とは、交互に配置されている。そして、複数のソース配線１１１は平行に設けられている。ゲート配線１１０及び保持容量配線と、ソース配線１１１とは、互いに交差するように形成されている。ゲート配線１１０及び保持容量配線と、ソース配線１１１とは直交している。そして、隣接するゲート配線１１０とソース配線１１１とで囲まれた領域が画素１０５となる。すなわち、保持容量配線は、画素１０５を横断するように形成されている。ＴＦＴ基板１００では、画素１０５がマトリクス状に配列される。

さらに、ＴＦＴ基板１００の額縁領域１０２には、走査信号駆動回路１０３と表示信号駆動回路１０４とが設けられている。ゲート配線１１０は、表示領域１０１から額縁領域１０２まで延設されている。そして、ゲート配線１１０は、ＴＦＴ基板１００の端部で、走査信号駆動回路１０３に接続される。ソース配線１１１も同様に表示領域１０１から額縁領域１０２まで延設されている。そして、ソース配線１１１は、ＴＦＴ基板１００の端部で、表示信号駆動回路１０４と接続される。走査信号駆動回路１０３の近傍には、外部配線１０６が接続されている。また、表示信号駆動回路１０４の近傍には、外部配線１０７が接続されている。外部配線１０６、１０７は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。

外部配線１０６、１０７を介して走査信号駆動回路１０３、及び表示信号駆動回路１０４に外部からの各種信号が供給される。走査信号駆動回路１０３は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線１１０に供給する。このゲート信号によって、ゲート配線１１０が順次選択されていく。表示信号駆動回路１０４は外部からの制御信号や、表示データに基づいて表示信号をソース配線１１１に供給する。これにより、表示データに応じた表示電圧を各画素１０５に供給することができる。なお、走査信号駆動回路１０３と表示信号駆動回路１０４は、ＴＦＴ基板１００上に配置される構成に限られるものではない。例えば、ＴＣＰ（Tape Carrier Package）により駆動回路を接続してもよい。

画素１０５内には、少なくとも１つのＴＦＴ１０８と、保持容量１０９とが形成されている。そして、画素１０５内において、ＴＦＴ１０８と保持容量１０９は直列に接続されている。ＴＦＴ１０８はソース配線１１１とゲート配線１１０の交差点近傍に配置される。例えば、このＴＦＴ１０８が画素電極に表示電圧を供給する。スイッチング素子であるＴＦＴ１０８のゲート電極はゲート配線１１０に接続され、ゲート端子から入力されるゲート信号によってＴＦＴ１０８のＯＮとＯＦＦを制御している。ＴＦＴ１０８のソース電極はソース配線１１１に接続されている。ゲート電極に電圧を印加され、ＴＦＴ１０８がＯＮされると、ソース配線１１１から電流が流れるようになる。これにより、ソース配線１１１から、ＴＦＴ１０８のドレイン電極に接続された画素電極に表示電圧が印加される。そして、画素電極と、対向電極との間に、表示電圧に応じた電界が生じる。

一方、保持容量１０９は、ＴＦＴ１０８だけでなく、保持容量配線を介して対向電極とも電気的に接続されている。従って、保持容量１０９は、画素電極と対向電極との間の容量と並列接続されていることになる。保持容量１０９は、対向配置される電極間に誘電体絶縁膜を形成して構成される。そして、保持容量１０９によって画素電極に印加される電圧を一定時間保持することができる。ＴＦＴ基板１００の表面には、配向膜（不図示）が形成される。ＴＦＴ基板１００は、以上のように構成される。

さらに、液晶表示装置の場合、ＴＦＴ基板１００には、対向基板が対向して配置されている。対向基板は、例えばカラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、対向電極、及び配向膜等が形成されている。なお、例えば、ＩＰＳ方式の液晶表示装置の場合、対向電極は、ＴＦＴ基板１００側に配置される。そして、ＴＦＴ基板１００と対向基板との間に液晶層が挟持される。すなわち、ＴＦＴ基板１００と対向基板との間には液晶が注入されている。さらに、ＴＦＴ基板１００と対向基板との外側の面には、偏光板、及び位相差板等などが設けられる。また、液晶表示パネルの反視認側には、バックライトユニット等が配設される。

画素電極と対向電極との間の電界によって、液晶が駆動される。すなわち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。すなわち、偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。具体的には、バックライトユニットからの光及び外部から入射した外光は、偏光板によって直線偏光になる。そして、この直線偏光が液晶層を通過することによって、偏光状態が変化する。

従って、偏光状態によって、対向基板側の偏光板を通過する光量が変化する。すなわち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。すなわち、画素毎に表示電圧を変えることによって、所望の画像を表示することができる。なお、これら一連の動作で、保持容量１０９においては画素電極と対向電極との間の電界と並列に電界を形成させることにより、表示電圧の保持に寄与する。

実施の形態１．
液晶表示装置に備えられるＴＦＴ基板１００の要部の構成について図２を用いて説明する。図２は、本実施の形態にかかるＴＦＴ基板１００の要部の構成を示す断面図である。具体的には、図２は、図１に示されたＴＦＴ基板１００のＴＦＴ１０８及び画素電極の構成を示す断面図である。ここでは、ＴＦＴ１０８の一例として、低温ｐ−Ｓｉ ＴＦＴ（ＬＴＰＳ−ＴＦＴ）について説明する。ＬＴＰＳ−ＴＦＴは、例えば相補型ＭＯＳ（Ｃ／ＭＯＳ）構造で、トップゲート型となっている。なお、以下で参照する図においては、Ｃ／ＭＯＳ構造を構成する２つのＴＦＴのうち、一方のＴＦＴのみを示す。

ガラス基板等の絶縁性基板１上に、透過性の無機絶縁膜であるシリコン窒化膜（ＳｉＮ膜）２、シリコン酸化膜（ＳｉＯ_２膜）３が順次形成される。これらは、下地膜として形成され、例えばガラス基板からのＮａなどの可動イオンが後述する半導体膜４へ拡散することを防止する目的で設けられる。つまり、不純物拡散を遮断するバリア層である。絶縁性基板１としては、ガラスや石英基板等の透明絶縁性基板を用いることができる。そして、ＳｉＯ_２膜３の上には、島状の半導体膜４が形成される。半導体膜４としては、多結晶シリコン（ｐ−Ｓｉ）膜を用いることができる。半導体膜４には、不純物を含む導電性領域があり、これがソース領域４ａ、ドレイン領域４ｂである。ソースドレイン領域は、半導体膜４の両端に形成され、ソースドレイン領域に挟まれる領域がチャネル領域４ｃである。ソースドレイン領域は、チャネル領域４ｃより低抵抗となっている。

ソース領域４ａ上の一部には、下部導電膜５が形成される。同様に、ドレイン領域４ｂ上の一部にも、下部導電膜５が形成される。なお、下部導電膜５は、半導体膜４のパターンからはみ出さないように形成される。そして、半導体膜４、下部導電膜５、及びＳｉＯ_２膜３を覆うように、ゲート絶縁膜６が形成される。ゲート絶縁膜６は、例えばＳｉＯ_２膜によって形成される。そして、チャネル領域４ｃと対向して、ゲート絶縁膜６上にゲート電極７が形成される。ゲート電極７は、ゲート配線１１０から半導体膜４の上部まで延設されている。そして、ゲート配線１１０を介して、ゲート電極７にゲート信号が入力され、ＴＦＴ１０８のＯＮとＯＦＦとを制御している。

ゲート電極７を覆うように、層間絶縁膜８が形成される。下部導電膜５上のゲート絶縁膜６及び層間絶縁膜８には、コンタクトホール９、１０が形成される。そして、ソース電極１１及びドレイン電極１２は、層間絶縁膜８上に形成される。換言すると、ソース電極１１は、層間絶縁膜８等を介して、ソース領域４ａ上に形成される。そして、ドレイン電極１２は、層間絶縁膜８等を介して、ドレイン領域４ｂ上に形成される。

ソース電極１１は、コンタクトホール９に充填され、下部導電膜５を介在させてソース領域４ａと電気的に接続される。すなわち、コンタクトホール９を通じて、ソース電極１１とソース領域４ａとが電気的に接続される。また、ドレイン電極１２は、コンタクトホール１０に充填され、下部導電膜５を介在させてドレイン領域４ｂと電気的に接続される。すなわち、コンタクトホール１０を通じて、ドレイン電極１２とドレイン領域４ｂとが電気的に接続される。このように、ソース電極１１及びドレイン電極１２と、ソース領域４ａ及びドレイン電極４ｂとの接続部（コンタクト部）に下部導電膜５が形成される。これにより、コンタクト抵抗が低くなり、高速動作が可能となる。

そして、ドレイン電極１２から延在して半導体膜４からはみ出すように、延在電極としての画素電極１３が形成される。すなわち、ドレイン電極１２及び画素電極１３は、一体的に形成される。ソース電極１１、ドレイン電極１２、及び画素電極１３は、ＩＴＯ、ＩＺＯ、ＩＴＺＯ、ＩｎＯ、ＩＴＳＯ、ＳｎＯ等の透明導電膜によって形成される。そして、ソース電極１１上には、上部導電膜から形成される配線１４が形成される。これにより、ソース電極１１と配線１４とが電気的に接続する。また、配線１４は、ソース領域４ａ上に形成される。ここでは、配線１４は、表示信号を伝送する配線、すなわちソース配線１１１として機能する。つまり、図１に示されるソース配線１１１は、ソース領域４ａ上に形成される。配線１４は、複数の画素１０５に配置されるそれぞれのＴＦＴ１０８に表示信号を伝送する。換言すると、配線１４は、複数の画素１０５に亘って形成される。また、配線１４の端部は、表示信号駆動回路１０４に接続されている。

また、配線１４は、ソース電極１１のパターンからはみ出さないように形成される。換言すると、配線１４は、ソース電極１１のパターンに内包されるように形成される。ここでは、配線１４及びソース電極１１を略同じ形状とする。このように、配線１４の形成領域では、透明導電膜及び上部導電膜の積層構造となっている。配線１４を形成する上部導電膜としては、例えば配線抵抗を低減させるために低抵抗の導電材料が用いられる。具体的には、上部導電膜は、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｌやこれらを主成分とする合金膜もしくはこれら積層膜からなる。これにより、ゲート電極７に電圧が印加され、ＴＦＴ１０８がＯＮのときに、ソース配線１１１、すなわち配線１４からの電流がドレイン電極１２を通じて画素電極１３に流れる。そして、画素電極１３によって、液晶や自発光材料等の電気光学材料に電圧が印加されることにより表示が行われる。本実施の形態にかかるＴＦＴ基板１００のＴＦＴ１０８及び画素電極１３は、以上のような構成である。

このような構成のＴＦＴ基板１００を用いることにより、従来と比較して、写真製版工程を少なくすることができる。そして、作業効率性、歩留等が改善され、生産性が向上する。さらに、生産コストを削減することができる。このように、本実施の形態によれば、生産性に優れたＴＦＴ基板１００を作製することができる。すなわち、本実施の形態にかかるＴＦＴ基板１００を用いることにより、生産性に優れた液晶表示装置等の半導体装置を作製することができる。

次に、上記のＴＦＴ基板１００の製造方法について図３及び図４を用いて説明する。図３及び図４は、ＴＦＴ基板１００の製造方法を示す断面図である。上記と同様、ＴＦＴ１０８の一例として、相補型ＭＯＳ（Ｃ／ＭＯＳ）構造で、トップゲート型のＬＴＰＳ−ＴＦＴについて説明する。

まず、ガラス基板や石英基板などの光透過性を有する絶縁性基板１上に、ＣＶＤ法を用いて、光透過性の無機絶縁膜であるＳｉＮ膜２、ＳｉＯ_２膜３を順次成膜する。これらは、後の工程で形成する半導体膜４の下地膜として形成される。本実施の形態では、絶縁性基板１としてのガラス基板上に、ＳｉＮ膜２を４０〜６０ｎｍの膜厚に成膜する。そして、ＳｉＮ膜２上にＳｉＯ_２膜３を１８０〜２２０ｎｍの膜厚に成膜する。このように、下地膜をＳｉＮ膜２、ＳｉＯ_２膜３の２層構造とする。下地膜は、ガラス基板からのＮａなどの可動イオンが半導体膜へ拡散することを防止する目的で設けたものであり、上記膜構成、膜厚に限るものではない。

次に、下地膜上に非晶質半導体膜をＣＶＤ法により成膜する。具体的には、ＳｉＯ_２膜３上に非晶質半導体膜をＣＶＤ法により成膜する。本実施の形態では、非晶質半導体膜として非晶質シリコン（ａ−Ｓｉ）膜を用い、３０〜１００ｎｍ、好ましくは６０〜８０ｎｍの膜厚に成膜する。これら下地膜及び非晶質半導体膜は、同一装置あるいは同一チャンバ内にて連続的に成膜することが好ましい。これにより、大気雰囲気中に存在するボロンなどの汚染物質が各膜の界面に取り込まれることを抑制することができる。なお、非晶質半導体膜の成膜後に、高温中でアニールを行うことが好ましい。これは、ＣＶＤ法によって成膜された非晶質半導体膜の膜中に、多量に含有された水素を低減するために行う。本実施の形態では、窒素雰囲気の低真空状態で保持したチャンバ内を４８０℃程度に加熱し、非晶質半導体膜を成膜した基板を４５分間保持する。このような処理を行っておくことにより、非晶質半導体を結晶化する際に、温度が上昇しても水素の急激な脱離が起こらない。そして、非晶質半導体膜表面の荒れを抑制することが可能となる。

次に、非晶質半導体膜表面に形成された自然酸化膜をフッ酸などでエッチング除去する。そして、非晶質半導体膜に対して窒素などのガスを吹きつけながら、非晶質半導体膜上からレーザー光を照射する。レーザー光は、所定の光学系を通して線状のビーム形状に変換された後、非晶質半導体膜に照射される。これにより、非晶質半導体膜が多結晶半導体膜に変換される。すなわち、下地膜上に半導体膜４としての多結晶半導体膜が成膜された状態となる。本実施の形態では、非晶質半導体膜としてａ−Ｓｉ膜を用いているので、半導体膜４として多結晶シリコン（ｐ−Ｓｉ）膜に変換される。本実施の形態では、レーザー光としてＹＡＧレーザーの第２高調波（発振波長：５３２ｎｍ）を用いたが、ＹＡＧレーザーの第２高調波の代わりにエキシマレーザーを用いることもできる。ここで、窒素を吹きつけながら非晶質半導体膜にレーザー光を照射することにより、結晶粒界部分に発生する隆起高さを抑制することができる。これにより、多結晶化後の表面凹凸が低減し、半導体膜４の表面粗さが十分に小さくなる。本実施の形態では、半導体膜４の結晶表面の平均粗さを３ｎｍ以下とする。

次に、半導体膜４上に、ソースドレイン領域とソースドレイン電極との接続部を形成するために、下部導電膜５を成膜する。下部導電膜５は、Ｃｒ、Ｍｏ、Ｗ、Ｔａやこれらを主成分とする合金膜であればよい。本実施の形態では、Ｍｏ合金膜をおよそ２０ｎｍの膜厚でＤＣマグネトロンを用いたスパッタリング法により成膜する。ここで、下部導電膜５の膜厚を２０ｎｍとしたが、２５ｎｍ以下であればよい。下部導電膜５の膜厚を２５ｎｍ以下とすることにより、この後に行う不純物イオンドーピングの際に、下部導電膜５の下層の半導体膜４にまで不純物イオンが到達する。このため、下部導電膜５と半導体膜４との良好なオーミック性コンタクトが得ることができるという効果を奏する。以上の工程により、図３（ａ）に示す構成となる。

そして、成膜された下部導電膜５上に感光性樹脂であるフォトレジストをスピンコートによって塗布し、塗布したフォトレジストをマスク上から露光・感光し、現像する公知の写真製版工程を行う。これにより、所望の形状にフォトレジストがパターニングされる。このフォトレジストパターン上から下部導電膜５をエッチングして、下部導電膜５を所望の形状にパターン形成する。これにより、後の工程で形成される半導体膜４のソースドレイン領域上に、下部導電膜５がそれぞれ形成される。ここでは、硝酸と燐酸を混合した薬液を用いたウェットエッチング法によりエッチングを行う。以上の工程により、図３（ｂ）に示す構成となる。

次に、下部導電膜５下層の半導体膜４を上記の写真製版工程及びエッチングによって島状にパターン形成する。半導体膜４のエッチングには、ＣＦ_４とＯ_２を混合したガスを用いたドライエッチング法を用いることができる。また、エッチングガスにＯ_２を混合しているため、写真製版工程により形成したフォトレジストのパターン端部を後退させながらエッチングすることが可能となる。従って、半導体膜４は端部にテーパー形状を有する構造とすることができる。以上の工程により、図３（ｃ）に示す構成となる。

また、上記の半導体膜４及びその上に接する下部導電膜５のパターニングには、公知の多階調マスクを用いることができる。これにより、半導体膜４及び下部導電膜５を１回の写真製版工程で形成することが可能である。すなわち、上記のように、フォトレジストを２回形成する必要がなく、１回形成すればよい。多階調マスクには、グレイトーンマスクとハーフトーンマスクがある。このような多階調マスク上からフォトレジストを露光することにより、例えば露光領域、中間露光領域、未露光領域の３段階の露光レベルを実現でき、ハーフ露光が可能となる。そして、多階調マスクを用いることにより、膜厚差を有するフォトレジストが形成できる。

ここで、多階調マスクを用い、１回の写真製版工程によって半導体膜４及び下部導電膜５をパターニングする方法を図５を用いて説明する。図５は、半導体膜４及び下部導電膜５をパターニングする他の方法を示す断面図である。図５（ａ）は、下部導電膜５を成膜した後の断面図であり、図３（ａ）と同一である。

まず、下部導電膜５上にフォトレジスト２０をスピンコートによって塗布し、塗布したフォトレジスト２０を多階調マスク上から露光・感光し、現像する写真製版工程を行う。そして、半導体膜４の形成領域内で下部導電膜５の形成領域以外の領域（領域Ａとする）にフォトレジスト２０を薄く形成し、下部導電膜５の形成領域（領域Ｂとする）にフォトレジスト２０を厚く形成する。換言すると、半導体膜４のチャネル領域４ｃに対応する領域では、フォトレジストを薄く形成し、半導体膜４のソースドレイン領域に対応する領域の一部では、フォトレジストを厚く形成する。また、領域Ａ及び領域Ｂ以外の領域（領域Ｃとする）には、フォトレジストを形成しない。すなわち、半導体膜４の形成領域以外の領域には、フォトレジストを形成しない。これにより、下部導電膜５上に膜厚差を有するフォトレジストが形成される。

ここでのフォトレジストは、半導体膜４のチャネル領域４ｃに対応する領域、及びソースドレイン領域とソースドレイン電極とが接続する領域に対応する領域のフォトレジストを含む。また、上記の半導体膜４や下部導電膜５の形成領域とは、これらが図５（ａ）に示されるように成膜された領域ではなく、後の工程でパターン形成される領域のことである。なお、領域Ａ〜Ｃは、最終的に半導体膜４や下部導電膜５が形成される領域という意味であり、加工に伴うパターンの縮小などが生じる場合は、それらを見込んだ領域が必要なことは言うまでもない。フォトレジスト２０も同様である。

ここでは、フォトレジスト２０としてポジ型レジストを用いる。ポジ型レジストは、光可溶化（分解）するため、露光量が多いほど、現像後に残存するポジ型レジストの膜厚が薄くなる。従って、領域Ａへの露光量（照射光量）が、領域Ｂへの露光量より大きく、領域Ｃへの露光より小さくなるように、多階調マスクによって露光する。このように、露光部位ごとに露光量が調整されるように、透過光量が少なくとも２段階で異なる領域を有する多階調マスクを用いて露光を行う。このような多階調マスクを用いることにより、露光回数を１回で行うことが可能である。

本実施の形態では、上記のように、露光回数を１回として、ポジ型レジストをパターン形成したがこれに限らない。例えば、領域Ａに弱い光量で照射を行う露光工程と、領域Ｃに強い光量で照射を行う露光工程とに分けてもよい。この場合、露光工程が２回必要となるが、透過光量が少なくとも２段階で異なる多階調マスクは不要であり、通常のフォトマスクを用いることが可能となる。また、本実施の形態では、ポジ型レジストを用いたが、ネガ型レジストを用いてもよい。この場合、露光時の露光量の大小関係は逆になる。以上の工程により、図５（ｂ）に示す構成となる。

そして、図５（ｂ）に示すフォトレジスト２０をマスクとして、下部導電膜５をエッチングした後に、半導体膜４をエッチングして下部導電膜５及び半導体膜４を島状にパターニングする。これにより、領域Ｃの下部導電膜５及び半導体膜４が除去され、領域Ａ及び領域Ｂに下部導電膜５及び半導体膜４が形成される。本実施の形態では、下部導電膜５としてＭｏ合金膜を用いたので、ＣＦ_４とＯ_２との混合ガスを用いたドライエッチングを行う。また、エッチングガスにＯ_２を混合しているため、写真製版工程により形成したフォトレジスト２０のパターン端部を後退させながらエッチングすることが可能となる。従って、半導体膜４及び下部導電膜５は端部にテーパー形状を有する構造とすることができる。以上の工程により、図５（ｃ）に示す構成となる。

次に、フォトレジスト膜厚を予め厚く形成した部分、すなわち領域Ｂのみにフォトレジスト２０が残存するまでフォトレジスト２０の膜厚を減じる。具体的には、アッシング処理によって、フォトレジスト膜厚を予め薄く形成した部分、すなわち領域Ａのフォトレジスト２０を除去し、下部導電膜５を露出させる。そして、領域Ｂのフォトレジスト２０のみを残存させる。本実施の形態では、Ｏ_２ガスを用いたアッシング処理により、フォトレジスト２０の膜厚を一様に減じさせる。なお、アッシング時間は予め決めておいてもよいし、下部導電膜５がアッシング時のプラズマに曝されたときに生じる発光現象をモニターして決めてもよい。以上の工程により、図５（ｄ）に示す構成となる。なお、ここでは下部導電膜５と半導体膜４とをエッチングした後に、フォトレジスト２０の膜厚を減じたが、この２つの工程を同時に行ってもよい。すなわち、エッチングされる膜の膜厚やエッチング速度の比率を考慮したエッチングにより、図５（ｂ）で示す状態からいきなり図５（ｄ）で示す状態に移行してもよい。

そして、残したフォトレジスト２０をマスクとして、フォトレジスト２０上から再度下部導電膜５をエッチングする。これにより、領域Ａの不要な下部導電膜５が除去され、領域Ｂのみに下部導電膜５が形成される。ここで、下部導電膜５の下層の半導体膜４をエッチングしないような選択性を有したエッチングが望ましいが、下部導電膜５と半導体膜４との界面に生じる反応層もエッチング除去してもよい。本実施の形態においては、下部導電膜５としてＭｏ合金膜を使用したので燐酸と硝酸を混合した薬液を用いたウェットエッチングにより下部導電膜５をエッチング除去する。以上の工程により、図５（ｅ）に示す構成となる。

そして、残ったフォトレジスト２０を除去して、図３（ｃ）に示すような構成となる。このように、１回の写真製版工程により図３（ｃ）に示すような構成、すなわち下部導電膜５のパターンが半導体膜４のパターン内において所望の位置に配置される構成を得ることができる。換言すれば、下部導電膜５の形成領域は半導体膜４の形成領域の内部である。また、このような構成をとることにより、製造方法においても、下部導電膜５と半導体膜４とを別々にパターニングするよりも写真製版工程を１つ減少させることができ、生産性を向上させることができる。

そして、図３（ｃ）のように、半導体膜４及び下部導電膜５をパターニングした後、ゲート絶縁膜６を基板表面全体を覆うように成膜する。すなわち、半導体膜４及び下部導電膜５上にゲート絶縁膜６を成膜する。ゲート絶縁膜６としては、ＳｉＮ膜、ＳｉＯ_２膜などが用いられる。本実施の形態では、ゲート絶縁膜６としてＳｉＯ_２膜を用い、ＣＶＤ法にて８０〜１００ｎｍの膜厚に成膜する。また、半導体膜４の表面粗さを３ｎｍ以下とし、ゲート電極７と交差するパターンの端部をテーパー形状としている。このため、ゲート絶縁膜６の被覆性が高くなり、初期故障を大幅に低減することが可能となる。

次に、ゲート絶縁膜６上にゲート電極７及びゲート配線１１０を形成するための導電膜を成膜する。導電膜としては、Ｃｒ、Ｍｏ、Ｗ、Ｔａやこれらを主成分とする合金膜を用いることができる。本実施の形態では、ＤＣマグネトロンを用いたスパッタリング法により、Ｍｏを主成分とする合金膜を２００ｎｍ〜４００ｎｍの膜厚に成膜する。次に、成膜した導電膜を公知の写真製版工程及びエッチングによって、所望の形状にパターニングし、ゲート電極７及びゲート配線１１０を形成する。本実施の形態では、導電膜のエッチングは、燐酸と硝酸を混合した薬液を用いたウェットエッチング法により行う。

そして、形成されたゲート電極７をマスクとして、ゲート絶縁膜６を介して半導体膜４に不純物元素を導入する。ここで導入する不純物元素としてリン（Ｐ）、ボロン（Ｂ）を用いることができる。Ｐを導入すればｎ型のＴＦＴ１０８を形成することができ、Ｂを導入すればｐ型のＴＦＴ１０８を形成することができる。また、ゲート電極７の加工をｎ型ＴＦＴ用ゲート電極とｐ型ＴＦＴ用ゲート電極の２回に分けて行えば、ｎ型とｐ型のＴＦＴを同一基板上に作り分けることができる。すなわち、Ｃ／ＭＯＳ構造を形成することができる。ここで、ＰやＢの不純物の導入にはイオンドーピング法を用いて行う。このイオンドーピング法においては、絶縁性基板１の表面と垂直方向からイオンを照射する公知の方法を用いてもよいが、斜め方向からイオンを照射してもよい。

このように、不純物が導入された半導体膜４の領域がソース領域４ａ又はドレイン領域４ｂとなり、ソースドレイン領域に挟まれる領域がチャネル領域４ｃとなる。すなわち、不純物が導入されたソースドレイン領域が形成されると同時に、ゲート電極７によりマスクされ不純物が導入されないチャネル領域４ｃも形成される。また、ソースドレイン領域上には、下部導電膜５が形成されているが、上記のように下部導電膜５の膜厚は２５ｎｍ以下と薄い。従って、下部導電膜５下層の半導体膜４にも不純物が導入され、下部導電膜５と半導体膜４との間にオーミック性コンタクトを得ることができる。以上の工程により、図３（ｄ）に示す構成となる。

次に、層間絶縁膜８を基板表面全体を覆うように成膜する。すなわち、ゲート電極７上に層間絶縁膜８を成膜する。本実施の形態では、層間絶縁膜８をＳｉＯ_２膜及びＳｉＮ膜の積層構造とする。まず、ＳｉＯ_２膜をＣＶＤ法により５００〜７００ｎｍの膜厚に成膜する。さらに、ＳｉＯ_２膜上に、ＳｉＮ膜をＣＶＤ法により３００ｎｍの膜厚に成膜する。そして、窒素雰囲気中で４５０℃に加熱したアニール炉に１時間程度保持する。これは、半導体膜４のソースドレイン領域に導入した不純物元素を活性化させるために行う。

そして、成膜したゲート絶縁膜６及び層間絶縁膜８を公知の写真製版工程、エッチングによって所望の形状にパターニングする。ここでは、半導体膜４のソース領域４ａ、ドレイン領域４ｂ上の下部導電膜５に到達するコンタクトホール９、１０を形成する。つまり、コンタクトホール９、１０では、ゲート絶縁膜６及び層間絶縁膜８が除去され、半導体膜４のソースドレイン領域上に積層した下部導電膜５が露出する。本実施の形態では、コンタクトホール９、１０のエッチングは、ＣＨＦ_３、Ｏ_２とＡｒの混合したガスを用いたドライエッチング法により行う。以上の工程により、図３（ｅ）に示す構成となる。

そして、層間絶縁膜８上に、ソースドレイン電極と画素電極１３とを形成するための透明導電膜２１、及び配線１４を形成するための上部導電膜２２を順次成膜する。これにより、コンタクトホール９、１０では、透明導電膜２１が埋設され、透明導電膜２１と下部導電膜５とが接続する。透明導電膜２１としては、ＩＴＯ、ＩＺＯ、ＩＴＺＯ、ＩｎＯ、ＩＴＳＯ、ＳｎＯを用いることができる。本実施の形態では、透明導電膜２１としてＩＺＯ膜を用い、ＤＣマグネトロンを用いたスパッタリング法により約１００ｎｍの膜厚に成膜する。また、上部導電膜２２としては、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｌやこれらを主成分とする合金膜もしくはこれら積層膜を用いることができる。本実施の形態では、上部導電膜２２をＭｏ膜及びＡｌ膜の積層構造とする。まず、Ｍｏ膜をＤＣマグネトロンを用いたスパッタリング法により１００ｎｍの膜厚に成膜する。さらに、Ｍｏ膜上に、Ａｌ膜をＤＣマグネトロンを用いたスパッタリング法により３００ｎｍの膜厚に成膜する。以上の工程により、図４（ｆ）に示す構成となる。

そして、成膜した上部導電膜２２を公知の写真製版工程、エッチングによって所望の形状にパターニングし、配線１４を形成する。本実施の形態では、上部導電膜２２のエッチングは硝酸と燐酸を混合した薬液を用いたウェットエッチング法により行う。また、配線１４は、ソース配線１１１の機能を有する領域に形成する。すなわち、配線１４は、ソース配線１１１として機能する。以上の工程により、図４（ｇ）に示す構成となる。

次に、透明導電膜２１を公知の写真製版工程、エッチングによって所望の形状にパターニングする。これにより、ソース電極１１、ドレイン電極１２、及びドレイン電極１２から延在する画素電極１３が形成される。本実施の形態では、透明導電膜２１のエッチングはシュウ酸を主成分とする薬液を用いたウェットエッチング法により行う。ソース電極１１は、コンタクトホール９によってソース領域４ａ上の下部導電膜５に接続される。ドレイン電極１２は、コンタクトホール１０によってドレイン領域４ｂ上の下部導電膜５に接続される。このように、ソースドレイン領域と透明導電膜２１、詳細には透明導電性酸化膜がコンタクトする部分には下部導電膜５が形成されている。このため、コンタクトホール９、１０を介して、透明導電性酸化膜を接続した場合でも、半導体膜４が酸化されることはない。これにより、良好なコンタクト抵抗を得ることができるという効果を奏する。以上の工程により、図４（ｈ）に示す構成となる。このようにして、ＴＦＴ基板１００が製造される。

また、上記の透明導電膜２１及びその上に接する上部導電膜２２のパターニングには、公知の多階調マスクを用いることができる。これにより、透明導電膜２１及び上部導電膜２２を１回の写真製版工程でパターニングすることが可能である。ここで、多階調マスクを用い、１回の写真製版工程によって透明導電膜２１及び上部導電膜２２をパターニングする工程を図６及び図７を用いて説明する。図６及び図７は、透明導電膜２１及び上部導電膜２２をパターニングする他の方法を示す断面図である。図６（ａ）は、上部導電膜２２を成膜した後の断面図であり、図４（ｆ）と同一である。

まず、上部導電膜２２上にフォトレジスト２０をスピンコートによって塗布し、塗布したフォトレジスト２０を多階調マスク上から露光・感光し、現像する写真製版工程を行う。そして、透明導電膜２１の形成領域内で上部導電膜２２の形成領域以外の領域（領域Ｄとする）にフォトレジスト２０を薄く形成し、上部導電膜２２の形成領域（領域Ｅとする）にフォトレジスト２０を厚く形成する。また、領域Ｄ及び領域Ｅ以外の領域（領域Ｆとする）には、フォトレジストを形成しない。すなわち、透明導電膜２１の形成領域以外の領域には、フォトレジストを形成しない。これにより、上部導電膜２２上に膜厚差を有するフォトレジストが形成される。

ここでのフォトレジストは、ドレイン電極１２と画素電極１３とに対応する領域、及び配線１４に対応する領域のフォトレジストを含む。また、上記の透明導電膜２１や上部導電膜２２の形成領域とは、これらが図６（ａ）に示されるように成膜された領域ではなく、後の工程でパターン形成される領域のことである。すなわち、透明導電膜２１の形成領域とは、ソース電極１１、ドレイン電極１２、及び画素電極１３が形成される領域のことである。そして、上部導電膜２２の形成領域とは、配線１４が形成される領域のことである。なお、領域Ｄ〜Ｆは、最終的に透明導電膜２１や上部導電膜２２が形成される領域という意味であり、加工に伴うパターンの縮小などが生じる場合は、それらを見込んだ領域が必要なことは言うまでもない。フォトレジスト２０も同様である。

ここでは、フォトレジストとしてポジ型レジストを用いる。従って、領域Ｄへの露光量（照射光量）が、領域Ｅへの露光量より大きく、領域Ｆへの露光より小さくなるように、多階調マスクによって露光する。このように、露光部位ごとに露光量が調整されるように、透過光量が少なくとも２段階で異なる領域を有する多階調マスクを用いて露光を行う。このような多階調マスクを用いることにより、露光回数を１回で行うことが可能である。

本実施の形態では、上記のように、露光回数を１回として、ポジ型レジストを形成したがこれに限らない。例えば、領域Ｄに弱い光量で照射を行う露光工程と、領域Ｆに強い光量で照射を行う露光工程とに分けてもよい。また、本実施の形態では、ポジ型レジストを用いたが、ネガ型レジストを用いてもよい。以上の工程により、図６（ｂ）に示す構成となる。

そして、図６（ｂ）に示すフォトレジスト２０をマスクとして、上部導電膜２２をエッチングした後に、透明導電膜２１をエッチングして上部導電膜２２及び透明導電膜２１を所望の形状にパターニングする。これにより、領域Ｆの上部導電膜２２及び透明導電膜２１が除去され、領域Ｄ及び領域Ｅに上部導電膜２２及び透明導電膜２１が形成される。具体的には、領域Ｄ又は領域Ｅに、ソース電極１１、ドレイン電極１２、画素電極１３、及び配線１４が形成される。以上の工程により、図６（ｃ）に示す構成となる。

次に、フォトレジスト膜厚を予め厚く形成した部分、すなわち領域Ｅのみにフォトレジスト２０が残存するまでフォトレジスト２０の膜厚を減じる。具体的には、アッシング処理によって、フォトレジスト膜厚を予め薄く形成した部分、すなわち領域Ｄのフォトレジスト２０を除去し、上部導電膜２２を露出させる。そして、領域Ｅのフォトレジスト２０のみを残存させる。本実施の形態では、Ｏ_２ガスを用いたアッシング処理により、フォトレジスト２０の膜厚を一様に減じさせる。なお、アッシング時間は予め決めておいてもよいし、上部導電膜２２がアッシング時のプラズマに曝されたときに生じる発光現象をモニターして決めてもよい。以上の工程により、図７（ｄ）に示す構成となる。

そして、残したフォトレジスト２０をマスクとして、フォトレジスト２０上から再度上部導電膜２２をエッチングする。これにより、領域Ｄの不要な上部導電膜２２が除去され、領域Ｅのみに上部導電膜２２、すなわち配線１４が形成された状態となる。本実施の形態においては、上部導電膜２２としてＡｌとＭｏとの積層膜を使用したので燐酸と硝酸を混合した薬液を用いたウェットエッチングにより上部導電膜２２をエッチング除去する。以上の工程により、図７（ｅ）に示す構成となる。

そして、残ったフォトレジスト２０を除去して、図４（ｈ）に示すような構成となる。このように、１回の写真製版工程により図４（ｈ）に示すような構造、すなわち上部導電膜２２のパターンが透明導電膜２１のパターン内において所望の位置に配置される構造を得ることができる。換言すれば、上部導電膜２２の形成領域は透明導電膜２１の形成領域の内部である。また、このような構造をとることにより、製造方法においても、上部導電膜２２と透明導電膜２１とを別々にパターニングするよりも写真製版工程を１つ減少させることができ、生産性を向上させることができる。

これら一連の工程を経ることで、ＴＦＴ基板１００を製造することができる。そして、以上のようにＴＦＴ基板１００を製造することにより、写真製版工程を削減することが可能となる。従来では、ドレイン電極に通じるコンタクトホールのパターニング工程（写真製版工程）、及びドレイン電極と接続される画素電極のパターニング工程が必要であった。一方、本実施の形態では、配線１４のパターニング工程が必要となるが、上記の２工程が不要となる。これは、ソースドレイン電極を画素電極１３と同一の透明導電膜２１を用いて形成し、ドレイン電極１２と画素電極１３とを一体的なパターンとして形成したためである。また、ソース電極１１と配線１４とをコンタクトホールを形成して接続するのではなく、これらを積層構造として接続することにより、パターニング工程数を少なくすることができる。これにより、従来のＬＴＰＳ−ＴＦＴの製造工程では、８工程のパターニング工程数が必要であったが、本実施の形態によればパターニング工程数を７工程に削減することができる。

また、本実施の形態では、半導体膜４と下部導電膜５、及び透明導電膜２１と上部導電膜２２が積層する構成となっている。このため、多階調マスクを用い、これらをパターニングすることにより、パターニング工程数をさらに５工程に削減することができる。このように、本実施の形態によれば、生産性が向上するという効果を奏する。さらに、生産コストを削減することができる。そして、高い製品競争力を有するＴＦＴ基板１００を得ることができる。

なお、本実施の形態では、ＴＦＴの一例として、Ｃ／ＭＯＳ構造のＬＴＰＳ−ＴＦＴについて説明したが、他のＴＦＴ、例えばＣ／ＭＯＳ構造ではない逆スタガ型のａ−Ｓｉ ＴＦＴでも適用可能である。従来のａ−Ｓｉ ＴＦＴの場合、パターニング工程数が５工程であったが、本発明にかかる半導体装置のａ−Ｓｉ ＴＦＴの場合、４工程に削減することができる。さらに、上記と同様、多階調マスクを用いた場合、パターニング工程数を３工程に削減することができる。

実施の形態２．
実施の形態１では、ソース電極１１及びソース配線１１１に相当する領域は、透明導電膜２１と上部導電膜２２との積層構造としたが、本実施の形態では、上部導電膜２２上にさらに絶縁膜を形成する。なお、それ以外の構成、製造方法等は実施の形態１と同様なので、説明を省略する。ここで、本実施の形態にかかるＴＦＴ基板１００の要部の構成について図８を用いて説明する。図８は、ＴＦＴ基板１００の要部の構成を示す断面図である。

図８に示されるように、上部導電膜から形成される配線１４上に、絶縁膜３０が形成される。すなわち、ソース電極１１、配線１４、絶縁膜３０が順次形成されている。また、絶縁膜３０は、ソース電極１１及び配線１４のパターンからはみ出さないように形成される。実施の形態１と同様、配線１４は、例えばソース配線１１１として機能する。このため、配線１４上に絶縁膜３０を形成することにより、配線１４からの電位が液晶層に及ぼす影響を抑制することができる。すなわち、ソース配線電位による液晶配向の変化を抑制することができる。このため、表示特性に優れた表示装置を得ることができる。

次に、本実施の形態にかかるＴＦＴ基板１００の製造方法について説明する。まず、実施の形態１と同様、層間絶縁膜８を覆うように、透明導電膜２１、及び上部導電膜２２を順次成膜する。これにより、図４（ｆ）に示される構成となる。本実施の形態では、上部導電膜２２上に、さらに絶縁膜３０を成膜する。すなわち、層間絶縁膜８上では、透明導電膜２１、上部導電膜２２、絶縁膜３０の３層構造となっている。絶縁膜３０としては、ＳｉＮ膜、又はＳｉＯ_２膜等のＳｉＯ_Ｘ膜を用いることができる。本実施の形態では、絶縁膜３０としてＳｉＮ膜を用い、ＣＶＤ法にて約１００ｎｍの膜厚に成膜する。

次に、成膜された絶縁膜３０上に、フォトレジストを所望の形状にパターニングする。その後、フォトレジスト上から絶縁膜３０及び上部導電膜２２を順次エッチングする。本実施の形態では、絶縁膜３０のエッチングは、ＣＦ_４とＯ_２とを混合したドライエッチング法により行う。また、実施の形態１と同様、上部導電膜２２は、ＡｌとＭｏとの積層膜とする。上部導電膜２２のエッチングは、硝酸と燐酸を混合した薬液を用いたウェットエッチング法により行う。そして、透明導電膜２１を公知の写真製版工程、エッチングによって所望の形状にパターニングする。これにより、ソース電極１１、ドレイン電極１２、画素電極１３、配線１４、絶縁膜３０が形成される。ここでは、絶縁膜３０及び上部導電膜２２をパターニングした後、透明導電膜２１をパターニングしたが、実施の形態１と同様、１回の写真製版工程によって形成してもよい。以上のように、ＴＦＴ基板１００が製造される。

本実施の形態のように、上記のＴＦＴ基板１００においても、実施の形態１と同様の効果を奏することができる。また、本実施の形態では、実施の形態１におけるＴＦＴ基板１００に絶縁膜３０を追加した構成としたが、パターニング工程数は、実施の形態１と同様となる。これは、絶縁膜３０及び上部導電膜２２を積層させ、これらを略同一形状にパターニングしたためである。

実施の形態３．
実施の形態１では、ソース電極１１及びソース配線１１１に相当する領域は透明導電膜２１と上部導電膜２２との積層構造とし、ドレイン電極１２及び画素電極１３に相当する領域では透明導電膜２１のみとした。これに対して、本実施の形態では、ドレイン電極１２及び画素電極１３に相当する領域も、透明導電膜２１と上部導電膜２２との積層構造とする。すなわち、ソース電極１１の上のみでなく、ドレイン電極１２や画素電極１３の上にも上部導電膜２２からなる上部電極３１を形成する。なお、それ以外の構成、製造方法等は実施の形態１と同様なので、説明を省略する。ここで、本実施の形態にかかるＴＦＴ基板１００の要部の構成について図９を用いて説明する。図９は、ＴＦＴ基板１００の要部の構成を示す断面図である。

図９に示されるように、ドレイン電極１２及び画素電極１３の上の一部に上部電極３１を形成する。また、上部電極３１は、ドレイン電極１２及び画素電極１３のパターンからはみ出さないように形成される。上部電極３１は、ドレイン電極１２及び画素電極１３の上のいずれか一方のみに形成してもよいし、ドレイン電極１２及び画素電極１３の上の略全面に形成してもよい。本実施の形態の場合、画素電極１３上の上部電極３１が反射板として機能する。すなわち、画素電極１３及びその上に形成された上部電極３１が画素電極として機能する。このような構成を液晶表示装置に用いることにより、所謂半透過型や反射型の液晶表示装置となる。従って、外光が強い場合においても視認性が得られ、表示特性に優れた半導体装置を得ることができる。

次に、本実施の形態にかかるＴＦＴ基板１００の製造方法について説明する。まず、実施の形態１と同様、層間絶縁膜８を覆うように、透明導電膜２１、及び上部導電膜２２を順次成膜する。これにより、図４（ｆ）に示される構成となる。次に、成膜された上部導電膜２２上に、フォトレジストを所望の形状にパターニングする。本実施の形態では、ソース電極１１上のみならず、ドレイン電極１２や画素電極１３の上にもフォトレジストをパターニングする。そして、フォトレジスト上から上部導電膜２２をエッチングする。これにより、上部導電膜２２がパターニングされ、配線１４及び上部電極３１が形成される。そして、透明導電膜２１を公知の写真製版工程、エッチングによって所望の形状にパターニングする。これにより、ソース電極１１、ドレイン電極１２、画素電極１３、配線１４、及び上部電極３１が形成される。ここでは、上部導電膜２２をパターニングした後、透明導電膜２１をパターニングしたが、実施の形態１と同様、１回の写真製版工程によって形成してもよい。以上のように、ＴＦＴ基板１００が製造される。

本実施の形態のように、上記のＴＦＴ基板１００においても、実施の形態１と同様の効果を奏することができる。また、本実施の形態では、実施の形態１におけるＴＦＴ基板１００に上部電極３１を追加した構成としたが、上部導電膜２２のパターン形状を変更しただけなので、パターニング工程数は、実施の形態１と同様となる。

なお、実施の形態２と本実施の形態とを組み合わせてもよい。すなわち、絶縁膜３０及び上部電極３１を両方形成してもよい。この場合でも、パターニング工程数は、実施の形態１と同様となり、生産性が向上する。

実施の形態にかかるＴＦＴ基板の構成を示す正面図である。 実施の形態１にかかるＴＦＴ基板の要部の構成を示す断面図である。 実施の形態１にかかるＴＦＴ基板の製造方法を示す断面図である。 実施の形態１にかかるＴＦＴ基板の製造方法を示す断面図である。 実施の形態１にかかる半導体膜及び下部導電膜をパターニングする他の方法を示す断面図である。 実施の形態１にかかる透明導電膜及び上部導電膜をパターニングする他の方法を示す断面図である。 実施の形態１にかかる透明導電膜及び上部導電膜をパターニングする他の方法を示す断面図である。 実施の形態２にかかるＴＦＴ基板の要部の構成を示す断面図である。 実施の形態３にかかるＴＦＴ基板の要部の構成を示す断面図である。

符号の説明

１ 絶縁性基板、２ ＳｉＮ膜、３ ＳｉＯ_２膜、４ 半導体膜、４ａ ソース領域、
４ｂ ドレイン領域、４ｃ チャネル領域、５ 下部導電膜、６ ゲート絶縁膜、
７ ゲート電極、８ 層間絶縁膜、９ コンタクトホール、１０ コンタクトホール、
１１ ソース電極、１２ ドレイン電極、１３ 画素電極、１４ 配線、
２０ フォトレジスト、２１ 透明導電膜、２２ 上部導電膜、
３０ 絶縁膜、３１ 上部電極、
１００ ＴＦＴ基板、１０１ 表示領域、１０２ 額縁領域、
１０３ 走査信号駆動回路、１０４ 表示信号駆動回路、１０５ 画素、
１０６ 外部配線、１０７ 外部配線、１０８ ＴＦＴ、１０９ 保持容量、
１１０ ゲート配線、１１１ ソース配線

Claims (7)

1. ソース領域及びドレイン領域を有する半導体膜と、
   前記ソース領域に電気的に接続され、透明導電膜によって前記ソース領域上に形成されるソース電極と、
   前記ドレイン領域に電気的に接続され、前記透明導電膜によって前記ドレイン領域上に形成されるドレイン電極と、
   前記ドレイン電極から延在し、前記半導体膜からはみ出すように形成される延在電極と、
   前記ソース電極に電気的に接続され、前記ソース電極上において、前記ソース電極からはみ出さないように、上部導電膜によって形成された配線とを有し、
   前記配線上に形成される絶縁膜をさらに有し、当該絶縁膜は、前記ソース電極及び前記配線のパターンからはみ出さないように形成されているＴＦＴ基板。
2. 前記絶縁膜は、ＳｉＮ膜又はＳｉＯ_Ｘ膜からなる請求項１に記載のＴＦＴ基板。
3. 前記ドレイン電極又は／及び前記延在電極上に、前記上部導電膜によって形成された上部電極をさらに有する請求項１又は２に記載のＴＦＴ基板。
4. 前記延在電極、又は前記延在電極と前記上部電極との積層体が画素電極として機能する請求項１乃至３のいずれか１項に記載のＴＦＴ基板。
5. 前記配線が表示信号を伝送する配線として機能する請求項１乃至４のいずれか１項に記載のＴＦＴ基板。
6. 前記透明導電膜は、ＩＴＯ、ＩＺＯ、ＩＴＺＯ、ＩｎＯ、ＩＴＳＯ、又はＳｎＯからなる請求項１乃至５のいずれか１項に記載のＴＦＴ基板。
7. 前記上部導電膜は、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｌやこれらを主成分とする合金膜もしくはこれら積層膜からなる請求項１乃至６のいずれか１項に記載のＴＦＴ基板。

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