JP5229288B2 - 半導体装置およびその制御方法 - Google Patents

Description

本発明は、トレンチゲート構造の縦型ＭＯＳＦＥＴが備えられる半導体装置およびその制御方法に関するものである。

従来、モータなどの電気誘導負荷を駆動するためのインバータに用いる半導体スイッチング素子として、ＩＧＢＴとフリーホイールダイオード（以下、ＦＷＤという）とを別チップに形成し、これらを並列的に接続した構造のシステムが採用されていた。そして、このシステムの更なる小型化を目的として、ＩＧＢＴを縦型ＭＯＳＦＥＴに置き換え、縦型ＭＯＳＦＥＴに内蔵されるボディダイオードをＦＷＤとして機能させることが行われている。

ところが、このように縦型ＭＯＳＦＥＴとＦＷＤとが１チップ化された構造の場合、ＦＷＤのリカバリ損失を低減するために少数キャリア寿命を制御するなどして意図的に注入効率が低くなるようにするが、逆に還流動作時のオン電圧が高くなり、還流損失が増大してしまうことから、リカバリ損失の低減と還流損失の低減の両立が難しいという問題がある。

このため、特許文献１において、半導体スイッチング素子が形成されるチップに対して、注入効率の低いダイオード領域に深さの深いトレンチゲートを形成しておき、還流動作時にトレンチゲートに負バイアスを印加することで、近接領域に蓄積層を形成して注入効率を上げ、オン電圧が低減されるようにする技術が開示されている。

特開２００９−１７０６７０号公報

しかしながら、上記特許文献１に示すようにダイオード領域に深さの深いトレンチゲートを形成する構造では、半導体スイッチング素子を構成するためのトレンチゲートと深さが異なるダイオード領域用のトレンチゲートを形成しなければならない。このため、深さが異なるトレンチゲートを形成するための工程が必要になり、製造工程の増加および製造コストの増大を招くことになる。

本発明は上記点に鑑みて、異なる深さのトレンチゲートを必要としなくても、還流損失を低減できる構造の半導体装置およびその制御方法を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、ゲート電極（８）への印加電圧を制御することでトレンチ（６）の側面に位置するベース領域（３）の表面部に反転層を形成し、第１導電型不純物領域（４）およびドリフト層（２）を介して、表面電極（９）および裏面電極（１２）の間に電流を流す反転型の縦型半導体スイッチング素子と、ベース領域（３）とドリフト層（２）との間に形成されるＰＮ接合にてダイオード動作を行わせるＦＷＤとが１チップ化された半導体装置であって、ベース領域（３）よりも深い位置に形成された第２導電型不純物層（３ａ、３０）を備え、ゲート電極（８）は、トレンチ（６）のうちベース領域（３）よりも深く、かつ、ドリフト層（２）に達する第１トレンチ（６ａ）に配置された、縦型ＭＯＳＦＥＴを駆動するための駆動用ゲート電極（８ａ）と、トレンチ（６）のうち、第１トレンチ（６ａ）と同じ深さで形成されると共に第２導電型不純物層（３ａ、３０）の形成位置に形成され、かつ、前記第２導電型不純物層（３ａ、３０）よりも浅い第２トレンチ（６ｂ）に配置され、ＦＷＤが形成された位置においてベース領域（３）に反転層を形成するためのダイオード用ゲート電極（８ｂ）と、を備え、駆動用ゲート電極（８ａ）とダイオード用ゲート電極（８ｂ）はそれぞれ独立して電圧印加がなされる構成とされていることを特徴としている。

このように、同じ深さの第１、第２トレンチ（６ａ、６ｂ）を用いて縦型半導体スイッチング素子を駆動するための駆動用ゲート電極（８ａ）とＦＷＤ側に反転層を形成するためのダイオード用ゲート電極（８ｂ）を形成するようにしている。そして、ダイオード用ゲート電極（８ｂ）については、第２導電型不純物層（３ａ、３０）が形成されている領域に形成されるようにし、ダイオード用ゲート電極（８ｂ）が配置される第２トレンチ（６ｂ）がドリフト層（２）まで達しない構造とされるようにしている。このような構造の半導体装置を用いれば、キャリアの注入効率を低下させられる。したがって、異なる深さのトレンチゲートを必要としなくても、還流損失の低減とリカバリ損失の低減とを両立させることが可能となる。

例えば、請求項２に記載したように、第２導電型不純物層として、ベース領域（３）の下方まで形成された第２導電型のボディ層（３ａ）を適用することができる。

また、請求項３に記載したように、駆動用ゲート電極（８ａ）とダイオード用ゲート電極（８ｂ）は、同方向を長手方向として所定の形成割合でストライプ状に配置されるようにすることができる。この場合の駆動用ゲート電極（８ａ）とダイオード用ゲート電極（８ｂ）の形成割合については任意に設定できる。

請求項４に記載の発明では、駆動用ゲート電極（８ａ）に接続される駆動用ゲート配線（１０ａ）と、ダイオード用ゲート電極（８ｂ）に接続されるダイオード用ゲート配線（１０ｂ）とが備えられ、駆動用ゲート配線（１０ａ）は、駆動用ゲート電極（８ａ）のうち長手方向の一端から引き出されており、ダイオード用ゲート配線（１０ｂ）は、ダイオード用ゲート電極（８ｂ）のうち長手方向の他端から引き出されていることを特徴としている。

このようにすれば、縦型半導体スイッチング素子やＦＷＤが備えられたセル領域の外周において、駆動用ゲート配線（１０ａ）とダイオード用ゲート配線（１０ｂ）の両方を重ねて配置するレイアウトにしなくて良くなり、配線レイアウトを容易にすることが可能となる。

請求項５に記載の発明では、駆動用ゲート電極（８ａ）への電圧印加によって反転層を形成するときの閾値に比べて、ダイオード用ゲート電極（８ｂ）への電圧印加によって反転層を形成するときの閾値の方が低く設定されていることを特徴としている。

このようにすれば、ダイオード用ゲート電極（８ｂ）の近傍により多くの反転層を形成し易くできるため、キャリア引抜きが容易に行えるようにできる。また、各ゲート電極（８）に対して電圧を印加するためのゲート駆動回路側に関しても、ダイオード用ゲート電極（８ｂ）への印加電圧を小さく出来ることから、回路負担を低減することが可能となる。

このような半導体装置に備えられる縦型半導体スイッチング素子としては、請求項６に記載したように、第１導電型不純物領域（４）をソース領域、表面電極（９）をソース電極、裏面電極（１２）をドレイン電極とする縦型ＭＯＳＦＥＴを挙げることができる。また、請求項７に記載したように、ドリフト層（２）のうち第１導電型半導体層（４２）が形成された面に第２導電型半導体層（４１）を形成し、第１導電型不純物領域（４）をエミッタ領域、第１導電型半導体層（４２）をカソード領域、第２導電型半導体層（４１）をコレクタ領域、表面電極（９）をエミッタ電極、裏面電極（１２）をコレクタ電極とする縦型ＩＧＢＴとすることもできる。

これら請求項１ないし７に記載された半導体装置の制御方法としては、例えば、請求項８に記載したように、請求項１ないし７のいずれか１つに記載の半導体装置を２つ直列接続させると共に、２つの半導体装置の接続点に誘導負荷（２０）を接続し、ハイサイド側に配置される半導体装置に備えられた縦型半導体スイッチング素子がオフ状態、かつ、ローサイド側に配置される半導体装置に備えられたフリーホイールダイオードがダイオード動作状態より、ハイサイド側に配置される半導体装置に備えられた縦型半導体スイッチング素子がオン状態、かつ、ローサイド側に配置される半導体装置に備えられたフリーホイールダイオードがオフ動作状態に切り替えられる際に、ハイサイド側の半導体装置に備えられた縦型半導体スイッチング素子をオフ状態からオン状態に切り替える前に、ローサイド側の半導体装置に備えられたダイオード用ゲート電極（８ｂ）に対してゲート電圧を印加することにより、ダイオード用ゲート電極（８ｂ）が配置される第２トレンチ（６ｂ）の側面に位置するベース領域（３）に対して反転層を形成することで、請求項１に記載の効果を得ることができる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態にかかる半導体装置１００の断面図である。 図１に示す半導体装置１００の上面レイアウト図である。 図１に示す半導体装置１００の配線引き出し構造のイメージ図である。 図１に示す半導体装置１００が適用されるインバータ回路の一例を示した回路図である。 インバータ回路中での半導体装置１００の動作を示したタイミングチャートである。 インバータ回路の動作説明図とその際の半導体装置１００内の状態を示した断面図である。 本発明の第２実施形態にかかる縦型ＭＯＳＦＥＴおよびＦＷＤを形成した半導体装置の断面図である。 本発明の第３実施形態にかかる縦型ＭＯＳＦＥＴおよびＦＷＤを形成した半導体装置の断面図である。 本発明の第４実施形態にかかる縦型ＩＧＢＴおよびＦＷＤを形成した半導体装置の断面図である。 他の実施形態で説明する半導体装置１００の上面レイアウトの例を示した図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
本発明の第１実施形態について説明する。本実施形態では、セル領域にｎチャネルタイプの縦型ＭＯＳＦＥＴとＦＷＤを形成した半導体装置１００について説明する。図１は、本実施形態にかかる半導体装置１００の断面図である。図２は、図１に示す半導体装置１００の上面レイアウト図である。以下、これらの図に基づいて本実施形態の半導体装置１００の構造について説明する。

図１に示す半導体装置１００は、図２に示すように縦型ＭＯＳＦＥＴおよびＦＷＤが形成されたセル領域Ｒ１と、セル領域Ｒ１を囲む外周耐圧構造が形成された外周領域Ｒ２を備えた構造とされているが、図１ではセル領域Ｒ１についてのみ示してある。半導体装置１００のうち、セル領域Ｒ１以外の構造については従来と同様であるため、ここではセル領域Ｒ１についてのみ説明する。

半導体装置１００は、不純物濃度が高濃度とされたシリコン等の半導体材料によって構成されたｎ⁺型基板（第１導電型半導体層）１を用いて形成されている。ｎ⁺型基板１の表面上には、ｎ⁺型基板１よりも不純物濃度が低濃度とされたｎ^-型ドリフト層２と、比較的不純物濃度が低く設定されたｐ型ベース領域３とが順に形成されている。さらに、ｎ^-型ドリフト層２には、ｐ型ベース領域３の下方位置まで至るｐ型ボディ層３ａが等間隔に形成されている。このｐ型ボディ層３ａは、ＦＷＤを構成するボディダイオードのアノードを構成するためのものであり、一方向、具体的には図１の紙面垂直方向を長手方向として延設されている。

また、ｐ型ベース領域３の表層部には、ｎ^-型ドリフト層２よりも不純物濃度が高濃度とされたソース領域に相当するｎ⁺型不純物領域（第１導電型不純物領域）４が備えられていると共に、ｐ型ベース領域３よりも不純物濃度が高濃度とされたｐ⁺型コンタクト領域５が形成されている。そして、基板表面側から同じ深さとされた複数のトレンチ６が形成されており、このトレンチ６の内壁面を覆うようにゲート絶縁膜７が形成されていると共に、このゲート絶縁膜７の表面にドープトＰｏｌｙ−Ｓｉによって構成されたゲート電極８が備えられている。これらトレンチ６、ゲート絶縁膜７およびゲート電極８によって構成されるトレンチゲート構造は、例えば図２に示すようにトレンチ６を複数本同方向に並べて形成したストライプ状のレイアウトとされている。

ここで、ゲート電極８は、二種類設けられており、一方は縦型ＭＯＳＦＥＴの駆動用ゲート電極８ａとされ、他方はダイオード用ゲート電極８ｂとされている。

駆動用ゲート電極８ａは、ｐ型ボディ層３ａが形成されていない領域に形成されており、駆動用ゲート電極８ａが配置されるトレンチ（第１トレンチ）６ａは、基板表面側からｎ⁺型不純物領域４およびｐ型ベース領域３を貫通してｎ^-型ドリフト層２まで達する構造とされている。このため、駆動用ゲート電極８ａに対してゲート電圧を印加すると、ゲート電極８ａの側面に位置するｐ型ベース領域３に反転層が形成され、その反転層をチャネルとしてｎ⁺型不純物領域４とｎ^-型ドリフト層２とを導通させることが可能となっている。

ダイオード用ゲート電極８ｂは、ｐ型ボディ層３ａが形成されている領域に形成されており、ダイオード用ゲート電極８ｂが配置されるトレンチ（第２トレンチ）６ｂは、ｐ型ボディ層３ａよりも浅く、ｐ型ボディ層３ａ内に底部が位置することでｎ^-型ドリフト層２まで達しない構造とされている。このため、ダイオード用ゲート電極８ｂに対してゲート電圧を印加すると、ゲート電極８ｂの側面に位置するｐ型ベース領域３に反転層が形成されるものの、ｎ⁺型不純物領域４とｎ^-型ドリフト層２とは導通しないようになっている。

駆動用ゲート電極８ａとダイオード用ゲート電極８ｂは、それぞれ独立して電圧印加が行われる。これら駆動用ゲート電極８ａとダイオード用ゲート電極８ｂの形成割合については任意であるが、本実施形態では、駆動用ゲート電極８ａとダイオード用ゲート電極８ｂを交互に順番にレイアウトすることで、形成割合を１：１としている。

また、ゲート電極８を覆うように酸化膜などで構成された層間絶縁膜（図示せず）が形成され、この層間絶縁膜の上にソース電極に相当する表面電極９に加えて、駆動用ゲート配線１０ａおよびダイオード用ゲート配線１０ｂが形成されている。そして、層間絶縁膜により、表面電極９や駆動用ゲート配線１０ａおよびダイオード用ゲート配線１０ｂが絶縁されつつ、それぞれが縦型ＭＯＳＦＥＴの所望部位と電気的に接続されている。具体的には、表面電極９は、層間絶縁膜に形成されたコンタクトホールを通じてｎ⁺型不純物領域４およびｐ⁺型コンタクト領域５に電気的に接続されている。また、駆動用ゲート配線１０ａおよびダイオード用ゲート配線１０ｂも、層間絶縁膜に形成されたコンタクトホールを通じて、それぞれ、駆動用ゲート電極８ａやダイオード用ゲート電極８ｂに電気的に接続されている。

なお、セル領域Ｒ１のほぼ全域が表面電極９とされ、駆動用ゲート配線１０ａやダイオード用ゲート配線１０ｂは、表面電極９を避けるようにレイアウトされる。例えば、駆動用ゲート配線１０ａとダイオード用ゲート配線１０ｂは、セル領域Ｒ１の周囲を引き回され、図２に示すように、紙面右上のコーナー部に配置された駆動用ゲートパッド１１ａとダイオード用ゲートパッド１１ｂに対してそれぞれ電気的に接続される。

この場合、例えば図３に示す配線引き出し構造のイメージ図の構造にすると配線レイアウトが容易になる。すなわち、駆動用ゲート配線１０ａについては各駆動用ゲート電極８ａの長手方向の一端側に接続されるようにして駆動用ゲートパッド１１ａに引き回されるようにする。また、ダイオード用ゲート配線１０ｂについては各ダイオード用ゲート電極８ｂの長手方向の他端側に接続されるようにしてダイオード用ゲートパッド１１ｂに引き回されるようにする。つまり、各配線１０ａ、１０ｂがチップ上において異なる方向で引き出されるようにしている。このようにすれば、セル領域Ｒ１の外周において、駆動用ゲート配線１０ａとダイオード用ゲート配線１０ｂの両方を重ねて配置するレイアウトにしなくて良くなり、配線レイアウトを容易にすることが可能となる。

さらに、ｎ⁺型基板１のうちｎ^-型ドリフト層２とは反対側の面にドレイン電極に相当する裏面電極１２が形成されている。図１では２セルの縦型ＭＯＳＦＥＴの間に１セルのＦＷＤが備えられた部分しか図示していないが、このような縦型ＭＯＳＦＥＴおよびＦＷＤが複数セル交互に並べられることにより図２のレイアウトのセル領域Ｒ１が構成されている。

このような構造により、トレンチ６の側面に位置するｐ型ベース領域３に反転層を形成することでｎ⁺型不純物領域４とｎ^-型ドリフト層２およびｎ⁺型基板１を通じてソース−ドレイン間に電流を流す縦型ＭＯＳＦＥＴと、アノードを構成するｐ型ボディ領域３ａとカソードを構成するｎ^-型ドリフト層２との間に形成されるＰＮ接合を利用したＦＷＤとを備えた半導体装置１００が構成されている。

続いて、上記のように構成された縦型ＭＯＳＦＥＴおよびＦＷＤを備えた半導体装置１００の動作について説明する。

まず、上記構成の半導体装置１００に備えられる縦型ＭＯＳＦＥＴおよびＦＷＤの基本動作について説明する。

（１）表面電極９を接地すると共に裏面電極１２に正の電圧を印加すると、ｐ型ボディ領域３ａとｎ^-型ドリフト層２との間に形成されるＰＮ接合は、逆電圧状態となる。このため、各ゲート電極８ａ、８ｂに電圧を印加せずにオフしている状態のときには、上記ＰＮ接合に空乏層が形成され、ソース−ドレイン間の電流は遮断される。

（２）次に、縦型ＭＯＳＦＥＴをオンする際には、表面電極９を接地すると共に裏面電極１２に正の電圧を印加した状態で、駆動用ゲート電極８ａに正の電圧を印加することでオンの状態にする。これにより、駆動用ゲート電極８ａの周辺において、ｐ型ベース領域３のうちトレンチ６に接している部分に反転層が形成され、それをチャネルとしてソース−ドレイン間に電流が流れる。

（３）ＦＷＤをダイオード動作させる際には、表面電極９に正の電圧を印加すると共に裏面電極１２を接地し、かつ、各ゲート電極８ａ、８ｂへの電圧印加を止めてオフの状態にする。これにより、ｐ型ベース領域３に反転層が形成されなくなるため、ソース−ドレイン間に形成されたＦＷＤがダイオード動作を行う。

このように、本実施形態のように構成される半導体装置では、縦型ＭＯＳＦＥＴをオンオフ状態に切り替えたり、ＦＷＤをダイオード動作させたりすることが可能となる。そして、このような構造の半導体装置を用いることにより、還流損失の低減とリカバリ損失の低減とを両立させるための制御を行う。

この制御方法について、本実施形態の半導体装置１００が適用される回路例を用いて説明する。図４は、本実施形態の半導体装置１００が適用されるインバータ回路の一例を示した回路図である。図５は、インバータ回路中での半導体装置１００の動作を示したタイミングチャートである。図６は、インバータ回路の動作説明図とその際の半導体装置１００内の状態を示した断面図であり、図５中の状態（１）〜（４）と対応している。

本実施形態のように構成された半導体装置１００は、例えば図４に示すように二つ直列接続され、誘導負荷２０を駆動するためのハーフブリッジ回路に用いられる。そして、二つの半導体装置１００それぞれに備えられた縦型ＭＯＳＦＥＴのオンオフを切替えることにより、直流電源２１から誘導負荷２０に対して供給される電流の方向が切替えられるようにすることで誘導負荷２０を駆動する。以下の説明では、ハーフブリッジ回路を構成する二つの半導体装置１００のうちハイサイド側のものに備えられた縦型ＭＯＳＦＥＴをＭＯＳ１、ＦＷＤをＦＷＤ１、ローサイド側のものに備えられた縦型ＭＯＳＦＥＴをＭＯＳ２、ＦＷＤをＦＷＤ２と呼び、ＭＯＳ１がオンされている状態からオフに切替えられ、再びオン状態に切り替えられるときの制御方法を例に挙げて述べる。なお、図６中の半導体装置１００内の状態は、ローサイド側の半導体装置１００について図示してある。

まず、図５中の状態（１）として、ＭＯＳ１の駆動用ゲート電極８ａに対して正の電圧（＋Ｖ１）を印加し、ＭＯＳ２の駆動用ゲート電極８ａおよび各ＦＷＤ１、ＦＷＤ２のダイオード用ゲート電極８ｂにはゲート電圧を印加しない状態とする。このときには、ＭＯＳ１がオンとなり、電源２１からの供給に基づいて図６の矢印で示した経路で誘導負荷２０に対して電流が流される。そして、ＭＯＳ２のｐ型ボディ領域３ａとｎ^-型ドリフト層２との間に形成されるＰＮ接合は、逆電圧状態となるため、図６中に示したように上記ＰＮ接合に空乏層が形成され、ソース−ドレイン間の電流は遮断される。

次に、図５中の状態（２）として、ＭＯＳ１の駆動用ゲート電極８ａに対する正の電圧の印加を停止してＭＯＳ１をオフにする。このとき、誘導負荷２０にはその前に流れていた電流を流し続けようとするため、図６中の矢印で示した経路、つまりＦＷＤ２を通過する経路で誘導電流が流れる。このため、誘導電流が流れることによる誘導負荷２０の両端の電位差に基づいてＦＷＤ２がオンし、ローサイド側の半導体装置１００内には、キャリア注入によるダイオード動作が行われ、電子と正孔が存在した状態となる。

このため、図５中の状態（３）として、ＭＯＳ１をオフしてから所定時間経過後、かつ、この後の図５中の状態（４）として再びＭＯＳ１がオンされる直前に、ＭＯＳ１、ＭＯＳ２をオフしたまま、ＦＷＤ２のダイオード用ゲート電極８ｂに対して正の電圧（＋Ｖ２）を印加する。すると、ＦＷＤ２のダイオード用ゲート電極８ｂの周辺にｐ型ベース領域３内の電子が引き寄せられ、トレンチ６の側面のうちダイオード用ゲート電極８ｂと対応する場所に反転層が形成される。このため、反転層を通じて電子が表面電極９に引き抜かれる。また、ホールも電子と再結合して容易に消滅させることができる。したがって、ＦＷＤ２へのキャリアの注入効率が低下し、リカバリ時の損失を低減することが可能となる。

以上説明したように、本実施形態の半導体装置１００は、同じ深さのトレンチ６を用いて縦型ＭＯＳＦＥＴを駆動するための駆動用ゲート電極８ａとＦＷＤ側に反転層を形成するためのダイオード用ゲート電極８ｂを形成するようにしている。そして、ダイオード用ゲート電極８ｂについては、ｐ型ボディ層３ａが形成されている領域に形成されるようにし、ダイオード用ゲート電極８ｂが配置されるトレンチ６ｂがｎ^-型ドリフト層２まで達しない構造とされるようにしている。

このような構造の半導体装置１００を用いて、ＭＯＳ１がオフしてから再びオンに切替えられる直前に、ダイオード用ゲート電極８ｂに正の電圧を印加して反転層を形成することにより、キャリアの注入効率を低下させられる。したがって、異なる深さのトレンチゲートを必要としなくても、還流損失の低減とリカバリ損失の低減とを両立させることが可能となる。

また、このような構造の半導体装置１００は、基本的には従来の一般的な縦型ＭＯＳＦＥＴとＦＷＤとを１チップ化した半導体装置と同様の製造方法によって製造できるが、トレンチ６ａ、６ｂを同じ深さにしているため、これらを同一工程で形成できる。このため、半導体装置１００の製造工程の簡略化を図ることも可能となる。

なお、ここでは、ＭＯＳ１の駆動用ゲート電極８ａに印加する電圧を＋Ｖ１、ＦＷＤ２のダイオード用ゲート電極８ｂに印加する電圧を＋Ｖ２として説明したが、これらＶ１、Ｖ２は同じ電圧であっても縦型ＭＯＳＦＥＴやＦＷＤの性能に応じた異なる電圧であっても構わない。また、図５に示したように、ＭＯＳ１を再びオンする期間とＦＷＤ２をオフする期間をオーバーラップさせているが、これについては必要に応じて設ければよく、オーバーラップしていなくても良い。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対してスーパージャンクション構造を適用したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図７は、本実施形態にかかる縦型ＭＯＳＦＥＴおよびＦＷＤを形成した半導体装置の断面図である。この図に示されるように、ｎ^-型ドリフト層２に対してｐ型カラム３０を形成し、ｎ^-型ドリフト層２のうちｐ型カラム３０によって挟まれた部分のｎ型カラム３１とｐ型カラム３０によるスーパージャンクション構造が構成されている。ｐ型カラム３０およびｎ型カラム３１は、紙面垂直方向を長手方向として延設され、交互に並べらることでストライプ状とされている。ｐ型カラム３０の形成位置は、ｐ型ボディ層３ａと一致させられている。

このように、半導体装置１００に対してスーパージャンクション構造を採用することもできる。このようなスーパージャンクション構造を採用することにより、所望の耐圧を得つつ、よりオン抵抗を低減することが可能となる。

なお、本実施形態で説明したようなスーパージャンクション構造を採用する場合、ダイオード用ゲート電極８ｂの下方にｐ型カラム３０が形成されていれば、ダイオード用ゲート電極８ｂがｎ^-型ドリフト層２に接しない構造とすることができる。このため、スーパージャンクション構造を採用する場合には、ｐ型ボディ層３ａを無くしたとしても、ダイオード用ゲート電極８ｂに正の電圧を印加して反転層を形成することにより、キャリアの注入効率を低下させられる。したがって、上記各実施形態と同様、異なる深さのトレンチゲートを必要としなくても、還流損失の低減とリカバリ損失の低減とを両立させることが可能となる。

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態の半導体装置１００も、第１実施形態に対してスーパージャンクション構造を適用したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図８は、本実施形態にかかる縦型ＭＯＳＦＥＴおよびＦＷＤを形成した半導体装置１００の断面図である。この図に示されるように、本実施形態も、ｎ型カラム３１とｐ型カラム３０によるスーパージャンクション構造を備えた構造とされている。ただし、ｐ型カラム３１の形成位置をｐ型ボディ層３ａの形成位置と一致させず、ｐ型ボディ層３ａと形成位置が一致させられたゲート電極８の両隣のゲート電極８の形成位置と一致させるようにしている。

このような構造の半導体装置１００の場合、ゲート電極８のうちｐ型ボディ層３ａやｐ型カラム３０と形成位置が一致させられているものがダイオード用ゲート電極８となり、ｐ型ボディ層３ａやｐ型カラム３０が形成されていない位置に形成されたものが駆動用ゲート電極８ａとなる。そして、半導体装置１００のうち、ダイオード用ゲート電極８ｂが形成された部分がＦＷＤとして機能し、駆動用ゲート電極８ａが形成された部分が縦型ＭＯＳＦＥＴとして機能させられる。

このように、ダイオード用ゲート電極８ｂをｐ型ボディ層３ａやｐ型カラム３０の双方に対応して形成することもできる。このようにした場合、駆動用ゲート電極８ａとダイオード用ゲート電極８ｂの形成割合が１：１とならないが、この形成割合については任意に設定することが出来る値であるため、特に問題はない。

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態の半導体装置１００は、第１実施形態で説明した縦型ＭＯＳＦＥＴに変えて縦型ＩＧＢＴを備えたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図９は、本実施形態にかかる縦型ＩＧＢＴおよびＦＷＤを形成した半導体装置１００の断面図である。この図に示されるように、本実施形態では、第１実施形態で説明したｎ⁺型基板１に代えて、ｎ^-型ドリフト層２の裏面側にコレクタ領域に相当するｐ⁺型不純物層（第２導電型半導体層）４１とカソード領域に相当するｎ⁺型不純物層（第１導電型半導体層）４２とが備えられている。このように構成される本実施形態の半導体装置１００は、ｎ⁺型不純物領域４がエミッタ領域としての役割を果たし、縦型ＩＧＢＴとＦＷＤとが並列接続された構造となる。

このようなに、半導体装置１００を縦型ＩＧＢＴとＦＷＤとを備える構造としても、ｐ型ボディ層３ａと対応する位置にダイオード用ゲート電極８ｂを形成し、ｎ^-型ドリフト層２にトレンチ６ｂが接しないような構造とすることで、第１実施形態と同様の効果を得ることができる。

（他の実施形態）
また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴや縦型ＩＧＢＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴや縦型ＩＧＢＴに対しても本発明を適用することができる。

また、上記各実施形態で説明した半導体装置１００の詳細構造については、適宜設計変更可能である。例えば、上記第１実施形態で説明したように、駆動用ゲートパッド１１ａとダイオード用ゲートパッド１１ｂとをチップの１つの角部に並べて配置した構造とした。しかしながら、このようなレイアウトも単なる一例を示したにすぎず、例えば図１０に示す上面レイアウト図のように、駆動用ゲートパッド１１ａとダイオード用ゲートパッド１１ｂとをチップの対角の位置にそれぞれ配置するようなレイアウトとしても良い。

さらに、ダイオード用ゲート電極８ｂにて反転層を形成するときの閾値の方が駆動用ゲート電極８ａにて反転層を形成するときの閾値よりも低くなるようにすることもできる。このようにすれば、ダイオード用ゲート電極８ｂの近傍により多くの反転層を形成し易くできるため、キャリア引抜きが容易に行えるようにできる。また、各ゲート電極８に対して電圧を印加するためのゲート駆動回路側に関しても、ダイオード用ゲート電極８ｂへの印加電圧を小さく出来ることから、回路負担を低減することが可能となる。

１ ｎ⁺型基板
２ ｎ^-型ドリフト層
３ ｐ型ベース領域
３ａ ｐ型ボディ層
４ ｎ⁺型不純物領域
５ ｐ⁺型コンタクト領域
６ トレンチ
７ ゲート絶縁膜
８ ゲート電極
８ａ 駆動用ゲート電極
８ｂ ダイオード用ゲート電極
９ 表面電極
１０ａ 駆動用ゲート配線
１０ｂ ダイオード用ゲート配線
１２ 裏面電極

Claims (8)

1. 第１導電型半導体層（１、４２）と、
   前記第１導電型半導体層（１、４２）が一面側に配置され、前記第１導電型半導体層（１、４２）よりも低不純物濃度とされた第１導電型のドリフト層（２）と、
   前記ドリフト層（２）のうち前記第１導電型半導体層（１、４２）が形成された一面の反対側となる他面に形成された第２導電型のベース領域（３）と、
   前記ベース領域（３）の上に形成され、前記ドリフト層（２）よりも高濃度の第１導電型不純物領域（４）と、
   前記ベース領域（３）の表面から形成され、前記第１導電型不純物領域（４）および前記ベース領域（３）が両側に配置されるように形成される一方向を長手方向とするトレンチ（６）と、
   前記トレンチ（６）の表面に形成されたゲート絶縁膜（７）と、
   前記トレンチ（６）内において、前記ゲート絶縁膜（７）の上に形成されたゲート電極（８）と、
   前記第１導電型不純物領域（４）および前記ベース領域（３）に電気的に接続された表面電極（９）と、
   前記第１導電型半導体層（１、４２）のうち前記ドリフト層（２）とは反対側の面となる裏面側に形成された裏面電極（１２）とを備え、
   前記ゲート電極（８）への印加電圧を制御することで前記トレンチ（６）の側面に位置する前記ベース領域（３）の表面部に反転層を形成し、前記第１導電型不純物領域（４）および前記ドリフト層（２）を介して、前記表面電極（９）および前記裏面電極（１２）の間に電流を流す反転型の縦型半導体スイッチング素子と、前記ベース領域（３）と前記ドリフト層（２）との間に形成されるＰＮ接合にてダイオード動作を行わせるフリーホイールダイオードとが１チップ化された半導体装置であって、
   前記ベース領域（３）よりも深い位置に形成された第２導電型不純物層（３ａ、３０）を備え、
   前記ゲート電極（８）は、前記トレンチ（６）のうち前記ベース領域（３）よりも深く、かつ、前記ドリフト層（２）に達する第１トレンチ（６ａ）に配置された、前記縦型半導体スイッチング素子を駆動するための駆動用ゲート電極（８ａ）と、前記トレンチ（６）のうち、前記第１トレンチ（６ａ）と同じ深さで形成されると共に前記第２導電型不純物層（３ａ、３０）の形成位置に形成され、かつ、前記第２導電型不純物層（３ａ、３０）よりも浅い第２トレンチ（６ｂ）に配置され、前記フリーホイールダイオードが形成された位置において前記ベース領域（３）に反転層を形成するためのダイオード用ゲート電極（８ｂ）と、を備え、前記駆動用ゲート電極（８ａ）と前記ダイオード用ゲート電極（８ｂ）はそれぞれ独立して電圧印加がなされる構成とされていることを特徴とする半導体装置。
2. 前記第２導電型不純物層は、前記ベース領域（３）の下方まで形成された第２導電型のボディ層（３ａ）であることを特徴とする請求項１に記載の半導体装置。
3. 前記駆動用ゲート電極（８ａ）と前記ダイオード用ゲート電極（８ｂ）は、同方向を長手方向として所定の形成割合でストライプ状に配置されていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記駆動用ゲート電極（８ａ）に接続される駆動用ゲート配線（１０ａ）と、前記ダイオード用ゲート電極（８ｂ）に接続されるダイオード用ゲート配線（１０ｂ）とが備えられ、
   前記駆動用ゲート配線（１０ａ）は、前記駆動用ゲート電極（８ａ）のうち前記長手方向の一端から引き出されており、
   前記ダイオード用ゲート配線（１０ｂ）は、前記ダイオード用ゲート電極（８ｂ）のうち前記長手方向の他端から引き出されていることを特徴とする請求項３に記載の半導体装置。
5. 前記駆動用ゲート電極（８ａ）への電圧印加によって反転層を形成するときの閾値に比べて、前記ダイオード用ゲート電極（８ｂ）への電圧印加によって反転層を形成するときの閾値の方が低く設定されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
6. 前記縦型半導体スイッチング素子は、前記第１導電型不純物領域（４）をソース領域、前記表面電極（９）をソース電極、前記裏面電極（１２）をドレイン電極とする縦型ＭＯＳＦＥＴであることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。
7. 前記ドリフト層（２）のうち前記第１導電型半導体層（４２）が形成された面には第２導電型半導体層（４１）が形成され、
   前記縦型半導体スイッチング素子は、前記第１導電型不純物領域（４）をエミッタ領域、前記第１導電型半導体層（４２）をカソード領域、前記第２導電型半導体層（４１）をコレクタ領域、前記表面電極（９）をエミッタ電極、前記裏面電極（１２）をコレクタ電極とする縦型ＩＧＢＴであることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。
8. 請求項１ないし７のいずれか１つに記載の半導体装置が２つ直列接続されていると共に、２つの前記半導体装置の接続点に誘導負荷（２０）が接続されてなる半導体装置の制御方法であって、
   ハイサイド側に配置される前記半導体装置に備えられた前記縦型半導体スイッチング素子がオフ状態、かつ、ローサイド側に配置される前記半導体装置に備えられた前記フリーホイールダイオードがダイオード動作状態より、前記ハイサイド側に配置される前記半導体装置に備えられた前記縦型半導体スイッチング素子がオン状態、かつ、ローサイド側に配置される前記半導体装置に備えられた前記フリーホイールダイオードがオフ動作状態に切り替えられる際に、
   前記ハイサイド側の前記半導体装置に備えられた前記縦型半導体スイッチング素子をオフ状態からオン状態に切り替える前に、前記ローサイド側の前記半導体装置に備えられた前記ダイオード用ゲート電極（８ｂ）に対してゲート電圧を印加することにより、前記ダイオード用ゲート電極（８ｂ）が配置される前記第２トレンチ（６ｂ）の側面に位置する前記ベース領域（３）に対して反転層を形成することを特徴とする半導体装置の制御方法。

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