JP5229474B2 - 画像処理システムおよびプログラム - Google Patents

Description

本発明は、画像処理システムおよびプログラムに関する。

特許文献１には、デジタル画像信号を伝送する構成において、テスト信号を伝送させるモードを用意することで、伝送エラーの検出を行う構成が記載されている。

特開２００２−２３７８５３号公報

本発明は、複数の経路を用いた画像データの伝送において、画像データの伝送時に全ての経路の異常の有無を検査する技術の提供を目的とする。

請求項１に記載の発明は、画像データと、前記画像データの伝送の異常を検出するための検出用データとを含んだ伝送データを複数回生成するデータ生成手段と、前記伝送データを複数の経路に分けて、並列に伝送させるための変換処理を行う変換処理手段とを備え、前記複数回の生成において、前記データ生成手段は、前記検出用データの前記伝送データにおけるデータ配列上の位置を前記伝送データの出力のタイミングに応じて異なる位置とする処理を行うことを特徴とする画像処理システムである。

請求項２に記載の発明は、コンピュータに読み取らせて実行させるプログラムであって、コンピュータに、画像データと前記画像データの伝送の異常を検出するための検出用データとを含んだ伝送データを複数回生成する際に、前記検出用データの前記伝送データのデータ配列上の位置を前記伝送データの生成のタイミングに応じて異なる位置とする処理と、前記伝送データを複数の経路に分けて、並列に伝送させる処理とを実行させることを特徴とするプログラムである。

請求項１に記載の発明によれば、複数の経路を用いた画像データの伝送において、画像データの伝送時に全ての経路の異常の有無を検査する技術が提供される。

請求項２に記載の発明によれば、複数の経路を用いた画像データの伝送において、画像データの伝送時に全ての経路の異常の有無を検査するプログラムが提供される。

（１）第１の実施形態
(構成)
図１は、発明を利用した画像処理システムの一例を示すブロック図である。図１には、画像処理システム１が示されている。画像処理システム１は、画像処理装置１００と画像形成装置２００とを８ｃｈの伝送線路３００により接続した構成を有している。

（画像処理装置の構成）
画像処理装置１００は、画像処理回路１０１、伝送データ生成回路１０２およびシリアライズドライバー１０３を備えている。画像処理回路１０１は、ＬＡＮ等の回線を介して受け取った画像データ（例えば、文書作成ソフトウェアで作成された文書データ等）を、画像形成装置２００において取り扱われるデータの形式に変換する処理や各種補正処理を行う。この例では、画像処理回路１０１は、受け取った画像データに基づいて、Ｙ（イエロー）、Ｍ（マゼンダ）、Ｃ（シアン）、Ｋ（ブラック）の４色の画像データ（８ｂｉｔ×４＝３２ｂｉｔ）、これら各基本色の画像データのタグデータ（３ｂｉｔ×４＝１２ｂｉｔ）、基本クロックであるＶＣＬＫ（１ｂｉｔ）、およびラインデータの同期を確保するＶｌｉｄ（Ｌｓｙｎｃ（ライン同期信号））（１ｂｉｔ）の計、４６ｂｉｔのデータを出力する。また画像処理回路１０１は、処理時および処理後の画像データをバッファリングするバッファメモリを備えている。

伝送データ生成回路１０２は、画像処理回路１０１から出力された４６ｂｉｔのデータに更に２ｂｉｔのデータを加える。この２ｂｉｔのデータは、８ｃｈ伝送線路３００に含まれる１ｃｈの伝送エラーの検出を行うためのテストデータである。このテストデータは、予め決められたテストパターンが用いられる。結果、伝送データ生成回路１０２からは、４８ｂｉｔのデータが出力される。伝送データ生成回路１０２は、この４８ｂｉｔのデータの位置を組み替える機能を有している。この例では、１サイクル（１クロック）毎に、４８ｂｉｔのデータを並び替える機能を有している。この並び替えの仕方は、予め決められている。また伝送データ生成回路１０２は、画像データをバッファリングするバッファメモリを備えている。

シリアライズドライバー１０３は、伝送データ生成回路１０２から出力される４８ｂｉｔのデータを、８ｃｈ伝送線路３００上を伝送させるのに適したデータの形式に変換する専用の集積回路である。

画像処理装置１００は、制御コンピュータ１０４を備えている。制御コンピュータ１０４は、画像処理装置１００の全体および各部の動作を統括して制御する。制御コンピュータ１０４は、後述する動作を実行するためにＣＰＵ、ＲＡＭ、ＲＯＭおよびインターフェース機能を備えている。

（８ｃｈ伝送線路の構成）
８ｃｈ伝送線路は、８ｃｈの信号伝送線路を有する接続配線である。８ｃｈ伝送線路は、パラレル伝送ケーブル、シリアル伝送ケーブルあるいは光ケーブル等により構成される。

（画像形成装置）
画像形成装置２００は、画像の出力形態として、紙等の記録材に画像を形成し、この記録材を出力する機能を有する。画像形成装置２００は、デシリアライズレシーバー２０１、チェック回路２０２、および画像形成装置２０３を備えている。

デシリアライズレシーバー２０１は、シリアライズドライバー１０３と逆の機能を有する専用の集積回路である。デシリアライズレシーバー２０１とシリアライズドライバー１０３は、組として製造されたものを用いている。

チェック回路２０２は、デシリアライズドライバー２０１から出力される４８ｂｉｔのデータの中から、画像データに関する４６ｂｉｔのデータとエラー検出用の２ｂｉｔのデータとを分離し、さらにこの分離したエラー検出用の２ｂｉｔのデータに基づくエラー判定処理を行う。チェック回路２０２は、伝送データ生成回路１０２におけるデータの組み替え方に関するデータを記憶しており、デシリアライズドライバー２０１から出力された４８ｂｉｔのデータから、テストデータを分離すると共に、伝送データ生成回路１０２に入力する前の段階の４６ｂｉｔのデータを再現する。またチェック回路２０２は、エラーが判定された場合に、エラーが検出されたラインデータの再送を再度画像処理装置１００に要求する信号を画像処理装置１００に返信する。

画像形成装置２００は、制御コンピュータ２０４を備えている。制御コンピュータ２０４は、画像形成装置２００の全体および各部の動作を統括して制御する。制御コンピュータ２０４は、後述する動作を実行するためにＣＰＵ、ＲＡＭ、ＲＯＭおよびインターフェース機能を備えている。

（動作の一例）
以下、図１のシステムにおける８ｃｈ伝送線路における伝送の異常を検出するための動作の一例を説明する。図２は、処理の手順の一例を示すフローチャートである。図２において、左側のフローが画像処理装置１００において実行される処理であり、右側のフローが画像形成装置２００において実行される処理である。ここで左側のフローを実行するためのプログラムは、制御コンピュータ１０４内に記憶されており、制御コンピュータ１０４によって実行される。また、右側のフローを実行するためのプログラムは、制御コンピュータ２０４内に記憶されており、制御コンピュータ２０４によって実行される。なお、各ステップ内の処理は、該当する各回路において行われる。

ここでは、１頁の画像データを伝送する場合を例に挙げて動作の一例を説明する。画像処理装置１００における画像処理が行われ、画像処理回路１０１のバッファメモリに画像形成装置１００におくるための画像データが用意できた段階で図２に示す伝送処理が開始される（ステップＳ２０１）。処理が開始されると、画像処理回路１０１で処理が施された１頁分の画像データが用意される（ステップＳ２０２）。このデータは、画像を構成する１画素における画像データとして、ＹＭＣＫの各基本色の画像データが各８ｂｉｔ、これら各基本色の画像データの属性等のデータであるタグデータが各３ｂｉｔ、ＣＬＫとＶａｌｉｄのデータが各１ｂｉｔの計４６ｂｉｔのデータを基本単位としている。

この４６ｂｉｔのデータは、伝送データ生成回路１０２に送られる。伝送データ生成回路１０２では、２ｂｉｔのテストデータが付加され、４８ｂｉｔのデータが得られる（ステップＳ２０３）。次いで、シリアライズドライバー１０３に入力されるこの４８ｂｉｔの位置を並び換える処理が行われる（ステップＳ２０４）。

この並び換えは、以下のようにして行われる。まず、シリアライズドライバー１０３に入力される最初の４８ｂｉｔのデータについて、データ列の１〜４６の位置に４６ｂｉｔの画像データを配列させ、残りの４７〜４８のデータ上の位置にテストデータを配列させる。そして、次の４８ｂｉｔのデータにおいて、２〜４７のデータ上の位置に４６ｂｉｔの画像データを配列させ、残りの４８〜１のデータ上の位置にテストデータを配列させる。さらに、その次の４８ｂｉｔのデータにおいて、３〜４８のデータ上の位置に４６ｂｉｔの画像データを配列させ、残りの１〜２のデータ上の位置にテストデータを配列させる。

この処理の手順を順次行うことで、シリアライズドライバー１０３に入力される４８ｂｉｔのデータ列中におけるテストデータの位置が、順次ずれたものとなる。つまり、テストデータのデータ列上における位置が、固定されず、データ列毎にずれたものとなる。

シリアライズドライバー１０３は、このテストデータの位置が順次ずれたデータを、８ｃｈ伝送線路３００を伝送するためのデータ形式に変換する（ステップＳ２０５）。すなわち、４８ｂｉｔのデータを８ｃｈの伝送経路に割り振るデータ形式の変換処理が行われる。変換されたデータは、１頁毎のデータとしてバッファメモリにバッファリングされ（ステップＳ２０６）、８ｃｈ伝送線路３００に出力される（ステップＳ２０７）。

ここで、８ｃｈ伝送線路３００を伝送されるデータは、４８ｂｉｔのデータ列上におけるテストデータの位置が、データ列毎に順次ずれているので、クロックの時間的な位置の違いに応じて、テストデータが伝送されるチャンネルが異なる。このため、データの伝送を続けることで、同時ではないが、８ｃｈ全てにテストデータを伝送させることができる。

画像処理装置１００から８ｃｈ伝送線路３００を介して、送信されたデータは、画像形成装置２００のデリアライズレシーバ２０１において受信される（ステップＳ２０８）。受信されたデータは、デシリアライズレシーバー２０１において、デシリアライズ（つまり、伝送データ生成回路１０２から出力された状態への変換）が行われる（ステップＳ２０９）。

デシリアライズされたデータは、チェック回路２０２に送られ、伝送データ生成回路１０２で行われた並び換えの処理の逆の処理が施される。この処理の結果、画像処理回路１０１から出力された４６ｂｉｔのデータにテストデータ２ｂｉｔを加えた４８ｂｉｔのデータが再現される（ステップＳ２１０）。チェック回路２０２は、伝送データ生成回路１０２における処理を前提として、処理を行うから、上記テストデータのデータ列上の位置は、チェック回路２０２において判明している。この情報に基づいて、上記４８ｂｉｔのデータから２ｂｉｔのテストデータが分離される（ステップＳ２１１）。テストデータが分離された画像データは１頁分がバッファメモリにバッファリングされる（ステップＳ２１２）。

チェック回路２０２は、テストデータのパターンを基準データとして記憶しており、この基準データと画像処理装置１００から送られてきたテストデータとの比較が行われる（ステップＳ２１３）。ここで、両データが一致すれば、データ伝送にエラーなしと判定され、画像形成装置２０３に画像データが出力される（ステップＳ２１４）。この場合、図２に示す処理に係る画像データの伝送処理は終了する（ステップＳ２１５）。なお、次頁以降の画像データがあれば、同様な処理が繰り返される。

ステップＳ２１３における判定において、両データが一致しなければ、ステップＳ２１６に進み、データの再送の要求が３回目か否か、の判定が行われる。データの再送の要求が３回目であれば、伝送エラーが生じている状態である旨が判定され、エラー報知が行われる（ステップＳ２１８）。エラー報知が実行されると、チェック回路２０２からエラー報知出力が出力され、画像形成装置２００の図示省略した表示部にエラーメッセージの表示が行われると共に、画像形成装置２０３における画像形成処理を停止させる処理を行い、伝送処理を終了する（ステップＳ２１５）。また、ステップＳ２１６において、データの伝送要求が１回目または２回目であれば、データの再送を要求し（ステップＳ２１７）、ステップＳ２０６の前段階に戻り、画像処理装置１００側でバッファリングされているデータ（ページデータ）の再送が行われる。

図３は、上述した例示におけるデータ配列の状態の一例を示す概念図である。図３には、１サイクル（１クロック）で送られる４８ｂｉｔのデータの配列状態が概念的に示されている。図３には、Ｎサイクル目〜Ｎ＋２サイクル目の３サイクルにおける伝送データの配列状態が概念的に示されている。ここで、ドット模様の部分が、テストデータであり、その他の部分が４６ｂｉｔの画像データである。この例では、図示するように、テストデータのデータ列上の位置が、サイクル毎にずれている。

１〜４８に数字示す位置のデータは、シリアライズドライバー１０３において、８ｃｈ伝送線路の各伝送線路に振り分けられる。この際、図３に示すように、テストデータの位置がクロックに応じて異なっているので、複数サイクルの範囲で見ると、あるサイクルでは、第１の伝送線路を介してテストデータが伝送され、別のサイクルでは、第２の伝送線路を介してテストデータが伝送され、というようにテストデータが伝送される伝送線路が切り替わる。これにより、８ｃｈ全ての伝送線路においてテストデータの伝送を行い、その伝送状態の異常の有無を調べることができる。

以上説明した例によれば、１画素当たりの伝送容量の中に確保された２ｂｉｔの空き容量を利用して、テストデータを伝送し、且つ、テストデータの位置を変えることで、一定量のデータの伝送が行われた際に、全ての伝送経路のチェックが行われる。つまり、特定の伝送ｃｈだけでなく、全ての伝送ｃｈの伝送状態のチェックが行われる。また、チェックのためのテスト信号の伝送が、チェック動作のための専用モードにおいてではなく、画像データの伝送と同じタイミングで行われる。このため、テスト専用の動作を行わす必要がない。

（２）第２の実施形態
本実施形態では、第１の実施形態における空き２ｂｉｔを用いて、チェックサムのデータを伝送する。ただし、２ｂｉｔでは、チェックサムのためのデータ容量としては不足なので、Ｎサイクル／クロック分の画像データ（４６ｂｉｔ×Ｎ）のチェックサムを予め送り出し側で計算しておき、Ｎサイクルの各２ｂｉｔのデータに振り分けてチャックサムのデータを伝送する。受け手側では、Ｎサイクルのデータの中から２ｂｉｔ×Ｎのチェックサムデータを取得し、Ｎサイクルの画像データのエラー検出を行う。

以下、具体的な例を説明する。この場合、図１の伝送データ生成回路１０２は、４段バッファを備え、データ伝送４サイクル／ＶＣＬＫの画像データ（４６ｂｉｔ×４）のデータに対するチェックサムを計算する。そして、チェックサムの値（データ）を２ｂｉｔ×４のデータにより構成し、この２ｂｉｔ×４のチェックサムデータを各サイクルの４８ｂｉｔのデータに２ｂｉｔずつ配分する。いかえると、各サイクルの２ｂｉｔのチャックサムデータ片を４サイクル分集め、順に並べると、上記データ伝送４サイクル／ＶＣＬＫの画像データ（４６ｂｉｔ×４）のデータに対するチェックサムが得られるようにする。

画像形成装置２００側のチェック回路２０２も伝送データ生成回路１０２と同様の４段バッファを備えている。チェック回路２０２は、４サイクル／ＶＣＬＫのデータから、チャックサムのデータ（各サイクルで２ｂｉｔ）を分離し、４サイクル／ＶＣＬＫの画像データの伝送データ生成回路１０２で求めたチェックサム値を得る。そして、受信した４サイクル／ＶＣＬＫの画像データ（４×４６ｂｉｔ）から、チャックサム値の算出し、上記伝送されてきたチェックサム値と比較する。

この処理により、データ化け（伝送エラー）が検出される。この例では、８ｃｈ伝送線路のいずれかにおいて伝送エラーが生じれば、それがチェックサム値に影響を与えるので、全伝送経路の異常を監視することができる。本実施形態において、エラーが検出された場合に、ライン単位あるいはページ単位でデータの再送を画像処理装置１００側に要求してもよい。この場合、必要な容量のバッファメモリを画像処理装置１００および画像形成装置２００に配置する。

図４は、上述した例示におけるデータ配列の状態の一例を示す概念図である。図４には、１サイクル（１クロック）で送られる４８ｂｉｔのデータの配列状態が概念的に示されている。図４には、Ｎサイクル目〜Ｎ＋３サイクル目の４サイクルにおける伝送データの配列状態が概念的に示されている。ここで、ドット模様の部分が、チェックサムのデータであり、その他の部分が４６ｂｉｔの画像データである。

この例では、４サイクル分の画像データのチェックサムの値が、各サイクルのデータ列の最後の部分の２ｂｉｔ分の容量を利用して４サイクルのデータ転送を利用して、４回に分けて分割して伝送される。図３には、チェック回路２０２が、Ｎサイクル目、Ｎ＋１サイクル目、Ｎ＋２サイクル目、Ｎ＋３サイクル目の伝送データから、各２ｂｉｔの容量に割り振られたテストデータを分離し、それらから８ｂｉｔのチェックサムの値のデータを算出した場合の例が概念的に示されている。

本実施形態の考え方は、パリティーチェック方式やＣＲＣ方式に適用することもできる。この場合、必要なテストデータ（チェック符号）の容量に応じて、先読みするサイクル数（上記Ｎの数）を選択する。例えば、ＣＲＣ方式であれば、Ｎ＝８が選択される。

（３）第３の実施形態
本実施形態では、伝送データに空きが無い場合に、伝送エラーを検出する例を説明する。この場合、図１の伝送データ生成回路において、ラインデータ（画像を構成する１行分のデータ）毎に、チェックパターンを付加する。この際、ライン同期を確保するためのＶａｌｉｄ（１サイクルで１ｂｉｔ分）のデータ用の容量を利用して、テストデータを伝送する。ただし、１サイクルでは、テストデータとしての容量を確保できないので、Ｎサイクル（例えば４サイクル）分のＮｂｉｔのデータ容量を確保し、それを用いて１ラインデータに関するテストデータをラインデータに付加する。

画像形成装置２００側では、チェック回路２０２において、Ｎサイクル分のＶａｌｉｄのデータからテストデータを再現し、予め記憶していたテストデータと比較する。この比較の結果に基づいて、当該ラインデータのエラーの有無を判定する。エラーの判定に伴う各種の処理は、第１の実施形態の場合と同じである。

（４）第４の実施形態
本実施形態では、図１の伝送データ生成回路において、ラインデータ（画像を構成する１行分のデータ）毎に、チェックサムを計算し、その結果をラインデータの最後に１サイクル分のデータ容量（４８ｂｉｔ＝６Ｂｙｔｅ）に収めて付加する。画像形成装置２００側では、チェック回路２０２において、画像データのチェックサムの値を計算し、その結果と上記付加されたチェックサムの値とを比較する。これにより、伝送エラーの有無の判定を行うエラー判定が行われる。エラーの判定に伴う各種の処理は、第１の実施形態の場合と同じである。

（その他）
伝送線路は、８ｃｈに限定されず、複数ｃｈであればよい。動作のためのプログラムは、外部のサーバ等に記憶され、そこから回線を介して供給されるのであってもよいし、適当な記憶媒体を介して、供給されるのであってもよい。

本発明は、印刷等の画像の形成を行うシステムに利用することができる。

発明を利用した画像処理システムの一例を示す概念図である。 図１の画像処理システムおけるデータ伝送における処理手順の一例を示すフロ−チャートである。 伝送されるデータの配列状態を概念的に示す概念図である。 伝送されるデータの配列状態を概念的に示す概念図である。

符号の説明

１００…画像処理装置、２００…画像形成装置、３００…８ｃｈ伝送線路。

Claims (2)

1. 画像データと、前記画像データの伝送の異常を検出するための検出用データとを含んだ伝送データを複数回生成するデータ生成手段と、
   前記伝送データを複数の経路に分けて、並列に伝送させるための変換処理を行う変換処理手段と
   を備え、
   前記複数回の生成において、前記データ生成手段は、
   前記検出用データの前記伝送データにおけるデータ配列上の位置を前記伝送データの出力のタイミングに応じて異なる位置とする処理を行うことを特徴とする画像処理システム。
2. コンピュータに読み取らせて実行させるプログラムであって、
   コンピュータに、
   画像データと前記画像データの伝送の異常を検出するための検出用データとを含んだ伝送データを複数回生成する際に、前記検出用データの前記伝送データのデータ配列上の位置を前記伝送データの生成のタイミングに応じて異なる位置とする処理と、
   前記伝送データを複数の経路に分けて、並列に伝送させる処理と
   を実行させることを特徴とするプログラム。
   

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