JP5237443B2

JP5237443B2 - ラッチベースのアナログ−デジタル変換のためのシステム及び方法

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Publication number: JP5237443B2
Application number: JP2011512431A
Authority: JP
Inventors: チメラー，エリック; イトー，チョーシュー; ロー，ウィリアム
Original assignee: LSI Logic Corp
Current assignee: LSI Corp
Priority date: 2008-06-06
Filing date: 2008-06-06
Publication date: 2013-07-17
Anticipated expiration: 2028-06-06
Also published as: TW200952346A; EP2198520A1; US20100195776A1; US7973692B2; WO2009148458A1; EP2198520A4; CN101821952B; KR20110037926A; JP2011523294A; CN101821952A

Description

本発明はデジタル信号を処理するためのシステム及び方法に関し、より具体的にはアナログ−デジタル変換のためのシステム及び方法に関する。

アナログ−デジタル変換はアナログ電気信号をそのデジタル表示に変換するために多くの半導体デバイスで使用されている。変換処理では、連続的なアナログ信号が、所定サンプル時間でそのアナログ信号を表す独立した又は量子化されたデジタル値のシリーズに変換される。単純なアナログ−デジタルコンバータは通常、想定されるアナログ入力信号を含むように定義される動作の特定の静的範囲にわたって動作する。図１は従来技術のフラッシュ・アナログ−デジタルコンバータ１００の一例を示す。フラッシュ・アナログ−デジタルコンバータ１００は、各々がそれぞれの基準閾値（即ち、ref(n-l)、 ref(n-2)、 ref(3)、 ref(2)、及びref(l)）を受ける多数のコンパレータ１２１、１２２、１２３、１２４、１２５を含むコンパレータバンク１２０を含む。さらに、コンパレータ１２１、１２２、１２３、１２４、１２５の各々はアナログ入力１０５を受け、アナログ入力１０５をそれぞれの基準閾値と比較する。基準閾値は、コンパレータバンク１２０の合成出力がデジタル出力１７０として示すサーモメータとなるように選ばれる。適切に動作するとき、デジタル出力１７０は、０と１の間の遷移で、アナログ入力１０５のレベルを示す割り込まれない０のシリーズとそれに続く割り込まれない１のシリーズ（即ち、バブルのないサーモメータコード）を含む。ある場合では、デジタル出力１７０は、サーモメータコードよりも小さくなる符号化出力１９０を供給するエンコーダ１８０に供給される。

このようなフラッシュ・アナログ−デジタルコンバータでは、連続する基準電圧間のレベル差を減少させることによって解像度が増す。アナログ−デジタルコンバータ１００の範囲が一定に維持される場合、解像度の増加はコンパレータ数の対応の増加を必要とする。これには少なくとも２つの不利な点がある。第１に、追加のコンパレータによって電力及び領域の浪費が増加してしまう。第２に、アナログ入力１０５のノイズ及びコンパレータ１２１、１２２、１２３、１２４、１２５における処理の差によって、連続する基準電圧間の差が小さくなると、しばしば不完全なサーモメータコード（即ち、バブルが現れたサーモメータコード）がもたらされる。結果として、サーモメータコードにおける不完全さを補償するために、エンコーダ１８０の複雑さが大幅に増してしまう。これによって更なる無用な電力及び領域コストがもたらされる。

従って、少なくとも上述の理由により、当技術においてはアナログ−デジタル変換のための高度なシステム及び方法へのニーズがある。

本発明の種々の実施例はラッチベースのアナログ−デジタルコンバータを提供する。ラッチベースのアナログ−デジタルコンバータはコンパレータのセット、セレクタ回路及びラッチ部を有する第１のインターリーブ部を含む。コンパレータのセットはアナログ入力をそれぞれの基準電圧と比較するよう動作し、クロック位相に同期される。セレクタ回路はセレクタ入力に少なくともある程度基づいてコンパレータのセットのうちの１つの出力を選択するよう動作する。選択された出力から第１のインターリーブ出力が引き出される。ここで使用する用語「引き出す」はその最も広い意味で使用される。従って、選択された出力から引き出された第１のインターリーブ出力は選択された出力と同じとなり得る。他の場合では、選択された出力は第１のインターリーブ出力となる前にバッファリングされ、記憶され、或いは修正され得る。ラッチ部は第２のインターリーブ部から第２のインターリーブ出力を受け、クロック位相がアサートされるとトランスペアレントとなる。セレクタ入力はラッチ部の出力を含む。上記実施例のある例示では、ラッチ部はシンボル間干渉を軽減するように動作する。

本発明の他の実施例はアナログ−デジタル変換の方法を提供する。その方法は、第１の出力を生成するよう動作する第１のインターリーブ部及び第２の出力を生成するよう動作する第２のインターリーブ部を提供するステップを含む。第１のインターリーブ部及び第２のインターリーブ部の各々がコンパレータのセットを含む。方法は、クロック位相に同期して第１のインターリーブ部のコンパレータのセットを用いてアナログ−デジタル変換のセットを実行するステップ、ラッチ結果に少なくともある程度基づいてアナログ−デジタル変換のセットから結果を選択して第１の出力を提供する選択ステップ、及び第１のインターリーブ部のラッチ部を用いて第２の出力をラッチするステップを含む。クロック位相がアサートされるとラッチ部がトランスペアレントとなり、ラッチ結果はラッチ部の出力を含む。

本発明の更に他の実施例は通信システムを提供する。その通信システムは、ラッチベースのアナログ−デジタルコンバータを利用する受信機を含む。ラッチベースのアナログ−デジタルコンバータは、コンパレータのセット、セレクタ回路及びラッチ部を有する第１のインターリーブ部を含む。コンパレータのセットはアナログ入力をそれぞれの基準電圧と比較するよう動作し、クロック位相に同期される。セレクタ回路は、セレクタ入力に少なくともある程度基づいてコンパレータのセットのうちの１つの出力を選択するよう動作する。選択された出力から第１のインターリーブ出力が引き出される。ラッチ部は、第２のインターリーブ部から第２のインターリーブ出力を受け、クロック位相がアサートされるとトランスペアレントとなる。セレクタ入力はラッチ部の出力を含む。上記実施例のある例示では、ラッチ部はシンボル間干渉を軽減するよう動作する。

上述の実施例の幾つかの例示では、システムは送信機及び媒体を含む。そのような例示では、送信機から媒体を介して受信機に情報が提供される。ある特定の場合では、システムは記憶システムであり、媒体は記憶媒体である。他の特定の場合では、システムは無線通信システムであり、媒体は無線通信媒体である。

この概要は本発明の幾つかの実施例の概略を与えるに過ぎない。本発明の多数の他の課題、構成、有利な効果及び他の実施例が以降の詳細な説明、特許請求の範囲及び添付図面から、より完全に明らかとなる。

本発明の種々の実施例の更なる理解が、明細書の以降の部分に記載される図面への参照によって実現される。図面では、同様の参照符号は幾つかの図面を通じて類似の部材に言及するのに使用される。ある例示では、複数の類似の部材の１つを示すために小文字からなる下付き文字が参照符号に関連付けられる。存在する下付き文字に対して定義なしに参照符号への言及がなされる場合、そのような複数の類似の部材の全てに言及がなされるものとする。

図１は従来技術のフラッシュ・アナログ−デジタルコンバータを示す図である。図２ａは本発明の幾つかの実施例による合成論理で実装されるマルチプレクサツリーを用いたアナログ−デジタルコンバータである。図２ｂは本発明の１以上の実施例による同期された合成論理で実装されるマルチプレクサツリーを用いた他のアナログ−デジタルコンバータである。図３ａは本発明の実施例によるラッチベースのアナログ−デジタルコンバータを示す。図３ｂは図３ａのラッチベースのアナログ−デジタルコンバータの例示動作を図示するタイミング図である。図４ａは本発明の種々の実施例による他のラッチベースのアナログ−デジタルコンバータを示す図である。図４ｂは図４ａのラッチベースのアナログ−デジタルコンバータの例示動作を図示するタイミング図である。図５ａは本発明の１以上の実施例による更に他のラッチベースのアナログ−デジタルコンバータを示す図である。図５ｂは図５ａのラッチベースのアナログ−デジタルコンバータの例示動作を図示するタイミング図である。図６ａは本発明の実施例による更に追加のラッチベースのアナログ−デジタルコンバータを示す図である。図６ｂは図６ａのラッチベースのアナログ−デジタルコンバータの例示動作を図示するタイミング図である。図７は本発明の実施例によるラッチベースのアナログ−デジタルコンバータを含む通信システムを示す図である。

ダイナミックレンジのアナログ−デジタルコンバータは、既知のチャネルを介して送信されるビットストリームを検出するのに使用される特殊目的アナログ−デジタルコンバータである。ダイナミック・アナログ−デジタルコンバータの一例が、Chmelar他により２００８年４月２４日に出願された米国特許出願第１２／１０８７９１号、発明の名称「Analog-To-Digital Converter」に開示されている。上記の出願は全ての目的について参照としてここに取り込まれている。そのようなダイナミック・アナログ−デジタルコンバータは、入力値を基準電圧と比較する１以上のコンパレータを採用する。そして、ダイナミックアナログ−デジタルコンバータの出力は後続のビット期間中の比較における入力レンジを選択するために使用することができる。

Chmelar他によって本願と同日に出願された米国特許出願第１２／１３４４８８号、発明の名称「System and Method for Analog to Digital Conversion」に開示されるように、アナログ−デジタルコンバータは、修正された判断フィードバック等価（ＤＦＥ）回路と統合されて、ダイナミック・アナログ−デジタルコンバータに対する将来のレンジを予測するという有利な効果をもたらす。上記出願は全ての目的について参照としてここに取り込まれる。特に、取り込まれたＤＦＥは、チャネル内のシリアルビットシーケンスを処理するのに関連して起こるシンボル間干渉を減少又は除去することができる。図２ａ及び図２ｂは修正ＤＦＥに取り込まれるアナログ−デジタルコンバータの２つの例を示す。このような場合では、アナログ−デジタルコンバータはマルチプレクサツリー及び中間レジスタを用いて実装された所定レベルのパイプライン化を用いる。

図２ａを参照すると、レンジ選択のためにＤＦＥを用いる統合アナログ−デジタルコンバータ２００が図示される。アナログ−デジタルコンバータ２００は、Gribok他によって本願と同日に出願された米国特許第１２／１３４５２３号に開示されたものと同様のマルチプレクサツリーを利用する。上記出願は本願と共通の団体によって出願され、全ての目的についてここに参照として取り込まれる。アナログ−デジタルコンバータ２００は、各々がアナログ入力２２０をそれぞれの基準電圧（不図示）と比較する８個のコンパレータ２１０のバンクを含む。特に、異なる基準電圧がコンパレータ２１０の各々に供給され、それら基準電圧がアナログ−デジタルコンバータ２００の入力レンジにわたって拡がっている。ある場合では、それぞれの基準電圧はアナログ−デジタルコンバータ２００の入力レンジが調整できるようにプログラム可能である。コンパレータ２１０の各々は、ＡＮＤゲート２３０のバンクによって生成されるそれぞれのゲートクロックによってクロック処理される。ＡＮＤゲート２３０の各々は、許可ビット２８２と許可ビット２９２の組合せでクロック入力２２４を論理ＡＮＤ処理する。具体的には、コンパレータ２１０の４分の１（即ち、コンパレータａ、ｅ）は、許可ビット２８２及び許可ビット２９２が共にローにアサートされるとクロック処理され、クロック入力２２４がハイにアサートされる。コンパレータ２１０の４分の１（即ち、コンパレータｄ、ｈ）は、許可ビット２８２及び許可ビット２９２が共にハイにアサートされるとクロック処理され、クロック入力２２４がハイにアサートされる。コンパレータ２１０の４分の１（即ち、コンパレータｂ、ｆ）は、許可ビット２８２がローにアサートされかつ許可ビット２９２がハイにアサートされるとクロック処理され、クロック入力２２４がハイにアサートされる。コンパレータ２１０の４分の１（即ち、コンパレータｃ、ｇ）は、許可ビット２８２がハイにアサートされかつ許可ビット２９２がローにアサートされるとクロック処理され、クロック入力２２４がハイにアサートされる。この態様では、任意の所与のビット期間中に電力はコンパレータ２１０の４分の１によって分散消費されるだけである。全ての目的について参照としてここに取り込まれる上記文献でより完全に記載されているように、追加の履歴情報を保存することによってより多くの許可ビットが生成されると、より少ない割合のコンパレータ２１０を許可することができ、或いは、任意の所与のクロックサイクルでより多い割合のコンパレータ２１０がクロック処理される場合は、より少ない許可ビットを生成することができる。

出力ビット２８４は１ビット期間前にアサートされたコンパレータ２１０の１つの出力に等しく、許可ビット２８２は２ビット期間前にアサートされたコンパレータ２１０の１つの出力に等しく、出力ビット２９２は３ビット期間前にアサートされたコンパレータ２１０の１つの出力に等しく、３個全ては、第１段のマルチプレクサ２４０、第１段のフリップフロップ２５０、第２段のマルチプレクサ２６０、及び第３段のマルチプレクサ２７０を備える同期されたマルチプレクサツリーによって選択された以前のビットアサートに基づいている。許可ビット２８２はフリップフロップ２８０に記憶され、出力ビット２９２はフリッププロップ２９０に記憶される。許可ビット２８２、２９２はＡＮＤゲート２３０に供給されてコンパレータ２１０の選択されたサブセットのクロック処理を可能とする。さらに、許可ビット２９２は第１段のマルチプレクサ２４０及び第２段のマルチプレクサ２６０におけるマルチプレクサのセレクタ入力を駆動する。許可ビット２８２は第３段のマルチプレクサ２８０のセレクタ入力を駆動する。

図２ｂは同期合成論理で実装されるマルチプレクサツリー２１１を用いた他のアナログ−デジタルコンバータ２０１である。アナログ−デジタルコンバータ２０１は、各々がアナログ入力２９１をアナログ−デジタルコンバータ２０１の入力レンジにわたるそれぞれの基準電圧（不図示）と比較する多数のコンパレータ２１５を含む。具体的には、異なる基準電圧がコンパレータ２１５の各々に供給され、それら基準電圧がアナログ−デジタルコンバータ２０１の入力レンジにわたって拡がっている。ある場合では、それぞれの基準電圧は、アナログ−デジタルコンバータ２０１の入力レンジが調整できるようにプログラム可能である。コンパレータ２１５のうちの１つの出力ビット２８５はマルチプレクサツリー２１１を用いて選択される。出力ビット２８５は、シンボル間干渉が低減されるように以前の所定の出力に基づいて選択される。具体的には、出力ビット２８５はフリップフロップ２９５に供給される。フリップフロップ２９５から供給される単一の許可ビット２９７はマルチプレクサツリー２１１の異なる段におけるセレクタ入力として使用される。マルチプレクサツリー２１１の各段の出力はフリップフロップを用いてクロック信号２２５に対して同期される。この態様では、フリップフロップ２９５からの許可ビット２９７は出力ビット２８５の３個の連続する値（即ち、３個の連続するビット期間からの出力ビット２８５の値）を受ける。出力ビット２８５の３個の連続する値は、出力ビット２８５として出力が供給されるまで、コンパレータ２１５の１つからのそれぞれのコンパレータ出力をマルチプレクサツリー２１１によって移動させるのに使用される。

極めて速いコンパレータを用いても、図２ａ及び図２ｂとの関連で述べたアナログ−デジタルコンバータは、約：ｔ_ｃｑ＋ｔ_ｍｕｘ＋ｔ_ｓｕ＜Ｔ、の最大データレートを提供する。なお、Ｔはアナログ−デジタルコンバータを同期するのに使用されるクロックの周期であり、ｔ_ｃｑは新たにクロック処理されるフリップフロップ出力を安定化させるのに必要な時間であり、ｔ_ｓｕは介在するフリップフロップにおけるセットアップ時間である。最大データレートは、インターリーブのレベル数、パイプライン化の深さ、又は利用される推定ビットにかかわらず制限される。これは、フリップフロップがクロック周期の間にデータを転送するのに使用されるからである。このようなフリップフロップは非常に遅い回路要素となり得る。例えば、ある技術では、ｔ_ｃｑとｔ_ｓｕの合計は１８０ｐｓである。秒あたり６ギガビットのデータレートが望まれる場合、ｔ_ｃｑとｔ_ｓｕの合計はクロック期間（Ｔ）を超え、上記回路が所望の結果を達成できなくなってしまう。

図３ａを参照すると、本発明の実施例によるラッチベースのアナログ−デジタルコンバータ３００が図示される。ラッチベースのアナログ−デジタルコンバータ３００は１ビットの推定と２レベルのインターリーブを有する１タップＤＦＥを含む。具体的には、ラッチベースのアナログ−デジタルコンバータ３００は２つのサブレベルインターリーブ部３１０、３２０を含む。サブレベルインターリーブ部３１０はアナログ入力３３０と比較されるそれぞれの基準電圧３０２、３０４を各々が受ける２つのコンパレータ３１２、３１４を含む。コンパレータ３１２、３１４は双方ともクロック位相ｃ１に同期される。コンパレータ３１２又はコンパレータ３１４のいずれかの出力がサブレベルインターリーブ部３２０からの出力Ａ２に基づいてマルチプレクサ３４０を用いて選択される。具体的には、出力Ａ２はクロック位相ｃ１に同期されるラッチ部３１６を用いてマルチプレクサ３４０のセレクト入力に転送される。出力Ａ１はマルチプレクサ３４０から供給される。

サブレベルインターリーブ部３２０はアナログ入力３３０と比較されるそれぞれの基準電圧３０２、３０４を各々が受ける２つのコンパレータ３２２、３２４を含む。コンパレータ３２２、３２４は双方ともクロック位相ｃ２に同期される。コンパレータ３２２又はコンパレータ３２４のいずれかの出力がサブレベルインターリーブ部３１０からの出力Ａ１に基づいてマルチプレクサ３５０を用いて選択される。具体的には、出力Ａ１はクロック位相ｃ２に同期されるラッチ部３２６を用いてマルチプレクサ３５０のセレクト入力に転送される。出力Ａ２はマルチプレクサ３４０から供給される。

基準電圧３０２、３０４はデジタル−アナログコンバータ３６２、３６４のそれぞれ一方から供給される。デジタル−アナログコンバータ３６２、３６４は基準電圧３０２、３０４の修正を可能とする何らかのプログラム可能なデバイス（不図示）からのデジタル入力を受ける。他の場合では、基準電圧３０２、３０４はレジスタチェーンから供給される。当業者であれば、ここに与えられた開示に基づいて基準電圧を生成するための他のアプローチを認識するはずである。

図３ｂを参照すると、タイミング図３０１はラッチベースのアナログ−デジタルコンバータ３００の例示的動作を図示する。クロック位相ｃ１及びクロック位相ｃ２はマスタークロック３１１に基づいて生成され、互いに他方から１８０度ずれた位相となっている。ラッチ部３１６及びラッチ部３２６の各々はその関連するクロックがハイにアサートされるとトランスペアレントとなる。従って、クロック位相ｃ２が時刻３２１でハイをアサートすると、ラッチ部３１６はトランスペアレントとなる。同じクロックエッジでコンパレータ３２２、３２４がクロック処理される。コンパレータ３２２、３２４の出力は期間ｔ_ｃｏｍｐ３２３後に安定となる。選択されたコンパレータの出力は期間ｔ_ｍｕｘ３２５後にマルチプレクサ３５０を介して遷移する。この時点で、出力Ａ２は安定している。Ａ２はクロック位相ｃ１が時刻３３１でハイをアサートするとトランスペアレントになるラッチ部３２６に供給される。Ａ２は期間ｔ_{ｌａｔｃｈ}３３７後にマルチプレクサ３４０のセレクト入力として利用可能となり、コンパレータ３１２、３１４の出力は期間ｔ_ｃｏｍｐ３３３後に安定となる。ｔ_{ｌａｔｃｈ}３３７＋Ａ２が利用可能な時間がｔ_ｃｏｍｐ３３３よりも短い場合、ｔ_{ｌａｔｃｈ}３３７はラッチベースのアナログ−デジタルコンバータ３００のクリティカルタイミングパスの統合部分を再生しない。なお、ラッチベースのアナログ−デジタルコンバータ３００は、Ａ２がクロック位相ｃ１の立上りエッジ後に実質的に利用可能となる場合であってもラッチ部３１６の動作特性のために正しく動作できる。具体的には、Ａ２が期間ｔ_ｃｏｍｐ３３３の終了前に利用可能となる場合、出力Ａ２の遅延はクリティカルタイミングパスに影響を及ぼさない。従って、フリップフロップの代わりにラッチ部３１６、３２６を使用することによってスループットの上昇がもたらされる。具体的には、図３ａに図示するような２インターリーブ設計では、一方のクロック位相（即ち、ｃ１又はｃ２）の立上りエッジから発せられた１つのインターリーブ部からのデータ（即ち、Ａ１又はＡ２）は、他方のクロック位相の立下りエッジ前にラッチ部（即ち、ラッチ部３１６又はラッチ部３２６）によってラッチされなければならない。これによって、比較となるフリップフロップベースの設計に対する１Ｔの期間と比較すると、動作について期間２Ｔ・３４１がもたらされる。具体的には、ラッチベースのアナログ−デジタルコンバータ３００の最悪の場合のタイミングパスは以下の式で規定される。
ｔ_ｃｏｍｐ＋ｔ_ｍｕｘ＋ｔ_{ｌａｔｃｈ}＜２Ｔ
従って、一例として、ｔ_ｃｏｍｐが１２０ｐｓ、ｔ_ｍｕｘが６０ｐｓ、ｔ_{ｌａｔｃｈ}が６０ｐｓの場合、８.３ＧＨｚのデータレートがサポートされる。選択されたコンパレータの出力は期間ｔ_ｍｕｘ３３５後にマルチプレクサ３４０を介して遷移する。この時点で、出力Ａ１は安定している。Ａ１がマルチプレクサ３５０からの出力を選択するのに使用される場合、上述の処理が繰り返される。

ラッチベースのアナログ−デジタルコンバータ３００はラッチ部３１６、３２６のトランスペアレントな動作に起因して非同期回路として動作する。しかし、ラッチベースのアナログ−デジタルコンバータ３００はいかなる非同期ループも含まず、ラッチ部３１６、３２６の代わりにフリップフロップに依存する対応の回路よりも高いスループットレートを達成することができる。さらに、インターリーブ数を増加させることによってデータレートを増加させることができる。

図４ａを参照すると、本発明の種々の実施例による他のラッチベースのアナログ−デジタルコンバータ４００は増加したインターリーブレベルを含む。具体的には、ラッチベースのアナログ−デジタルコンバータ４００は１ビットの推定及び４レベルのインターリーブを有する１タップＤＦＥを含む。ラッチベースのアナログ−デジタルコンバータ４００は４個のサブレベルインターリーブ部４１０、４２０、４３０、４４０を含む。サブレベルインターリーブ部４１０は、アナログ入力４９０と比較されるそれぞれの基準電圧４０２、４０４を各々が受ける２つのコンパレータ４１２、４１４を含む。コンパレータ４１２、４１４は双方ともクロック位相ｃ１に同期される。コンパレータ４１２又はコンパレータ４１４のいずれかの出力がサブレベルインターリーブ部４４０からの出力Ａ４に基づいてマルチプレクサ４７０を用いて選択される。具体的には、出力Ａ４はクロック位相ｃ１に同期されるラッチ部４１６を用いてマルチプレクサ４７０のセレクト入力に転送される。マルチプレクサ４７０から出力Ａ１が供給される。

サブレベルインターリーブ部４２０は、アナログ入力４９０と比較されるそれぞれの基準電圧４０２、４０４を各々が受ける２つのコンパレータ４２２、４２４を含む。コンパレータ４２２、４２４は双方ともクロック位相ｃ２に同期される。コンパレータ４２２又はコンパレータ４２４のいずれかの出力がサブレベルインターリーブ部４１０からの出力Ａ１に基づいてマルチプレクサ４７５を用いて選択される。具体的には、出力Ａ１はクロック位相ｃ２に同期されるラッチ部４２６を用いてマルチプレクサ４７５のセレクト入力に転送される。マルチプレクサ４７５から出力Ａ２が供給される。

サブレベルインターリーブ部４３０は、アナログ入力４９０と比較されるそれぞれの基準電圧４０２、４０４を各々が受ける２つのコンパレータ４３２、４３４を含む。コンパレータ４３２、４３４は双方ともクロック位相ｃ３に同期される。コンパレータ４３２又はコンパレータ４３４のいずれかの出力がサブレベルインターリーブ部４２０からの出力Ａ２に基づいてマルチプレクサ４８０を用いて選択される。具体的には、出力Ａ２はクロック位相ｃ３に同期されるラッチ部４３６を用いてマルチプレクサ４８０のセレクト入力に転送される。マルチプレクサ４８０から出力Ａ３が供給される。

サブレベルインターリーブ部４４０は、アナログ入力４９０と比較されるそれぞれの基準電圧４０２、４０４を各々が受ける２つのコンパレータ４４２、４４４を含む。コンパレータ４４２、４４４は双方ともクロック位相ｃ４に同期される。コンパレータ４４２又はコンパレータ４４４のいずれかの出力がサブレベルインターリーブ部４３０からの出力Ａ３に基づいてマルチプレクサ４８５を用いて選択される。具体的には、出力Ａ３はクロック位相ｃ４に同期されるラッチ部４４６を用いてマルチプレクサ４８５のセレクト入力に転送される。マルチプレクサ４８５から出力Ａ４が供給される。

基準電圧４０２、４０４はデジタル−アナログコンバータ４６２、４６４のそれぞれ一方から供給される。デジタル−アナログコンバータ４６２、４６４は基準電圧４０２、４０４の修正を可能とする何らかのプログラム可能なデバイス（不図示）からのデジタル入力を受ける。他の場合では、基準電圧４０２、４０４はレジスタチェーンから供給される。当業者であれば、ここに与えられた開示に基づいて基準電圧を生成するための他のアプローチを認識するはずである。

図４ｂを参照すると、タイミング図４０１はラッチベースのアナログ−デジタルコンバータ４００の例示動作を示す。クロック位相ｃ１、クロック位相ｃ２、クロック位相ｃ３及びクロック位相ｃ４はマスタークロック４１１に基づいて生成され、互いに９０度位相がずれている。ラッチ部４１６、ラッチ部４２６、ラッチ部４３６及びラッチ部４４６の各々はその関連するクロックがハイにアサートされるとトランスペアレントとなる。従って、クロック位相ｃ４が時刻４２１でハイをアサートすると、ラッチ部４４６はトランスペアレントとなる。同じクロックエッジでコンパレータ４４２、４４４がクロック処理される。コンパレータ４４２、４４４は期間ｔ_ｃｏｍｐ４２３後に安定となる。選択されたコンパレータの出力は期間ｔ_ｍｕｘ４２５後にマルチプレクサ４８５を介して遷移する。この時点で、出力Ａ４は安定している。Ａ４はクロック位相ｃ１が時刻４３１でハイをアサートするとトランスペアレントになるラッチ部４１６に供給される。Ａ４は期間ｔ_{ｌａｔｃｈ}４３７後にマルチプレクサ４７０のセレクト入力として利用可能となり、コンパレータ４１２、４１４の出力は期間ｔ_ｃｏｍｐ４３３後に安定となる。ｔ_{ｌａｔｃｈ}４３７＋Ａ４が利用可能な時間がｔ_ｃｏｍｐ４３３よりも短い場合、ｔ_{ｌａｔｃｈ}４３７はラッチベースのアナログ−デジタルコンバータ４００のクリティカルタイミングパスの統合部分を再生しない。なお、ラッチベースのアナログ−デジタルコンバータ４００は、Ａ４がクロック位相ｃ１の立上りエッジ後に実質的に利用可能となる場合であってもラッチ部４１６の動作特性のために正しく動作できる。具体的には、Ａ４が期間ｔ_ｃｏｍｐ４３３の終了前に利用可能となる場合、出力Ａ４の遅延はクリティカルタイミングパスに影響を及ぼさない。従って、フリップフロップの代わりにラッチ部４１６、４２６を使用することによってスループットの上昇がもたらされる。具体的には、図４ａに図示するような４インターリーブ設計では、１つのクロック位相（即ち、ｃ１、ｃ２、ｃ３又はｃ４）の立上りエッジから発せられた１つのインターリーブ部からのデータ（即ち、Ａ１、Ａ２、Ａ３又はＡ４）は、特定の出力をラッチすることに関連するクロック位相の立下りエッジ前にラッチ部（即ち、ラッチ部４１６、４２６、４３６、４４６の１つ）によってラッチされなければならない。これによって期間４Ｔ・４４１がもたらされる。ラッチベースのアナログ−デジタルコンバータ４００の最悪の場合のタイミングパスは以下の式で規定される。
ｔ_ｃｏｍｐ＋ｔ_ｍｕｘ＋ｔ_{ｌａｔｃｈ}＜３Ｔ
従って、一例として、ｔ_ｃｏｍｐが１２０ｐｓ、ｔ_ｍｕｘが６０ｐｓ、ｔ_{ｌａｔｃｈ}が６０ｐｓの場合、１２.５ＧＨｚのデータレートがサポートされる。選択されたコンパレータの出力は期間ｔ_ｍｕｘ４３５後にマルチプレクサ４７０を介して遷移する。この時点で、出力Ａ１は安定している。Ａ１がマルチプレクサ４７５からの出力を選択するのに使用され、Ａ２がマルチプレクサ４８０からの出力を選択するのに使用され、Ａ３がマルチプレクサ４８５からの出力を選択するのに使用される場合、上述の処理が繰り返される。

図５ａを参照すると、本発明の種々の実施例による他のラッチベースのアナログ−デジタルコンバータ５００は更に増加したインターリーブレベルを含む。具体的には、ラッチベースのアナログ−デジタルコンバータ５００は１ビットの推定及び８レベルのインターリーブを有する１タップＤＦＥを含む。ラッチベースのアナログ−デジタルコンバータ５００は８個のサブレベルインターリーブ部５１０、５２０、５３０、５４０、５５０、５６０、５７０、５８０を含む。サブレベルインターリーブ部５１０は、アナログ入力５９０と比較されるそれぞれの基準電圧５０２、５０４を各々が受ける２つのコンパレータ５１２、５１４を含む。コンパレータ５１２、５１４は双方ともクロック位相ｃ１に同期される。コンパレータ５１２又はコンパレータ５１４のいずれかの出力がサブレベルインターリーブ部５８０からの出力Ａ８に基づいてマルチプレクサ５１８を用いて選択される。具体的には、出力Ａ８はクロック位相ｃ１に同期されるラッチ部５１６を用いてマルチプレクサ５１８のセレクト入力に転送される。マルチプレクサ５１８から出力Ａ１が供給される。

サブレベルインターリーブ部５２０は、アナログ入力５９０と比較されるそれぞれの基準電圧５０２、５０４を各々が受ける２つのコンパレータ５２２、５２４を含む。コンパレータ５２２、５２４は双方ともクロック位相ｃ２に同期される。コンパレータ５２２又はコンパレータ５２４のいずれかの出力がサブレベルインターリーブ部５１０からの出力Ａ１に基づいてマルチプレクサ５２８を用いて選択される。具体的には、出力Ａ１はクロック位相ｃ２に同期されるラッチ部５２６を用いてマルチプレクサ５２８のセレクト入力に転送される。マルチプレクサ５２８から出力Ａ２が供給される。

サブレベルインターリーブ部５３０は、アナログ入力５９０と比較されるそれぞれの基準電圧５０２、５０４を各々が受ける２つのコンパレータ５３２、５３４を含む。コンパレータ５３２、５３４は双方ともクロック位相ｃ３に同期される。コンパレータ５３２又はコンパレータ５３４のいずれかの出力がサブレベルインターリーブ部５２０からの出力Ａ２に基づいてマルチプレクサ５３８を用いて選択される。具体的には、出力Ａ２はクロック位相ｃ３に同期されるラッチ部５３６を用いてマルチプレクサ５３８のセレクト入力に転送される。マルチプレクサ５３８から出力Ａ３が供給される。

サブレベルインターリーブ部５４０は、アナログ入力５９０と比較されるそれぞれの基準電圧５０２、５０４を各々が受ける２つのコンパレータ５４２、５４４を含む。コンパレータ５４２、５４４は双方ともクロック位相ｃ４に同期される。コンパレータ５４２又はコンパレータ５４４のいずれかの出力がサブレベルインターリーブ部５３０からの出力Ａ３に基づいてマルチプレクサ５４８を用いて選択される。具体的には、出力Ａ３はクロック位相ｃ４に同期されるラッチ部５４６を用いてマルチプレクサ５４８のセレクト入力に転送される。マルチプレクサ５４８から出力Ａ４が供給される。

サブレベルインターリーブ部５５０は、アナログ入力５９０と比較されるそれぞれの基準電圧５０２、５０４を各々が受ける２つのコンパレータ５５２、５５４を含む。コンパレータ５５２、５５４は双方ともクロック位相ｃ５に同期される。コンパレータ５５２又はコンパレータ５５４のいずれかの出力がサブレベルインターリーブ部５４０からの出力Ａ４に基づいてマルチプレクサ５５８を用いて選択される。具体的には、出力Ａ４はクロック位相ｃ５に同期されるラッチ部５５６を用いてマルチプレクサ５５８のセレクト入力に転送される。マルチプレクサ５５８から出力Ａ５が供給される。

サブレベルインターリーブ部５６０は、アナログ入力５９０と比較されるそれぞれの基準電圧５０２、５０４を各々が受ける２つのコンパレータ５６２、５６４を含む。コンパレータ５６２、５６４は双方ともクロック位相ｃ６に同期される。コンパレータ５６２又はコンパレータ５６４のいずれかの出力がサブレベルインターリーブ部５５０からの出力Ａ５に基づいてマルチプレクサ５６８を用いて選択される。具体的には、出力Ａ５はクロック位相ｃ６に同期されるラッチ部５６６を用いてマルチプレクサ５６８のセレクト入力に転送される。マルチプレクサ５６８から出力Ａ６が供給される。

サブレベルインターリーブ部５７０は、アナログ入力５９０と比較されるそれぞれの基準電圧５０２、５０４を各々が受ける２つのコンパレータ５７２、５７４を含む。コンパレータ５７２、５７４は双方ともクロック位相ｃ７に同期される。コンパレータ５７２又はコンパレータ５７４のいずれかの出力がサブレベルインターリーブ部５６０からの出力Ａ６に基づいてマルチプレクサ５７８を用いて選択される。具体的には、出力Ａ６はクロック位相ｃ７に同期されるラッチ部５７６を用いてマルチプレクサ５７８のセレクト入力に転送される。マルチプレクサ５７８から出力Ａ７が供給される。

サブレベルインターリーブ部５８０は、アナログ入力５９０と比較されるそれぞれの基準電圧５０２、５０４を各々が受ける２つのコンパレータ５８２、５８４を含む。コンパレータ５８２、５８４は双方ともクロック位相ｃ８に同期される。コンパレータ５８２又はコンパレータ５８４のいずれかの出力がサブレベルインターリーブ部５７０からの出力Ａ７に基づいてマルチプレクサ５８８を用いて選択される。具体的には、出力Ａ７はクロック位相ｃ８に同期されるラッチ部５８６を用いてマルチプレクサ５８８のセレクト入力に転送される。マルチプレクサ５８８から出力Ａ８が供給される。

基準電圧５０２、５０４はデジタル−アナログコンバータ５０６、５０８のそれぞれ一方から供給される。デジタル−アナログコンバータ５０６、５０８は基準電圧５０２、５０４の修正を可能とする何らかのプログラム可能なデバイス（不図示）からのデジタル入力を受ける。他の場合では、基準電圧５０２、５０４はレジスタチェーンから供給される。当業者であれば、ここに与えられた開示に基づいて基準電圧を生成するための他のアプローチを認識するはずである。

図５ｂを参照すると、タイミング図５０１はラッチベースのアナログ−デジタルコンバータ５００の例示動作を示す。クロック位相ｃ１、ｃ２、ｃ３、ｃ４、ｃ５、ｃ６、ｃ７及びｃ８はマスタークロック５１１に基づいて生成され、互いに４５度位相がずれている。ラッチ部５１６、ラッチ部５２６、ラッチ部５３６、ラッチ部５４６、ラッチ部５５６、ラッチ部５６６、ラッチ部５７６及びラッチ部５８６の各々はその関連するクロックがハイにアサートされるとトランスペアレントとなる。従って、クロック位相ｃ８が時刻５２１でハイをアサートすると、ラッチ部５８６はトランスペアレントとなる。同じクロックエッジでコンパレータ５８２、５８４がクロック処理される。コンパレータ５８２、５８４は期間ｔ_ｃｏｍｐ５２３後に安定となる。選択されたコンパレータの出力は期間ｔ_ｍｕｘ５２５後にマルチプレクサ５８８を介して遷移する。この時点で、出力Ａ８は安定している。Ａ８はクロック位相ｃ１が時刻５３１でハイをアサートするとトランスペアレントになるラッチ部５１６に供給される。Ａ８は期間ｔ_{ｌａｔｃｈ}５３７後にマルチプレクサ５１８のセレクト入力として利用可能となり、コンパレータ５１２、５１４の出力は期間ｔ_ｃｏｍｐ５３３後に安定となる。ｔ_{ｌａｔｃｈ}５３７＋Ａ８が利用可能な時間がｔ_ｃｏｍｐ５３３よりも短い場合、ｔ_{ｌａｔｃｈ}５３７はラッチベースのアナログ−デジタルコンバータ５００のクリティカルタイミングパスの統合部分を再生しない。なお、ラッチベースのアナログ−デジタルコンバータ５００は、Ａ８クロック位相ｃ１の立上りエッジ後に実質的に利用可能となる場合であってもラッチ部５１６の動作特性のために正しく動作できる。具体的には、Ａ８が期間ｔ_ｃｏｍｐ５３３の終了前に利用可能となる場合、出力Ａ８の遅延はクリティカルタイミングパスに影響を及ぼさない。従って、フリップフロップの代わりにラッチ部５１６、５２６を使用することによってスループットの上昇がもたらされる。具体的には、図５ａに図示するような４インターリーブ設計では、１つのクロック位相（即ち、ｃ１、ｃ２、ｃ３、ｃ４、ｃ５、ｃ６、ｃ７又はｃ８）の立上りエッジから発せられた１つのインターリーブ部からのデータ（即ち、Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６、Ａ７又はＡ８）は、特定の出力をラッチすることに関連するクロック位相の立下りエッジ前にラッチ部（即ち、ラッチ部５１６、５２６、５３６、５４６、５５６、５６６、５７６、５８６の１つ）によってラッチされなければならない。これによって期間５Ｔ・５４１がもたらされる。ラッチベースのアナログ−デジタルコンバータ５００の最悪の場合のタイミングパスは以下の式で規定される。
ｔ_ｃｏｍｐ＋ｔ_ｍｕｘ＋ｔ_{ｌａｔｃｈ}＜５Ｔ
従って、一例として、ｔ_ｃｏｍｐが１２０ｐｓ、ｔ_ｍｕｘが６０ｐｓ、ｔ_{ｌａｔｃｈ}が６０ｐｓの場合、２１ＧＨｚのデータレートがサポートされる。選択されたコンパレータの出力は期間ｔ_ｍｕｘ５３５後にマルチプレクサ５１８を介して遷移する。この時点で、出力Ａ１は安定している。Ａ１がマルチプレクサ５２８からの出力を選択するのに使用され、Ａ２がマルチプレクサ５３８からの出力を選択するのに使用され、Ａ３がマルチプレクサ５４８からの出力を選択するのに使用され、Ａ４がマルチプレクサ５５８からの出力を選択するのに使用され、Ａ５がマルチプレクサ５６８からの出力を選択するのに使用され、Ａ６がマルチプレクサ５７８からの出力を選択するのに使用され、Ａ７がマルチプレクサ５８８からの出力を選択するのに使用される場合、上述の処理が繰り返される。

なお、上記図３ａ、４ａ及び５ａのラッチベースのアナログ−デジタルコンバータが単一のタップを利用するものであるが、特定の回路によって軽減されるべきシンボル間干渉のレベルに依存して１より多いタップが利用され得る。図６ａを参照すると、２ビットの推定及び２つのインターリーブを含むラッチベースのアナログ−デジタルコンバータ６００が図示される。具体的には、ラッチベースのアナログ−デジタルコンバータ６００は２つのサブレベルインターリーブ部６１０、６３０を含む。サブレベルインターリーブ部６１０はアナログ入力６９０と比較されるそれぞれの基準電圧６０２、６０４、６０６、６０８を各々が受ける４個のコンパレータ６２２、６２４、６２６、６２８を含む。タップ数（ｔｐ）は、以下の式により利用されるコンパレータの数に直接関係する。
コンパレータの数＝２^ｔｐ
コンパレータ６２２、６２４、６２６、６２８は全てクロック位相ｃ１に同期される。コンパレータ６２２、６２４、６２６、６２８のうちの１つの出力が、サブレベルインターリーブ部６３０からの出力Ａ２と第２段マルチプレクサ６１４からの出力Ａ１の組合せに基づいて第１段マルチプレクサ６１２及び第２段マルチプレクサ６１４を構成するマルチプレクサツリーを用いて選択される。具体的には、出力Ａ２はラッチ部６１８を用いて第２段マルチプレクサ６１４のセレクト入力に転送され、出力Ａ１はラッチ部６１６を用いて第１段マルチプレクサ６１２のセレクト入力に転送される。ラッチ部６１６はクロック位相ｃ２に同期され、ラッチ部６１８はクロック位相ｃ１に同期される。出力Ａ１は第２段マルチプレクサ６１４から供給される。

サブレベルインターリーブ部６３０はアナログ入力６９０と比較されるそれぞれの基準電圧６０２、６０４、６０６、６０８を各々が受ける４個のコンパレータ６４２、６４４、６４６、６４８を含む。コンパレータ６４２、６４４、６４６、６４８は全てクロック位相ｃ２に同期される。コンパレータ６４２、６４４、６４６、６４８のうちの１つの出力が、サブレベルインターリーブ部６１０からの出力Ａ１と第２段マルチプレクサ６３４からの出力Ａ２の組合せに基づいて第１段マルチプレクサ６３２及び第２段マルチプレクサ６３４を構成するマルチプレクサツリーを用いて選択される。具体的には、出力Ａ１はラッチ部６３８を用いて第２段マルチプレクサ６３４のセレクト入力に転送され、出力Ａ２はラッチ部６３６を用いて第１段マルチプレクサ６３２のセレクト入力に転送される。ラッチ部６３６はクロック位相ｃ１に同期され、ラッチ部６３８はクロック位相ｃ２に同期される。出力Ａ２は第２段マルチプレクサ６３４から供給される。

基準電圧６０２、６０４、６０６、６０８はデジタル−アナログコンバータ６５２、６５４、６５６、６５８のそれぞれ一方から供給される。デジタル−アナログコンバータ６５２、６５４、６５６、６５８は基準電圧６０２、６０４、６０６、６０８の修正を可能とする何らかのプログラム可能なデバイス（不図示）からのデジタル入力を受ける。他の場合では、基準電圧６０２、６０４、６０６、６０８はレジスタチェーンから供給される。当業者であれば、ここに与えられた開示に基づいて基準電圧を生成するための他のアプローチを認識するはずである。

図６ｂを参照すると、タイミング図６０１はラッチベースのアナログ−デジタルコンバータ６００の例示的動作を図示する。クロック位相ｃ１及びクロック位相ｃ２はマスタークロック６１１に基づいて生成され、互いに他方から１８０度ずれた位相となっている。ラッチ部６１６、６１８、６３６、６３８の各々はその関連クロックがハイにアサートされるとトランスペアレントとなる。従って、クロック位相ｃ２が時刻６２１でハイをアサートすると、ラッチ部６１６及び６３８はトランスペアレントとなる。同じクロックエッジで、コンパレータ６４２、６４４、６４６、６４８はクロック処理される。コンパレータ６４２、６４４、６４６、６４８の出力は期間ｔ_ｃｏｍｐ６２３後に安定となる。選択されたコンパレータの出力は、第１段マルチプレクサ６３２及び第２段マルチプレクサ６３４による遅延に対応する２つのマルチプレクサ遅延ｔ_ｍｕｘ６２５及びｔ_ｍｕｘ６２６後にマルチプレクサツリーを介して遷移する。この時点で、出力Ａ２は安定している。

Ａ２はクロック位相ｃ１が時刻６３１でハイをアサートするとトランスペアレントになるラッチ部６３６及びラッチ部６１８に供給される。Ａ２は期間ｔ_{ｌａｔｃｈ}６３７後に第２段マルチプレクサ６１４のセレクト入力として利用可能となり、コンパレータ６２２、６２４、６２６、６２８の出力は期間ｔ_ｃｏｍｐ６３３後に安定となる。ｔ_{ｌａｔｃｈ}６３７＋Ａ２が利用可能な時間がｔ_ｃｏｍｐ６３３よりも短い場合、ｔ_{ｌａｔｃｈ}６３７はラッチベースのアナログ−デジタルコンバータ６００のクリティカルタイミングパスの統合部分を再生しない。なお、ラッチベースのアナログ−デジタルコンバータ６００は、Ａ２がクロック位相ｃ１の立上りエッジ後に実質的に利用可能となる場合であってもラッチ部６１８の動作特性のために正しく動作できる。具体的には、Ａ２が期間ｔ_ｃｏｍｐ６３３、ｔ_ｍｕｘ６３５の終了前に利用可能となる場合、出力Ａ２の遅延はクリティカルタイミングパスに影響を及ぼさない。従って、フリップフロップの代わりにラッチ部６１６、６１８、６３６、６３８を使用することによってスループットの上昇がもたらされる。具体的には、図６ａに図示するような２インターリーブ設計では、一方のクロック位相（即ち、ｃ１又はｃ２）の立上りエッジから発せられた１つのインターリーブ部からのデータ（即ち、Ａ１又はＡ２）は、他方のクロック位相の立下りエッジ前にラッチ部（即ち、ラッチ部３１６又はラッチ部３２６）によってラッチされなければならない。ラッチベースのアナログ−デジタルコンバータ６００の最悪の場合のタイミングパスは以下の式で規定される。
ｔ_ｃｏｍｐ＋(２)ｔ_ｍｕｘ＋ｔ_{ｌａｔｃｈ}＜２Ｔ
従って、一例として、ｔ_ｃｏｍｐが１２０ｐｓ、ｔ_ｍｕｘが６０ｐｓ、ｔ_{ｌａｔｃｈ}が６０ｐｓの場合、６.７ＧＨｚのデータレートがサポートされる。選択されたコンパレータの出力は期間ｔ_ｍｕｘ６３５＋ｔ_ｍｕｘ６３６にマルチプレクサツリーを介して遷移する。この時点で、出力Ａ１は安定している。Ａ１が第２段マルチプレクサ６１４からの出力を選択するのに使用される場合、上述の処理が繰り返される。

当業者であれば、ここに与えられる開示に基づいて、上述のアナログ−デジタルコンバータで利用されるアーキテクチャは任意数のインターリーブに拡張されて更なる時間的利点をもたらすことができる。概略として、規定数のタップ（ｔｐ）及び規定数のインターリーブ部（ｉ）が全てのｔｐ履歴ビットについて推定を用いると、以降の式がクリティカルタイミングパスを記述する。
ｔ_ｃｏｍｐ＋(ｔｐ)ｔ_ｍｕｘ＋ｔ_{ｌａｔｃｈ}＜（ｉ／２＋１）／Ｔ
概略として、上記図３ａ、４ａ、５ａ及び６ａとの関連で記載したものと同様のアナログ−デジタルコンバータに含まれるＤＦＥは、軽減されるシンボル間干渉の量に対応するタップ数（即ち、ｔｐ）によって記述される。多数のタップによって、大量のシンボル間干渉を持つ悪いチャネルを介して伝送されたビットシーケンスを検出することができる。上述のラッチベースのアナログ−デジタルコンバータは過大な電力を費やさずに非常に高いデータレートで動作できる。多数のインターリーブが使用される場合、当技術で周知のように、ファンアウト・バッファを含むことが必要となる。このファンアウト・バッファを考慮すると、本発明の実施例によるラッチベースのアナログ−デジタルコンバータに対する総合されたタイミング制限は以下の式によって記述される。

ここで、ｔ_ｃｏｍｐはコンパレータによる遅延、ｔ_{ｌａｔｃｈ}はラッチ部による遅延、ｔ_ｂｕｆはファンアウト・バッファによる遅延、ｔｐはタップの数、ｉはインターリーブの数、２^ｔｐはマルチプレクサの数、３＊２^ｔｐはゲートの数、ｌｏｇ_４(３＊２^ｔｐ／４)はファンアウト・バッファの数である。そのようなラッチベースのアナログ−デジタルコンバータによって消費される電力は、

であり、ここで、ｅ_ｄａｃはデジタル−アナログコンバータのエネルギー、ｅ_ｃｏｍｐはコンパレータのエネルギー、ｅ_{ｌａｔｃｈ}はラッチ部のエネルギー、ｅ_ｍｕｘはマルチプレクサのエネルギー、ｅ_ｂｕｆはバッファのエネルギー、ｔｐはタップの数、ｉはインターリーブの数、２^ｔｐはマルチプレクサの数、ｉ＊ｔｐはラッチの数、加算はファンアウト・バッファの数であり、これらの各々は直前のものよりも指数関数的に大きい。

図７を参照すると、ラッチベースのアナログ−デジタルコンバータを有する受信機７２０を含む通信システム７００が本発明の実施例によって示される。通信システム７００は、受信機７２０に対してセットされるデータを表す信号を転送媒体７３０を介して送信する送信機７１０を含む。転送媒体７３０は、限定するわけではないが、無線転送媒体、電気的に配線された低層媒体、磁気記憶媒体、又は光学転送媒体等であればよい。当業者であれば、ここに提供された開示に基づいて、本発明の異なる実施例に関連して使用され得る種々の転送媒体を認識するはずである。受信機７２０は、図３−６との関連で上述したものと同様のラッチベースのアナログ−デジタルコンバータを含む。ある場合では、通信システム７００は携帯電話及び／又はセルタワーとなる送信機７１０及び受信機７２０を有するセルラ電話機システムとすることができる。或いは、通信システム７００は、書込み機能となる送信機７１０、磁気記憶媒体となる転送媒体７３０、及び読取り機能となる受信機７２０を持つ磁気記憶媒体とすることができる。当業者であれば、ここに提供される開示に基づいて、本発明の異なる実施例による通信システム７００として表され得る種々の他のシステムを認識するはずである。

結論として、本発明はアナログ−デジタル変換のための新規なシステム、デバイス、方法及び構成を提供する。発明の１以上の実施例の詳細な説明が上記に与えられたが、種々の変更例、修正例及び均等物は発明の精神から変わることなく当業者には明らかなものとなる。従って、上記の説明は発明の範囲を限定するものとして捉えられてはならず、それは以降の特許請求の範囲によって規定される。

Claims

ラッチベースのアナログ−デジタルコンバータ回路であって、
第１のインターリーブ部であって
アナログ入力をそれぞれの基準電圧と比較するよう動作するコンパレータのセットであって、クロック位相に同期するコンパレータのセット、
セレクタ入力に少なくともある程度基づいて前記コンパレータのセットのうちの１つの出力を選択するよう動作するセレクタ回路であって、該選択された出力から第１のインターリーブ出力が引き出される、セレクタ回路、及び
第２のインターリーブ部から第２のインターリーブ出力を受け、前記クロック位相がアサートされるとトランスペアレントとなるラッチ部であって、前記セレクタ入力が該ラッチ部の出力を含む、ラッチ部
を含む第１のインターリーブ部
を備えた回路。
請求項１の回路において、前記ラッチ部がシンボル間干渉を軽減するように動作する、回路。
請求項１の回路において、前記コンパレータのセットが第１のセットのコンパレータであり、前記クロック位相が第１のクロック位相であり、前記セレクタ回路が第１のセレクタ回路であり、前記セレクタ入力が第１のセレクタ入力であり、前記ラッチ部が第１のラッチ部であり、前記第２のインターリーブ部が、
第２のクロック位相に同期する第２のセットのコンパレータ、
第２のセレクタ入力に少なくともある程度基づいて前記第２のセットのコンパレータのうちの１つの出力を選択するよう動作する第２のセレクタ回路であって、該選択された出力から前記第２のインターリーブ出力が引き出される、第２のセレクタ回路、及び
前記第１のインターリーブ出力を受け、前記クロック位相がアサートされるとトランスペアレントとなる第２のラッチ部であって、前記第２のセレクタ入力が該第２のラッチ部の出力である、第２のラッチ部
を含む回路。
請求項３の回路において、前記第１のラッチ部及び前記第２のラッチ部がシンボル間干渉を軽減するよう動作する、回路。
請求項３の回路において、該アナログ−デジタルコンバータ回路が１タップＤＦＥとして動作する前記第１のラッチ部及び１タップＤＦＥとして動作する前記第２のラッチ部を含み、前記第１のセットのコンパレータが２つのコンパレータを含み、前記第２のセットのコンパレータが２つのコンパレータを含む、回路。
請求項１の回路において、前記コンパレータのセットが第１のセットのコンパレータであり、前記クロック位相が第１のクロック位相であり、前記セレクタ回路が第１のセレクタ回路であり、前記セレクタ入力が第１のセレクタ入力であり、前記ラッチ部が第１のラッチ部であり、該回路がさらに、
第３のインターリーブ部を備え、該第３のインターリーブ部が、
前記アナログ入力を前記それぞれの基準電圧と比較するよう動作する第３のセットのコンパレータであって、第３のクロック位相に同期する第３のセットのコンパレータ、
第３のセレクタ入力に少なくともある程度基づいて前記第３のセットのコンパレータのうちの１つの出力を選択するよう動作する第３のセレクタ回路であって、該選択された出力から第３のインターリーブ出力が引き出される、第３のセレクタ回路、及び
前記第１のインターリーブ出力を受け、前記第３のクロック位相がアサートされるとトランスペアレントとなる第３のラッチ部であって、前記第３のセレクタ入力が該第３のラッチ部の出力を含む、第３のラッチ部
を含み、
該回路がさらに、
第４のインターリーブ部を備え、該第４のインターリーブ部が、
前記アナログ入力を前記それぞれの基準電圧と比較するよう動作する第４のセットのコンパレータであって、第４のクロック位相に同期する第４のセットのコンパレータ、
第４のセレクタ入力に少なくともある程度基づいて前記第４のセットのコンパレータのうちの１つの出力を選択するよう動作する第４のセレクタ回路であって、該選択された出力から第４のインターリーブ出力が引き出される、第４のセレクタ回路、及び
前記第３のインターリーブ出力を受け、前記第４のクロック位相がアサートされるとトランスペアレントとなる第４のラッチ部であって、前記第４のセレクタ入力が該第４のラッチ部の出力を含む、第４のラッチ部
を含み、
前記第２のインターリーブ部が、
前記アナログ入力を前記それぞれの基準電圧と比較するよう動作する第２のセットのコンパレータであって、第２のクロック位相に同期する第２のセットのコンパレータ、
第２のセレクタ入力に少なくともある程度基づいて前記第２のセットのコンパレータのうちの１つの出力を選択するよう動作する第２のセレクタ回路であって、該選択された出力から前記第２のインターリーブ出力が引き出される、第２のセレクタ回路、及び
前記第４のインターリーブ出力を受け、前記第２のクロック位相がアサートされるとトランスペアレントとなる第２のラッチ部であって、前記第２のセレクタ入力が該第２のラッチ部の出力を含む、第２のラッチ部
を含む、回路。
請求項１の回路において、前記ラッチ部が第１のラッチ部であり、前記クロック位相が第１のクロック位相であり、該回路がさらに、
前記第１のインターリーブ出力を受け、第２のクロック位相がアサートされるとトランスペアレントとなる第２のラッチ部であって、前記第２のセレクタ入力が前記第１のラッチ部の出力及び該第２のラッチ部の出力を含む、第２のラッチ部
を含む回路。
請求項７の回路において、前記セレクタ回路が複数段マルチプレクサであり、前記第２のラッチ部の出力が該複数段マルチプレクサのうちの第１段マルチプレクサのセレクタ入力として使用され、前記第１のラッチ部の出力が該複数段マルチプレクサのうちの第２段マルチプレクサのセレクタ入力として使用される、回路。
請求項７の回路において、前記コンパレータのセットが第１のセットのコンパレータのセットであり、前記セレクタ回路が第１のセレクタ回路であり、前記セレクタ入力が第１のセレクタ入力であり、前記第２のインターリーブ部が、
前記第２のクロック位相に同期される第２のセットのコンパレータ、
第２のセレクタ入力に少なくともある程度基づいて前記第２のセットのコンパレータのうちの１つの出力を選択するように動作する第２のセレクタ回路であって、該選択された出力から前記第２のインターリーブ出力が引き出される、第２のセレクタ回路、
前記第１のインターリーブ出力を受け、前記第２のクロック位相がアサートされるとトランスペアレントとなる第３のラッチ部、及び
前記第２のインターリーブ出力を受け、前記第１のクロック位相がアサートされるとトランスペアレントとなる第４のラッチ部
を含み、
前記第２のセレクタ入力が、前記第３のラッチ部の出力及び前記第４のラッチ部の出力を含む、回路。
請求項９の回路において、前記第１のセレクタ回路が第１の複数段マルチプレクサであり、前記第２のセレクタ回路が第２の複数段マルチプレクサであり、前記第２のラッチ部の出力が該第１の複数段マルチの第１段マルチプレクサへのセレクタ入力として使用され、前記第１のラッチ部の出力が該第１の複数段マルチの第２段マルチプレクサへのセレクタ入力として使用され、前記第４のラッチ部の出力が該第２の複数段マルチの第１段マルチプレクサへのセレクタ入力として使用され、前記第３のラッチ部の出力が該第２の複数段マルチの第２段マルチプレクサへのセレクタ入力として使用される、回路。
請求項９の回路において、前記第１のラッチ部、前記第２のラッチ部、前記第３のラッチ部及び前記第４のラッチ部がシンボル間干渉を軽減するよう動作する、回路。
アナログ−デジタル変換のための方法であって、
第１の出力を生成するよう動作する第１のインターリーブ部及び第２の出力を生成するよう動作する第２のインターリーブ部を提供するステップであって、該第１のインターリーブ部及び該第２のインターリーブ部の各々がコンパレータのセットを含むものである、提供ステップ、
クロック位相に同期して前記第１のインターリーブ部のコンパレータのセットを用いてアナログ−デジタル変換のセットを実行するステップ、
ラッチ結果に少なくともある程度基づいて前記アナログ−デジタル変換のセットから結果を選択して前記第１の出力を提供する、選択ステップ、及び
前記第１のインターリーブ部のラッチ部を用いて前記第２の出力をラッチするステップであって、前記クロック位相がアサートされると前記ラッチ部がトランスペアレントとなり、前記ラッチ結果が該ラッチ部の出力を含むものである、ラッチステップ
を備える方法。
請求項１２の方法において、前記アナログ−デジタル変換のセットが第１のセットのアナログ−デジタル変換であり、前記クロック位相が第２のクロック位相であり、前記ラッチ結果が第１のラッチ結果であり、該方法がさらに、
第２のクロック位相に同期して前記第２のインターリーブ部のコンパレータのセットを用いて第２のセットのアナログ−デジタル変換を実行するステップ、
第２のラッチ結果に少なくともある程度基づいて前記第２のセットのアナログ−デジタル変換から結果を選択して前記第２の出力を提供する、選択ステップ、及び
前記第２のインターリーブ部のラッチ部を用いて前記第１の出力をラッチするステップであって、前記第２のクロック位相がアサートされると該ラッチ部がトランスペアレントとなり、前記第２のラッチ結果が該ラッチ部の出力を含むものである、ラッチステップ
を備える方法。
通信システムであって、
ラッチベースのアナログ−デジタルコンバータを含む受信機を備え、該ラッチベースのアナログ−デジタルコンバータが、
第１のインターリーブ部であって、
アナログ入力をそれぞれの基準電圧と比較するよう動作するコンパレータのセットであってクロック位相に同期するコンパレータのセット、
セレクタ入力に少なくともある程度基づいて前記コンパレータのセットのうちの１つの出力を選択するよう動作するセレクタ回路であって、該選択された出力から第１のインターリーブ出力が引き出される、セレクタ回路、及び
第２のインターリーブ部から第２のインターリーブ出力を受け、前記クロック位相がアサートされるとトランスペアレントとなるラッチ部であって、前記セレクタ入力が該ラッチ部の出力を含む、ラッチ部
を含む第１のインターリーブ部
を含む通信システム。
請求項１４のシステムであって、さらに、送信機及び媒体を含み、該送信機から該媒体を介して該受信機に情報が供給される、システム。
請求項１５のシステムであって、該システムが記憶システムであり、前記媒体が記憶媒体である、システム。
請求項１５のシステムであって、該システムが無線通信システムであり、該媒体が無線通信媒体である、システム。
請求項１４のシステムにおいて、前記コンパレータのセットが第１のセットのコンパレータであり、前記クロック位相が第１のクロック位相であり、前記セレクタ回路が第１のセレクタ回路であり、前記セレクタ入力が第１のセレクタ入力であり、前記ラッチ部が第１のラッチ部であり、前記第２のインターリーブ部が、
第２のクロック位相に同期する第２のセットのコンパレータ、
第２のセレクタ入力に少なくともある程度基づいて前記第２のセットのコンパレータのうちの１つの出力を選択するよう動作する第２のセレクタ回路であって、該選択された出力から前記第２のインターリーブ出力が引き出される、第２のセレクタ回路、及び
前記第１のインターリーブ出力を受け、前記クロック位相がアサートされるとトランスペアレントとなる第２のラッチ部であって、前記第２のセレクタ入力が該第２のラッチ部の出力である、第２のラッチ部
を含む、システム。
請求項１４のシステムにおいて、前記ラッチ部が第１のラッチ部であり、前記クロック位相が第１のクロック位相であり、前記ラッチベースのアナログ−デジタルコンバータがさらに、
前記第１のインターリーブ出力を受け、第２のクロック位相がアサートされるとトランスペアレントとなる第２のラッチ部であって、前記第２のセレクタ入力が前記第１のラッチ部の出力及び該第２のラッチ部の出力を含む、第２のラッチ部
を含むシステム。
請求項１９のシステム、前記コンパレータのセットが第１のセットのコンパレータであり、前記セレクタ回路が第１のセレクタ回路であり、前記セレクタ入力が第１のセレクタ入力であり、前記第２のインターリーブ部が、
前記第２のクロック位相に同期される第２のセットのコンパレータ、
第２のセレクタ入力に少なくともある程度基づいて前記第２のセットのコンパレータのうちの１つの出力を選択するように動作する第２のセレクタ回路であって、該選択された出力から前記第２のインターリーブ出力が引き出される、第２のセレクタ回路、
前記第１のインターリーブ出力を受け、前記第２のクロック位相がアサートされるとトランスペアレントとなる第３のラッチ部、及び
前記第２のインターリーブ出力を受け、前記第１のクロック位相がアサートされるとトランスペアレントとなる第４のラッチ部
を含み、
前記第２のセレクタ入力が、前記第３のラッチ部の出力及び前記第４のラッチ部の出力を含む、システム。