JP5241159B2

JP5241159B2 - 半導体装置

Info

Publication number: JP5241159B2
Application number: JP2007182416A
Authority: JP
Inventors: 義和中川
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2007-07-11
Filing date: 2007-07-11
Publication date: 2013-07-17
Anticipated expiration: 2027-07-11
Also published as: JP2009021359A

Description

この発明は、多層配線構造を有する半導体装置に関する。

たとえば、電気機器の電源をコントロールするための半導体装置として、高耐圧素子と制御回路を１つのチップに集積した、いわゆるインテリジェント・パワー・デバイスが知られている。
このインテリジェント・パワー・デバイスでは、半導体基板上に複数の配線層を積層した多層配線構造が採用されている。各配線層は、高耐圧素子のための配線層および制御回路のための配線層として共有される。そのため、各配線層を絶縁分離するための層間絶縁膜は、高耐圧素子の上層配線と下層配線との間で絶縁破壊が生じない膜厚に設定されている。
特開２０００−２００９０５号公報

最近、インテリジェント・パワー・デバイスにおいても、チップサイズの縮小の要求から、各素子の微細化が検討されている。素子の微細化に伴い、配線、配線と素子とを電気的に接続するためのコンタクトホール、および各配線間を電気的に接続するためのビアホールを微細化する必要が生じる。微細なコンタクトホールやビアホールを形成するためには、層間絶縁膜の膜厚を小さくしなければならない。

しかし、層間絶縁膜の膜厚を小さくすると、絶縁耐圧が小さくなるため、高耐圧素子の上層配線と下層配線との間で絶縁破壊を生じるおそれがある。また、層間絶縁膜の膜厚を小さくすると、上層配線と下層配線との間に生じる寄生容量が増大する。寄生容量の増大は、制御回路に含まれるＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタにおいて問題となる。

寄生容量の増大を抑えるために、層間絶縁膜の材料として、一般的に用いられるＳｉＯ₂（酸化シリコン）よりも誘電率の低いＬｏｗ−ｋ膜材料を用いることが考えられる。しかしながら、Ｌｏｗ−ｋ膜材料を用いると、層間絶縁膜の絶縁耐圧がさらに低下してしまう。
そこで、本発明の目的は、上層配線と下層配線との間の絶縁耐圧を一定以上に維持しつつ、層間絶縁膜の膜厚を小さくすることができる、半導体装置を提供することである。

上記目的を達成するための請求項１記載の発明は、下層配線と、前記下層配線上に積層された層間絶縁膜と、前記層間絶縁膜上に形成され、平面視で前記下層配線と交差する上層配線と、前記下層配線と前記上層配線との間において、平面視で前記下層配線と前記上層配線とが交差する部分を含む領域に形成され、前記層間絶縁膜の表面から前記層間絶縁膜の一部が残るように掘り下げた形状の溝と、前記溝に埋設され、前記層間絶縁膜の材料よりも高い絶縁性を有する材料からなる高絶縁体とを備え、前記下層配線と前記上層配線との間には、前記層間絶縁膜の一部および前記高絶縁体が重なって配置されている、半導体装置である。

この構成によれば、下層配線上には、層間絶縁膜が積層されている。層間絶縁膜上には、上層配線が形成されている。この上層配線は、平面視で下層配線と交差する。また、下層配線と上層配線との間には、平面視で下層配線と上層配線とが交差する部分を含む領域に、層間絶縁膜の表面から層間絶縁膜の一部が残るように掘り下げた形状の溝が形成されている。この溝には、層間絶縁膜の材料よりも高い絶縁性を有する材料からなる高絶縁体が埋設されている。これにより、下層配線と上層配線との間での絶縁耐圧の向上を図ることができる。したがって、下層配線と上層配線との間での絶縁耐圧を一定以上に維持しつつ、層間絶縁膜の膜厚を小さくすることができる。層間絶縁膜の膜厚を小さくすることにより、層間絶縁膜に設けられるコンタクトホールやビアホールの微細化を図ることができる。そのため、この半導体装置が有する素子の微細化を図ることができる。

また、請求項２に記載のように、前記溝内の前記高絶縁体の表面は、前記層間絶縁膜の前記表面とほぼ面一であることが好ましい。

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
この半導体装置は、高耐圧ＤＭＯＳ（Double diffused Metal Oxide Semiconductor）トランジスタと、ＣＭＯＳトランジスタなどで構成される制御回路とを有するインテリジェント・パワー・デバイスであり、その基体をなす半導体基板１を備えている。半導体基板１は、たとえば、Ｓｉ（シリコン）からなる。

半導体基板１上には、Ｎ^-型（低濃度Ｎ型）エピタキシャル層２が積層されている。Ｎ^-型エピタキシャル層２には、その積層方向に貫通して、図示しない平面視矩形環状のディープトレンチが形成されている。このディープトレンチによって、ディープトレンチに囲まれる領域３は、その周囲から分離（素子分離）されている。そして、その領域３は、ＤＭＯＳトランジスタが形成されるトランジスタ形成領域とされている。

トランジスタ形成領域３において、Ｎ^-型エピタキシャル層２の表層部には、平面視環状のＰ型ボディ拡散領域４がディープトレンチと間隔を空けて形成されている。また、Ｎ^-型エピタキシャル層２の表層部には、平面視でＰ型ボディ拡散領域４の内側に、Ｎ⁺型（高濃度Ｎ型）ドレイン拡散領域５がＰ型ボディ拡散領域４と間隔を空けて形成されている。さらに、Ｐ型ボディ拡散領域４の表層部には、Ｎ⁺型ソース領域６がＰ型ボディ拡散領域４の周縁と間隔を空けて形成されている。

Ｎ^-型エピタキシャル層２の表層部において、Ｐ型ボディ拡散領域４とディープトレンチとの間、およびＰ型ボディ拡散領域４とＮ⁺型ドレイン拡散領域５との間には、ＬＯＣＯＳ７が形成されている。さらに、Ｎ^-型エピタキシャル層２上には、ポリシリコンからなるゲート電極８が形成されている。このゲート電極８は、その一端がＰ型ボディ拡散領域４とＮ⁺型ドレイン拡散領域５との間に配置されたＬＯＣＯＳ７に乗り上げ、Ｐ型ボディ拡散領域を横切り、他端がＰ型ボディ拡散領域４上に配置されている。ゲート電極８とＰ型ボディ拡散領域４との間には、ゲート絶縁膜２９が介在されている。

Ｎ^-型エピタキシャル層２およびゲート電極８上には、ＳｉＯ₂からなる第１層間絶縁膜９が形成されている。
第１層間絶縁膜９上には、第１配線層２１が形成されている。この第１配線層２１は、Ａｌ（アルミニウム）からなる下層配線としてのソース配線１０と、Ａｌからなる第１ドレインパッド１１ａとを有している。

第１層間絶縁膜９には、第１ドレインパッド１１ａとＮ⁺型ドレイン拡散領域５とが対向する部分において、コンタクトホール１８ａが貫通形成されている。コンタクトホール１８ａには、Ｗ（タングステン）からなるコンタクトプラグ１９ａが埋設されている。これにより、第１ドレインパッド１１ａとＮ⁺型ドレイン拡散領域５とは、コンタクトプラグ１９ａを介して電気的に接続されている。また、第１層間絶縁膜９には、ソース配線１０とＮ⁺型ソース領域６とが対向する部分において、コンタクトホール１８ｂが貫通形成されている。コンタクトホール１８ｂには、Ｗからなるコンタクトプラグ１９ｂが埋設されている。これにより、ソース配線１０とＮ⁺型ソース領域６とは、コンタクトプラグ１９ｂを介して電気的に接続されている。

第１配線層２１上には、ＳｉＯ₂からなる第２層間絶縁膜１２が形成されている。ソース配線１０および第１ドレインパッド１１ａは、第２層間絶縁膜１２によって被覆されている。
第２層間絶縁膜１２上には、第２配線層２２が形成されている。第２配線層２２は、Ａｌからなるゲート配線１３と、Ａｌからなる第２ドレインパッド１１ｂとを有している。

第２層間絶縁膜１２には、第２ドレインパッド１１ｂと第１ドレインパッド１１ａとが対向する部分において、ビアホール１８ｃが貫通形成されている。ビアホール１８ｃには、Ｗからなるビア１９ｃが埋設されている。これにより、第２ドレインパッド１１ｂと第１ドレインパッド１１ａとは、ビア１９ｃを介して電気的に接続されている。また、第１層間絶縁膜９および第２層間絶縁膜１２には、ゲート配線１３とゲート電極８とが対向する部分において、ビアホール１８ｄが第１層間絶縁膜９および第２層間絶縁膜１２を貫通して形成されている。ビアホール１８ｄには、Ｗからなるビア１９ｄが埋設されている。これにより、ゲート配線１３とゲート電極８とは、ビア１９ｄを介して電気的に接続されている。

第２配線層２２上には、ＳｉＯ₂からなる第３層間絶縁膜１４が形成されている。ゲート配線１３およびドレインパッド１１ｂは、第３層間絶縁膜１４によって被覆されている。
第３層間絶縁膜１４上には、第３配線層２３が形成されている。第３配線層２３は、Ａｌからなる上層配線としてのドレイン配線１５を有している。

第３層間絶縁膜１４には、ドレイン配線１５と第２ドレインパッド１１ｂとが対向する部分において、ビアホール１８ｅが貫通形成されている。ビアホール１８ｅには、Ｗからなるビア１９ｅが埋設されている。これにより、ドレイン配線１５と第２ドレインパッド１１ｂとは、ビア１９ｅを介して電気的に接続されている。したがって、ドレイン配線１５は、ビア１９ｅ、第２ドレインパッド１１ｂ、ビア１９ｃ、第１ドレインパッド１１ａおよびコンタクトプラグ１９ａを介して、Ｎ⁺型ドレイン拡散領域５と電気的に接続されている。また、第３層間絶縁膜１４には、ドレイン配線１５とソース配線１０とが対向する部分において、その表面から掘り下げた形状の溝１６が形成されている。溝１６には、ＳｉＮ（窒化シリコン）からなる高絶縁体１７が埋設されている。

ここで、ソース配線１０は、接地された配線である。一方、ドレイン配線１５は、高電圧（たとえば、６００Ｖ）が印加される配線である。したがって、ソース配線１０とドレイン配線１５との間には、ドレイン配線１５への高電圧の印加時に、その高電圧と等しい電位差が生じる。
図２は、ソース配線１０、ドレイン配線１５および高絶縁体１７の配置を図解的に示す平面図である。

ソース配線１０およびドレイン配線１５は、それぞれ平面視で互いに交差する部分を有している。すなわち、ドレイン配線１５は、ソース配線１０における所定部分Ｂ（図中にハッチングを付して示す部分）の上方において、所定方向（ソース配線１０の延伸方向Ｃと交差する方向）Ａに延び、平面視でその所定部分Ｂと交差している。
高絶縁体１７は、ソース配線１０とドレイン配線１５との間において、平面視で所定部分Ｂを含む領域２４に形成されている。

図３Ａ〜３Ｄは、高絶縁体１７の形成方法を説明するための模式的な断面図である。
まず、第３層間絶縁膜１４上に、溝１６を形成すべき部分のみを露出させる開口を有するレジストパターン（図示せず）が形成される。そして、レジストパターンをマスクとして第３層間絶縁膜１４がエッチングされることにより、図３Ａに示すように、第３層間絶縁膜１４をその表面から掘り下げた形状の溝１６が形成される。

次に、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により、図３Ｂに示すように、溝１６を含む第３層間絶縁膜１４上に、高絶縁材料膜２０が形成される。この高絶縁材料膜２０は、溝１６を埋め尽くす厚さに形成される。
次いで、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、高絶縁材料膜２０を第３層間絶縁膜１４の表面が露出するまで研磨する。これにより、図３Ｃに示すように、溝１６に埋設された高絶縁体１７が形成される。

その後、第３層間絶縁膜１４および高絶縁体１７上に、Ａｌからなる金属膜（図示せず）が形成される。そして、フォトリソグラフィ工程およびエッチング工程によって、金属膜が選択的に除去される。これにより、図３Ｄに示すように、所定の配線パターンを有するドレイン配線１５が形成される。
以上のように、ソース配線１０上には、第２層間絶縁膜１２および第３層間絶縁膜１４が積層されている。第３層間絶縁膜１４上には、ドレイン配線１５が形成されている。このドレイン配線１５は、平面視でソース配線１０と交差する。また、ソース配線１０とドレイン配線１５との間には、平面視でソース配線１０とドレイン配線１５とが交差する部分を含む領域２４に、各層間絶縁膜１２，１４の材料よりも高い絶縁性を有する材料からなる高絶縁体１７が設けられている。これにより、ソース配線１０とドレイン配線１５との間での絶縁耐圧の向上を図ることができる。

したがって、ソース配線１０とドレイン配線１５との間での絶縁耐圧を一定以上に維持しつつ、各層間絶縁膜９，１２，１４の膜厚を小さくすることができる。各層間絶縁膜９，１２，１４の膜厚を小さくすることにより、各層間絶縁膜９，１２，１４に設けられるコンタクトホール１８ａ，１８ｂやビアホール１８ｃ，１８ｄ，１８ｅの微細化を図ることができる。そのため、この半導体装置が有する素子の微細化を図ることができる。

なお、上記の実施形態では、第３層間絶縁膜１４を表面から掘り下げた形状の溝１６が形成され、この溝１６に高絶縁体１７が埋設されている。しかし、高絶縁体１７は、図４に示すように、第２層間絶縁膜１２および第３層間絶縁膜１４を貫通して設けられていてもよい。これにより、ソース配線１０とドレイン配線１５との間の絶縁耐圧のさらなる向上を図ることができる。
以上、本発明の一実施形態を説明したが、本発明は、他の形態で実施することもできる。

また、図５に示すように、第３層間絶縁膜１４上にドレイン配線１５ａおよびドレイン配線１５ｂが２本並走しているような場合には、ドレイン配線１５ａとドレイン配線１５ｂとの間において、第３層間絶縁膜１４を表面から掘り下げた溝２５が形成され、この溝２５に、第３層間絶縁膜１４とは異なる誘電率（絶縁性）を有する材料からなる絶縁体２６が埋設されてもよい。絶縁体２６の材料を選択することにより、ドレイン配線１５ａとドレイン配線１５ｂとの間に生じる寄生容量を調節することができる。また、絶縁体２６の材料としては、第３層間絶縁膜１４の材料よりも高い絶縁性を有するＳｉＮを用いることが好ましく、この場合、ドレイン配線１５ａとドレイン配線１５ｂとの間での絶縁耐圧を高めることができるので、ドレイン配線１５ａとドレイン配線１５ｂとの間のクロストークを防止することができる。

さらに、図６に示すように、第３層間絶縁膜１４において、ドレイン配線１５ａおよびドレイン配線１５ｂの直下に溝２７ａ，２７ｂが形成され、この溝２７ａ，２７ｂに、それぞれ第３層間絶縁膜１４とは異なる誘電率（絶縁性）を有する材料からなる絶縁体２８ａ，２８ｂが埋設されてもよい。この構成によっても、絶縁体２８ａ，２８ｂの材料を選択することにより、ドレイン配線１５ａとドレイン配線１５ｂとの間に生じる寄生容量を調節することができる。また、絶縁体２８ａ，２８ｂの材料としては、第３層間絶縁膜１４の材料よりも高い絶縁性を有するＳｉＮを用いることが好ましく、この場合、ドレイン配線１５ａとドレイン配線１５ｂとの間の絶縁耐圧を高めることができるので、ドレイン配線１５ａとドレイン配線１５ｂとの間のクロストークを防止することができる。

また、上記の実施形態では、ソース配線１０、第１ドレインパッド１１ａ，第２ドレインパッド１１ｂ、ゲート配線１３およびドレイン配線１５の材料として、Ａｌを例示したが、これらは、他の導電性材料で形成されていてもよい。他の導電性材料としては、たとえば、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）などを例示することができる。
また、上記の実施形態では、第１層間絶縁膜９、第２層間絶縁膜１２および第３層間絶縁膜１４の材料として、ＳｉＯ₂を例示したが、これらは、Ｌｏｗ−ｋ膜材料で形成されていてもよい。Ｌｏｗ−ｋ膜材料としては、たとえば、ＳｉＯＣ（炭素が添加された酸化シリコン）、ＳｉＯＦ（フッ素が添加された酸化シリコン）などを例示することができる。

また、上記の実施形態では、高絶縁体１７の材料として、ＳｉＮを例示したが、Ａｌ₂Ｏ₃（アルミナ）が用いられてもよい。この場合、Ａｌ₂Ｏ₃からなる高絶縁材料膜２０は、スパッタ法により形成することができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。図１の半導体装置における、配線の配置を図解的に示す平面図である。図１の半導体装置における、高絶縁体１７の形成工程を示す模式的な断面図である。図３Ａの次の工程を示す模式的な断面図である。図３Ｂの次の工程を示す模式的な断面図である。図３Ｃの次の工程を示す模式的な断面図である。他の実施形態に係る半導体装置の構造を模式的に示す断面図である。２本のドレイン配線間のクロストークを防止するための構造を模式的に示す断面図である。２本のドレイン配線間のクロストークを防止するための他の構造を模式的に示す断面図である。

符号の説明

１０ソース配線（下層配線）
１２第２層間絶縁膜（層間絶縁膜）
１４第３層間絶縁膜（層間絶縁膜）
１５ドレイン配線（上層配線）
１６溝
１７高絶縁体
２４領域

Claims

下層配線と、
前記下層配線上に積層された層間絶縁膜と、
前記層間絶縁膜上に形成され、平面視で前記下層配線と交差する上層配線と、
前記下層配線と前記上層配線との間において、平面視で前記下層配線と前記上層配線と
が交差する部分を含む領域に形成され、前記層間絶縁膜の表面から前記層間絶縁膜の一部が残るように掘り下げた形状の溝と、
前記溝に埋設され、前記層間絶縁膜の材料よりも高い絶縁性を有する材料からなる高絶縁体とを備え、
前記下層配線と前記上層配線との間には、前記層間絶縁膜の一部および前記高絶縁体が重なって配置されている、半導体装置。
前記溝内の前記高絶縁体の表面は、前記層間絶縁膜の前記表面とほぼ面一である、請求項１記載の半導体装置。