JP5246566B2

JP5246566B2 - 二重絶縁ゲート電界トランジスタを用いたｍｏｓトランジスタ回路およびそれを用いたｃｍｏｓトランジスタ回路、ｓｒａｍセル回路、ｃｍｏｓ−ｓｒａｍセル回路、集積回路

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Publication number: JP5246566B2
Application number: JP2011277710A
Authority: JP
Inventors: 敏弘関川; 帆平小池
Original assignee: National Institute of Advanced Industrial Science and Technology AIST
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 2011-12-19
Filing date: 2011-12-19
Publication date: 2013-07-24
Anticipated expiration: 2024-12-10
Also published as: JP2012105305A

Description

本発明は二重絶縁ゲート電界効果トランジスタ、特に四端子二重絶縁ゲート電界効果トランジスタを用いたＭＯＳトランジスタ回路およびそれを用いたＣＭＯＳトランジスタ回路、ＳＲＡＭセル回路、ＣＭＯＳ−ＳＲＡＭセル回路、集積回路の改良に関する。

一般に絶縁ゲート電界効果トランジスタ（ＭＯＳＴ）（下記特許文献１参照）を用いたＭＯＳ集積回路（下記特許文献２参照）では、性能の向上（動作速度の向上、集積規模の拡大など）を図るためにＭＯＳＴの素子寸法の微細化が行われてきた。それと同時に耐圧の限界による信頼性の低下の防止と消費電力の低減化を図るために電源電圧の低下も行われてきた。動作速度の高速化と消費電力の低減化は相反する事象であるが、ＭＯＳＴのいわゆるしきい値電圧の低減化を行えば動作速度の向上ができ、これらを同時に満足させることができた。しかし、一方しきい値電圧の低下はＭＯＳＴのオフ時のリーク電流の増加をもたらす。すなわちいわゆる待機時消費電力とか定常時消費電力が増加する。従来はこの待機時消費電力とか定常時消費電力は動作時消費電力に比べて十分に小さくほとんど無視してよかったが、微細化が進むにつれ前記待機時消費電力等が指数関数的に増加し、ほぼ動作時消費電力と同じくらいになると予測されている。そのために動作速度の向上が図られなくなる懸念が出てきた。
特開２００２−２７０８５０号公報特開２００３−１６３３５６号公報

上記問題点の解決策として、従来は異なるしきい値電圧を持ったＭＯＳＴを用意し、動作速度が遅くてもよい部分の回路には高いしきい値電圧を持った素子を用い、高速で動作しなければならない回路部分は低いしきい値電圧持った素子を用いることが行われてきた。機能の固定した集積回路では通常高速動作をしなければならない回路部分はその集積回路全体からみてわずかな割合であることが多くこの方法である程度まで解決できる。しかし、集積回路全体をさらに高速化する場合は低速部分もさらに早くしなければならず、リーク電流による消費電力の増加は無視できなくなるし、またそのわずかな部分の高速回路の定常状態での消費電力や待機時消費電力の増大でさえ無視できなくなる恐れがある。また、動的に回路構成を変えるＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍａｂｌｅＧａｔｅＡｒｒａｙ）などにおいてはこの手法のような固定した複数のしきい値電圧を割り当てることは困難である。
一方、従来の素子構造とは異なる四端子二重絶縁ゲート電界効果トランジスタは二つのゲート電極を接続して用いる三端子動作では、オフ状態からオン状態に至るゲート電圧に対するドレイン電流の変化が従来素子よりも急峻でしきい値電圧が小さくても従来素子よりも待機時漏れ電流を小さくできる。あるいは同じ漏れ電流を許すならより低いしきい値電圧を設定でき、従来素子より高速動作が可能である。しかしそれでも電源電圧を１Ｖ以下とするようなさらなる微細化が図られたときはしきい値電圧を一層低くすることが求められ従来素子と同様な問題点が生じてくる。
四端子二重絶縁ゲート電界効果トランジスタは他方のゲート電極の電位により入力信号の印加される一方のゲートからみたしきい値電圧を制御できるという特徴を有する。このことを用いて、高速の回路はしきい値電圧を低くなるようにし、その他低速で良い部分は高いしきい値電圧とする方法も考えられている。しかし、一方でオフ状態からオン状態に至るゲート電圧に対するドレイン電流の変化が三端子動作より鈍くなるので、高速回路用にしきい値電圧を低くするとリーク電流が大きくなる欠点がある。従って，しきい値電圧を低く設定した回路部分での定常時消費電力や待機時消費電力の増加がやはり問題点となる。

本発明の目的は、上記欠点を除去し、単位回路の、高速動作と未使用時（電源電圧は印加されているが、所望の回路構成には用いられていないＭＯＳトランジスタ群）または定常時または待機時における消費電力の減少を両立させた二重絶縁ゲート電界トランジスタを用いたＭＯＳトランジスタ回路およびそれを用いたＣＭＯＳトランジスタ回路、ＳＲＡＭセル回路、ＣＭＯＳ−ＳＲＡＭセル回路、集積回路を提供することである。

リーク電流が問題となるのは定常時あるいは待機時であるから過渡状態のみしきい値電圧を小さくし、その他の状態ではしきい値電圧が高くなるようにダイナミックに制御すればこの問題点を解決できる。実際しきい値電圧を高速用に小さくしてもリーク電流はオン電流に比べて二桁以上は小さくできるし、また過渡状態の時間は定常状態の時間に比べて通常短いし、またその場合においてリーク電流の増加が問題となる時間はさらに短い。したがって、過渡状態でこのリーク電流の増加による消費電力の増加分は全体の消費電力に比べて十分に小さくできる。従来のダイナミックにしきい値電圧を調整する方法は、定常状態も含んだ時間で調整する方法であった。これだと、定常状態でのリーク電流が増加したままであるからリーク電流による消費電力の増加を抑えることはできない。

本発明では以下の構成により上記目的を達成する。
四端子二重絶縁ゲート電界効果トランジスタの二つのゲートのうち、一方のゲートを信号入力端子として用い、他方のゲートに抵抗の一端を接続し、他端を一定の電位を有する電源に接続する。上記構成において、一方のゲートと他方のゲートとを外部容量で接続する。また、前記構成において、抵抗の一端が接続された他方のゲートにさらに外部容量の一端を接続し、その他端をクロック電源等のパルス電源に接続する。Ｎ形四端子二重絶縁ゲート電界効果トランジスタとＰ形四端子二重絶縁ゲート電界効果トランジスタを用いてＣＭＯＳトランジスタ回路を構成し、Ｎ形四端子二重絶縁ゲート電界効果トランジスタに上記構成を用いるか、またはＰ形四端子二重絶縁ゲート電界効果トランジスタに上記構成を用いるかあるいは両方に上記構成を用いる。さらにこの電源Ａ（一定電圧の電源では無く、例えばパルス電源を用いて動作時には電圧を上げ、待機時等には電圧を下げるように時間的に電圧値を可変とし、しきい値電圧を制御して待機時等の消費電力を低減するための電源）の電位を、動作時にはしきい値電圧が小さくなる方向の電位とし、定常状態や待機時あるいは未使用時にはしきい値電圧が大きくなる方向の電位とするようにダイナミックに可変とする。さらに、これらをクロックと同期させてダイナミックに可変とする。

さらに具体的には以下の通りである。
（１）一方のゲートを入力端子とし、他方のゲートに他方端を一定電位の第二の電源に接続した抵抗の一方端を接続し、一方のゲートと他方のゲート間の容量とで微分回路を構成し、ソースを第一の電源に接続し、ドレインを出力端子とした第一の導電形の四端子二重絶縁ゲート電界効果トランジスタと、一方のゲートを入力端子とし、他方のゲートに他方端を一定電位の第四の電源に接続した抵抗の一方端を接続し、一方のゲートと他方のゲート間の容量とで微分回路を構成し、ソースを第三の電源に接続し、ドレインを出力端子とした前記第一の導電形とは反対の第二の導電形の四端子二重絶縁ゲート電界効果トランジスタとを、前記両方の一方のゲートを入力端子として接続し、前記両ドレインを出力端子として接続してなるＣＭＯＳトランジスタ回路とする。

（２）上記（１）記載のＣＭＯＳトランジスタ回路を２個設け、一方の回路の入力端子を他方の回路の出力端子におよび他方の回路の入力端子を一方の回路の出力端子に、それぞれ互いに接続し，それぞれの出力端子にはそれぞれ絶縁ゲート電界効果トランジスタよりなるパストランジスタのソースまたはドレインを接続したＣＭＯＳトランジスタ回路とする。

（３）前記パストランジスタを四端子二重絶縁ゲート電界効果トランジスタとし、前記それぞれの一方のゲートをそれぞれセル選択線に接続し，前記それぞれの他方のゲート電極をそれぞれのしきい値電圧制御用電源に接続してなる上記（２）記載のＣＭＯＳトランジスタ回路とする。

（４）上記（１）乃至（３）のいずれか１項記載のＣＭＯＳトランジスタ回路において
、前記各抵抗を通して接続される前記第三の電源または前記第四の電源の電位をそれぞれ
ダイナミックに制御する手段を設けたＣＭＯＳトランジスタ回路。

（５）上記（１）乃至（４）のいずれか１項記載の回路から構成した集積回路とする。

本発明で言うところの四端子二重絶縁ゲート電界効果トランジスタとは、いわゆる二重ゲート電界効果トランジスタあるいはダブルゲートＭＯＳトランジスタであって、さらに二つのゲート電極が電気的に独立した構造の素子である。そして、一方のゲート電極の電位により他方のゲートからみたしきい値電圧を制御できるという特徴を有する。チャネルはそれぞれのゲートが面している半導体表面に形成されるが、両ゲートの電位がしきい値電圧より低い場合はそれぞれの半導体表面にチャネルは形成されない。

図１は本発明の第１の実施例を示す。図中、Ｒｇは四端子二重絶縁ゲート電界効果トランジスタの他方のゲートに接続された抵抗であり、Ｖｔｃは一定の電位を有する電源であり、抵抗に接続されている。ＶＳＳおよびＶＤＤはそれぞれ電源である。四端子二重絶縁ゲート電界効果トランジスタのドレインは負荷素子Ｌｏａｄを通して電源ＶＤＤに接続されている。
そこで、図１のようにゲート１を信号入力端子とし、ゲート２には抵抗Ｒｇを接続し、Ｒｇの他端を例えば一定の電位を有する電源Ｖｔｃを通して電源ＶＳＳに接続する回路構成を考える。

図２は図１の実施例の四端子二重絶縁ゲート電界効果トランジスタの入力端子である一方のゲートから他方のゲートを見たときの等価回路を示す。
チャネルが形成されていないのでゲート１とゲート２間はそれぞれのゲート絶縁膜容量Ｃｇ１とＣｇ２および両ゲートに挟まれた半導体の容量Ｃｓｉとが図２のように直列接続されたものと見なすことができ、いわゆる微分回路が構成されていると見なすことができる。そうするとゲート２の電位はゲート１の入力信号を微分したものとなる。
図３は図２の等価回路で、ゲート１に矩形波入力（図３（ａ））を与えたときゲート２に現れる波形（図３（ｂ））を模式的に示したものである。

入力信号を矩形波としてゲート２の電位の時間変化を模式的に描けば図３のようになる。従ってＮ形の四端子二重絶縁ゲート電界効果トランジスタを想定すると、入力信号の立ち上がり部分はゲート１が面している半導体表面にチャネル１が形成される、すなわちトランジスタをオンにする方向であり、立ち下がり部分はチャネル１を消失させる、すなわちトランジスタをオフにする方向となる。そして、ゲート２の電位の変化を見てみると、トランジスタがオンとなる方向ではそのしきい値電圧を小さくするように作用し、したがってより早くオンとなるように作用し、オフ方向ではしきい値電圧を高くするように作用し、したがってより早くオフとなるように作用している。作用している時間や、ピーク値は抵抗と容量による時定数で調整できるが、容量は四端子二重絶縁ゲート電界効果トランジスタの構造で決まってしまうので、抵抗Ｒｇの値を調節することになる。ピーク値は過渡時間がゼロの理想的入力波形ならば変わらないが、通常は正の値の過渡時間を有するから時定数で変わり、時定数が小さければピーク値も小さくなる傾向を有する。さらに、定常状態では一定電位、この場合はＶＳＳ＋Ｖｔｃとなっており、この電位をゲート２に与えたときのトランジスタのしきい値電圧をそのオン、オフ動作に支障を来さない範囲で適切に高く設定し、ゲート１の電位がトランジスタをオフ状態にする場合にリーク電流が十分低い状態となるようにしておけば定常状態での消費電力を十分に低くすることができる。すなわち高速動作と定常時、あるいは待機時における消費電力の低減とを同時に実現することができる。

リーク電流による消費電力の低減化を多少犠牲にしても高速化を図りたい場合、あるいは逆に十分高速化が得られるしきい値電圧となっているが、そのためリーク電流が大きいなどの場合は、Ｒｇの他端の電源Ｖｔｃの値を前者の場合にはしきい値電圧が低くなるような電位に設定し、後者の場合にはしきい値電圧が高くなるような電位に設定して定常状態のしきい値電圧を調整して同様効果を得ることができる。この場合はゲート２にかかる微分波形の定常値は図３のように一定電位、ＶＳＳ＋Ｖｔｃとなるのでオン側とオフ側の高速化効果は異なるが、従来のように単に一定電位にしておく場合に比べるとどちらも高速化される。さらに、この電位をダイナミックに制御し、例えば未使用時には極めてしきい値電圧が高くなるように電位を設定し、使用時には動作に適したしきい値電圧に設定する（上記電源Ａに関する説明を参照）などして高速動作とリーク電流による消費電力の低減との両立をより効果的に実現することもできる。

図３に示した微分波形のピーク値は理想的には入力波形のピーク値となるが実際はその前にゲート１に面してチャネル１が形成され始めるのでそのシールド効果によりゲート１からはゲート２が電気的に見えなくなる、逆に言えばゲート２からゲート１が電気的に見えなくなるのでピーク値は低い値に押さえられる。
図４は本発明の第２の実施例である。図１の四端子二重絶縁ゲート電界効果トランジスタのゲート２にはさらに外部容量Ｃｇｇが接続され、Ｃｇｇの他端はゲート１に接続されている。
この場合には図４のようにゲート１とゲート２とを外部容量Ｃｇｇで接続し、この現象を軽減することができる。
図５は本発明の第３の実施例である。図１の四端子二重絶縁ゲート電界効果トランジスタのゲート２にはさらに外部容量Ｃｃｋが接続され、Ｃｃｋの他端はクロックまたはパルス電源に接続されている。
さらに、動作がクロックと同期している場合には図５のように外部容量Ｃｃｋによりゲート２をクロック電源と接続すれば上記現象を軽減することができる。過渡時間だけ電位が定常値より変化するパルス電源、例えばオン側ではしきい値電圧が低なるように変化し，オフ側では高くなるように変化するパルス電源などに接続できれば理想的である。

本発明の第１の実施例を示す。図１の実施例の四端子二重絶縁ゲート電界効果トランジスタの入力端子である一方のゲートから他方のゲートを見たときの等価回路を示す。図２の等価回路で、ゲート１に矩形波入力を与えたときゲートに現れる波形を模式的に示したものである。本発明の第２の実施例である。本発明の第３の実施例である。本発明の第４の実施例である。本発明の第５の実施例である。本発明の第６の実施例である。本発明の第７の実施例である。本発明の第８の実施例で、多入力ゲート回路の例である。本発明の第９の実施例で、多入力ゲート回路の他の例である。本発明の第１０の実施例である。本発明の第１１の実施例である。本発明の第１２の実施例である。本発明の第１３の実施例で、多入力ＣＭＯＳゲート回路の例である。

本発明の実施の形態を以下図に基づいて詳細に説明する。

本発明の第１の実施例を図１に示す。
図１は本発明の第１の実施例を示す。図中、Ｒｇは四端子二重絶縁ゲート電界効果トランジスタの他方のゲートに接続された抵抗であり、Ｖｔｃは一定の電位を有する電源であり、抵抗に接続されている。ＶＳＳおよびＶＤＤはそれぞれ電源である。四端子二重絶縁ゲート電界効果トランジスタのドレインは負荷素子Ｌｏａｄを通して電源ＶＤＤに接続されている。
Ｎ形でもＰ形でも良いが四端子二重絶縁ゲート電界効果トランジスタの二つのゲートのうちゲート１を入力端子としゲート２は抵抗Ｒｇの一端を接続し，その抵抗の他端を一定電位の電源Ｖｔｃを通して電源ＶＳＳに接続される。さらにソースはＶＳＳ、ドレインは負荷素子Ｌｏａｄを通して電源ＶＤＤにそれぞれ接続されている。この回路はゲート１を入力端子とするインバータ回路の作用をする。
図４は第２の実施例である。図１の構成に加えて、四端子二重絶縁ゲート電界効果トランジスタのゲート２にはさらに外部容量Ｃｇｇの一端が接続され、その他端はゲート１に接続されている。この外部容量Ｃｇｇを加えることにより、チャネルが形成され始め従ってゲート１とゲート２が電気的に分離され始めることによりゲート２に現れる微分波形のピーク値の低下を防止する。

図５は第３の実施例で、図１の構成に加えて、四端子二重絶縁ゲート電界効果トランジスタのゲート２にはさらに外部容量Ｃｃｋの一端が接続され、その他端はクロックまたはパルス電源Ｖｃｋに接続し、クロックと同期した微分波形をゲート２に誘起する。
図６は本発明の第４の実施例である。図１の回路を二組用意し，一方の出力を他方の出力に互いに接続してＳＲＡＭセル回路の記憶部を構成し，各出力端子にパストランジスタＰＴ１およびＰＴ２を接続、その他端をそれぞれビット線ＢＬ１およびＢＬ２に接続、さらにＰＴ１およびＰＴ２のゲートは行選択線ＷＬに接続してなるＳＲＡＭセル回路である。
実施例図１の四端子二重絶縁ゲート電界効果トランジスタを２個用意し，一方の入力端子を他方の出力端子にそれぞれ接続し、それぞれの出力端子にパストランジスタＰＴ１およびＰＴ２のドレインあるいはソースを接続し、それらの他端であるソースあるいはドレインをビット線ＢＬ１およびＢＬ２に接続し、またパストランジスタのゲートは行選択線ＷＬに接続されている。さらに、それぞれの四端子二重絶縁ゲート電界効果トランジスタのドレインまたは出力端子はそれぞれ負荷素子Ｌｏａｄ１およびＬｏａｄ２を通して電源ＶＤＤに接続され，またそれぞれのゲートにはそれぞれ抵抗Ｒｇ１およびＲｇ２を通して一定電位の電源Ｖｔｃ１およびＶｔｃ２に接続され，さらに電源ＶＳＳに接続されていわゆるＳＲＡＭセル回路が構成されている。この場合もＲｇ１およびＲｇ２の効果により状態変化は高速で、かつ定常状態あるいは待機時などではリーク電流による消費電力の増加が軽減される。

図７は本発明の第５の実施例である。図４の回路を二組用意し，一方の出力を他方の出力に互いに接続してＳＲＡＭセル回路の記憶部を構成し，各出力端子にパストランジスタＰＴ１およびＰＴ２を接続、その他端をそれぞれビット線ＢＬ１およびＢＬ２に接続、さらにＰＴ１およびＰＴ２のゲートは行選択線ＷＬに接続してなるＳＲＡＭセル回路である。
図８は本発明の第６の実施例である。図５の回路を二組用意し，一方の出力を他方の出力に互いに接続してＳＲＡＭセル回路の記憶部を構成し，各出力端子にパストランジスタＰＴ１およびＰＴ２を接続、その他端をそれぞれビット線ＢＬ１およびＢＬ２に接続、さらにＰＴ１およびＰＴ２のゲートは行選択線ＷＬに接続してなるＳＲＡＭセル回路である。

図９は第７の実施例であり，上記第４ないし第６の実施例におけるＳＲＡＭセル回路において、パストランジスタＰＴ１およびＰＴ２を四端子二重絶縁ゲート電界効果トランジスタとし、それぞれのゲート１はＷＬ線に接続し、それぞれゲート２はそれらのしきい値電圧制御用電源ＶＰＴ１およびＶＰＴ２に接続されている。すなわち、セル選択時においてしきい値電圧を低く設定して高速動作を行い，待機時においてはしきい値電圧を高く設定してパストランジスタを通したリーク電流の低減化を図っている。なお、集積回路においては一定電位の電源と言っても電源線を通して供給されるのでパルス雑音の混入などでダイナミックに多少変動することがあるが、ここでは意図的には変えないという意味で上記では一定電位の電源と称している。以下同様である。

図１０は第８の実施例で、図１の実施例における四端子二重絶縁ゲート電界効果トランジスタを複数個（図では２個、Ｔ１およびＴ２で示す）直列に接続し、一方の端を電源ＶＳＳに接続し、他方の端を出力端子としかつ負荷素子Ｌｏａｄを通して電源ＶＤＤに接続し、それぞれＴ１およびＴ２の一方のゲートを入力端子として複数個の入力端子を構成し、抵抗Ｒｇ１およびＲｇ２の接続されているそれぞれ他方のゲートは一定電位の電源Ｖｔｃ１およびＶｔｃ２にそれぞれ接続されてなるいわゆる正論理でのＮＡＮＤ回路である。一般にＮＡＮＤ回路では，前の動作でＴ１がオフ、Ｔ２がオンで終わった時、Ｔ１とＴ２の接続点がハイレベルになっている。この状態は浮遊容量などの影響でしばらく続くが、この状態でＴ１をオン、Ｔ２をオンとする信号が入力された時Ｔ１がオンとなるまで時間がかかり、正しい出力が出るのが遅くなる恐れがある。しかし、図１０の回路では，Ｒｇ１とＴ１のゲート容量で構成される微分回路によりＴ１をゲート２でもオンとなるように作用し，Ｔ１の動作を加速する効果があり、上記欠点を軽減できる。なお、図４および図５の実施例での四端子二重絶縁ゲート電界効果トランジスタを複数個用いても図１０と同様な回路が構成でき、同様な効果を得ることができる。

図１１は第９の実施例で、図１の実施例における四端子二重絶縁ゲート電界効果トランジスタを複数個（図では２個、Ｔ１およびＴ２で示す）並列に接続し、共通に接続された一方の端を電源ＶＳＳに接続し、他方の端を出力端子としかつ負荷素子Ｌｏａｄを通して電源ＶＤＤに接続し、それぞれＴ１およびＴ２の一方のゲートを入力端子として複数個の入力端子を構成し、抵抗Ｒｇ１およびＲｇ２の接続されているそれぞれ他方のゲートは一定電位の電源Ｖｔｃ１およびＶｔｃ２にそれぞれ接続されてなるいわゆる正論理でのＮＯＲ回路である。なお、図４および図５の実施例での四端子二重絶縁ゲート電界効果トランジスタを複数個用いても図１１と同様な回路が構成でき、同様な効果を得ることができる。
図１２は第１０の実施例で、図１の負荷素子ＬｏａｄをＴ１と反対導電形の四端子二重絶縁ゲート電界効果トランジスタＴ２としたＣＭＯＳインバータ回路である。この場合はＴ２の四端子二重絶縁ゲート電界効果トランジスタのゲート１とゲート２を接続し，三端子二重絶縁ゲート電界効果トランジスタとして用いているので、これを通常のようにゲート１とゲート２があらかじめ接続された三端子二重絶縁ゲート電界効果トランジスタや通常の絶縁ゲート電界効果トランジスタに置き換えても良い。この回路では、Ｔ１がオンのときＴ２はオフであるが、このときのリーク電流はＴ２のリーク電流で決まるからＴ２のしきい値電圧を絶対値で大きくしておかないとリーク電流による定常時消費電力の削減効果は小さくなる。しかしそうすると動作速度がしきい値電圧が大きくなった分遅くなるから、両者の調整が必要である。図４ないし図１１の負荷素子ＬｏａｄをＴ１と反対導電形の四端子二重絶縁ゲート電界効果トランジスタに置き換えても同様な効果を得ることができる。

上記実施例をより改良した構成例が図１３に示される第１１の実施例で、負荷素子ＬｏａｄをＴ１と反対導電形の四端子二重絶縁ゲート電界効果トランジスタＴ２としたＣＭＯＳインバータ回路である。この場合はＴ１とＴ２のそれぞれ一方のゲートを接続して入力端子とし、それぞれ他方のゲートは抵抗Ｒｇ１およびＲｇ２が接続され、さらにそれぞれ一定の電位の電源Ｖｔｃ１およびＶｔｃ２を通して電源ＶＳＳおよびＶＤＤに接続されている。Ｔ１とＴ２の接続点は出力端子となっている。この場合は、Ｔ２においてもＲｇ２によってＴ１と同様な効果があり、ＣＭＯＳトランジスタ回路においても定常時にはリーク電流が少なく、動作時には高速動作とその両立が図れる。図１、図４および図５の実施例で示した四端子二重絶縁ゲート電界効果トランジスタの構成と同じであるが、これらとは反対導電形の四端子二重絶縁ゲート電界効果トランジスタで同様構成をそれぞれ負荷素子として用いて同様に構成しても同様な効果を得ることができる。また、これらを自由に組み合わせて用いても良い。この構成法は図６ないし図１１の実施例の負荷素子にも適用できる。

図１４は本発明の第１２の実施例である。図１３の回路を二組用意し，一方の出力を他方の出力に互いに接続してＳＲＡＭセル回路の記憶部を構成し，各出力端子にパストランジスタＰＴ１およびＰＴ２を接続、その他端をそれぞれビット線ＢＬ１およびＢＬ２に接続、さらにＰＴ１およびＰＴ２のゲートは行選択線ＷＬに接続してなるＳＲＡＭセル回路である。
図１５は本発明の第１３の実施例で、多入力ＣＭＯＳゲート回路の例である。図１における四端子絶縁ゲート電界効果トランジスタを複数個（図では２個、Ｔ１とＴ２）用意され、これらは直列に接続され、一方の端は電源ＶＳＳに接続され，他方の端は出力端子であり、またこれらとは反対導電形の四端子絶縁ゲート電界効果トランジスタを同数個（図では２個、Ｔ３とＴ４）用意され，これらは並列に接続され一方の端は出力端子に接続され，他方の端は電源ＶＤＤに接続されている。さらに、Ｔ１とＴ３のゲート１は互いに接続され入力端子１となり、Ｔ２とＴ４のゲート１は互いに接続され入力端子２となり、多入力ＣＭＯＳゲート回路を構成している。直列、並列接続を取り替えて同様回路も構成でき，別の論理動作を行わせることもできる。

Ｔ１、Ｔ２：四端子絶縁ゲート電界効果トランジスタ
Ｔ３、Ｔ４：反対導電形の四端子絶縁ゲート電界効果トランジスタ
ＰＴ１、ＰＴ２：パストランジスタ
Ｌｏａｄ、Ｌｏａｄ１、Ｌｏａｄ２：負荷素子
Ｒｇ、Ｒｇ１、Ｒｇ２、Ｒｇ３、Ｒｇ４：抵抗
Ｃｇ１、Ｃｇ２、Ｃｓｉ、Ｃｇｇ、Ｃｃｋ、Ｃｇｇ１、Ｃｇｇ２、Ｃｃｋ１、Ｃｃｋ２：容量
ＶＤＤ、ＶＳＳ：電源
Ｖｔｃ、Ｖｔｃ１、Ｖｔｃ２、Ｖｔｃ３、Ｖｔｃ４：電源またはダイナミックに可変な電源
ＢＬ１、ＢＬ２：ビット線
ＷＬ：行選択線

Claims

一方のゲートを入力端子とし、
他方のゲートに他方端を一定電位の第二の電源に接続した抵抗の一方端を接続し、
前記一方のゲートと他方のゲート間の容量とで微分回路を構成し、
ソースを第一の電源に接続し、
ドレインを出力端子とした
第一の導電形の四端子二重絶縁ゲート電界効果トランジスタと、
一方のゲートを入力端子とし、
他方のゲートに他方端を一定電位の第四の電源に接続した抵抗の一方端を接続し、
前記一方のゲートと他方のゲート間の容量とで微分回路を構成し、
ソースを第三の電源に接続し、
ドレインを出力端子とした
前記第一の導電形とは反対の第二の導電形の四端子二重絶縁ゲート電界効果トランジスタとを、
前記両方の一方のゲートを入力端子として接続し、前記両ドレインを出力端子として接続してなることを特徴とするＣＭＯＳトランジスタ回路。
請求項１記載のＣＭＯＳトランジスタ回路を２個設け、一方の回路の入力端子を他方の回路の出力端子におよび他方の回路の入力端子を一方の回路の出力端子に、それぞれ互いに接続し，それぞれの出力端子にはそれぞれ絶縁ゲート電界効果トランジスタよりなるパストランジスタのソースまたはドレインを接続したことを特徴とするＣＭＯＳトランジスタ回路。
前記パストランジスタを四端子二重絶縁ゲート電界効果トランジスタとし、前記それぞれの一方のゲートをそれぞれセル選択線に接続し，前記それぞれの他方のゲート電極をそれぞれのしきい値電圧制御用電源に接続してなることを特徴とする請求項２記載のＣＭＯＳトランジスタ回路。
請求項１乃至３のいずれか１項記載のＣＭＯＳトランジスタ回路において、前記各抵抗を通して接続される前記第三の電源または前記第四の電源の電位をそれぞれダイナミックに制御する手段を設けたことを特徴とするＣＭＯＳトランジスタ回路。
請求項１乃至４のいずれか１項記載の回路から構成したことを特徴とする集積回路。